KR101585305B1 - 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지 - Google Patents

반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지 Download PDF

Info

Publication number
KR101585305B1
KR101585305B1 KR1020137025239A KR20137025239A KR101585305B1 KR 101585305 B1 KR101585305 B1 KR 101585305B1 KR 1020137025239 A KR1020137025239 A KR 1020137025239A KR 20137025239 A KR20137025239 A KR 20137025239A KR 101585305 B1 KR101585305 B1 KR 101585305B1
Authority
KR
South Korea
Prior art keywords
metal foil
flip chip
carrier
circuit
forming
Prior art date
Application number
KR1020137025239A
Other languages
English (en)
Other versions
KR20130129292A (ko
Inventor
타다시 타무라
사오리 카와사키
아키히코 와카바야시
쿠니지 스즈키
요시아키 츠보마츠
Original Assignee
히타치가세이가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2011051378A external-priority patent/JP5769001B2/ja
Application filed by 히타치가세이가부시끼가이샤 filed Critical 히타치가세이가부시끼가이샤
Publication of KR20130129292A publication Critical patent/KR20130129292A/ko
Application granted granted Critical
Publication of KR101585305B1 publication Critical patent/KR101585305B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

고밀도화에 대응 가능하고 신뢰성에도 뛰어난 반도체 소자 탑재용 패키지 기판의 제법 등을 제공한다. 제1 캐리어 금속박과 제2 캐리어 금속박과 베이스 금속박을 적층한 다층 금속박을 준비하고, 기재와 적층하여 코어 기판을 형성하는 공정과, 상기 다층 금속박의 제1 캐리어 금속박과 제2 캐리어 금속박의 사이에서, 제1 캐리어 금속박을 물리적으로 박리하는 공정과, 제2 캐리어 금속박 상에 제1 패턴 도금을 행하는 공정과, 제1 패턴 도금 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과, 적층체를 캐리어 금속박과 함께 코어 기판으로부터 분리하는 공정과, 에칭에 의해 매립 회로 또는 입체 회로를 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법 등.

Description

반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지{METHOD FOR PRODUCING PACKAGE SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT, PACKAGE SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR PACKAGE}
본 발명은, 고밀도화가 가능한 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지에 관한 것으로, 보다 상세하게는, 범프(bump)를 갖는 반도체 소자와 접속하는 플립 칩 접속 단자를 구비한 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지에 관한 것이다.
반도체 소자와 반도체 소자 탑재용 패키지 기판(이하, 「반도체 소자 탑재용 패키지 기판」을 「패키지 기판」이라고 할 수 있다.)의 접속 단자를 전기적으로 접속하는 방법으로서, 플립 칩 접속이 이용되고 있다. 이 플립 칩(flip chip) 접속에서는, 반도체 소자의 범프와의 사이에 양호한 솔더 필렛(solder fillet)을 형성할 목적으로, 패키지 기판의 플립 칩 접속 단자 상에 예비 솔더를 형성하고, 이 예비 솔더와 반도체 소자의 범프에 형성된 솔더의 양측에 의해 솔더량을 확보하여 반도체 소자에 설치된 범프와 접속하는 방법이 이용되는 것이 많다. 한편으로, 전자 부품의 소형화나 고밀도화에 따라, 반도체 소자와의 접속 단자를 고밀도로 배치할 필요가 생기고 있어, 플립 칩 접속 단자의 미세화가 요구되고 있다.
플립 칩 접속 단자가 미세화하면, 예비 솔더가 형성되는 접속 단자의 면적이 감소하기 때문에, 플립 칩 접속 단자 상에 형성되는 예비 솔더의 양도 감소하는 결과, 반도체 소자의 범프와의 사이에 형성되는 솔더 필렛의 형성이 불충분하게 되어, 접속 신뢰성이 저하되는 문제가 있다. 또한, 미세한 플립 칩 접속 단자 상에, 반도체 소자와의 접속에 충분한 양의 예비 솔더를 형성하려고 하면, 도 1에 나타내는 바와 같이, 일반적인 제법(製法)에서는, 플립 칩 접속 단자(26)는, 패키지 기판의 표면에 대하여 볼록 형상으로 형성되어 있으므로, 예비 솔더(19)가 플립 칩 접속 단자(26)의 측면으로 돌아들어가서, 인접하는 플립 칩 접속 단자(26)와의 사이에서 예비 솔더(19)의 브리지를 일으키는 문제가 있다. 즉, 예비 솔더(19)를 플립 칩 접속 단자(26) 상에 형성하기 위한 솔더를 공급해도, 상당한 비율의 솔더가 플립 칩 접속 단자(26)의 측면을 덮도록 사용돼버려, 접속에 필요한 솔더 필렛을 형성하기 위해 사용가능한 예비 솔더(19)의 비율이 감소해 버릴 뿐만 아니라, 인접하는 플립 칩 접속 단자(26)와 브리지를 발생해 버린다.
이러한 문제를 개선하는 방법으로서, 패키지 기판 상의 플립 칩 접속 단자가 되는 영역의 배선 패턴을 비교적 길게 형성하여, 이 영역의 솔더량을 증가시키는 방법(특허 문헌 1)이나, 플립 칩 접속 단자가 되는 영역의 배선 패턴의 폭을 다른 영역에 비해 부분적으로 폭 넓게 함으로써, 플립 칩 접속 단자 상의 예비 솔더량을 증가시키는 방법(특허 문헌 2)이 개시되어 있다.
특허 문헌 1 : 일본 특개 2002-329744호 공보 특허 문헌 2 : 일본 특개 2005-101137호 공보
상기 특허 문헌 1, 2의 방법에 의하면, 반도체 소자와의 접속을 위한 플립 칩 접속 단자 상의 예비 솔더의 양은 어느 정도 확보할 수 있다. 그러나, 도 1에 나타내는 바와 같이, 플립 칩 접속 단자(26)를 형성하는 회로 패턴은, 패키지 기판(1)의 표면으로부터 볼록 형상(凸狀)으로 형성되어 있는 회로 패턴(이하, 「볼록 형상 회로」라고도 한다.)이고, 패키지 기판(1)의 절연층(3)의 표면과 밀착하고 있는 것은, 이 볼록 형상 회로(32)의 저면 뿐이다. 게다가, 이 볼록 형상 회로(32)는, 일반적으로, 세미 애디티브법 등의 에칭을 수반하는 방법으로 형성되기 때문에, 소위 언더컷이 발생하여, 그 결과, 회로 패턴의 폭이 상부(표면 측)보다 두께 방향의 중간이나 하부(저면측)에서 좁아지게 된다. 이 때문에, 플립 칩 접속 단자(26)가 미세화하면, 플립 칩 접속 단자(26)와 그 아래의 절연층(3)과의 밀착 면적의 감소나 회로 패턴 폭의 감소에 의해 밀착력이 저하하고, 플립 칩 접속 시에 약간의 외력이 가해지는 것만으로, 플립 칩 접속 단자(26)의 벗겨짐이 발생할 가능성이 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 미세하더라도 밀착력을 확보한 플립 칩 접속 단자가 형성 가능하며, 또한 반도체 소자의 범프와의 플립 칩 접속에 필요한 예비 솔더량을 확보한 플립 칩 접속 단자를 구비함으로써, 고밀도화에 대응 가능하고 신뢰성에도 뛰어난 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명은, 이하의 것에 관한 것이다.
1. 제1 캐리어 금속박과 제2 캐리어 금속박과 베이스 금속박을 순서대로 적층한 다층 금속박을 준비하고, 이 다층 금속박의 베이스 금속박 측과 기재를 적층하여 코어 기판을 형성하는 공정과, 상기 다층 금속박의 제1 캐리어 금속박과 제2 캐리어 금속박의 사이에서, 제1 캐리어 금속박을 물리적으로 박리하는 공정과, 상기 코어 기판의 제2 캐리어 금속박 상에 제1 패턴 도금을 행하는 공정과, 상기 제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과, 상기 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서, 상기 적층체를 제2 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정과, 상기 박리한 적층체의 제2 캐리어 금속박 상에 에칭 레지스트를 형성하여 에칭을 행함으로써, 상기 적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로(embedded circuit)를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 입체 회로(3D circuit)를 형성하는 공정, 또는 상기 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 오목 형상을 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
2. 제1 캐리어 금속박과 제2 캐리어 금속박과 베이스 금속박을 순서대로 적층한 다층 금속박을 준비하고, 이 다층 금속박의 베이스 금속박 측과 기재를 적층하여 코어 기판을 형성하는 공정과, 상기 다층 금속박의 제1 캐리어 금속박과 제2 캐리어 금속박의 사이에서, 제1 캐리어 금속박을 물리적으로 박리하는 공정과, 상기 코어 기판의 제2 캐리어 금속박 상에 제1 패턴 도금을 행하는 공정과, 상기 제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과, 상기 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서, 상기 적층체를 제2 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정과, 상기 박리한 적층체의 제2 캐리어 금속박 상에 제2 패턴 도금을 행하는 공정과, 상기 제2 패턴 도금을 행한 부분 이외의 제2 캐리어 금속박 상에 에칭 레지스트를 형성하여 에칭을 행하고, 상기 제2 패턴 도금을 행한 부분 및 에칭 레지스트를 형성한 부분 이외의 제2 캐리어 금속박을 에칭에 의해 제거함으로써, 상기 적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 오목 형상을 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
3. 1항 또는 2항에 있어서, 제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과, 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서 상기 적층체를 제2 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정의 사이에, 원하는 층수의 절연층과 도체 회로를 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
4. 1항 내지 3항 중 어느 한 항에 있어서, 적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로를 형성하는 공정에서는 플립 칩 접속 단자를, 적층체 표면의 제1 패턴 도금 상에 입체 회로를 형성하는 공정에서는 필러 또는 플립 칩 접속 단자의 긴 방향의 일부에 볼록 형상을, 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정에서는 더미 단자를 형성하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
5. 1항 내지 4항 중 어느 한 항의 반도체 소자 탑재용 패키지 기판의 제조 방법에 의해 제조되는 반도체 소자 탑재용 패키지 기판으로서, 절연층과, 이 절연층의 표면에 상면이 노출되도록 설치된 매립 회로와, 상기 절연층 상 및 매립 회로 상에 설치된 솔더 레지스트를 가지며, 이 솔더 레지스트의 개구 내에 배치된 매립 회로가 플립 칩 접속 단자를 형성하고, 이 플립 칩 접속 단자가 두께 3㎛이상의 예비 솔더에 의해 피복된 반도체 소자 탑재용 패키지 기판.
6. 5항에 있어서, 플립 칩 접속 단자를 형성하는 매립 회로의 저면에 비아가 접속한 반도체 소자 탑재용 패키지 기판.
7. 5항 또는 6항에 있어서, 플립 칩 접속 단자의 긴 방향(長手方向)의 일부에 볼록 형상이 형성된 반도체 소자 탑재용 패키지 기판.
8. 5항 내지 7항 중 어느 한 항에 있어서, 플립 칩 접속 단자의 긴 방향의 일부에 오목 형상이 형성된 반도체 소자 탑재용 패키지 기판.
9. 5항 내지 8항 중 어느 한 항에 있어서, 플립 칩 접속 단자의 선단(先端)이, 솔더 레지스트의 개구 내에 배치된 반도체 소자 탑재용 패키지 기판.
10. 5항 내지 9항 중 어느 한 항에 있어서, 플립 칩 접속 단자의 긴 방향의 양측 또는 일측으로 연장된 부분을 갖는 매립 회로가 설치된 반도체 소자 탑재용 패키지 기판.
11. 5항 내지 10항 중 어느 한 항에 있어서, 플립 칩 접속 단자의 일부가, 짧은 방향(短手方向)으로 확장된 반도체 소자 탑재용 패키지 기판.
12. 5항 내지 11항 중 어느 한 항의 반도체 소자 탑재용 패키지 기판의 플립 칩 접속 단자 상에 반도체 소자의 범프를 플립 칩 접속에 의해 탑재한 반도체 패키지.
본 발명에 의하면, 미세하더라도 밀착력을 확보한 플립 칩 접속 단자가 형성 가능하며, 또한 반도체 소자의 범프와의 플립 칩 접속에 필요한 예비 솔더량을 확보한 플립 칩 접속 단자를 구비함으로써, 고밀도화에 대응 가능하고 신뢰성에도 뛰어난 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지를 제공할 수 있다.
[도 1] 종래의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도, (b)A-A'단면도, (c)B-B' 단면도이다.
[도 2] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도, (b)A-A' 단면도, (c)B-B' 단면도이다.
[도 3] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도 및 (b)A-A' 단면도이다.
[도 4] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도, (b)A-A' 단면도, (c)B-B' 단면도이다.
[도 5] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도 및 (b)A-A' 단면도이다.
[도 6] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도 및 (b)A-A' 단면도이다.
[도 7] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도 및 (b)A-A' 단면도이다.
[도 8] 본 발명의 패키지 기판의 플립 칩 접속 단자 근방의 (a)평면도, (b)A-A '단면도, (c) B-B' 단면도이다.
[도 9] 본 발명의 패키지의 플립 칩 접속 단자 근방의 단면도이다.
[도 10] 본 발명에 이용되는 다층 금속박의 단면도이다.
[도 11] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 12] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 13] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 14] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 15] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 16] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 17] 본 발명의 패키지 기판의 제조 방법의 일부를 나타내는 흐름도이다.
[도 18] 본 발명의 패키지 기판의 제조 방법을 이용하여 제작한 반도체 패키지의 단면도이다.
본 발명의 반도체 소자 탑재용 패키지 기판의 예에 대해서, 도 2 ~ 도 9를 이용하여 이하에 설명한다.
본 발명의 반도체 소자 탑재용 패키지 기판(이하, 「패키지 기판」이라 한다)의 제1 예로서는, 도 2에 나타내는 바와 같이, 절연층(3)과, 이 절연층(3)의 표면에 상면이 노출하도록 설치된 매립 회로(2, embedded circuit)와, 상기 절연층(3) 상 및 매립 회로(2) 상에 설치된 솔더 레지스트(4)를 가지고, 이 솔더 레지스트(4)의 개구(31) 내에 배치된 매립 회로(2)가 플립 칩 접속 단자(26)를 형성하고, 이 플립 칩 접속 단자(26)가 두께 3㎛ 이상의 예비 솔더(19)에 의하여 피복된 반도체 소자 탑재용 패키지 기판(1)을 들 수 있다. 이 구성에 의하면, 플립 칩 접속 단자(26)가, 절연층(3)의 표면에 상면이 노출된 매립 회로(2)에 의해 형성된다. 이 때문에, 플립 칩 접속 단자(26)의 측면과 저면이 절연층(3)에 매립되어 고정되므로, 플립 칩 접속 단자(26)를 형성하는 매립 회로(2)가, 라인/스페이스가 20㎛/20㎛ 이하 레벨의 미세한 회로 패턴이여도, 절연층(3)과의 밀착력을 확보한 플립 칩 접속 단자(26)가 형성가능하게 된다. 플립 칩 접속 단자(26)의 긴 방향의 양측으로 연장된 매립 회로(2)를 갖는 쪽이, 플립 칩 접속 단자(26)를 매립 회로(2)가 양측으로부터 고정하는 것으로 되기 때문에, 밀착력 확보의 관점에서는 바람직하지만, 본 발명에 있어서는, 도 1에 나타내는 바와 같은, 볼록 형상 회로(32)에 비해, 미세하더라도 절연층(3)과의 밀착력을 확보한 플립 칩 접속 단자(26)가 형성 가능하게 된다. 이 때문에, 도 3에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 긴 방향의 한쪽으로만 연장된 매립 회로(2)를 설치하는 것도 가능하며, 이 경우는 플립 칩 접속 단자(26)의 사이즈를 작게 하는 것이 가능하므로, 보다 고밀도화를 도모할 수 있다는 점에서 바람직하다. 또한, 도 4에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 긴 방향의 일측 및 양측으로 연장된 매립 회로(2)의 양자(兩者)를 설치하는 것도 가능하다. 이와 같이, 플립 칩 접속 단자(26)의 긴 방향으로 연장된 매립 회로(2)는, 플립 칩 접속 단자(26)의 긴 방향의 양측으로 설치해도, 일측에만 설치해도 좋기 때문에, 설계의 자유도를 확대할 수 있다. 또한, 플립 칩 접속 단자(26)가 두께 3㎛ 이상의 예비 솔더(19)에 의해 피복되기 때문에, 반도체 소자(15)의 범프(25)와의 플립 칩 접속에 필요한 솔더량을 확보 가능하게 된다. 따라서 고밀도화에 대응 가능하고 신뢰성에도 뛰어난 반도체 소자 탑재용 패키지 기판(1)을 제공할 수 있다.
본 발명의 절연층은, 유기 절연 재료를 이용하여 형성된 절연 기판, 코어 기판, 필름, 층간 절연층, 빌드업 층 등을 말한다. 이러한 절연층으로서, 일반적으로 패키지 기판에 이용되는 것을 사용할 수 있으며, 글라스 크로스(glass cross)에 에폭시 수지나 폴리이미드 수지를 함침시킨 프리 프레그, 에폭시계 접착시트나 폴리이미드계 접착시트 등을 가열, 가압하여 형성되는 것을 들 수 있다.
본 발명의 매립 회로(embedded circuit)는, 절연층에 적어도 저면 및 측면의 일부가 매립되어, 적어도 상면이 절연층의 표면에 노출되도록 설치되는 회로를 말한다. 이러한 매립 회로는, 예를 들어, 금속박을 급전층(給電層)으로 하여 그 위에 패턴 전기 도금으로 소정의 회로 패턴을 형성하고, 이 회로 패턴 상에 절연층을 형성하여 회로 패턴을 절연층에 매립한 후, 급전층으로 한 금속박을 에칭 등으로 제거함으로써, 패턴 절연층에 매립된 회로 패턴의 표면을 절연층으로부터 노출시키는, 소위 전사법(轉寫法) 등으로 형성할 수 있다.
본 발명의 솔더 레지스트는, 예비 솔더가 플립 칩 접속 단자가 되는 매립 회로 이외의 부분에 부착하지 않도록 패키지 기판의 표면을 보호하는 것이다. 또한, 솔더 레지스트에 설치되는 개구(開口)에 의해, 매립 회로의 내에서 플립 칩 접속 단자가 되는 부분이 규정되는 것에 의해, 이 개구 내의 매립 회로가 플립 칩 접속 단자를 형성하는 것이다. 솔더 레지스트로는, 플립 칩 접속 단자를 형성하기 위한, 세로 100㎛ × 가로 100㎛ 이하 레벨의 미소한 개구를 정밀도 높게 형성 가능한 것으로부터 감광성의 솔더 레지스트가 바람직하다.
본 발명의 플립 칩 접속 단자는, 반도체 소자를 플립 칩 접속에 의해 패키지 기판에 탑재하기 위해 이용하는 접속 단자를 말한다. 또한, 플립 칩 접속은, 반도체 소자의 능동 소자면을 패키지 기판을 향하여 접속하는 방법을 말하고, 반도체 소자에 전극으로서의 범프를 형성하고, 반도체 소자를 뒤집어 패키지 기판 상의 탑재 위치에 맞춘 후, 반도체 소자의 범프와 패키지 기판에 형성된 플립 칩 접속 단자를 접속하는 방법이다. 본 발명의 플립 칩 접속 단자는, 실제로 반도체 소자의 범프와 직접 접하는 접속부만을 말하는 것은 아니며, 반도체 소자의 범프와 접속하는 매립 회로로서, 솔더 레지스트의 개구 내에서 절연층의 표면에 노출한 부분을 말한다. 플립 칩 접속 단자의 표면에는, 표면을 산화로부터 방지하고, 예비 솔더의 습윤성(wettability)을 확보하기 위해, 니켈/금 도금(니켈 도금과 그 위에 금 도금을 형성한 것), 니켈/팔라듐/금 도금(니켈 도금과 그 위에 팔라듐 도금과 그 위에 금 도금을 형성한 것)등의 보호 도금이 설치되어도 좋다.
본 발명의 예비 솔더(solder)는, 반도체 소자와의 플립 칩 접속을 위해 플립 칩 접속 단자 상에 설치되는 땜납을 말한다. 예비 솔더는, 솔더 페이스트를 인쇄해 리플로우하는 방법, 그 외에 공지된 방법에 의해 형성될 수 있다. 솔더 페이스트의 일예로는, 전자 부품의 실장에 이용되는, Sn(주석)-Pb(납)계, Sn(주석)-Ag(은)-Cu(동)계 등의 솔더 입자를 로진(rosin)이나 유기 용제와 혼합한 것 등을 들 수 있다. 솔더 페이스트의 인쇄(印刷)에는, 메탈 마스크나 실크 스크린 등을 이용할 수 있다. 리플로우(reflow)는, 전자 부품의 실장에서 일반적으로 이용되는, 적외선 리플로우, 열풍 리플로우, VPS(vapor phase soldering)리플로우 등을 이용하여 행할 수 있다. 리플로우 조건은, 솔더 페이스트에 따라 다르지만, 예를 들어 Sn-Pb(주석과 납)계이면, 피크 온도가 240℃ 정도, Sn(주석)-Ag(은)-Cu(동)계이면, 피크 온도가 260℃ 정도의 조건이 있다.
본 발명의 패키지 기판은, 플립 칩 접속 단자가, 두께 3㎛ 이상의 예비 솔더에 의해 피복된다. 예비 솔더의 두께가 3㎛ 미만에서는, 플립 칩 접속 단자와 반도체 소자의 범프와의 사이에 솔더 필렛을 형성하기에 충분하지 않고, 접속 신뢰성을 확보하는 것이 어렵다. 한편, 예비 솔더의 두께가 20㎛를 초과하면, 인접하는 플립 칩 접속 단자 상의 예비 솔더와 솔더 브릿지를 일으킬 가능성이 있다. 이 때문에, 예비 솔더의 두께는, 3㎛이상, 20㎛ 이하가 바람직하다. 또한, 일반적으로 플립 칩 접속 단자의 상면이 평면시(平面視)에서 가늘고 긴 직사각형(長方形)이므로, 솔더 페이스트 등을 리플로우하여 형성되는 예비 솔더는, 솔더의 표면 장력에 의해 대략 반원주 형상(반원형 형상)으로 형성된다. 이 때문에, 예비 솔더의 두께는, 플립 칩 접속 단자의 긴 방향(길이 방향)과 짧은 방향(폭 방향)의 대략 중앙에서 가장 두껍게 형성된다. 그래서, 본 발명에 있어서, 예비 솔더의 두께는, 플립 칩 접속 단자의 긴 방향(길이 방향)과 짧은 방향(폭 방향)의 대략 중앙에 대해서, 솔더 레지스트 표면과 솔더 표면과의 단차(段差)를 비접촉식 단차 측정기를 이용하여 측정하고 구한 것으로 했다.
본 발명의 패키지 기판의 제2 예로는, 도 5에 나타내는 바와 같이, 플립 칩 접속 단자(26)를 포함하는 매립 회로(2)의 저면에 비아(18)가 접속되는 것을 들 수 있다. 또한, 예비 솔더는 생략해서 나타내고 있다. 도 5에서는, 플립 칩 접속 단자(26)의 저면 및 이 플립 칩 접속 단자(26)에서 긴 방향으로 연장된 매립 회로(2)의 저면의 양쪽에, 비아(18)가 형성되어 있지만, 어느 한쪽에 비아(18)가 형성되어 있어도 좋다. 즉, 제2 예에서는, 절연층(3)에 매립되어 있는 플립 칩 접속 단자(26)의 저면, 이 플립 칩 접속 단자(26)에서 긴 방향으로 연장된 매립 회로(2)의 저면, 또는, 이들 양측의 저면에 비아(18)가 형성된다. 이러한 저면에 비아(18)가 접속되는 것으로, 플립 칩 접속 단자(26) 또는 플립 칩 접속 단자(26)로부터 긴 방향으로 연장된 매립 회로(2)가, 비아(18)에 의해 절연층(3)에 고정되므로, 제1 예보다 플립 칩 접속 단자(26)와 절연층(3)과의 밀착을 더욱 공고히 할 수있게 된다.
본 발명에 있어서, 비아(via)는, 패키지 기판에 다층으로 마련되는 배선층의 층간을 접속하는 것으로, 예를 들면, 배선층의 층간 접속용의 구멍(孔)을 레이저 등으로 형성한 후, 이 구멍 내에 도금 등을 행함으로써 형성될 수 있다. 또한, 플립 칩 접속 단자의 저면이나 플립 칩 접속 단자로부터 긴 방향으로 연장된 매립 회로의 저면과, 비아와의 접속 면적을 벌기 위해, 비아는 소위 필드 비아 도금에 의해 형성하는 것이 바람직하다.
본 발명의 패키지 기판의 제3 예로는, 도 6에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 긴 방향의 일부에 볼록 형상(27)이 형성되는 것을 들 수 있다. 또한, 예비 솔더(19)는 생략하여 나타내고 있다. 이 볼록 형상(27)은, 예를 들어, 도금 레지스트를 형성하여, 매립 회로의 플립 칩 접속 단자(26)가 되는 개소의 일부에 패턴 도금함으로써 형성할 수 있다. 또한, 도시하지 않았지만, 예를 들어, 절연층(3)의 표면으로부터 측면의 일부와 상면이 돌출된 매립 회로를 형성한 후, 에칭 레지스트를 형성하고, 돌출된 매립 회로의 일부가 돌출된 채로 남고, 다른 부분은 절연층(3)의 표면과 일치하도록 에칭함으로써 형성할 수도 있다. 볼록 형상(27)의 높이는, 3㎛ ~ 8㎛ 정도가 바람직하며, 볼록 형상(27)을 설치하는 범위는, 플립 칩 접속 단자(26)의 짧은 방향(폭 방향)의 길이의 50% ~ 100%로, 플립 칩 접속 단자(26)의 긴 방향(길이 방향)의 길이의 10% ~ 70% 정도인 것이 바람직하다. 이러한 플립 칩 접속 단자(26)의 긴 방향의 일부에 볼록 형상(27)을 형성함으로써, 볼록 형상(27)의 단차 부분에 솔더가 쌓이므로(미도시), 표면이 평탄한 경우에 비해, 플립 칩 접속 단자(26)의 상에 배치되는 솔더량을 증가시킬 수 있다. 또한, 볼록 형상(27)은, 다른 부분의 솔더를 끌어당기는 계기가 되고, 솔더는, 볼록 형상(27)을 중심으로 하여 응집하기 때문에, 돌출된 솔더 응집점(collection)을 플립 칩 접속 단자(26)의 긴 방향의 소정의 위치에 형성할 수도 있다. 이 때문에, 플립 칩 접속 단자(26)에 탑재되는 반도체 소자의 범프의 위치에 대응하여, 플립 칩 접속 단자(26) 상의 돌출하는 부분을 설치하는 것이 가능하므로, 플립 칩 접속 단자(26)와 반도체 소자의 범프를 확실하게 접속할 수 있다.
본 발명의 패키지 기판의 제4 예로는, 도 7에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 긴 방향의 일부에 오목 형상(28)이 형성되는 것을 들 수 있다. 또한, 예비 솔더는 생략하여 나타내고 있다. 이 오목 형상(28)은, 도시하지 않았지만, 예를 들어, 절연층(3)의 표면으로부터 상면이 노출된 매립 회로를 형성한 후, 에칭 레지스트를 형성하고, 상면이 노출된 매립 회로의 상면의 일부가 절연층(3)의 표면보다 오목하고, 다른 부분은 그대로 남도록 에칭함으로써 형성할 수 있다. 오목 형상(28)의 깊이는, 3㎛ ~ 8㎛ 정도가 바람직하며, 오목 형상(28)의 범위는, 플립 칩 접속 단자(26)의 짧은 방향(폭 방향)의 길이의 50 % ~ 100 %이며, 플립 칩 접속 단자(26)의 긴 방향(길이 방향)의 길이의 10 % ~ 70 % 정도인 것이 바람직하다. 이러한 오목 형상(28)을 형성함으로써, 이 부분에 용융된 솔더가 쌓이므로, 플립 칩 접속 단자(26) 상에 배치하는 솔더(미도시)의 양을 증가시킬 수 있다. 즉, 오목 형상(28)은 솔더를 모으는 용기의 역할을 하고, 솔더가 오목 형상(28)의 안에 쌓이므로, 솔더 필렛을 형성하기에 충분한 솔더를 플립 칩 접속 단자(26) 상에 형성하는 것이 가능하다.
본 발명의 패키지 기판의 제5 예로는, 도 3에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 선단이, 솔더 레지스트(4)의 개구(31) 내에 형성된 것을 들 수 있다. 또한, 예비 솔더는 생략하여 나타내고 있다. 종래의 일반적인 패키지 기판과 같이, 절연층(3)의 표면 상에 접착한 금속박을 에칭함으로써 회로 패턴이 형성되는 경우, 이 회로 패턴은 볼록 형상 회로(32)(도 1)이며, 형성되는 플립 칩 접속 단자(26)는, 그 저면만 절연층(3)과 접착하고 있다. 또한, 에칭에 의해 형성되므로, 볼록 형상 회로(32)에 의한 회로 패턴은, 단면에서 볼때, 회로 패턴의 표면 측보다 저면 측이 폭이 가늘게 되고, 소위 언더컷(undercut)을 일으킨다. 이 때문에, 플립 칩 접속 단자(26)의 사이즈가 미세화하면, 볼록 형상 회로(32)에 의해 회로 패턴의 저면과 절연층(3)과의 접착 면적이 감소하므로, 절연층(3)과의 밀착력이 저하하고, 플립 칩 접속시 약간의 외력이 가해지는 것만으로 벗겨져 버릴 가능성이 있다. 그래서, 절연층(3) 과 플립 칩 접속 단자(26)와의 밀착력을 확보하기 위해, 솔더 레지스트(4)로 피복하여 상측으로부터 회로 패턴을 고정하고, 솔더 레지스트(4)의 개구(31)로부터 플립 칩 접속 단자(26)를 노출시키는 것으로, 플립 칩 접속 단자(26)의 긴 방향의 양측을 솔더 레지스트(4)로 고정하는 방법이 채택된다. 그러나, 이 방법에서는, 솔더 레지스트(4)의 해상도의 한계에 의해, 솔더 레지스트(4)의 개구(31)의 폭이 규정되기 때문에, 플립 칩 접속 단자(26)를, 솔더 레지스트(4)의 해상도의 한계보다 길게 할 필요가 있었다. 또한, 이 때문에, 회로 패턴의 조정의 자유도도 제한되어 있었다. 본 발명의 패키지 기판(1)의 제5 예에 의하면, 플립 칩 접속 단자(26)가 절연층(3)의 표면에 상면이 노출된 매립 회로에 의해 형성되므로, 미세하더라도 밀착력을 확보하는 것이 가능하게 된다. 이 때문에, 솔더 레지스트(4)에 의해, 플립 칩 접속 단자(26)의 긴 방향의 양측으로 연장된 회로 패턴을 위에서 피복하여 고정할 필요가 없고, 플립 칩 접속 단자(26)의 선단을 솔더 레지스트(4)의 개구(31) 내에 형성하는 것이 가능하다. 따라서, 솔더 레지스트(4)의 해상도에 제한되는 일 없이, 플립 칩 접속 단자(26)를 미세화할 수 있으므로, 보다 고밀도화를 도모하는 것이 가능하며, 또한 회로 패턴의 설계의 자유도를 향상시킬 수 있다 .
본 발명의 패키지 기판의 제6 예로는, 도 4에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 긴 방향의 양측 또는 일측으로 연장된 매립 회로(2)가 설치된 것을 들 수 있다. 본 발명의 패키지 기판의 제6 예에 의하면, 제5 예와 마찬가지로, 솔더 레지스트(4)의 해상도에 제한되는 일 없이, 플립 칩 접속 단자(26)를 미세화할 수 있으므로, 보다 고밀도화를 도모하는 것이 가능하며, 또한 회로 패턴의 설계의 자유도를 향상시킬 수 있다.
본 발명의 패키지 기판의 제7 예로는, 도 8에 나타내는 바와 같이, 플립 칩 접속 단자(26)의 일부가, 짧은 방향(폭 방향)으로 확장된 부분(33)을 가지는 것을 들 수 있다. 플립 칩 접속 단자(26)의 선단은, 솔더 레지스트(4)의 개구(31) 내에 형성되어도 좋다. 또한, 예비 솔더는 생략하여 나타내고 있다. 이 플립 칩 접속 단자(26)가 부분적으로 짧은 방향(폭 방향)으로 확장된 부분(33)을 가짐으로써, 절연층(3)과의 밀착 면적이 확대하기 때문에, 플립 칩 접속 단자(26)와 절연층(3)의 밀착력을 보다 향상시킬 수 있는 것과 함께, 예비 솔더(19)의 양을 보다 많이 확보할 수 있으며, 또한, 짧은 방향(폭 방향)으로 확장된 부분(33)의 예비 솔더(19)가 표면 장력에 의해 그 이외 부분의 솔더를 끌어 당겨서 솔더 응집점을 형성하기 때문에, 솔더 응집점을 소정의 위치에 안정적으로 형성할 수 있다.
본 발명의 반도체 패키지의 일예로는, 도 9에 나타내는 바와 같이, 상기 제1 내지 제7 예의 패키지 기판(1)에 반도체 소자(15)를 플립 칩 접속에 의해 탑재한 것을 들 수 있다. 반도체 소자(15)의 범프(25) 형성면과, 반도체 소자 탑재용 패키지 기판(1)의 플립 칩 접속 단자(26)를 가지는 절연층(3)과의 사이에, 언더필재(23, underfill 材)가 충전되는 것이 바람직하다. 이것에 의하면, 언더필재(23)가 반도체 소자(15)의 범프(25) 형성면과 플립 칩 접속 단자(26)를 갖는 절연층(3)과의 사이의 밀착력을, 더욱 공고히 할 수 있게 된다. 따라서, 고밀도화에 대응 가능하고 신뢰성에도 뛰어난 반도체 패키지(24)를 제공할 수 있다.
본 발명의 패키지 기판의 제조 방법의 일례에 대해서, 도 10 ~ 도 18을 이용하여 이하에 설명한다.
먼저, 도 10에 나타내는 바와 같이, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)과 베이스 금속박(12)을 이 순서로 적층한 다층 금속박(9)을 준비한다.
제1 캐리어 금속박(10)은, 제2 캐리어 금속박(11)의 표면(제1 캐리어 금속박(10)과의 사이)을 보호하기 위한 것이고, 제2 캐리어 금속박(11)과의 사이에서 물리적으로 박리 가능하게 된다. 제2 캐리어 금속박(11)의 표면을 보호할 수 있으면, 특별히 재질이나 두께는 상관없지만, 범용성이나 취급성 면에서, 재질로는 동박이나 알루미늄박이 바람직하고, 두께로는 1 ~ 35㎛가 바람직하다. 또한, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)과의 사이에는, 이들 사이에서의 박리 강도를 안정화하기 위한 박리층(剝離層)(미도시)을 설치하는 것이 바람직하며, 박리층으로서는, 절연 수지와 적층할 때의 가열·가압을 복수회 행해도 박리 강도가 안정화하고 있는 것이 바람직하다. 이러한 박리층으로는, 일본 특개 2003-181970호 공보에 개시된 금속 산화물층과 유기제층을 형성한 것이나, 일본 특개 2003-094553호 공보에 개시된 Cu-Ni-Mo 합금으로 이루어진 것, 재공표 특허 WO2006/013735호 공보에 나타난 Ni 및 W의 금속 산화물 또는 Ni 및 Mo의 금속 산화물을 함유하는 것을 들 수 있다. 또한, 이 박리층은, 제1 캐리어 금속박(10)을 제2 캐리어 금속박(11)과의 사이에서 물리적으로 박리할 때에는, 제1 캐리어 금속박(10)측에 부착한 상태로 박리하고, 제2 캐리어 금속박(11)의 표면에는 잔류하지 않는 것이 바람직하다.
제2 캐리어 금속박(11)은, 제1 캐리어 금속박(10)을 박리한 후 표면에 제1 패턴 도금(13)을 행하기 위해 전류를 공급하는 시드층(급전층)으로 되는 것이며, 제1 캐리어 금속박(10)과의 사이 및 베이스 금속박(12)과의 사이에서 물리적으로 박리 가능하게 된다. 베이스 금속박(12)과 함께 급전층으로서 기능하면 좋고, 특별히 재질이나 두께는 상관없지만, 범용성이나 취급성 면에서, 재질로는 동박이나 알루미늄박이 바람직하고, 두께로는 1 ~ 18㎛의 것을 사용할 수 있다. 다만, 후술하는 바와 같이 외층 회로(2)를 형성할 때(도 16 (12), (13), (14))에는 에칭으로 제거되므로, 에칭량의 편차를 극력 저감하여 고정밀도의 미세 회로를 형성하기 위해서는 1 ~ 5㎛의 극박 금속박이 바람직하다. 또한, 제1 캐리어 금속박(10)과의 사이 및 베이스 금속박(12)과의 사이에는, 이들 사이에서의 박리 강도를 안정화하기 위해, 상술한 바와 같은 박리층(미도시)을 설치하는 것이 바람직하다. 또한, 이 박리층은, 제2 캐리어 금속박(11)과 베이스 금속박(12)이 일체로 되어 시드층으로서 작용하도록 하기 위해, 도전성을 가지는 것이 바람직하다. 또한, 이 박리층은, 제2 캐리어 금속박(11)과 베이스 금속박(12)과의 사이에서 물리적으로 박리할 때에는, 베이스 금속박(12) 측에 부착한 상태로 박리하고, 제2 캐리어 금속박(11)의 표면에는 잔류하지 않는 것이 바람직하다.
베이스 금속박(12)은, 다층 금속박(9)을 기재(16)와 적층하여 코어 기판(17)을 제작할 때, 기재(16)와 적층되는 측에 위치하는 것이며, 제2 캐리어 금속박(11)과의 사이에서 물리적으로 박리 가능하게 된다. 기재(16)와 적층될 때에, 기재(16)와의 접착성을 가지고 있으면 특별히 재질이나 두께는 상관없지만, 범용성이나 취급성 면에서, 재질로는 동박이나 알루미늄박이 바람직하고, 두께로는 9 ~ 70㎛가 바람직하다. 또한, 제2 캐리어 금속박(11)과의 사이에는, 이들 사이에서의 박리 강도를 안정화하기 위해, 상술한 바와 같은 박리층(미도시)을 설치하는 것이 바람직하다. 또한, 이 박리층은, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이에서 물리적으로 박리할 때에는, 베이스 금속박(12) 측에 부착한 상태로 박리하고, 제2 캐리어 금속박(11)의 표면에는 잔류하지 않는 것이 바람직하다.
다층 금속박(9)으로는, 3층 이상의 금속박(예를 들어, 상술한 바와 같이, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)과 베이스 금속박(12))을 갖는 다층 금속박(9)이며, 적어도 2 개소의 사이(예를 들어, 상술한 바와 같이, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이 및 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이)가 물리적으로 박리 가능한 것을 이용한다. 다층 금속박(9)의 베이스 금속박(12) 측에 기재(16)를 적층하여 코어 기판(17)을 형성하는 공정 시에는, 제1 캐리어 금속박(10)의 표면에 수지분말(樹脂粉) 등의 이물이 부착할 수 있지만, 이러한 이물이 부착했다고 해도, 제1 캐리어 금속박(10)을 제2 캐리어 금속박(11)과의 사이에서 물리적으로 박리하는 것으로, 수지분말 등의 이물의 영향이 없는 제2 캐리어 금속박(11)의 표면이 형성되므로, 고품질의 금속박 표면을 확보할 수 있다. 따라서, 제2 캐리어 금속박(11)을 시드층으로서 사용하여 제1 패턴 도금(13)을 행할 경우에도, 결함 발생을 억제할 수 있으므로, 수율 향상을 도모하는 것이 가능하게 된다.
다음으로, 도 11 (1)에 나타내는 바와 같이, 다층 금속박(9)의 베이스 금속박(12)측과 기재(16)를 적층하여 코어 기판(17)을 형성한다. 기재(16)는, 다층 금속박(9)과 적층 일체화하여 코어 기판(17)을 형성하는 것이며, 기재(16)로는, 일반적으로 반도체 소자 탑재용 패키지 기판(1)의 절연층(3)으로서 사용되는 것을 이용할 수 있다. 이러한 기재(16)로서, 유리 에폭시, 유리 폴리이미드 등을 들 수 있다. 코어 기판(17)은, 다층 금속박(9)을 이용하여, 패키지 기판(1)을 제조할 때에 지지(支持) 기판이 되는 것이며, 강성(剛性)을 확보함으로써, 작업성을 향상시키는 것, 및 핸들링시의 손상을 예방하여 수율을 향상시키는 것을 주요 역할로 하는 것이다. 이를 위해, 기재(16)로는, 유리 섬유 등의 보강재를 갖는 것이 바람직하고, 예를 들어, 유리 에폭시, 유리 폴리이미드 등의 프리 프레그를, 다층 금속박(9)과 중첩시켜, 열 프레스 등을 이용하여 가열·가압하여 적층 일체화함으로써 형성할 수 있다. 기재(16)의 양측(도 11 (1)의 상하 양측)에 다층 금속박(9)을 적층하고, 이후 공정을 행하는 것으로, 1회의 공정으로 2개의 패키지 기판(1)을 제조하는 공정을 진행하는 것이 가능하므로, 공정수 저감을 도모할 수 있다. 또한, 코어 기판(17)의 양측에 대칭인 구성의 적층판을 구성할 수 있으므로, 휘어짐을 억제하는 것이 가능하여, 작업성이나 제조 설비에의 관련된 것 등에 의한 손상도 억제할 수 있다.
다음으로, 도 11 (2)에 나타내는 바와 같이, 다층 금속박(9)의 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이에서, 제1 캐리어 금속박(10)을 물리적으로 박리한다. 제1 캐리어 금속박(10)의 표면에는, 적층시 기재(16)의 재료가 되는 프리 프레그 등으로부터의 수지분말 등의 이물이 부착하는 경우가 있다. 이 때문에, 이 제1 캐리어 금속박(10)을 이용하여 회로를 형성할 경우는, 표면에 부착 된 수지분말 등의 이물에 의해, 회로에 단선이나 단락 등의 결함이 발생할 수 있으며, 수율 저하로 연결될 가능성이 있다. 그러나, 이와 같이, 제1 캐리어 금속박(10)을 박리하고 제거함으로써, 수지분말 등의 이물이 부착되지 않은 제2 캐리어 금속박(11)을 사용하여 회로를 형성하는 것이 가능하므로, 회로 결함의 발생을 억제 할 수 있고, 수율을 개선하는 것이 가능하게 된다. 또한, 제1 캐리어 금속박(10)을 물리적으로 박리 가능하기 때문에, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이의 박리 강도를 조정함으로써, 박리 작업을 쉽게 행할 수 있다. 이 때, 다층 금속박(9)의 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이의 박리층(미도시)은, 제1 캐리어 금속박(10) 측에 이행하는 것이 바람직하다. 이것에 의해, 제1 캐리어 금속박(10)을 박리한 후의 제2 캐리어 금속박(11) 측에는, 제2 캐리어 금속박(11)의 표면이 노출하므로, 후공정에서 행하는 제2 캐리어 금속박(11) 위로의 도금 레지스트 형성이나 제1 패턴 도금(13)의 형성이, 박리층에 의해 저해되는 일이 없다.
여기서, 다층 금속박(9)은, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이의 박리 강도가, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이의 박리 강도보다 크게 형성된 다층 금속박(9)인 것이 바람직하다. 이에 따라, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이에서 물리적으로 박리할 때에, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이가 동시에 박리되는 것을 억제할 수 있다. 박리 강도로는, 가열·가압하기 전의 초기에 있어서, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이에서는 2N/m ~ 50N/m, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이에서는 10N/m ~ 70N/m로 하여, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이의 박리 강도가, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이의 박리 강도보다 5N/m ~ 20N/m 작게 되도록하면, 제조 공정에서의 핸들링으로 박리하는 일이 없어, 한쪽에서 박리할 때는 용이하며, 게다가 제1 캐리어 금속박(10)을 박리할 때에, 제2 캐리어 금속박(11)이 동시에 벗겨지는 것을 억제할 수 있기 때문에 작업성이 좋다.
박리 강도의 조정은, 예를 들어, 일본 특개 2003-181970호 공보나 일본 특개 2003-094553 호 공보, 재공표 특허 WO2006/013735호 공보에 나타낸 바와 같이, 박리층의 기초가 되는 제2 캐리어 금속박(11)의 표면(제1 캐리어 금속박(10)과의 사이)의 거칠기를 조정하거나, 박리층이 되는 금속 산화물이나 합금 도금층을 형성하기 위한 도금액 조성이나 조건을 조정함으로써 가능해진다.
다음으로, 도 11 (3)에 나타내는 바와 같이, 코어 기판(17)에 남은 제2 캐리어 금속박(11) 상에 제1 패턴 도금(13)을 행한다. 상술한 바와 같이, 제2 캐리어 금속박(11)의 표면(제1 캐리어 금속박(10)과의 사이)에는, 적층 시에 사용되는 프리 프레그 등으로부터의 수지분말 등의 이물은 부착되지 않기 때문에, 이것에 기인하는 회로 결함을 억제 가능하게 된다. 제1 패턴 도금(13)은, 제2 캐리어 금속박(11) 상에, 도금 레지스트(미도시)를 형성한 후, 전기 도금을 이용하여 행할 수 있다. 도금 레지스트로는, 패키지 기판(1)의 제조 프로세스에서 이용되는 감광성 레지스트를 사용할 수 있다. 전기 도금으로는, 패키지 기판(1)의 제조 프로세스에서 이용되는 황산동(硫酸銅) 도금을 이용할 수 있다.
다층 금속박(9)은, 평균 거칠기(Ra)가 0.3㎛ ~ 1.2㎛의 요철(凹凸)을 미리 설치된 제2 캐리어 금속박(11)의 표면에, 박리층(미도시)을 통하여 제1 캐리어 금속박(10)이 적층된 다층 금속박(9)인 것이 바람직하다. 이에 따라, 제1 캐리어 금속박(10)을 박리층과 함께 물리적으로 박리한 후의 제2 캐리어 금속박(11)의 표면은, 미리 설치된 평균 거칠기(Ra)가 0.3㎛ ~ 1.2㎛의 요철을 갖는다. 이 때문에, 제2 캐리어 금속박(11)의 표면(제1 캐리어 금속박(10)과의 사이)에, 제1 패턴 도금(13)용 도금 레지스트를 형성할 때에, 도금 레지스트의 밀착이나 해상성(解像性)을 향상시킬 수 있고, 고밀도 회로의 형성에 유리하게 된다. 또한, 제2 캐리어 금속박(11)의 표면에 미리 요철을 설치해 두는 것으로, 제1 캐리어 금속박(10)을 박리한 후에, 제2 캐리어 금속박(11)의 표면에 조면화(粗面化) 처리를 행할 필요가 없기 때문에, 공정 수의 저감을 도모할 수 있다.
제2 캐리어 금속박(11)의 표면에 설치하는 요철의 표면 거칠기는, 평균 거칠기(Ra)가 0.3 ~ 1.2㎛ 인 것이, 도금 레지스트의 밀착이나 해상성을 개선하면서, 제1 패턴 도금(13) 후의 박리성을 확보 가능한 점에서 바람직하다. 평균 거칠기(Ra)가 0.3㎛ 미만의 경우, 도금 레지스트의 밀착 부족이 생기는 경향이 있고, 평균 거칠기(Ra)가 1.2㎛을 초과하는 경우, 도금 레지스트가 추종하기 어렵고 역시 밀착 부족이 생기는 경향이 있다. 또한, 도금 레지스트의 라인/스페이스가 15㎛/15㎛보다 미세하게 되는 경우에는, 평균 거칠기(Ra)가 0.5㎛ ~ 0.9㎛ 인 것이 바람직하다. 여기서, 평균 거칠기(Ra)는, JIS B 0601(2001)에서 규정되는 평균 거칠기(Ra)이며, 촉침식(觸針式) 표면 거칠기계 등을 이용하여 측정하는 것이 가능하다. 또한, 평균 거칠기(Ra)의 조정은, 제2 캐리어 금속박(11)이 동박이면, 제2 캐리어 금속박(11)으로서의 동박을 형성할 때의 전기동 도금의 조성(첨가제 등을 포함)이나 조건을 조정함으로써 가능해진다.
다음으로, 도 12 (4)에 나타내는 바와 같이, 제1 패턴 도금(13)을 포함한 제2 캐리어 금속박(11) 상에 절연층(3)을 적층하여 적층체(22)를 형성한다. 절연층(3)으로는, 일반적으로 패키지 기판(1)의 절연층(3)으로서 사용되는 것을 이용할 수 있다. 이러한 절연층(3)으로서, 에폭시계 수지, 폴리이미드계 수지 등을 들 수 있고, 예를 들어, 에폭시계나 폴리이미드계의 접착 시트, 유리 에폭시나 유리 폴리이미드 등의 프리 프레그를, 열 프레스 등을 이용해 가열·가압하여 적층 일체화함으로써 형성할 수 있다. 여기서, 적층체(22)는, 이러한 적층 일체화한 상태의 것 중, 제1 패턴 도금(13)을 포함하는 제2 캐리어 금속박(11) 상에 적층된 것을 말한다. 절연층(3)이 되는 이러한 수지 상에, 도체층(20)이 되는 금속박을 더 중첩시켜 동시에 가열·가압하여 적층 일체화한 경우는, 이 도체층(20)도 포함한다. 또한, 후술하는 바와 같이, 도체층(20)에 의해 내층 회로(6)를 형성하거나, 도체층(20)을 접속하는 층간 접속(5)을 형성한 경우는, 이러한 내층 회로(6)나 층간 접속(5)도 포함한다.
다음으로, 도 12 (5), (6)에 나타내는 바와 같이, 층간 접속공(21)을 형성하고, 층간 접속(5)이나 내층 회로(6)를 형성해도 좋다. 층간 접속(5)은, 예를 들어, 소위 컨포멀(conformal) 공법을 이용하여 층간 접속공(21)을 형성한 후, 이 층간 접속공(21) 내를 도금하는 것으로 형성할 수 있다. 이 도금에는, 기초 도금으로서 얇은 무전해 동도금을 행한 후, 두꺼운 도금으로서 무전해 동도금이나 전기 동도금, 필드 비아 도금 등을 이용할 수 있다. 에칭하는 도체층(20)의 두께를 얇게 하여 미세 회로를 형성하기 쉽게 하려면, 얇은 기초 도금 후, 도금 레지스트를 형성하고, 두꺼운 도금을 전기 동도금이나 필드 비아 도금으로 행하는 것이 바람직하다. 내층 회로(6)는, 예를 들어, 층간 접속공(21)에의 도금을 행한 후, 에칭에 의해 불필요 부분의 도체층(20)을 제거함으로써 형성될 수 있다.
다음으로, 도 13 (7), (8) 및 도 14 (9), (10)에 나타내는 바와 같이, 내층 회로(6)나 층간 접속(5)의 위에, 절연층(3)과 도체층(20)을 더 형성하고, 도 12 (5), (6)의 경우와 마찬가지로 하여, 원하는 층수가 되도록, 내층 회로(6)나 외층 회로(2, 7), 층간 접속(5)을 형성할 수도 있다. 또한, 본 발명에서는, 내층 회로(6)와 외층 회로(2, 7)를 합쳐서, 도체 회로라고 말하는 경우가 있다.
다음으로, 도 15 (11)에 나타내는 바와 같이, 다층 금속박(9)의 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이에서, 적층체(22)를 제2 캐리어 금속박(11)과 함께 코어 기판(17)으로부터 물리적으로 박리하여 분리한다. 이때, 다층 금속박(9)의 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이의 박리층(미도시)은, 베이스 금속박(12) 측에 이행하는 것이 바람직하다. 이것에 의해, 베이스 금속박(12)을 박리한 후의 적층체(22) 측에는, 제2 캐리어 금속박(11)의 표면이 노출하므로, 후공정에서 행하는 제2 캐리어 금속박(11)의 에칭이, 박리층에 의해 저해되는 일이 없다.
다음으로, 도 16 (12) ~ (14)에 나타내는 바와 같이, 분리하여 박리한 적층체(22)의 제2 캐리어 금속박(11) 상에 에칭 레지스트(34)를 형성하여 적층체(22)의 제2 캐리어 금속박(11)을 에칭함으로써, 상기 제1 패턴 도금(13)을 절연층(3)의 표면에 노출시켜 매립 회로(2)를 형성하거나, 제1 패턴 도금(13) 위 또는 절연층(3) 상에 입체 회로(27)를 형성한다. 또한, 도 17 (12) ~ (14)에 나타내는 바와 같이, 분리하여 박리한 적층체(22)의 제2 캐리어 금속박(11) 상에 제2 패턴 도금(14)을 행하고, 제2 패턴 도금을 행한 부분 이외의 캐리어 금속박 상에 에칭 레지스트를 형성하여 에칭을 행함으로써, 제2 패턴 도금(14)을 행한 부분 및 에칭 레지스트를 형성한 부분 이외의 제2 캐리어 금속박(11)을 에칭에 의해 제거하고, 제1 패턴 도금(13)을 절연층(3)의 표면에 노출시켜 매립 회로(2)를 형성하거나, 제1 패턴 도금(13) 상 또는 절연층(3) 상에 입체 회로(27)를 형성할 수도 있다. 또한, 도 16 (12) ~ (14) 및 도 17 (12) ~ (14)는, 도 15 (11)과 같이 분리된 적층체(22) 중, 하측 부분만을 나타내고 있다. 도 16 (12) ~ (14) 또는 도 17 (12) ~ (14)의 공정에 의해, 절연층(3)으로부터 제1 패턴 도금(13)을 노출시켜 형성한 매립 회로(2)는 플립 칩 접속 단자를, 적층체 표면의 제1 패턴 도금 상에 형성한 입체 회로(27)는 범프나 필러를, 적층체 표면의 절연층 상에 형성한 입체 회로(27)는 더미 단자를 형성할 수 있다. 이에 따라, 외층 회로(2)를 형성할 때, 외층 회로(2)의 측면이 에칭에 의해 침식되지 않기 때문에, 언더컷이 일어나지 않으므로, 미세한 외층 회로(2)를 형성할 수 있다. 또한, 본 발명에서 형성되는 외층 회로(2)는, 절연층(3)에 매립된 상태가 되므로, 외층 회로(2)의 저면만이 아니라, 양측의 측면도 절연층(3)과 밀착하고 있기 때문에, 미세 회로여도, 충분한 밀착성을 확보할 수 있다. 또한, 제2 캐리어 금속박(11)으로서 두께 1㎛ ~ 5㎛의 극박동박을 이용한 경우는, 약간의 에칭량에도 제2 캐리어 금속박(11)을 제거할 수 있기 때문에, 절연층(3)에 매립되어, 절연층(3)으로부터 노출된 외층 회로(2)의 표면은 평탄하며, 와이어 본딩 단자나 플립 칩 접속 단자로 하는 것으로, 접속 신뢰성을 확보할 수 있고, 반도체 소자와의 접속 단자로서 이용되는 것에 적합하다. 또한, 반도체 소자와의 접속 단자를, 층간 접속(5)과 평면시에 있어서 중첩되는 위치의 외층 회로(2)에 설치하는 것이 가능하기 때문에, 반도체 소자와의 접속 단자를 층간 접속(5)의 바로 위 또는 바로 아래에 설치하는 것이 가능하며, 소형화·고밀도화에도 대응이 가능하다. 또한, 임의의 개소에 입체 회로(27)를 형성하는 것에 의해 범프나 필러, 더미 단자 등의 다양한 도체 회로의 구성을 형성할 수 있으며, 제2 캐리어 금속박(11)이나 제2 패턴 도금(14)의 두께를 바꾸는 것으로, 임의의 높이에 형성하는 것도 가능하기 때문에, 다양한 반도체 소자(미도시)나 다른 패키지 기판과의 접속 형태에 대응할 수 있다. 예를 들어, 도 18에 나타내는 바와 같이, 본 발명의 패키지 기판(1)의 제1 패턴 도금(13) 상에 입체 회로(27)를 설치하여 필러를 형성하고, 상부 기판과의 접속을 행하도록 하는 것으로, 캐비티(cavity)를 설치하지 않아도, PoP를 구성할 수 있게 된다. 또한, 도 18에 나타내는 바와 같이, 반도체 소자(35) 측의 범프(25)가 주변(peripheral) 배치(반도체 소자(35)의 주위에 범프(25)가 줄지어 배치)의 경우, 플립 칩 접속시에, 반도체 소자(35)를 반도체 소자 탑재용 패키지 기판(1) 측에 눌러서 부착하면, 반도체 소자(35)의 중앙부가 휘어서 변형하기 쉽지만, 더미 단자(도 18에서는, 절연층 상에 형성된 입체 회로(27)이다.)를 설치해 둠으로써, 반도체 소자(35)의 하면을 지지할 수 있으므로, 변형을 억제할 수 있다. 또한, 더미 단자를 제1 패턴 도금이나 층간 접속(5)에 접속하도록 형성하면, 반도체 소자(35)로부터의 열을 방열할 수도 있다. 이 때문에, 신뢰성을 향상시킬 수 있다. 또한, 더미 단자는, 전기적으로 독립적이고 전기 회로로는 기능하지 않는 것이며, 도 16, 도 17에서는, 절연층 상에 형성되어 있지만, 전기적으로 기능하지 않도록 한 제1 패턴 도금이나 층간 접속(5)에 접속되어 있어도 좋다.
다음으로, 필요에 따라 솔더 레지스트(4)나 보호 도금(8)을 형성해도 좋다. 보호 도금(8)으로는, 일반적으로 패키지 기판의 접속 단자의 보호 도금으로서 이용되는 니켈 도금과 금 도금이 바람직하다.
이상과 같이, 본 발명의 패키지 기판의 제조 방법에 의하면, 층간 접속과 겹치는 위치에 평탄하고 또한 미세한 매립 회로를 갖는 패키지 기판을 형성할 수 있으며, 와이어 본딩이나 플립 칩 접속에 적합한 패키지 기판을 형성할 수 있다. 또한, 임의의 개소에 입체 회로를 형성하는 것에 의해 범프나 필러 등의 다양한 금속 구성을 갖추는 패키지 기판을 형성할 수 있다.
실시예
다음으로, 본 발명의 패키지 기판의 다른 제조 방법의 실시예에 대해 설명하지만, 본 발명은 본 실시예로 한정되지 않는다.
(실시예 1)
먼저, 도 10에 나타내는 바와 같이, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)과 베이스 금속박(12)을 이 순서로 적층한 다층 금속박(9)을 준비했다. 제1 캐리어 금속박(10)은 9㎛의 동박을, 제2 캐리어 금속박(11)은 3㎛의 극박 동박을, 베이스 금속박(12)은 18㎛의 동박을 이용하고 있다. 베이스 금속박(12)의 표면(제2 캐리어 금속박(11)과의 사이)에는, 물리적인 박리가 가능하게 되도록, 박리층(미도시)을 설치했다. 또한, 제2 캐리어 금속박(11)의 표면(제1 캐리어 금속박(10)과의 사이)에는, 평균 거칠기(Ra) 0.7㎛의 요철을 미리 설치했다. 또한, 이 요철의 위, 즉 제1 캐리어 금속박(10)과의 사이에는, 물리적인 박리가 가능하게 되도록, 박리층(미도시)을 설치했다. 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리층은, 모두 Ni 30g/L, Mo 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성함으로써 형성했다. 또한, 박리 강도의 조정은, 전류를 조정하는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 행했다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 47N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이가 29N/m였다. 또한, 가열·가압한 후(기재(16)가 되는 프리 프레그를 적층하여 코어 기판(17)을 형성한 후)의 박리 강도의 변화율은, 초기에 대하여 약 10 % 정도 상승한 정도였다.
도 10에 나타내는 다층 금속박(9)의 제작은, 구체적으로는 이하와 같이 행했다.
(1) 베이스 금속박(12)으로서, 두께 18㎛의 전해 동박을 이용하고, 황산 30 g/L에 60초 침지하여 산 세정 후에 흐르는 물로 30 초간 수세(水洗)를 행했다.
(2) 세정한 전해 동박을 음극으로 하고, 산화 이리듐 코팅을 실시한 Ti(티타늄) 극판을 양극으로 하며, Ni(니켈), Mo(몰리브덴), 구연산을 함유하는 도금욕으로서, 황산 니켈 6 수화물 30g/L, 몰리브덴산 나트륨 2 수화물 3.0 g/L, 구연산 3 나트륨 2 수화물 30 g/L, pH6.0, 액 온도 30 ℃의 욕(浴)으로, 전해 동박의 광택 면에, 전류 밀도 20A/dm2으로 5 초간 전해 처리하고, 니켈과 몰리브덴으로 구성된 금속 산화물을 함유하는 박리층(미도시)을 형성했다.
(3) 박리층(미도시)을 형성한 후의 표면에, 황산동 5 수화물 200g/L, 황산 100g/L, 액 온도 40℃의 욕으로, 산화 이리듐 코팅을 실시한 Ti(티타늄) 극판을 양극으로 하고, 전류 밀도 4A/dm2에서 200초간 전해 도금을 행하여, 두께 3㎛의 제2 캐리어 금속박(11)이 되는 금속층을 형성했다.
(4) 제2 캐리어 금속박(11)이 되는 금속층을 형성한 후의 표면에, 상기 (2)와 같은 욕(浴)을 이용하여, 전류 밀도 10A/dm2에서 10 초간 전해 처리하고, 니켈과 몰리브덴으로 구성된 금속 산화물을 함유하는 박리층(미도시)을 형성했다.
(5) 박리층(13)을 형성한 후의 표면에, 상기 (3)과 같은 욕을 이용하여, 전류 밀도 4A/dm2에서 600초간 전해 도금을 행하여 두께 9㎛의 제1 캐리어 금속박(10)이 되는 금속층을 형성했다.
(6) 기재(16)와 접촉하는 면에, 황산동 도금에 의해 입상(粒狀)의 조화(粗化) 입자를 형성하고, 크로메이트 처리 및 실란 커플링제 처리를 실시했다. 또한, 기재(16)와 접하지 않는 면에는 크로메이트 처리를 실시했다.
다음으로, 도 11 (1)에 나타내는 바와 같이, 다층 금속박(9)의 베이스 금속박(12) 측과 기재(16)를 적층하여 코어 기판(17)을 형성했다. 기재(16)로서 유리 에폭시의 프리 프레그를 이용하고, 이 프리 프레그의 상하 양측에 다층 금속박(9)을 중첩하고, 열 프레스를 이용해 가열·가압하여 적층 일체화했다.
다음으로, 도 11 (2)에 나타내는 바와 같이, 다층 금속박(9)의 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이에서, 제1 캐리어 금속박(10)을 물리적으로 박리했다.
다음으로, 도 11 (3)에 나타내는 바와 같이, 코어 기판(17)에 남은 제2 캐리어 금속박(11) 상에 제1 패턴 도금(13)을 행했다. 제1 패턴 도금(13)은, 제2 캐리어 금속박(11) 상에, 감광성의 도금 레지스트를 형성한 후, 황산동 전기 도금을 이용하여 형성했다.
다음으로, 도 12 (4)에 나타내는 바와 같이, 제1 패턴 도금(13)을 포함한 제2 캐리어 금속박(11) 상에 절연층(3)과 도체층(20)으로서 동박(12㎛)을 적층하여 적층체(22)를 형성했다. 절연층(3)으로는, 에폭시계의 접착 시트를 열 프레스를 이용해, 가열·가압하여 적층 일체화하는 것으로 형성했다.
다음으로, 도 12 (5), (6)에 나타내는 바와 같이, 층간 접속(5)이나 내층 회로(6)를 형성했다. 층간 접속(5)은 컨포멀 공법을 이용하여 층간 접속공(21)을 형성한 후, 이 층간 접속공(21) 내를 도금하는 것으로 형성했다. 이 도금에는, 기초 도금으로서 얇게 무전해 동도금을 행한 후, 감광성의 도금 레지스트를 형성하고, 두꺼운 도금을 황산동 전기 도금으로 행했다. 이 후, 에칭에 의해 불필요한 부분의 도체층(20)을 제거하는 것에 의해 내층 회로(6)를 형성했다.
다음으로, 도 13 (7), (8) 및 도 14 (9), (10)에 나타내는 바와 같이, 내층 회로(6)나 층간 접속(5)의 위에, 절연층(3)과 도체층(20)을 더 형성하고, 내층 회로(6)나 외층 회로(2, 7), 층간 접속(5)을 형성하여, 4층의 도체층(20)을 갖는 적층체(22)를 형성했다.
다음으로, 도 15 (11)에 나타내는 바와 같이, 다층 금속박(9)의 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이에서, 적층체(22)를 제2 캐리어 금속박(11)과 함께 코어 기판(17)으로부터 물리적으로 박리하여 분리했다.
다음으로, 도 16 (12)~ (14)에 나타내는 바와 같이, 분리하여 박리한 적층체(22)의 제2 캐리어 금속박(11) 상에 에칭 레지스트(14)을 형성하여 적층체(22)의 제2 캐리어 금속박(11)을 에칭하여, 상기 제1 패턴 도금(13)을 상기 절연층(3)의 표면에 노출시켜 매립 회로(2)를 형성하는 것과 함께, 제1 패턴 도금(13) 상 또는 절연층(3) 상에 입체 회로(27)를 형성했다. 또한, 절연층(3)으로부터 제1 패턴 도금(13)을 노출시켜 형성한 매립 회로(2)는 플립 칩 접속 단자로 하고, 적층체 표면의 제1 패턴 도금 상에 형성한 입체 회로(27)는 범프로 하며, 적층체 표면의 절연층 상에 형성한 입체 회로(27)는 더미 단자로 했다.
다음으로, 감광성의 솔더 레지스트를 형성하고, 그 후, 보호 도금으로서, 무전해 니켈 도금과 무전해 금 도금을 행하여, 패키지 기판을 형성했다.
(실시예 2)
베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리 강도를, 모두 Ni(니켈) 30g/L, Mo(몰리브덴) 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성할 때의 전류를 바꾸는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 변화시켰다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 23N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이가 18N/m였다. 이외에는 실시예 1과 동일하게 하여 패키지 기판을 제작하였다.
(실시예 3)
베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리 강도를, 모두 Ni(니켈) 30g/L, Mo(몰리브덴) 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성할 때의 전류를 바꾸는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 변화시켰다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 15N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이가 2N/m였다. 이외에는 실시예 1과 동일하게 하여 패키지 기판을 제작하였다.
(실시예 4)
베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리 강도를, 모두 Ni(니켈) 30g/L, Mo(몰리브덴) 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성할 때의 전류를 바꾸는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 변화시켰다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 68N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)과의 사이가 48N/m였다.
상기에서 준비한 다층 금속박(9)을 이용하여, 실시예 1의 도 16 (12) ~ (14)에 나타낸 공정 대신에, 도 17 (12)~ (14)에 나타내는 바와 같이, 분리하여 박리한 적층체(22)의 제2 캐리어 금속박(11) 상에 제2 패턴 도금(14)을 행하고, 제2 패턴 도금을 행한 부분 이외의 캐리어 금속박 상에 에칭 레지스트(34)를 형성하여 에칭을 행하며, 제2 패턴 도금(14)을 행한 부분 및 에칭 레지스트를 형성한 부분 이외의 제2 캐리어 금속박(11)을 에칭에 의해 제거하고, 제1 패턴 도금(13)을 절연층(3)의 표면에 노출시켜 매립 회로(2)를 형성하는 것과 함께, 제1 패턴 도금(13) 상 또는 절연층(3) 상에 입체 회로(27)를 형성했다. 또한, 절연층(3)으로부터 제1 패턴 도금(13)을 노출시켜 형성한 매립 회로(2)는 플립 칩 접속 단자로 하고, 적층체 표면의 제1 패턴 도금 상에 형성한 입체 회로(27)는 필러로 하고, 적층체 표면의 절연층 상에 형성한 입체 회로(27)는 더미 단자로 했다. 이 공정 이외는, 실시예 1과 동일하게 하여 패키지 기판을 제작하였다.
(실시예 5)
베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리 강도를, 모두 Ni(니켈) 30g/L, Mo(몰리브덴) 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성할 때의 전류를 바꾸는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 변화시켰다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 43N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이가 28N/m였다. 이외는 실시예 4와 동일하게 하여 패키지 기판을 제작하였다.
(실시예 6)
베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이, 및 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이의 박리 강도를, 모두 Ni(니켈) 30g/L, Mo(몰리브덴) 3.0g/L, 구연산 30g/L의 조성을 갖는 도금욕을 이용하여 금속 산화물층을 형성할 때의 전류를 바꾸는 것으로, 박리층을 형성하는 금속 산화물량을 조정하여 변화시켰다. 이 때의 박리 강도는, 베이스 금속박(12)과 제2 캐리어 금속박(11)의 사이가 22N/m, 제2 캐리어 금속박(11)과 제1 캐리어 금속박(10)의 사이가 4N/m였다. 이외는 실시예 4와 동일하게 하여 패키지 기판을 제작하였다.
표 1은, 실시예 1 ~ 6에 대해서, 절연층(3)에 매립되어 형성된 외층 회로(2)의 완성 상태, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이의 박리 강도, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이의 박리 강도, 핸들링시 캐리어 금속박의 벗겨짐의 유무를 나타낸다. 실시예 1 ~ 6 모두 라인/스페이스가 10㎛/10㎛까지의 미세한 외층 회로(2)를 형성할 수 있었다(표 1의 "○"은, 언더컷이 없는 것을 나타낸다.) 또한, 단면을 관찰한 결과, 어떤 것도 언더컷은 발생하지 않았다. 또한, 단면 관찰 결과로부터, 제2 캐리어 금속박(11)은 3㎛의 극박동(極薄銅)을 이용하고 있으므로, 약간의 에칭량으로 균일하게 제거되어 있고, 외층 회로(2) 표면의 요철은 평탄했다. 또한, 실시예 1 ~ 6 모두, 제조 공정에서의 핸들링으로 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이 또는, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이가 박리하는 일이 없었다(표 1의 "○"은, 벗겨짐이 없는 것을 나타낸다.). 또한, 제1 캐리어 금속박(10)과 제2 캐리어 금속박(11)의 사이에서 박리할 때에, 제2 캐리어 금속박(11)과 베이스 금속박(12)의 사이가 박리하는 일이 없었다.
항목 라인/스페이스(㎛/㎛) 박리강도(N/m) 핸들링시 금속박의 벗겨짐
10/10 15/15 20/20 제1 캐리어 금속박 /제2 캐리어 금속박 제2 캐리어 금속박 /베이스 금속박
실시예 1 ○ ○ ○ 29 47 ○
실시예 2 ○ ○ ○ 18 23 ○
실시예 3 ○ ○ ○ 2 15 ○
실시예 4 ○ ○ ○ 48 68 ○
실시예 5 ○ ○ ○ 28 43 ○
실시예 6 ○ ○ ○ 4 22 ○
도 18에 나타내는 바와 같이, 실시예 4에서 제작한 패키지 기판(도 17 (14))의 매립 회로(2)에, 반도체 소자(35)의 범프(25)를 눌러 붙이고, 솔더(미도시)를 이용하여 플립 칩 접속했다. 반도체 소자(35)는, 범프(25)가 주변 배치였지만, 반도체 소자(35)의 하면을 더미 단자로 되는 입체 회로(27)가 지지하고 있기 때문에, 반도체 소자(35)에 휘어짐은 일어나지 않았다.
가열·가압하기 전(기재(16)가 되는 프리 프레그를 적층하여 코어 기판(17)을 형성하기 전)의 초기 박리 강도(N/m)의 측정은, 10mm 폭으로 컷(cut)한 다층 금속박의 샘플을 제작하고, TENSILON RTM-100(주식회사 오리엔텍 제작, 상품명, 「TENSILON」은 등록 상표)를 이용하여, JIS Z 0237의 90도 박리법에 준하여, 실온(25 ℃)에서, 먼저, 제1 캐리어 금속박을 90도 방향으로 분당 300mm의 속도로 박리하여 측정하고, 다음으로, 제2 캐리어 금속박을 90도 방향으로 분당 300mm의 속도로 박리하여 측정하였다. 또한, 가열·가압한 후(기재(16)가 되는 프리 프레그를 적층하여 코어 기판(17)을 형성한 후)의 박리 강도도, 초기 박리 강도와 동일하게 하여 측정하고, 초기에 대한 변화율을 구했다. 또한, 다층 금속박(9)과 기재(16)가 되는 유리 에폭시 프리 프레그를 적층하여 코어 기판(17)을 형성할 때의 가열·가압 조건은, 진공 프레스를 이용하고, 압력 3MPa, 온도 175℃, 유지 시간 1.5hr(시간)이다.
이하, 본 발명을 실시예에 의해 구체적으로 설명하지만, 본 발명은 이들 실시예로 한정되지 않는다.
(실시예 7)
실시예 1과 동일한 방법으로, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 여기서, 패키지 기판 상에 형성된 솔더 레지스트에는 개구가 설치되고, 이 개구 내에는 라인/스페이스가 20㎛/20㎛(40㎛ 피치)의 플립 칩 접속 단자로 되는 매립 회로가 배치되어 있다. 솔더 레지스트의 개구에 의해 규정되는 플립 칩 접속 단자의 긴 방향의 길이(플립 칩 접속 단자의 길이)는, 약 100㎛이다.
다음으로, 플립 칩 접속 단자가 되는 매립 회로 상에, 솔더 페이스트를 인쇄해 리플로우함으로써 예비 솔더를 형성했다. 예비 솔더용의 솔더 페이스트에는, Sn(주석)-Ag(은)-Cu(동)계의 에코 솔더 M705(센쥬(千住)금속공업 주식회사 제작, 상품명. 에코 솔더는, 등록 상표)를 이용하고, 리플로우(reflow)에는 적외선 리플로우 장치를 이용하여, 피크 온도 260 ℃의 조건에서 행했다.
다음으로, 패키지 사이즈에 절단 가공을 실시했다. 이 절단 가공된 패키지 기판은, 도 2에 나타내는 바와 같이, 절연층(3)과, 이 절연층(3)의 표면에 상면이 노출되도록 설치된 매립 회로(2)와, 절연층(3) 상 및 매립 회로(2) 상에 설치된 솔더 레지스트(4)를 갖고, 이 솔더 레지스트(4)에 설치된 개구(31) 내의 매립 회로(2)가 플립 칩 접속 단자(26)를 형성하고 있다. 또한, 플립 칩 접속 단자(26)를 피복하는 예비 솔더(19)의 두께는, 3 ~ 5㎛이다. 여기서, 솔더의 두께는, 비접촉 단차 측정기인 Hisomet (유니온 광학 주식회사 제작, 상품명. Hisomet는 등록 상표)를 이용하고, 예비 솔더(19)를 형성하기 전후에 있어서, 솔더 레지스트와 플립 칩 접속 단자(26)와의 단차를 측정하는 것에 의해 측정하였다.
도 9에 나타내는 바와 같이, 패키지 기판(1)을 제작한 후, 반도체 소자(15)를 플립 칩 접속에 의해 탑재했다. 플립 칩 접속은, 패키지 기판(1) 상의 플립 칩 접속 단자(26)와 반도체 소자(15)의 범프(25)(동 필러 상에 Sn(주석) -3.0 질량% Ag(은) -0.5 질량% Cu(동) 솔더를 형성한 것으로, 40㎛ 피치, 높이 25㎛)가 대향하도록 위치맞춤한 후, 초음파 플립 칩 본더 SH-50MP(주식회사 ultex 제작, 제품명)을 이용하여 플립 칩 접속을 행했다. 플립 칩 접속의 압착 조건은, 초음파를 병용하면서, 230℃로 온도를 상승시키고 1 범프 당 50g의 가압을 행하면서, 4초간 유지했다. 그 후, 반도체 소자(15)의 범프(25) 형성면과, 패키지 기판(1)의 플립 칩 접속 단자(26)를 갖는 절연층(3)과의 사이에, 언더필재(23)를 충진하고, 반도체 패키지(24)를 얻었다.
(실시예 8)
플립 칩 접속 단자를 피복하는 예비 솔더의 두께는, 7 ~ 10㎛이다. 이외에는, 실시예 7과 동일하게 하여, 제10 회로 기판 및 반도체 패키지를 얻었다.
(실시예 9)
플립 칩 접속 단자를 피복하는 예비 솔더의 두께는, 17 ~ 20㎛이다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 얻었다.
(비교예 1)
플립 칩 접속 단자를 피복하는 예비 솔더의 두께는, 1 ~ 2㎛이다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 얻었다.
(참고예 1)
플립 칩 접속 단자를 피복하는 예비 솔더의 두께는 25 ~ 28㎛이다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 얻었다.
(실시예 10)
실시예 7과 동일하게 하여, 플립 칩 접속 단자가 되는 매립 회로 상에, 예비 솔더를 형성했다. 여기서, 도 5에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)를 포함하는 매립 회로(2)의 저면에 비아(18)가 접속되어 있다. 이외는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(실시예 11)
실시예 4와 동일한 방법으로, 도 17 (12)~ (14)에 나타내는 바와 같이, 제2 캐리어 금속박(11) 상에 제2 패턴 도금(14)을 행하고, 매립 회로의 플립 칩 접속 단자가 되는 개소의 일부에, 볼록 형상(입체 회로)을 형성했다. 솔더 레지스트 형성, 보호 도금으로서의 니켈/금 도금(니켈 도금과 그 위에 금 도금)을 형성했다. 여기에서, 도 6에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)의 긴 방향의 일부에는, 볼록 형상(27)이 형성되어 있고, 이 볼록 형상(27)의 높이는 5㎛ 정도이다. 볼록 형상(27)의 범위는 플립 칩 접속 단자(26)의 짧은 방향의 길이의 100 %이며, 플립 칩 접속 단자(26)의 긴 방향의 길이의 30% 정도이다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(실시예 12)
실시예 1과 동일하게 하여, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 그 후, 에칭 레지스트를 형성하고, 상면이 노출된 매립 회로의 상면의 일부가 절연층의 표면보다 오목하고, 다른 부분은 그대로 남도록 에칭함으로써 오목 형상을 형성했다. 그 후, 솔더 레지스트 형성, 보호 도금으로서의 니켈/금 도금(니켈 도금과 그 위에 금 도금)을 형성했다. 여기서, 도 7에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)의 긴 방향의 일부에는, 오목 형상(28)이 형성되어 있고, 이 오목 형상(28)의 깊이는 5㎛ 정도이다. 오목 형상(28)의 범위는 플립 칩 접속 단자(26)의 짧은 방향의 길이의 100 %이며, 플립 칩 접속 단자(26)의 긴 방향의 길이의 30 % 정도이다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(실시예 13)
실시예 7과 동일하게 하여, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 여기서, 도 3에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는, 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)의 선단은, 솔더 레지스트(4)의 개구(31) 내에 형성되어 있다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(실시예 14)
실시예 7과 동일하게 하여, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 여기서, 도 4에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는, 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)의 긴 방향의 양측 또는 일측으로 연장된 매립 회로(2)가 설치되어 있다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(실시예 15)
실시예 7과 동일하게 하여, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 여기서, 도 8에 나타내는 바와 같이, 솔더 레지스트(4)에는 개구(31)가 설치되고, 이 개구(31) 내에는, 플립 칩 접속 단자(26)가 되는 매립 회로(2)가 배치되어 있다. 또한, 플립 칩 접속 단자(26)의 긴 방향의 일부가, 짧은 방향(폭 방향)으로 확장된 부분(33)을 형성하고 있다. 즉, 플립 칩 접속 단자(26)가 부분적으로 짧은 방향(폭 방향)으로 확장된 부분(33)을 형성하고 있다. 이외에는, 실시예 7과 동일하게 하여, 패키지 기판 및 반도체 패키지를 형성했다.
(비교예 2)
실시예 7과 동일하게 하여, 매립 회로의 플립 칩 단자를 갖는 패키지 기판을 제작하였다. 여기서, 도 16 (14)에 나타내는 바와 같이, 매립 회로(2)의 플립 칩 접속 단자가 배치되어 있는 면의 반대면에는, 도 1에 표시된 것과 같은, 볼록 형상 회로에 의한 회로 패턴(외층 회로(7))가 배치되어 있다.
다음으로, 이 볼록 형상 회로에 의한 회로 패턴(외층 회로(7)) 상에, 솔더 레지스트 형성, 보호 도금으로서의 니켈/금 도금(니켈 도금과 그 위에 금 도금)형성을 행했다. 여기서, 솔더 레지스트에는 개구가 설치되고, 이 개구 내에는 라인/스페이스가 20㎛/20㎛(40㎛ 피치)의 플립 칩 접속 단자가 되는, 볼록 형상 회로에 의한 회로 패턴이 배치되어 있다.
다음으로, 플립 칩 접속 단자가 되는, 볼록 형상 회로에 의한 회로 패턴(외층 회로(7)) 상에, 솔더 페이스트를 인쇄해 리플로우함으로써 예비 솔더를 형성했다. 예비 솔더용 솔더 페이스트에는, Sn(주석)-Ag(은)-Cu(동)계의 에코 솔더 M705(천주(千住)금속공업 주식회사 제작, 상품명. 에코 솔더는 등록 상표)를 이용하고, 리플로우에는 적외선 리플로우 장치를 이용하여, 피크 온도 260 ℃의 조건에서 행했다.
다음으로, 패키지 사이즈에 절단 가공을 실시했다. 이 패키지 기판은, 도 1에 나타내는 바와 같이, 절연층(3)과, 이 절연층(3)의 표면에 설치된 볼록 형상 회로(32)에 의한 회로 패턴과, 절연층(3) 상 및 볼록 형상 회로(32)에 의한 회로 패턴 상에 설치된 솔더 레지스트(4)를 갖고, 이 솔더 레지스트(4)에 설치된 개구(31) 내의 볼록 형상 회로(32)에 의한 회로 패턴이 플립 칩 접속 단자(26)를 형성하고 있다. 또한, 이 플립 칩 접속 단자(26)를 피복하는 예비 솔더(19)의 두께는, 3 ~ 5㎛이다. 그 후, 실시예 7과 동일하게 하여, 반도체 패키지를 얻었다.
(비교예 3)
플립 칩 접속 단자를 피복하는 예비 솔더의 두께는, 17 ~ 20㎛이다. 이외에는, 비교예 3과 동일하게 하여, 패키지 기판 및 반도체 패키지를 얻었다.
표 2에, 실시예 7 ~ 15, 참고예 1, 비교예 1 ~ 3의 패키지 기판에 대해서, 플립 칩 접속 단자의 단면 형상, 솔더 두께, 솔더 브리지의 유무를 조사한 결과를 보여준다. 또한, 실시예 7 ~ 15, 참고예 1 및 비교예 1 ~ 3의 반도체 패키지에 대해서, 솔더 필렛의 상태를 조사한 결과를 보여준다.
항목 플립 칩
접속단자		 솔더 두께
(㎛)		 회로 패턴의
단면형상		 솔더 브리지
의 유무		 솔더 필렛의
상태
실시예 7 매립 회로 3 ~ 5 거의 구형 없음 양호
실시예 8 〃 7 ~ 10 〃 〃 〃
실시예 9 〃 17 ~ 20 〃 〃 〃
비교예 1 〃 1 ~ 2 〃 〃 불량
참고예 1 〃 25 ~ 28 〃 있음 〃
실시예 10 〃 3 ~ 5 〃 없음 양호
실시예 11 〃 8 ~ 10 〃 〃 〃
실시예 12 〃 3 ~ 5 〃 〃 〃
실시예 13 〃 3 ~ 5 〃 〃 〃
실시예 14 〃 3 ~ 5 〃 〃 〃
실시예 15 〃 3 ~ 5 〃 〃 〃
비교예 2 볼록 형상 회로 3 ~ 5 언더컷 있음 〃 불량
비교예 3 〃 17 ~ 20 〃 있음 양호
플립 칩 접속 단자의 단면 형상의 관찰 결과로부터, 실시예 7 ~ 15에서는, 플립 칩 접속 단자의 측면 및 저면은 절연층에 매립되어 밀착하고 있고, 단면 형상은 거의 구형(矩形)으로 언더컷은 인정되지 않았다. 한편, 비교예 2, 3에서는, 볼록 형상 회로이기 때문에, 플립 칩 접속 단자의 저면만이 절연층과 밀착하고 있다. 또한, 플립 칩 접속 단자의 단면 형상에 언더컷이 관찰되고, 가장 좁은 개소에서는, 상부(top) 폭(표면측의 폭)에 대해서 절반 미만의 폭으로 되어 있다.
솔더 두께의 측정 결과로부터, 실시예 7 ~ 15에서는, 솔더 두께는 3 ~ 20㎛이며, 또한, 솔더 브리지의 확인 결과로부터, 이 솔더 두께의 범위에서 솔더 브리지의 발생은 없었다. 한편, 비교예 1에서는, 솔더 두께는 1 ~ 2㎛로 얇고, 솔더 브리지의 발생은 없었다. 참고예 1에서는, 솔더 두께는 25 ~ 28㎛로 두껍고, 인접하는 플립 칩 접속 단자 사이에서 솔더 브리지가 발생했다. 비교예 3에서는 솔더 두께가 17 ~ 20㎛이지만, 볼록 형상 회로이기 때문에, 솔더가 플립 칩 접속 단자의 측면으로 돌아가서, 솔더 브리지가 발생했다.
반도체 패키지의 솔더 필렛의 확인 결과로부터, 실시예 7 ~ 15, 참고예 1 및 비교예 3에서는, 반도체 소자의 범프와의 사이에 형성되는 솔더 필렛은, 반도체 소자의 범프 및 패키지 기판의 플립 칩 접속 단자의 양쪽에 솔더가 녹아서 퍼지고 있고, 상태는 양호했다. 한편, 비교예 1 및 2에서는, 반도체 소자의 범프 또는 패키지 기판의 플립 칩 접속 단자의 일부에 솔더의 녹아서 퍼짐이 불충분한 개소가 있고, 솔더 필렛의 형성은 불충분했다.
플립 칩 접속 단자의 단면 형상은, 마이크로 섹션을 제작하고, 금속 현미경으로 단면을 관찰함으로써 행했다. 플립 칩 접속 단자 상의 솔더의 두께는, 비접촉 단차 측정기인 Hisomet(유니온 광학 주식회사 제작, 상품명. Hisomet는 등록 상표)를 이용하여, 예비 솔더를 형성하기 전후에 있어서, 솔더 레지스트와 플립 칩 접속 단자와의 단차를 측정함으로써 측정했다. 솔더 브리지의 유무 및 솔더 필렛의 상태는, 실체 현미경을 이용하여 10배로 관찰함으로써 확인했다.
1 : 반도체 소자 탑재용 패키지 기판 또는 패키지 기판 또는 제10 회로 기판
2 : 외층 회로 또는 매립 회로
3 : 절연층
4 : 솔더 레지스트
5 : 층간 접속
6 : 내층 회로
7 : 외층 회로
8 : 보호 도금
9 : 다층 금속박
10 : 제1 캐리어 금속박
11 : 제2 캐리어 금속박
12 : 베이스 금속박
13 : 제1 패턴 도금
14 : 제2 패턴 도금
15 : 반도체 소자
16 : 기재
17 : 코어 기판
18 : 비아
19 : 예비 솔더
20 : 도체층
21 : 층간 접속공
22 : 적층체
23 : 언더필재
24 : 반도체 패키지
25 :(반도체 소자 측의) 범프
26 : 플립 칩 접속 단자
27 : 볼록 형상 또는 입체 회로
28 : 오목 형상
29 : 밀봉재
31 :(솔더 레지스트의) 개구
32 : 볼록 형상 회로
33 : 짧은 방향으로 확장된 부분
34 : 에칭 레지스트
35 : 반도체 소자

Claims (12)

  1. 제1 캐리어 금속박과 제2 캐리어 금속박과 베이스 금속박을 순서대로 적층한 다층 금속박을 준비하고, 이 다층 금속박의 베이스 금속박 측과 기재를 적층하여 코어 기판을 형성하는 공정과,
    상기 다층 금속박의 제1 캐리어 금속박과 제2 캐리어 금속박의 사이에서, 제1 캐리어 금속박을 물리적으로 박리하는 공정과,
    상기 코어 기판의 제2 캐리어 금속박 상에 제1 패턴 도금을 행하는 공정과,
    상기 제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과,
    상기 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서, 상기 적층체를 제2 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정과,
    상기 박리한 적층체의 제2 캐리어 금속박 상에 에칭 레지스트를 형성하여 에칭을 행함으로써, 상기 적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 오목 형상을 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  2. 제1 캐리어 금속박과 제2 캐리어 금속박과 베이스 금속박을 순서대로 적층한 다층 금속박을 준비하고, 이 다층 금속박의 베이스 금속박 측과 기재를 적층하여 코어 기판을 형성하는 공정과,
    상기 다층 금속박의 제1 캐리어 금속박과 제2 캐리어 금속박의 사이에서, 제1 캐리어 금속박을 물리적으로 박리하는 공정과,
    상기 코어 기판의 제2 캐리어 금속박 상에 제1 패턴 도금을 행하는 공정과,
    상기 제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과,
    상기 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서, 상기 적층체를 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정과,
    상기 박리한 적층체의 제2 캐리어 금속박 상에 제2 패턴 도금을 행하는 공정과,
    상기 제2 패턴 도금을 행한 부분 이외의 제2 캐리어 금속박 상에 에칭 레지스트를 형성하여 에칭을 행하고, 상기 제2 패턴 도금을 행한 부분 및 에칭 레지스트를 형성한 부분 이외의 제2 캐리어 금속박을 에칭에 의해 제거함으로써, 상기 적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정, 또는 상기 적층체 표면의 제1 패턴 도금 상에 오목 형상을 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    제1 패턴 도금을 포함한 제2 캐리어 금속박 상에 절연층과 도체 회로와 층간 접속을 형성하여 적층체를 형성하는 공정과, 다층 금속박의 제2 캐리어 금속박과 베이스 금속박의 사이에서 상기 적층체를 제2 캐리어 금속박과 함께 코어 기판으로부터 물리적으로 박리하여 분리하는 공정과의 사이에, 원하는 층수의 절연층과 도체 회로를 형성하는 공정을 갖는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    적층체 표면의 절연층으로부터 제1 패턴 도금을 노출시켜 매립 회로를 형성하는 공정에서는 플립 칩 접속 단자를, 적층체 표면의 제1 패턴 도금 상에 입체 회로를 형성하는 공정에서는 필러 또는 플립 칩 접속 단자의 긴 방향의 일부에 볼록 형상을, 적층체 표면의 절연층 상에 입체 회로를 형성하는 공정에서는 더미 단자를 형성하는 반도체 소자 탑재용 패키지 기판의 제조 방법.
  5. 절연층과, 이 절연층의 표면에 상면이 노출되고 상기 절연층에 측면 및 저면이 매립되어 밀착되도록 설치된 매립 회로와, 상기 절연층 상 및 매립 회로 상에 설치된 감광성 솔더 레지스트를 갖고, 이 솔더 레지스트의 해상도 한계보다도 개구 폭이 크게 형성된 개구 내에 배치된 매립 회로가 플립 칩 접속 단자를 형성하고, 이 플립 칩 접속 단자가 두께 3㎛ 이상 20㎛ 이하의 예비 솔더에 의해 피복되고,
    상기 플립 칩 접속 단자가, 평면으로 볼 때 긴 방향과 짧은 방향을 갖고, 상기 솔더 레지스트의 개구 내에서 복수 나란히 배치되어 있으며,
    상기 플립 칩 접속 단자의 짧은 방향의 치수가 20㎛ 이하이고,
    상기 플립 칩 접속 단자의 긴 방향의 한쪽이, 상기 솔더 레지스트의 개구에 의해 규정되며, 상기 플립 칩 접속 단자의 긴 방향의 다른쪽의 선단이, 상기 솔더 레지스트의 개구 내에 배치되고, 상기 솔더 레지스트의 개구에 의해 긴 방향의 한쪽이 규정되는 상기 플립 칩 접속 단자의 긴 방향의 치수가, 상기 솔더 레지스트의 해상도 한계 이하, 또는, 100㎛ 이하인 반도체 소자 탑재용 패키지 기판.
  6. 제5항에 있어서,
    플립 칩 접속 단자를 형성하는 매립 회로의 저면에 비아가 접속된 반도체 소자 탑재용 패키지 기판.
  7. 제5항에 있어서,
    플립 칩 접속 단자의 긴 방향의 일부에 볼록 형상이 형성된 반도체 소자 탑재용 패키지 기판.
  8. 제5항에 있어서,
    플립 칩 접속 단자의 긴 방향의 일부에 오목 형상이 형성된 반도체 소자 탑재용 패키지 기판.
  9. 제5항에 있어서,
    플립 칩 접속 단자의 선단이, 솔더 레지스트의 개구 내에 배치된 반도체 소자 탑재용 패키지 기판.
  10. 제5항에 있어서,
    플립 칩 접속 단자의 긴 방향의 양측 또는 일측으로 연장된 부분을 갖는 매립 회로가 설치된 반도체 소자 탑재용 패키지 기판.
  11. 제5항에 있어서,
    플립 칩 접속 단자의 일부가, 짧은 방향으로 확장된 반도체 소자 탑재용 패키지 기판.
  12. 제5항의 반도체 소자 탑재용 패키지 기판의 플립 칩 접속 단자 상에 반도체 소자의 범프를 플립 칩 접속에 의해 탑재한 반도체 패키지.
KR1020137025239A 2011-03-09 2012-03-09 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지 KR101585305B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011051378A JP5769001B2 (ja) 2011-03-09 2011-03-09 半導体素子搭載用パッケージ基板及び半導体パッケージ
JPJP-P-2011-051378 2011-03-09
JPJP-P-2011-078583 2011-03-31
JP2011078583 2011-03-31
PCT/JP2012/056125 WO2012121373A1 (ja) 2011-03-09 2012-03-09 半導体素子搭載用パッケージ基板の製造方法、半導体素子搭載用パッケージ基板及び半導体パッケージ

Publications (2)

Publication Number Publication Date
KR20130129292A KR20130129292A (ko) 2013-11-27
KR101585305B1 true KR101585305B1 (ko) 2016-01-13

Family

ID=46798324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137025239A KR101585305B1 (ko) 2011-03-09 2012-03-09 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지

Country Status (4)

Country Link
KR (1) KR101585305B1 (ko)
CN (1) CN103443916B (ko)
TW (1) TWI600097B (ko)
WO (1) WO2012121373A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6678029B2 (ja) * 2013-11-22 2020-04-08 三井金属鉱業株式会社 回路形成層付支持基板、両面回路形成層付支持基板、多層積層板、多層プリント配線板の製造方法及び多層プリント配線板
JP5977392B2 (ja) * 2014-03-26 2016-08-24 Ｊｘ金属株式会社 樹脂製の板状キャリアと金属層とからなる積層体
US11309231B2 (en) * 2017-02-21 2022-04-19 Mitsubishi Electric Corporation Semiconductor device
JP6988919B2 (ja) * 2017-12-27 2022-01-05 株式会社村田製作所 半導体複合装置およびそれに用いられるパッケージ基板
CN111448656B (zh) * 2018-06-18 2023-08-11 富士电机株式会社 半导体装置
WO2020121652A1 (ja) * 2018-12-14 2020-06-18 三菱瓦斯化学株式会社 半導体素子搭載用パッケージ基板の製造方法
TWI715485B (zh) * 2020-04-16 2021-01-01 常州欣盛半導體技術股份有限公司 一種提高cof-ic封裝過程中引腳剝離強度的線路結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253261A (ja) * 2008-04-07 2009-10-29 Samsung Electro Mech Co Ltd 高密度回路基板及びその形成方法
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2010206192A (ja) * 2009-02-27 2010-09-16 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242328A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 回路基板、この回路基板を有する回路モジュールおよびこの回路モジュールを有する電子機器
JP3420076B2 (ja) * 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
TWI223577B (en) * 1999-11-01 2004-11-01 Kaneka Corp Manufacturing method and manufacturing apparatus of laminated plate
JP2002052614A (ja) * 2000-08-11 2002-02-19 Kanegafuchi Chem Ind Co Ltd 積層板の製造方法
JP2004253648A (ja) * 2003-02-20 2004-09-09 Sumitomo Bakelite Co Ltd プリント配線板の製造方法及びプリント配線板と多層プリント配線板の製造方法及び多層プリント配線板
JP4863076B2 (ja) * 2006-12-28 2012-01-25 凸版印刷株式会社 配線基板及びその製造方法
JP4343236B2 (ja) * 2007-03-30 2009-10-14 シャープ株式会社 回路基板、および回路基板の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253261A (ja) * 2008-04-07 2009-10-29 Samsung Electro Mech Co Ltd 高密度回路基板及びその形成方法
JP2009289868A (ja) * 2008-05-28 2009-12-10 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2010206192A (ja) * 2009-02-27 2010-09-16 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板

Also Published As

Publication number Publication date
WO2012121373A1 (ja) 2012-09-13
KR20130129292A (ko) 2013-11-27
CN103443916B (zh) 2016-03-02
TWI600097B (zh) 2017-09-21
CN103443916A (zh) 2013-12-11
TW201246414A (en) 2012-11-16

Similar Documents

Publication Publication Date Title
KR101585305B1 (ko) 반도체 소자 탑재용 패키지 기판의 제조 방법, 반도체 소자 탑재용 패키지 기판 및 반도체 패키지
KR101466524B1 (ko) 반도체소자 탑재용 패키지 기판의 제조 방법
US9210808B2 (en) Wiring substrate and method of manufacturing the same
JP2009158593A (ja) バンプ構造およびその製造方法
US8866025B2 (en) Multilayer wiring board
TW201503771A (zh) 配線基板
KR20200094780A (ko) 반도체 장치의 제조 방법
JP2012216824A (ja) 半導体素子搭載用パッケージ基板の製造方法
TWI463582B (zh) 具有焊接凸塊之配線基板的製造方法
JP2015144157A (ja) 回路基板、電子装置及び電子装置の製造方法
US20170034911A1 (en) Resin multilayer substrate and method of manufacturing the same
JP2008177619A (ja) チップキャリア及び半導体装置並びにチップキャリアの製造方法
JP4788754B2 (ja) 部品内蔵配線基板および部品内蔵配線基板の製造方法
JP5672524B2 (ja) 半導体素子搭載用パッケージ基板の製造方法
KR20120097327A (ko) 다층 배선기판
JP5716948B2 (ja) 半導体素子搭載用パッケージ基板の製造方法
JP5479959B2 (ja) はんだバンプを有する配線基板の製造方法、はんだボール搭載用マスク
JP2003229513A (ja) 素子内蔵基板および素子内蔵基板の製造方法
JP5769001B2 (ja) 半導体素子搭載用パッケージ基板及び半導体パッケージ
JP7338991B2 (ja) 支持体付き配線基板、支持体付き電子部品パッケージ及びこれらの製造方法
JP2012156325A (ja) 多層配線基板の製造方法、及びペースト印刷用マスク
JP5846407B2 (ja) 半導体素子搭載用パッケージ基板の製造方法
JP2014072326A (ja) 半導体素子搭載用パッケージ基板及びその製造方法
KR101314712B1 (ko) 비아층을 구비하는 인쇄회로기판 및 이의 제조 방법
KR101149036B1 (ko) 임베디드 인쇄회로기판용 전자부품 결합 부재 및 이를 이용한 임베디드 인쇄회로기판 및 임베디드 인쇄회로기판 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 4