JP2022178755A - 半導体モジュール - Google Patents

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semiconductor module
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plating layer
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康文 原
Yasufumi Hara
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Fuji Electric Co Ltd
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29118—Zinc [Zn] as principal constituent
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    • H01L2224/29139—Silver [Ag] as principal constituent
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    • H01L2224/29147—Copper [Cu] as principal constituent
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    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/37599—Material
    • H01L2224/376—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/404—Connecting portions
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L23/00—Details of semiconductor or other solid state devices
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Abstract

【課題】半導体モジュールにおいて、応力集中を防ぐことが好ましい。【解決手段】半導体基板と、半導体基板の上方に設けられた金属電極とを有する半導体チップと、金属電極の上方に設けられた保護膜と、金属電極の上方において、少なくとも一部が保護膜と同一の高さに設けられためっき層と、めっき層の上方に設けられたはんだ層と、はんだ層の上方に設けられたリードフレームとを備え、めっき層は、保護膜と接しない範囲に設けられている半導体モジュールを提供する。【選択図】図７

Description

本発明は、半導体モジュールに関する。
従来から、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体チップを搭載した半導モジュールが知られている。このような半導体モジュールでは、リードフレーム等の配線部材と半導体チップが、接合材であるはんだを介して接合されている（例えば、特許文献１－３参照）。
特許文献１ 特開２００６－２４５１８２号公報
特許文献２ 国際公開第２０１９－２４４４９２号
特許文献３ 特開２０１９－１８６５１０号公報
半導体モジュールにおいて、応力集中を防ぐことが好ましい。
上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、半導体チップを備えてよい。半導体チップは、半導体基板と、半導体基板の上方に設けられた金属電極とを有してよい。半導体モジュールは、保護膜を備えてよい。保護膜は、金属電極の上方に設けられてよい。半導体モジュールは、めっき層を備えてよい。めっき層は、金属電極の上方において、少なくとも一部が保護膜と同一の高さに設けられてよい。半導体モジュールは、はんだ層を備えてよい。はんだ層は、めっき層の上方に設けられてよい。半導体モジュールは、リードフレームを備えてよい。リードフレームは、はんだ層の上方に設けられてよい。めっき層は、保護膜と接しない範囲に設けられていてよい。
はんだ層は、保護膜と接しない範囲に設けられていてよい。はんだ層は、少なくとも一部が保護膜と同一の高さに設けられていてよい。保護膜は、高さ方向においてリードフレームより低い位置に設けられてよい。
半導体チップは、温度センスダイオードを備えてよい。温度センスダイオードは、半導体基板の上方に設けられていてよい。半導体チップは、センス配線を備えてよい。センス配線は、温度センスダイオードと接続してよい。保護膜は、温度センスダイオードおよびセンス配線を覆っていてよい。温度センスダイオードまたはセンス配線を覆う保護膜は、はんだ層およびめっき層と離れていてよい。
リードフレームは、半導体チップと接続するチップ接続部を含んでよい。チップ接続部は、上面視において温度センスダイオードおよびセンス配線と重ならなくてよい。
チップ接続部は、保護膜の上方において、保護膜を覆っていてよい。半導体モジュールは、チップ接続部と保護膜の間に空間を有してよい。半導体モジュールは、保護膜の上方において、はんだ層と保護膜の間に空間を有してよい。チップ接続部は、はんだ層側に突起する複数の突起部を有してよい。
半導体チップは、メタルゲートランナーを有してよい。メタルゲートランナーは、半導体基板の上方に設けられていてよい。メタルゲートランナーを覆う保護膜は、はんだ層およびめっき層と離れていてよい。
半導体モジュールは、めっき層と保護膜の間に、保護膜より弾性率が小さい充填材料が充填されていてよい。半導体モジュールは、めっき層と保護膜の間に、保護膜と比べて、めっき層またははんだ層との線膨張係数の差異が小さい充填材料が充填されていてよい。めっき層と保護膜の間に、保護膜より金属電極との密着性が高い充填材料が充填されていてよい。
半導体モジュールは、封止樹脂を備えてよい。封止樹脂は、半導体チップおよびリードフレームを封止してよい。充填材料は、封止樹脂と異なる材料であってよい。
めっき層と保護膜の間に、はんだ層が設けられていてよい。はんだ層は、はんだ層と接するめっき層の角部を覆っていてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体モジュール１００の一例を示す図である。 上面視における半導体チップ４０のゲートランナー４８、ウェル領域およびパッド領域の配置の一例を示す図である。 上面視における半導体チップ４０の保護膜１５０の配置の一例を示す図である。 比較例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の一例を示す図である。 図４のａ－ａ断面における半導体モジュール１００の一例を示す図である。 実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の一例を示す図である。 図６のｂ－ｂ断面における半導体モジュール１００の一例を示す図である。 図６のｃ－ｃ断面における半導体モジュール１００の一例を示す図である。 図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。 図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。 図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。 実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の他の例を示す図である。 実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の別の例を示す図である。 図１３のｄ－ｄ断面における半導体モジュール１００の一例を示す図である。 実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の別の例を示す図である。 図１５のｅ－ｅ断面における半導体モジュール１００の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。
本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
図１は、本発明の一つの実施形態に係る半導体モジュール１００の一例を示す図である。半導体モジュール１００は、インバータ等の電力変換装置として機能してよい。半導体モジュール１００は、１つ以上の絶縁基板２１を備える。絶縁基板２１のいずれか一方の面には、所定の回路パターン２６が設けられ、絶縁基板２１の他方の面には、冷却部２０が設けられている。回路パターン２６は、銅板またはアルミニウム板、あるいはこれらの材料にめっきを施した板を、窒化ケイ素セラミックスや窒化アルミニウムセラミックス等の絶縁基板２１に直接接合あるいはろう材層を介して接合することで、構成されてよい。
回路パターン２６には、１つ以上の半導体チップ４０が載置される。図１の例では、１つの半導体チップ４０が載置される。はんだ層３０は、半導体チップ４０を回路パターン２６に接合する。はんだ層３０は、後述するはんだ層３２と同一の材料であってよい。半導体チップ４０は、絶縁基板２１を囲む樹脂ケース１０や樹脂ケース１０に充填される封止樹脂１２といった樹脂パッケージにより保護される。なお、樹脂ケース１０を設けず、封止樹脂１２によるトランスファーモールド等で半導体チップ４０等を保護してもよい。
半導体チップ４０は、ＩＧＢＴ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードおよびこれらを組み合わせたＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ、並びにＭＯＳトランジスタ等を含んでよい。
本例の半導体チップ４０は、上面および下面に金属電極（例えば、エミッタ電極とコレクタ電極）が形成された縦型のチップである。半導体チップ４０は、下面に形成された金属電極により回路パターン２６と接続され、上面に形成された金属電極により配線部材（本例ではリードフレーム６０）と接続される。なお、半導体チップ４０は縦型のチップに限定されない。半導体チップ４０は、ワイヤ等により回路パターン２６と接続される金属電極を上面に有していてもよい。
本例において半導体チップ４０の金属電極の上方にはめっき層３６が設けられる。金属電極は、めっき層３６を介して配線部材と接続する。めっき層３６は、一例としてＮｉめっきである。めっき層３６を設けることにより、半導体チップ４０の金属電極と接合部材であるはんだ層のぬれ性を改善し、配線部材の接合性を高めることができる。めっき層３６は、金属電極上面全体に設けられてもよく、めっき層３６は、金属電極上面の大部分に設けられてもよい。
樹脂ケース１０は、半導体チップ４０を収容する空間９４を囲むように設けられる。絶縁基板２１は、樹脂ケース１０の下方に設けられる。なお、空間９４は、絶縁基板２１の上方の領域でかつ樹脂ケース１０に囲まれる領域であってよい。
本例において、樹脂ケース１０は、射出成形により形成可能な熱硬化型樹脂、または、ＵＶ成形により形成可能な紫外線硬化型樹脂、等の樹脂により成形される。当該樹脂は、例えばポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂およびアクリル樹脂等から選択される１又は複数の高分子材料を含んでよい。
冷却部２０は、内部に水等の冷媒を含む。冷却部２０は、絶縁基板２１等を介して、半導体チップ４０を冷却する。また、冷却部２０と絶縁基板２１の間には、放熱板が設けられていてもよい。冷却部２０は、当該放熱板を介して、半導体チップ４０を冷却してもよい。
半導体チップ４０の上面は、めっき層３６と、接合部材であるはんだ層３２とを介して配線部材に接続される。本例の配線部材は、リードフレーム６０である。リードフレーム６０は、銅またはアルミニウム等の金属材料で形成された部材である。リードフレーム６０は、ニッケル等により表面の少なくとも一部がメッキされていてもよい。また、リードフレーム６０は、樹脂等により表面の少なくとも一部がコーティングされていてもよい。リードフレーム６０は、板状の部分を有してよい。板状とは、対向して設けられた２つの主面の面積が、他の面の面積よりも大きい形状を指す。リードフレーム６０は、少なくとも、半導体チップ４０と接続する部分が板状であってよい。リードフレーム６０は、１枚の金属板を折り曲げることで、形成されてよい。
リードフレーム６０は、半導体チップ４０と、回路パターン２６とを電気的に接続する。リードフレーム６０には、主電流が流れてよい。ここで、主電流とは、半導体チップ４０に流れる電流のうち、最大の電流である。本例のリードフレーム６０は、チップ接続部６２、架橋部６４、回路パターン接続部６６および足部６８を含む。チップ接続部６２は、半導体チップ４０の上面と接続する部分である。回路パターン接続部６６は、回路パターン２６の上面に接続される部分である。チップ接続部６２および回路パターン接続部６６は、ＸＹ面とほぼ平行な板状の部分であってよい。従って、チップ接続部６２および回路パターン接続部６６は、半導体チップ４０の上面とほぼ平行な板状の部分であってよい。なお、ほぼ平行とは、例えば角度が１０度以下の状態を指す。
足部６８は、Ｚ軸方向に延伸する部分である。架橋部６４は、足部６８を介して、チップ接続部６２および回路パターン接続部６６を接続する。架橋部６４は、回路パターン２６等の導電部材から離れて設けられている。本例の架橋部６４は、回路パターン２６等の上方に設けられており、チップ接続部６２から回路パターン接続部６６まで、回路パターン２６等を跨ぐように設けられている。
本例において、封止樹脂１２は、樹脂ケース１０の内部に設けられる。封止樹脂１２は、半導体チップ４０、並びに、配線部材としてのリードフレーム６０を封止する。つまり封止樹脂１２は、半導体チップ４０およびリードフレーム６０が露出しないように、半導体チップ４０およびリードフレーム６０の全体を覆っている。封止樹脂１２により、半導体チップ４０およびリードフレーム６０を保護できる。
はんだ層３２は、半導体チップ４０の上面とリードフレーム６０のチップ接続部６２の下面との間に形成され、半導体チップ４０とチップ接続部６２とを機械的および電気的に接続する。本例において、はんだ層３２は、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫－銀－銅からなる合金、錫－亜鉛－ビスマスからなる合金、錫－銅からなる合金、錫－銀－インジウム－ビスマスからなる合金のうち少なくともいずれかの合金を主成分とする。また、はんだ層３２は、側面にフィレットを有していてもよい。はんだ層３２は、半導体チップ４０の上面とリードフレーム６０のチップ接続部６２の下面との間にのみ設けられてもよい。
図２は、上面視における半導体チップ４０のゲートランナー４８、ウェル領域およびパッド領域の配置の一例を示す図である。半導体チップ４０は、半導体基板１１０を有している。半導体基板１１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１１０は、上面視において端辺１０２を有する。本例の半導体基板１１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、互いに向かい合う１組の端辺１０２－１および端辺１０２－２を示している。図１においては、端辺１０２－１および端辺１０２－２と平行な方向をＸ軸方向、端辺１０２－１および端辺１０２－２と垂直な方向をＹ軸方向とする。
半導体基板１１０には活性部１２０が設けられている。本例では、半導体基板１１０には活性部１２０－１および活性部１２０－２が設けられている。活性部１２０は、半導体チップ４０をオン状態に制御した場合に半導体基板１１０の上面と下面との間で、深さ方向に主電流が流れる領域である。したがって、図１中のウェル領域の内側の領域を活性部１２０としてよい。活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部が設けられていてよい。活性部１２０は、ＦＷＤ等のダイオード素子を含むダイオード部が設けられていてもよい。活性部１２０は、トランジスタ部およびダイオード部の少なくとも一方が設けられた領域であってよい。活性部１２０は、上面視において上面主電極と重なる領域であってもよい。上面主電極は、半導体基板１１０の上面の上方に設けられた電極のうち、上面視における面積が最大の電極であってよい。上面主電極は、例えばトランジスタ部のエミッタ領域またはソース領域と電気的に接続されてよく、ダイオード部のアノード領域と電気的に接続されてよい。図２の例では、金属電極５２が上面主電極である。
半導体基板１１０には、Ｐ型のウェル領域が設けられている。ウェル領域は、トランジスタ部のベース領域、または、ダイオード部のアノード領域よりも高濃度のＰ型領域である。ベース領域は、ゲート電極と対向して設けられ、ゲート電極に所定のゲート電圧が印加された場合に、ゲート電極と対向する部分にチャネルが形成されるＰ型領域である。半導体チップ４０は、第１ウェル領域１１１および第２ウェル領域１１２を有する。第１ウェル領域１１１および第２ウェル領域１１２は、上面視において活性部１２０を挟んで設けられている。第１ウェル領域１１１および第２ウェル領域１１２は、予め定められた方向（図２ではＹ軸方向）において、活性部１２０を挟んで設けられている。２つのウェル領域が活性部１２０を挟むとは、上面視において２つのウェル領域を結ぶいずれかの直線が、活性部１２０を通過することを指す。
第１ウェル領域１１１は、端辺１０２－１の近傍に設けられてよい。つまり、第１ウェル領域１１１と端辺１０２－１との距離は、第１ウェル領域１１１と端辺１０２－２との距離よりも小さい。第２ウェル領域１１２は、端辺１０２－２の近傍に設けられてよい。つまり、第２ウェル領域１１２と端辺１０２－２との距離は、第２ウェル領域１１２と端辺１０２－１との距離よりも小さい。
本例の第１ウェル領域１１１は、Ｙ軸方向において、活性部１２０と、端辺１０２－１との間に設けられている。第１ウェル領域１１１と端辺１０２－１との間には、活性部１２０が設けられていない。つまり第１ウェル領域１１１は、活性部１２０のＹ軸方向における端部と、端辺１０２－１との間に設けられている。
本例の第２ウェル領域１１２は、Ｙ軸方向において、活性部１２０と、端辺１０２－２との間に設けられている。第２ウェル領域１１２と端辺１０２－２との間には、活性部１２０が設けられていない。つまり第２ウェル領域１１２は、活性部１２０のＹ軸方向における端部と、端辺１０２－２との間に設けられている。
第１ウェル領域１１１および第２ウェル領域１１２は、Ｘ軸方向において、端辺１０２－１および端辺１０２－２の中央位置Ｘｃを含む範囲に設けられてよい。第１ウェル領域１１１は、Ｘ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、Ｘ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、第１ウェル領域１１１よりも、Ｘ軸方向において広い範囲に設けられてよい。
半導体チップ４０は、上面視において活性部１２０を囲んで設けられた周辺ウェル領域１１３を有してよい。周辺ウェル領域１１３は、半導体基板１１０の各端辺と平行に設けられてよい。本例の周辺ウェル領域１１３は、上面視において、活性部１２０を囲む環状の領域である。周辺ウェル領域１１３は、各端辺と垂直な方向における幅が一定であってよい。
本例の第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３よりも、活性部１２０の中央側に突出している。他の例では、第１ウェル領域１１１および第２ウェル領域１１２の少なくとも一方は、周辺ウェル領域１１３と、半導体基板１１０の端辺１０２との間に設けられていてもよい。この場合、第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３から、端辺１０２側に突出する。
半導体チップ４０は、上面視において活性部１２０を分割する分割ウェル領域１１４を有してよい。分割ウェル領域１１４を含むウェル領域により、活性部１２０は、活性部１２０－１および活性部１２０－２に分割されてよい。分割ウェル領域１１４は、予め定められたウェル長手方向に長手を有している。分割ウェル領域１１４は、ウェル長手方向に延伸して活性部１２０を横断する。分割ウェル領域１１４のウェル長手方向はＹ軸方向である。
分割ウェル領域１１４は、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられてよい。分割ウェル領域１１４の長手方向の一端は第１ウェル領域１１１に接続され、他の一端は第２ウェル領域１１２に接続されてよい。分割ウェル領域１１４は、活性部１２０の中央と重なる領域に設けられてよい。
分割ウェル領域１１４は、上面視においてウェル長手方向と垂直な方向（本例ではＸ軸方向）の幅が、他の部分よりも広い幅広部１１５を有してよい。幅広部１１５も、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられている。幅広部１１５は、活性部１２０の中央と重なる領域に設けられてよい。幅広部１１５は、分割ウェル領域１１４のウェル長手方向における中央を含む領域に設けられてよい。
分割ウェル領域１１４において、幅広部１１５より上面視においてウェル長手方向と垂直な方向（本例ではＸ軸方向）の幅が狭い部分を幅狭部１１６とする。分割ウェル領域１１４は、第１ウェル領域１１１側に設けられた幅狭部１１６－１および第２ウェル領域１１２側に設けられた幅狭部１１６－２を有する。幅広部１１５のウェル長手方向の端部は、それぞれ幅狭部１１６－１および幅狭部１１６－２と接続している。
本例の半導体チップ４０は、ゲートパッド５０、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６等の制御電極を有する。ゲートパッド５０は、第１ウェル領域１１１の上方に設けられる。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、第２ウェル領域１１２の上方に設けられる。
温度センスダイオード１７８は、ポリシリコン等の半導体材料で形成されたＰＮ接合ダイオードである。温度センスダイオード１７８は、幅広部１１５の上方に設けられている。つまり、温度センスダイオード１７８の少なくとも一部と、幅広部１１５の少なくとも一部とが重なっている。本例の温度センスダイオード１７８は、上面視における半分以上の領域が、幅広部１１５と重なっている。温度センスダイオード１７８は、全体が幅広部１１５と重なっていてもよい。
金属電極５２および各制御電極は、アルミニウム等の金属を含む電極である。金属電極５２および各制御電極と、半導体基板１１０との間には層間絶縁膜が設けられている。金属電極５２および各制御電極と、半導体基板１１０とは、当該層間絶縁膜に設けられたコンタクトホールを介して接続する。図２においては、層間絶縁膜およびコンタクトホールを省略している。
金属電極５２は、活性部１２０の上方に設けられている。金属電極５２は、上述したコンタクトホールを介して活性部１２０と接続されている。金属電極５２の上面には、配線部材が接続され、所定のエミッタ電圧が印加される。金属電極５２および各制御電極は、上面視において互いに分離して設けられている。各制御電極の上面には、ワイヤ等が接続される。金属電極５２は、活性部１２０－１および活性部１２０－２のそれぞれに対して設けられてよい。また、金属電極５２は、ウェル領域とも接続する（図５参照）。
ゲートパッド５０には、所定のゲート電圧が印加される。ゲートパッド５０に印加されたゲート電圧は、後述するゲートランナー４８等によって、活性部１２０のトランジスタ部に供給される。ゲートパッド５０は、第１ウェル領域１１１の上方に設けられている。つまり、ゲートパッド５０の少なくとも一部と、第１ウェル領域１１１の少なくとも一部とが重なっている。本例のゲートパッド５０は、上面視における半分以上の領域が、第１ウェル領域１１１と重なっている。ゲートパッド５０は、全体が第１ウェル領域１１１と重なっていてもよい。本例のゲートパッド５０は、半導体チップ４０の端辺１０２－１の近傍に設けられてよい。つまり、ゲートパッド５０は、金属電極５２と半導体チップ４０の端辺１０２－１との間に設けられ、ゲートパッド５０と端辺１０２－１との間には金属電極５２が設けられていない。さらに、ゲートパッド５０は、半導体チップ４０の端辺１０２－１のＸ軸方向における中央位置Ｘｃを含む領域に設けられてよい。
電流検出パッド１７２は、電流検出部（不図示）と接続されており、電流検出部に流れる電流を検出する。アノードパッド１７４は、センス配線（図５参照）を介して温度センスダイオード１７８のアノード領域に接続されている。カソードパッド１７６は、センス配線（図５参照）を介して温度センスダイオード１７８のカソード領域に接続されている。なお、センス配線は、幅広部１１５および幅狭部１１６－１の上方に設けられてよい。
電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、第２ウェル領域１１２の上方に設けられている。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各制御電極について、制御電極の少なくとも一部と、第２ウェル領域１１２の少なくとも一部とが重なっている。本例の電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、上面視における半分以上の領域が、第２ウェル領域１１２と重なっている。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、全体が第２ウェル領域１１２と重なっていてもよい。本例の電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各制御電極は、半導体チップ４０の端辺１０２－２の近傍に設けられてよい。つまり、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各制御電極は、金属電極５２と半導体チップ４０の端辺１０２－２との間に設けられ、各制御電極と端辺１０２－２との間には金属電極５２が設けられていない。さらに、各制御電極は、半導体チップ４０の端辺１０２－２のＸ軸方向における中央位置Ｘｃを含む領域に設けられてよい。本例のゲートパッド５０と、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各制御電極とは、半導体チップ４０の向い合う端辺１０２－１、１０２－２にそれぞれ設けられていてよい。さらに、分割ウェル領域１１４を介して対向して設けられていてよい。
図２においては、ゲートランナー４８を破線で示している。本例において、ゲートランナー４８は、不純物が添加されたポリシリコンで形成された配線である。ゲートランナー４８は、金属等の導電材料で形成されてよい。ゲートランナー４８は、ゲートパッド５０に印加されたゲート電圧を、活性部１２０に設けられるトランジスタ部に供給する。ゲートランナー４８は、ウェル領域の上方に設けられてよい。
半導体チップ４０は、上面視において活性部１２０を囲んで設けられたゲートランナー４８－３を有してよい。ゲートランナー４８－３は、周辺ウェル領域１１３の上方に設けられてよい。ゲートランナー４８－３は、後述するメタルゲートランナーと接続してよい。
半導体チップ４０は、上面視において第１ウェル領域１１１の少なくとも一部の領域を囲むゲートランナー４８－１を有してよい。ゲートランナー４８－１は、上面視において第１ウェル領域１１１の端辺に沿って設けられてよい。ゲートランナー４８－１は、第１ウェル領域１１１の各端辺と平行な部分を有してよい。
半導体チップ４０は、上面視において第２ウェル領域１１２の少なくとも一部の領域を囲むゲートランナー４８－２を有してよい。ゲートランナー４８－２は、上面視において第２ウェル領域１１２の端辺に沿って設けられてよい。ゲートランナー４８－２は、第２ウェル領域１１２の各端辺と平行な部分を有してよい。
半導体チップ４０は、上面視において幅狭部１１６の上方に設けられたゲートランナー４８－４を有してよい。半導体チップ４０は、上面視において幅広部１１５の少なくとも一部の領域を囲むゲートランナー４８－５を有してよい。ゲートランナー４８－５は、上面視において幅広部１１５の端辺に沿って設けられてよい。ゲートランナー４８－５は、幅広部１１５の各端辺と平行な部分を有してよい。ゲートランナー４８－４およびゲートランナー４８－５は、上面視において活性部１２０を分割してよい。
半導体チップ４０は、周辺ウェル領域１１３と、半導体基板１１０の端辺との間に、エッジ終端構造部を備えてもよい。エッジ終端構造部は、半導体基板１１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。本明細書では、エッジ終端構造部を省略している。
図３は、上面視における半導体チップ４０の保護膜１５０の配置の一例を示す図である。図３においては、保護膜１５０が配置される領域を、斜線のハッチングで示している。保護膜１５０は、金属電極５２の上方、および、半導体基板１１０の上方に設けられてよい。保護膜１５０は、金属電極５２の上面に接していてよい。保護膜１５０を設けることにより、半導体チップ４０の上面を保護することができる。保護膜１５０は、一例として、ポリイミド膜である。
半導体チップ４０は、第１ウェル領域１１１を覆う保護膜１５０－１を有してよい。保護膜１５０－１は、ゲートパッド５０の上面の一部を露出させてよい。これにより、ゲートパッド５０の上面にワイヤ等を接続できる。
半導体チップ４０は、第２ウェル領域１１２を覆う保護膜１５０－２を有してよい。保護膜１５０－２は、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の上面の一部を露出させてよい。これにより、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の上面にワイヤ等を接続できる。
半導体チップ４０は、周辺ウェル領域１１３を覆う保護膜１５０－３を有してよい。保護膜１５０－３は、周辺ウェル領域１１３の全体を覆っていてよい。半導体チップ４０は、分割ウェル領域１１４を覆う保護膜１５０－４および保護膜１５０－７を有してよい。保護膜１５０－４および保護膜１５０－７により、分割ウェル領域１１４の全体が覆われていてよい。本例では、保護膜１５０－４が、幅広部１１５の全体を覆っており、保護膜１５０－７が、幅狭部１１６の全体を覆っている。
保護膜１５０は、金属電極５２の上面の一部を露出させている。これにより、金属電極５２の上面に、ワイヤ等を容易に接続できる。
半導体チップ４０は、半導体基板１１０の上面を分割する保護膜１５０－５および保護膜１５０－６を有してよい。保護膜１５０－５および保護膜１５０－６は、半導体基板１１０の上面を、Ｘ軸方向に横切って設けられてよい。
図４は、比較例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の一例を示す図である。図４においては、半導体チップ４０におけるリードフレーム６０のチップ接続部６２の配置の一例を示している。図４において、チップ接続部６２と重なる保護膜１５０を点線で示している。また、図４において、チップ接続部６２と重なる温度センスダイオード１７８を一点鎖線で示している。
本例において、チップ接続部６２は、上面視において保護膜１５０－４および保護膜１５０－７と重なるように設けられている。したがって、チップ接続部６２は、上面視において温度センスダイオード１７８およびセンス配線（図４では不図示）と重なっている。
図５は、図４のａ－ａ断面における半導体モジュール１００の一例を示す図である。ａ－ａ断面は、ＸＺ面における断面である。当該断面において、半導体モジュール１００は、はんだ層３２、めっき層３６、層間絶縁膜３８、接続部４４、ゲートランナー４８－４、金属電極５２、リードフレーム６０のチップ接続部６２、半導体基板１１０、保護膜１５０－７を備える。当該断面において、半導体基板１１０の下面を省略している。
半導体基板１１０の上面１１には、トレンチ部４２が設けられている。トレンチ部４２は、ゲートトレンチ部であってよい。つまり、トレンチ部４２内の導電部がゲートパッド５０の制御電極と電気的に接続してよい。トレンチ部４２は、絶縁膜を有していてよい。
当該断面において金属電極５２と半導体基板１１０との間には層間絶縁膜３８が設けられている。また、層間絶縁膜３８は、コンタクトホール４５を有する。金属電極５２は、コンタクトホール４５を介して、接続部４４と接続する。
接続部４４は、ゲートランナー４８と同じ材料で形成されてよい。つまり、接続部４４は、不純物が添加されたポリシリコンで形成された配線であってよい。接続部４４が設けられることにより、ウェル領域（本例では、分割ウェル領域１１４の幅狭部１１６－２）と金属電極５２を電気的に接続することができる。
金属電極５２は、半導体基板１１０の上方に設けられている。本例において、金属電極５２は、層間絶縁膜３８の上面に設けられている。
当該断面において、半導体モジュール１００は、センス配線１８０を備える。センス配線１８０－１は、温度センスダイオード１７８のアノード領域とアノードパッド１７４とを接続する。センス配線１８０－２は、温度センスダイオード１７８のカソード領域とカソードパッド１７６とを接続する。
センス配線１８０は、半導体基板１１０の上方に設けられている。本例において、センス配線１８０は、層間絶縁膜３８の上面に設けられている。センス配線１８０は、少なくとも一部が金属電極５２と同一の高さに設けられてよい。
また、当該断面ではセンス配線１８０を図示しているが、温度センスダイオード１７８もセンス配線１８０と同じ高さに設けられてよい。つまり、温度センスダイオード１７８は、半導体基板１１０の上方に設けられていてよい。温度センスダイオード１７８は、層間絶縁膜３８の上面に設けられていてよい。温度センスダイオード１７８は、少なくとも一部が金属電極５２と同一の高さに設けられてよい。
当該断面において、保護膜１５０－７は、金属電極５２の上方に設けられている。保護膜１５０－７は、センス配線１８０の上方に設けられている。本例において、保護膜１５０－７は、センス配線１８０を覆っている。また、他の断面において、保護膜１５０－４は、温度センスダイオード１７８の上方に設けられてよい。保護膜１５０－４は、温度センスダイオード１７８を覆っていてよい。まとめると、保護膜１５０は、温度センスダイオード１７８およびセンス配線１８０を覆っていてよい。保護膜１５０の厚さＴ１は、１μｍ以上、２０μｍ以下であってよい。
めっき層３６は、金属電極５２の上方に設けられる。本例において、めっき層３６は、金属電極５２の上面に設けられる。めっき層３６は、少なくとも一部が保護膜１５０と同一の高さに設けられてよい。
はんだ層３２は、めっき層３６の上方に設けられる。本例において、はんだ層３２は、リードフレーム６０のチップ接続部６２とめっき層３６の間に設けられる。また、図５において、はんだ層３２は、保護膜１５０－７の上方に設けられる。本例において、はんだ層３２は、リードフレーム６０のチップ接続部６２と保護膜１５０－７の間に設けられる。リードフレーム６０のチップ接続部６２は、はんだ層３２の上方に設けられる。はんだ層３２は、少なくとも一部が保護膜１５０と同一の高さに設けられていてよい。また、保護膜１５０は、高さ方向（Ｚ軸方向）においてリードフレーム６０より低い位置に設けられる。本例において、保護膜１５０は、リードフレーム６０のチップ接続部６２の下方に設けられる。
本例において、はんだ層３２、めっき層３６および保護膜１５０－７が接する点が存在する。当該点を、３重点Ｇ１とする。３重点Ｇ１が存在すると、熱により繰り返し応力がかかることによって、３重点Ｇ１に応力集中が発生する。したがって、半導体モジュール１００において３重点Ｇ１を設けず、応力集中を防ぐことが好ましい。
図６は、実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の一例を示す図である。図６においては、半導体チップ４０におけるリードフレーム６０のチップ接続部６２の配置の一例を示している。図６において、活性部１２０－１に設けられるチップ接続部６２をチップ接続部６２－１、活性部１２０－２に設けられるチップ接続部６２をチップ接続部６２－２とする。
図７は、図６のｂ－ｂ断面における半導体モジュール１００の一例を示す図である。ｂ－ｂ断面は、ＸＺ面における断面である。当該断面において、半導体モジュール１００は、はんだ層３２、めっき層３６、層間絶縁膜３８、接続部４４、ゲートランナー４８－４、金属電極５２、リードフレーム６０のチップ接続部６２、半導体基板１１０、保護膜１５０－７を備える。当該断面において、半導体基板１１０の下面を省略している。当該断面において、はんだ層３２、めっき層３６およびリードフレーム６０のチップ接続部６２の構成が図５の断面と異なる。図７のそれ以外の構成は、図５と同一であってよい。
本例において、めっき層３６は、保護膜１５０と接しない範囲に設けられている。当該断面において、めっき層３６は、保護膜１５０－７と接していない。めっき層３６と保護膜１５０－７は離れている。つまり、半導体モジュール１００は、めっき層３６と保護膜１５０－７の間に、空間９６を有する。めっき層３６が保護膜１５０と離れていることにより、３重点が存在しなくなる。したがって、３重点に起因した応力集中を防ぐことができる。めっき層３６と保護膜１５０の最短距離Ｄ１は、１０μｍ以上、３００μｍ以下であってよい。なお空間９６内には、前述した封止樹脂１２が充填されてよい。本例では、封止樹脂１２を省略している。
また、本例において、はんだ層３２は、保護膜１５０と接しない範囲に設けられている。当該断面において、はんだ層３２は、保護膜１５０－７と接していない。はんだ層３２と保護膜１５０－７は離れている。つまり、半導体モジュール１００は、はんだ層３２と保護膜の間に、空間９６を有する。はんだ層３２が保護膜１５０と離れていることにより、３重点が存在しなくなる。したがって、３重点に起因した応力集中を防ぐことができる。
本例において、温度センスダイオード１７８またはセンス配線１８０を覆う保護膜１５０は、はんだ層３２およびめっき層３６と離れている。当該断面において、センス配線１８０を覆う保護膜１５０－７は、はんだ層３２およびめっき層３６と離れている。また、別の断面（不図示）において、温度センスダイオード１７８を覆う保護膜１５０－４は、はんだ層３２およびめっき層３６と離れていてよい。このように、温度センスダイオード１７８またはセンス配線１８０を覆う保護膜１５０は、はんだ層３２およびめっき層３６と離れているため、温度センスダイオード１７８、センス配線１８０近傍において３重点が存在しなくなる。したがって、温度センスダイオード１７８、センス配線１８０近傍の応力集中を防ぐことができる。
また、図６において、チップ接続部６２は、上面視において保護膜１５０－４および保護膜１５０－７と重ならないように設けられている。つまり、チップ接続部６２は、上面視において温度センスダイオード１７８およびセンス配線１８０と重ならないように設けることができる。チップ接続部６２を上面視において温度センスダイオード１７８およびセンス配線１８０と重ならないように設けることにより、保護膜１５０とチップ接続部６２の間にはんだ層３２を設けなくてよく、はんだ層３２を保護膜１５０と接しない範囲に設けることができる。なお、リードフレーム６０の架橋部６４、足部６８等は、上面視において温度センスダイオード１７８およびセンス配線１８０と重なっていてもよい。
また、図６では、チップ接続部６２は、チップ接続部６２－１およびチップ接続部６２－２に分割されている。チップ接続部６２を分割することにより、ゲートランナー４８－４近傍に封止樹脂１２を充填しやすくなり、ゲートランナー４８－４とセンス配線１８０の絶縁性を確保しやすくなる。
図８は、図６のｃ－ｃ断面における半導体モジュール１００の一例を示す図である。ｃ－ｃ断面は、ＸＺ面における断面である。当該断面において、半導体モジュール１００は、めっき層３６、層間絶縁膜３８、接続部４４、メタルゲートランナー４７、ゲートランナー４８－４、金属電極５２、リードフレーム６０のチップ接続部６２、半導体基板１１０および保護膜１５０－３を備える。当該断面において、半導体基板１１０の下面を省略している。本例において、図７と共通の符号は、説明を省略する。
メタルゲートランナー４７は、半導体基板１１０の上方に設けられる。本例において、メタルゲートランナー４７は、層間絶縁膜３８の上面に設けられる。メタルゲートランナー４７は、層間絶縁膜３８に設けられたコンタクトホール４５を介して、ゲートランナー４８－３と電気的に接続する。メタルゲートランナー４７には、ゲートパッド５０と電気的に接続し、ゲート電圧が印加されてよい。メタルゲートランナー４７は、周辺ウェル領域１１３の上方に設けられてよい。
メタルゲートランナー４７を覆う保護膜１５０－３は、めっき層３６と離れている。また、メタルゲートランナー４７を覆う保護膜１５０－３は、はんだ層３２（図８では不図示）と離れている。メタルゲートランナー４７を覆う保護膜１５０－３をめっき層３６およびはんだ層３２と離すことにより、メタルゲートランナー４７近傍において３重点が存在しなくなる。したがって、メタルゲートランナー４７近傍の応力集中を防ぐことができる。
図９は、図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。図９のｂ－ｂ断面は、めっき層３６と保護膜１５０の間に、充填材料１６０が設けられている点で、図７のｂ－ｂ断面と異なる。図９のそれ以外の構成は、図７と同一であってよい。
本例において、めっき層３６と保護膜１５０の間に、充填材料１６０が設けられている。めっき層３６と保護膜１５０の間に、充填材料１６０が充填されている。また、充填材料１６０は、はんだ層３２と保護膜１５０の間に設けられてよい。充填材料１６０は、リードフレーム６０のチップ接続部６２より下側に設けられてよい。このような構成でも、３重点の発生を防ぐことができる。
充填材料１６０は、保護膜１５０よりもめっき層３６およびはんだ層３２に近い材質が好ましい。例えば、充填材料１６０は保護膜１５０より弾性率が小さくてよい。充填材料１６０の弾性率を保護膜１５０の弾性率より小さくすることにより、応力集中が発生しにくくなる。この場合、充填材料１６０は、一例としてシリコーン樹脂である。より好ましくは、シリコーンゲルである。
また、充填材料１６０の線膨張係数は、保護膜１５０の線膨張係数と比べて、めっき層３６との線膨張係数の差異が小さくてよい。充填材料１６０の線膨張係数は、保護膜１５０の線膨張係数と比べて、はんだ層３２の線膨張係数との線膨張係数の差異が小さくてよい。線膨張係数とは、温度上昇によって物体の長さが膨張する割合を示す係数である。充填材料１６０の線膨張係数を保護膜１５０の線膨張係数と比べてめっき層３６またははんだ層３２の線膨張係数との線膨張係数の差異を小さくすることにより、応力集中が発生しにくくなる。この場合、充填材料１６０は、一例として無機フィラーの添加量を調整したシリコーン樹脂やエポキシ樹脂である。
充填材料１６０は、保護膜１５０より金属電極５２との密着性が高くてよい。充填材料１６０と金属電極５２との密着性を高めることで、保護膜１５０が金属電極５２から剥離することを防ぐことができる。この場合、充填材料１６０は、一例として組成を調整したシリコーン樹脂やエポキシ樹脂である。
充填材料１６０は、封止樹脂１２と異なる材料であってよい。例えば、封止樹脂１２は、半導体チップ４０との線膨張係数の差異が小さい材料が好ましい。一方で、充填材料１６０は、めっき層３６またははんだ層３２との線膨張係数の差異が小さい材料が好ましい。したがって、充填材料１６０は、封止樹脂１２より線膨張係数が大きい材料であってよい。
封止樹脂１２は、熱膨張係数を小さくするために無機フィラーの添加量を多くしているしたがって、封止樹脂１２の弾性率は大きくなる傾向になる。そのため、充填材料１６０は、封止樹脂１２より弾性率が小さいことが好ましい。
また、封止樹脂１２は、無機フィラーの添加量を多くしているため、金属電極５２との密着性が低くなる傾向になる。そのため、充填材料１６０は、封止樹脂１２より金属電極５２との密着性が高いことが好ましい。
封止樹脂１２は、一例として、無機フィラーを５０体積％以上、９５体積％以下添加したエポキシ樹脂である。なお、充填材料１６０は、封止樹脂１２と異なる材料であってもよい。
図１０は、図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。図１０のｂ－ｂ断面は、めっき層３６と保護膜１５０の間に、はんだ層３２が設けられる点で、図７のｂ－ｂ断面と異なる。図１０のそれ以外の構成は、図７と同一であってよい。
本例において、はんだ層３２は、めっき層３６と保護膜１５０－７の間に設けられる。また、めっき層３６の側面は、はんだ層３２で覆われている。本例では、はんだ層３２は、はんだ層３２と接するめっき層３６の角部３７を覆っている。めっき層３６の角部３７は、めっき層３６の上面と側面が交差する部分である。このような構成でも、３重点の発生を防ぎ、応力集中を防ぐことができる。なお、本例において、はんだ層３２は、保護膜１５０と離れているが、はんだ層３２は、保護膜１５０と接していてもよい。はんだ層３２と保護膜１５０が接している場合でも３重点の発生を防ぐことができる。
図１１は、図６のｂ－ｂ断面における半導体モジュール１００の別の例を示す図である。図１１のｂ－ｂ断面は、はんだ層３２の構成が図１０のｂ－ｂ断面と異なる。図１１のそれ以外の構成は、図１０と同一であってよい。
本例においても、図１０と同様にはんだ層３２は、めっき層３６と保護膜１５０－７の間に設けられる。本例では、図１０と異なりめっき層３６の側面の一部が露出している。つまり、めっき層３６の全体がはんだ層３２で覆われていない。本例でも、はんだ層３２は、はんだ層３２と接するめっき層３６の角部３７を覆っている。このような構成でも、３重点の発生を防ぎ、応力集中を防ぐことができる。
図１２は、実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の他の例を示す図である。図１２は、チップ接続部６２の構成が、図６と異なる。図１２のそれ以外の構成は、図６と同一であってよい。
本例において、チップ接続部６２は、それぞれ凹部１８４を有する。凹部１８４は、保護膜１５０の形状に沿って設けられてよい。チップ接続部６２が凹部１８４を有することにより、保護膜１５０とはんだ層３２を離すことができ、３重点の発生を防止することができる。
図１３は、実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の別の例を示す図である。図１３においては、半導体チップ４０におけるリードフレーム６０のチップ接続部６２の配置の別の例を示している。図１３の上面視における半導体チップ４０、チップ接続部６２の配置は、図４の上面視における半導体チップ４０、チップ接続部６２の配置と同一であってよい。
図１４は、図１３のｄ－ｄ断面における半導体モジュール１００の一例を示す図である。ｄ－ｄ断面は、ＸＺ面における断面である。当該断面において、半導体モジュール１００は、はんだ層３２、めっき層３６、層間絶縁膜３８、接続部４４、ゲートランナー４８－４、金属電極５２、リードフレーム６０のチップ接続部６２、半導体基板１１０、保護膜１５０－７を備える。当該断面において、半導体基板１１０の下面を省略している。当該断面において、リードフレーム６０のチップ接続部６２の構成が図７の断面と異なる。図１４のそれ以外の構成は、図７と同一であってよい。
当該断面においても、めっき層３６は、保護膜１５０－７と接していない。めっき層３６と保護膜１５０－７は離れている。つまり、半導体モジュール１００は、めっき層３６と保護膜１５０－７の間に、空間９６を有する。めっき層３６が保護膜１５０と離れていることにより、３重点が存在しなくなる。したがって、３重点に起因した応力集中を防ぐことができる。めっき層３６と保護膜１５０の最短距離Ｄ１は、１０μｍ以上、３００μｍ以下であってよい。
また本例において、リードフレーム６０のチップ接続部６２は、保護膜１５０－７の上方に設けられる。チップ接続部６２は、保護膜１５０－７の上方において、保護膜１５０－７を覆っている。また、半導体モジュール１００は、チップ接続部６２と保護膜１５０－７の間に、空間９６を有する。本例では、チップ接続部６２と保護膜１５０－７の間にはんだ層３２が設けられていない。このような構成でも、めっき層３６と保護膜１５０を離すことができ、３重点に起因した応力集中を防ぐことができる。
また図１３において、図６と異なりチップ接続部６２は、分割されていない。チップ接続部６２を分割しないことにより、活性部１２０－１および活性部１２０－２の電流アンバランスが起こりにくくなる。また、チップ接続部６２の面積を大きくすることができ、リードフレーム６０に流れる電流による発熱を抑えることができる。
図１５は、実施例に係る半導体モジュール１００の上面視における半導体チップ４０、チップ接続部６２の配置の別の例を示す図である。図１５においては、半導体チップ４０におけるリードフレーム６０のチップ接続部６２の配置の別の例を示している。図１５はチップ接続部６２が突起部６３を有する点で、図１３とは異なる。図１５のそれ以外の構成は、図１３と同一であってよい。図１５において、突起部６３の配置を点線で示している。
チップ接続部６２は、複数の突起部６３を有していてよい。本例において、チップ接続部６２は、４つの突起部６３を有している。突起部６３は、はんだ層３２側に突起していてよい。本例において、突起部６３は、－Ｚ軸方向に突起している。突起部６３の全体は、エミッタ電極５２の上方に設けられることが好ましい。
図１６は、図１５のｅ－ｅ断面における半導体モジュール１００の一例を示す図である。ｅ－ｅ断面は、ＸＺ面における断面である。当該断面において、半導体モジュール１００は、はんだ層３２、めっき層３６、層間絶縁膜３８、接続部４４、ゲートランナー４８－４、金属電極５２、リードフレーム６０のチップ接続部６２、半導体基板１１０、保護膜１５０－７を備える。当該断面において、半導体基板１１０の下面を省略している。当該断面において、はんだ層３２およびリードフレーム６０のチップ接続部６２の構成が図１４の断面と異なる。図１６のそれ以外の構成は、図１４と同一であってよい。
本例においても、図１４と同様にリードフレーム６０のチップ接続部６２は、保護膜１５０－７の上方に設けられる。チップ接続部６２は、保護膜１５０－７の上方において、保護膜１５０－７を覆っている。また、半導体モジュール１００は、チップ接続部６２と保護膜１５０－７の間に、空間９６を有する。
また本例では、チップ接続部６２は、はんだ層３２側に突起する複数の突起部６３を有する。したがって、保護膜１５０－７と保護膜１５０－７の上方のチップ接続部６２の部分の距離を大きくすることができる。したがって、容易に空間９６を確保できる。
図１６では、チップ接続部６２と保護膜１５０－７の間にはんだ層３２が設けられている。半導体モジュール１００は、保護膜１５０－７の上方において、はんだ層３２と保護膜１５０－７の間に空間９６を有する。突起部６３によって、はんだ層３２は保護膜１５０－７の上方に流動するが、本例では空間９６を広く確保しているため、３重点の発生を防ぎ３重点に起因した応力集中を防ぐことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・樹脂ケース、１１・・上面、１２・・封止樹脂、２０・・冷却部、２１・・絶縁基板、２６・・回路パターン、３０・・はんだ層、３２・・はんだ層、３６・・めっき層、３７・・角部、３８・・層間絶縁膜、４０・・半導体チップ、４２・・トレンチ部、４４・・接続部、４５・・コンタクトホール、４７・・メタルゲートランナー、４８・・ゲートランナー、５０・・ゲートパッド、５２・・金属電極、６０・・リードフレーム、６２・・チップ接続部、６３・・突起部、６４・・架橋部、６６・・回路パターン接続部、６８・・足部、９４・・空間、９６・・空間、１００・・半導体モジュール、１０２・・端辺、１１０・・半導体基板、１１１・・第１ウェル領域、１１２・・第２ウェル領域、１１３・・周辺ウェル領域、１１４・・分割ウェル領域、１１５・・幅広部、１１６・・幅狭部、１２０・・活性部、１５０・・保護膜、１６０・・充填材料、１７２・・電流検出パッド、１７４・・アノードパッド、１７６・・カソードパッド、１７８・・温度センスダイオード、１８０・・センス配線、１８４・・凹部

Claims (16)

  1. 半導体基板と、前記半導体基板の上方に設けられた金属電極とを有する半導体チップと、
    前記金属電極の上方に設けられた保護膜と、
    前記金属電極の上方において、少なくとも一部が前記保護膜と同一の高さに設けられためっき層と、
    前記めっき層の上方に設けられたはんだ層と、
    前記はんだ層の上方に設けられたリードフレームと
    を備え、
    前記めっき層は、前記保護膜と接しない範囲に設けられている
    半導体モジュール。
  2. 前記はんだ層は、前記保護膜と接しない範囲に設けられている
    請求項１に記載の半導体モジュール。
  3. 前記はんだ層は、少なくとも一部が前記保護膜と同一の高さに設けられている
    請求項１または２に記載の半導体モジュール。
  4. 前記保護膜は、高さ方向において前記リードフレームより低い位置に設けられる
    請求項１から３のいずれか一項に記載の半導体モジュール。
  5. 前記半導体チップは、
    前記半導体基板の上方に設けられた温度センスダイオードと、
    前記温度センスダイオードと接続するセンス配線と
    を更に有し、
    前記保護膜は、前記温度センスダイオードおよび前記センス配線を覆っていて、
    前記温度センスダイオードまたは前記センス配線を覆う前記保護膜は、前記はんだ層および前記めっき層と離れている
    請求項１から４のいずれか一項に記載の半導体モジュール。
  6. 前記リードフレームは、前記半導体チップと接続するチップ接続部を含み、
    前記チップ接続部は、上面視において前記温度センスダイオードおよび前記センス配線と重ならない
    請求項５に記載の半導体モジュール。
  7. 前記リードフレームは、前記半導体チップと接続するチップ接続部を含み、
    前記チップ接続部は、前記保護膜の上方において、前記保護膜を覆っていて、
    前記チップ接続部と前記保護膜の間に空間を有する
    請求項１から５のいずれか一項に記載の半導体モジュール。
  8. 前記保護膜の上方において、前記はんだ層と前記保護膜の間に空間を有する
    請求項７に記載の半導体モジュール。
  9. 前記チップ接続部は、前記はんだ層側に突起する複数の突起部を有する
    請求項８に記載の半導体モジュール。
  10. 前記半導体チップは、前記半導体基板の上方に設けられたメタルゲートランナーを更に有し、
    前記メタルゲートランナーを覆う前記保護膜は、前記はんだ層および前記めっき層と離れている
    請求項１から９のいずれか一項に記載の半導体モジュール。
  11. 前記めっき層と前記保護膜の間に、前記保護膜より弾性率が小さい充填材料が充填されている
    請求項１から１０のいずれか一項に記載の半導体モジュール。
  12. 前記めっき層と前記保護膜の間に、前記保護膜と比べて、前記めっき層または前記はんだ層との線膨張係数の差異が小さい充填材料が充填されている
    請求項１から１０のいずれか一項に記載の半導体モジュール。
  13. 前記めっき層と前記保護膜の間に、前記保護膜より前記金属電極との密着性が高い充填材料が充填されている
    請求項１から１０のいずれか一項に記載の半導体モジュール。
  14. 前記半導体チップおよび前記リードフレームを封止する封止樹脂を更に備え、
    前記充填材料は、前記封止樹脂と異なる材料である
    請求項１１から１３のいずれか一項に記載の半導体モジュール。
  15. 前記めっき層と前記保護膜の間に、前記はんだ層が設けられる
    請求項１から１４のいずれか一項に記載の半導体モジュール。
  16. 前記はんだ層は、前記はんだ層と接する前記めっき層の角部を覆っている
    請求項１５に記載の半導体モジュール。
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