JP2022015932A - 半導体モジュール - Google Patents

Abstract

【課題】半導体チップの上面と配線とをはんだ等で接続する場合に、はんだ等におけるボイドの発生を抑制することが好ましい。
【解決手段】並列接続された第１の半導体チップおよび第２の半導体チップを備える半導体モジュールであって、それぞれの半導体チップは、半導体基板と、半導体基板の上面に選択的に設けられた保護層とを有し、第１の半導体チップは、半導体基板の上方にダイオード素子を有し、第１の半導体チップの保護層は、ダイオード素子を覆っており、第１の半導体チップにおいてダイオード素子が設けられた第１領域を覆う保護層の第１面積は、第２の半導体チップにおいて第１領域に対応する位置、且つ、第１領域と同じ大きさの第２領域を覆う保護層の第２面積よりも大きい半導体モジュールを提供する。
【選択図】図７

Description

本発明は、半導体モジュールに関する。

従来から、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体チップを含むモジュールにおいて、半導体チップの上面と、リードフレーム等の配線とを接続する構造が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１９－１８６５１０号公報

半導体チップの上面と配線とをはんだ等で接続する場合に、はんだ等におけるボイドの発生を抑制することが好ましい。

上記課題を解決するために、本発明の一つの態様においては、並列接続された第１の半導体チップおよび第２の半導体チップを備える半導体モジュールを提供する。それぞれの半導体チップは、半導体基板と、半導体基板の上面に選択的に設けられた保護層とを有してよい。第１の半導体チップは、半導体基板の上方にダイオード素子を有してよい。第１の半導体チップの保護層は、ダイオード素子を覆ってよい。１の半導体チップにおいてダイオード素子が設けられた第１領域を覆う保護層の第１面積は、第２の半導体チップにおいて第１領域に対応する位置、且つ、第１領域と同じ大きさの第２領域を覆う保護層の第２面積よりも大きくてよい。

第１の半導体チップの上面の面積と、第２の半導体チップの上面の面積が同一であってよい。

それぞれの半導体チップは、半導体基板の上方における複数の領域に設けられたエミッタ電極を備えてよい。ダイオード素子はエミッタ電極に挟まれて配置されてよい。

ダイオード素子は、半導体基板の中心位置と重なって配置されてよい。

第１の半導体チップの保護層は、ダイオード素子を覆い、且つ、第１の半導体チップの上面における第１の方向に延伸する第１延伸保護部を有してよい。第２の半導体チップの保護層は、第２領域の一部を覆い、且つ、第２の半導体チップの上面における第１の方向に延伸する第２延伸保護部を有してよい。上面視において、第２延伸保護部の面積は、第１延伸保護部の面積よりも小さくてよい。

第１延伸保護部は、ダイオード素子を覆うダイオード保護部を有してよい。ダイオード保護部から延伸して設けられ、ダイオード保護部よりも幅の小さい幅狭部を有してよい。第２延伸保護部は、ダイオード保護部よりも幅が小さくてよい。

第２延伸保護部の幅は、幅狭部の幅と同一であってよい。

半導体モジュールは、第１の半導体チップの上面と接続する第１の配線を備えてよい。半導体モジュールは、第２の半導体チップの上面と接続する第２の配線を備えてよい。それぞれの配線は、半導体チップの上面に接合される板状のチップ接続部を有してよい。第１の配線のチップ接続部と、第２の配線のチップ接続部の形状が異なってよい。

第１の配線のチップ接続部は、ダイオード素子と重ならない形状を有してよい。第２の配線のチップ接続部は、第２の領域と重なってよい。

第１の配線のチップ接続部は、上面視において、ダイオード素子を囲む辺を有し、且つ、辺の一部からダイオード素子と重なる位置までスリットが設けられていてよい。

第１の半導体チップの半導体基板は、上面視において保護膜と重ならない位置に、欠陥密度がピークを示す第１ライフタイム調整部を有してよい。第２の半導体チップの半導体基板は、上面視において第１ライフタイム調整部と対応する位置に、欠陥密度がピークを示す第２ライフタイム調整部を有してよい。

第２の半導体チップは、第２延伸保護部の下方に設けられたゲートランナーを備えてよい。

本発明の第２の態様においては、並列接続された第１の半導体チップおよび第２の半導体チップと、第１の半導体チップの上面と接続する第１の配線と、第２の半導体チップの上面と接続する第２の配線とを備える半導体モジュールを提供する。それぞれの配線は、半導体チップの上面に接合される板状のチップ接続部を有してよい。第１の半導体チップの上面の面積と、第２の半導体チップの上面の面積が同一であってよい。第１の配線のチップ接続部と、第２の配線のチップ接続部の形状が異なってよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一つの実施形態に係る半導体モジュール２００の一例を示す図である。 絶縁回路基板２６０の一例を示す図である。 図２のＡ－Ａ断面図である。 半導体チップ１００－ａの一例を示す上面図である。 半導体チップ１００－ｂの一例を示す上面図である。 半導体チップ１００－ａの上面における保護層１５０の配置例を示す図である。 半導体チップ１００－ｂの上面における保護層１５０の配置例を示す図である。 半導体チップ１００－ａの上面に接続されるチップ接続部２５２－ａの一例を説明する図である。 半導体チップ１００－ｂの上面に接続されるチップ接続部２５２－ｂの一例を説明する図である。 半導体チップ１００－ａの上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。 半導体チップ１００－ｂの上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。 図１０または図１１における領域Ｃの拡大図である。 図１２におけるｂ－ｂ断面の一例を示す図である。 半導体チップ１００－ａにおけるライフタイム調整部９４の配置例を示す図である。 半導体チップ１００－ｂにおけるライフタイム調整部９４の配置例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する場合がある。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。

本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

図１は、本発明の一つの実施形態に係る半導体モジュール２００の一例を示す図である。半導体モジュール２００は、インバータ等の電力変換装置として機能してよい。半導体モジュール２００は、１つ以上の絶縁回路基板２６０を備える。本明細書では、１つ以上の絶縁回路基板２６０が設けられる面における直交軸をＸ軸およびＹ軸とし、ＸＹ面と垂直な軸をＺ軸とする。図１においては、ＸＹ面における各部材の配置例を示している。

本例の半導体モジュールは、それぞれがＵ層、Ｖ層、Ｗ層のアームを構成する３つの絶縁回路基板２６０を備えている。絶縁回路基板２６０には、１つ以上の半導体チップ１００が載置される。また、絶縁回路基板２６０には、半導体チップ１００と電気的に接続される回路パターン２２６およびリードフレーム２５０が設けられてよい。リードフレーム２５０は、半導体チップ１００の上面に接続される配線の一例である。当該配線は、ワイヤ等であってもよい。半導体チップ１００は、絶縁回路基板２６０を囲む樹脂ケース２１０、および、樹脂ケース２１０に充填される封止樹脂２１２を含む樹脂パッケージ２１４により保護される。

半導体チップ１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードおよびこれらを組み合わせたＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ、並びにＭＯＳトランジスタ等を含んでよい。

樹脂ケース２１０は、絶縁回路基板２６０を収容する空間１９４を囲むように設けられる。樹脂ケース２１０には、１つ以上の端子８６が露出して設けられてよい。端子８６は、端子接続部１９８を介して絶縁回路基板２６０と電気的に接続される。また、樹脂ケース２１０には、冷却装置等を固定するねじ等の締結部材が挿入される貫通孔８４が設けられてよい。

本例において、樹脂ケース２１０は、射出成形により形成可能な熱硬化型樹脂、または、ＵＶ成形により形成可能な紫外線硬化型樹脂等の樹脂、等の樹脂により成形される。当該樹脂は、例えばポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂およびアクリル樹脂等から選択される１又は複数の高分子材料を含んでよい。

本例において、封止樹脂２１２は、樹脂ケース２１０の内部に設けられる。封止樹脂２１２は、例えばエポキシ樹脂やシリコーンゲルであるが、これに限定されない。封止樹脂２１２により、絶縁回路基板２６０を保護できる。

それぞれの半導体チップ１００は、シリコン等の半導体材料で形成された半導体基板を有する。それぞれの半導体チップ１００の半導体基板には、同一のパワー半導体素子が形成されてよい。例えばそれぞれの半導体基板には、ＩＧＢＴが形成されてよく、ＩＧＢＴおよびＦＷＤが形成されてよい。それぞれの半導体チップ１００における半導体基板は、同一の大きさであってよい。つまり、それぞれの半導体チップ１００における半導体基板は、上面の面積が同一であり、また、上面と垂直な方向の厚みが同一であってよい。つまり、それぞれの半導体チップ１００は、同一特性のパワー半導体素子が設けられてよい。

また、少なくとも一つの半導体チップ１００は、半導体基板の上方にダイオード素子（不図示）を有する。図１の例では、半導体チップ１００－ａが、ダイオード素子を有する。ダイオード素子は、例えば半導体チップ１００－ａの温度を検出する温度検出部の一部として機能する。ただし、ダイオード素子の機能は温度検出に限定されない。ダイオード素子は、例えば半導体チップ１００－ａの所定のノード間に印加される上限電圧を規定する保護ダイオードとして機能してよく、他の用途に用いられてもよい。ダイオード素子は、ポリシリコンにＰ型領域およびＮ型領域が設けられたＰＮ接合ダイオードであってよい。ダイオード素子と半導体基板との間には、ＢＰＳＧまたは酸化膜等の絶縁膜が形成されている。

少なくとも一つの半導体チップ１００には、上述したダイオード素子が設けられていない。図１の例では、半導体チップ１００－ｂが、ダイオード素子を有さない。本例の半導体モジュール２００は、それぞれの絶縁回路基板２６０において、半導体チップ１００－ａおよび半導体チップ１００－ｂを有する。半導体チップ１００－ａと、半導体チップ１００－ｂは、絶縁回路基板２６０において、電気的に並列に接続されている。半導体チップ１００－ａおよび半導体チップ１００－ｂには、同一波形の制御信号が入力されてよい。例えば半導体チップ１００－ａおよび半導体チップ１００－ｂには、同一波形のゲート信号が入力される。

半導体チップ１００－ａは、ダイオード素子の電圧または電流等の特性に基づいて制御されてよい。例えば、ダイオード素子が温度検出部として機能する場合、半導体チップ１００－ａは、ダイオード素子が検出した温度に基づいて制御される。一例として、半導体チップ１００－ａは、ダイオード素子が検出する温度が所定値以上の場合にオフ状態に制御される。半導体チップ１００－ｂは、並列に設けられた半導体チップ１００－ａのダイオード素子の特性に基づいて制御されてよい。

図１では、半導体モジュール２００において冷媒が流れる方向を矢印で示している。冷媒が流れる方向において、半導体チップ１００－ａは、半導体チップ１００－ｂよりも下流側に配置されてよい。この場合、半導体チップ１００－ａは、半導体チップ１００－ｂよりも冷却されにくくなるので、温度が高くなりやすい。従って、半導体チップ１００－ａの温度が所定温度を超えないように半導体チップ１００－ａおよび半導体チップ１００－ｂを制御することで、半導体チップ１００－ｂの温度も所定温度以下に制御できる。このような構造により、半導体チップ１００－ｂにおけるダイオード素子を省略でき、半導体チップ１００－ｂの製造コストを低減できる。また、複数の半導体チップ１００の制御を簡素化できる。

図２は、絶縁回路基板２６０の一例を示す図である。ここでは、代表して１つの層のアームを構成する絶縁回路基板２６０を例示するが、その他も同様の構成である。本例の絶縁回路基板２６０は、いずれか一方の面に回路パターン２２６を設け、他方の面に放熱板２２２（図３参照）を設けたものである。回路パターン２２６および放熱板２２２は、銅板またはアルミ板、あるいはこれらの材料にめっきを施した板を、窒化ケイ素セラミックスや窒化アルミニウムセラミックス等の絶縁基板２２０に直接接合あるいはろう材層を介して接合することで、構成されてよい。

本例の半導体チップ１００は、絶縁回路基板２６０の上面に設けられた回路パターン２２６に半田等の接合層２３０（図３参照）を介して接合されている。また、半導体チップ１００は、その上面がはんだ等の接合層２３２（図３参照）を介してリードフレーム２５０と接続される。リードフレーム２５０は、半導体チップ１００をはんだ等の接合層２３４（図３参照）を介して回路パターン２２６に接続する。

リードフレーム２５０は、銅またはアルミニウム等の金属材料で形成された部材である。リードフレーム２５０は、ニッケル等により表面の少なくとも一部がメッキされていてもよい。また、リードフレーム２５０は、樹脂等により表面の少なくとも一部がコーティングされていてもよい。リードフレーム２５０は、板状の部分を有してよい。板状とは、対向して配置された２つの主面の面積が、他の面の面積よりも大きい形状を指す。リードフレーム２５０は、少なくとも、半導体チップ１００と接続する部分が板状であってよい。リードフレーム２５０は、１枚の金属板を折り曲げることで、形成されてよい。

回路パターン２２６は、半導体チップ１００またはリードフレーム２５０と電気的に接続されることで、信号または電力を伝送する。回路パターン２２６は、複数の島状領域２２６Ａ，２２６Ｂ，２２６Ｃを含んで構成されてよい。また、半導体チップ１００が回路パターン２２６の１つの島状領域２２６Ａ，２２６Ｂに複数配置されてよい。また、１つの島状領域２２６Ａ，２２６Ｂに配置された複数の半導体チップ１００が、リードフレーム２５０により、同一の島状領域２２６Ｂ，２２６Ｃに接続されてよい。図２の例では、Ｙ軸方向に並んだ２つの半導体チップ１００－ａおよび１００－ｂが、２つのリードフレーム２５０によって同一の島状領域２２６Ｂまたは２２６Ｃに並列に接続されている。

本例の半導体チップ１００は、上面および下面に電極（例えば、エミッタ電極とコレクタ電極）が形成された縦型のチップである。半導体チップ１００は、下面に形成された電極により回路パターン２２６と接続され、上面に形成された電極によりリードフレーム２５０と接続される。なお、半導体チップ１００は縦型のチップに限定されない。半導体チップ１００は、回路パターン２２６と接続される電極を上面に有していてもよい。この場合、回路パターン２２６と当該電極は、ワイヤ等により接続されてよい。

端子接続部１９８は、回路パターン２２６と、図１に示した端子８６とを接続する。端子接続部１９８は、金属で形成された板または棒状の部材であってよく、ワイヤ状の部材であってもよい。これにより、半導体チップ１００と端子８６とが電気的に接続される。

図３は、図２のＡ－Ａ断面図である。図３は、ＸＺ面に対して各部材を投影した場合の、各部材の配置例を示している。当該側面において、半導体モジュール２００は、絶縁基板２２０、放熱板２２２、接合層２２４、冷却部２１６、回路パターン２２６、接合層２３０，２３２，２３４、半導体チップ１００、リードフレーム２５０および封止樹脂２１２を備える。

放熱板２２２は、絶縁基板２２０の下面全体を覆っていてよい。放熱板２２２は、銅等の金属で形成されてよい。接合層２２４は、放熱板２２２を冷却部２１６に接合する。接合層２２４は、はんだ等である。冷却部２１６は、内部に水等の冷媒を含む。図１に示したように、冷却部２１６の内部において、所定の方向に冷媒が流れている。冷媒が流れる方向は、冷却部２１６に冷媒を導入する位置、冷媒を冷却部２１６の外部に導出する位置、冷却部２１６の内部において冷媒の流路を形成するフィン等により定まる。冷却部２１６は、放熱板２２２等を介して、半導体チップ１００を冷却する。

回路パターン２２６は、絶縁基板２２０の上面に配置されている。回路パターン２２６は、放熱板２２２と同一の材料で形成されてよく、異なる材料で形成されてもよい。半導体チップ１００は、島状領域２２６Ａの上面に、接合層２３０により接続されている。接合層２３０は、はんだ等の導電材料により、半導体チップ１００を島状領域２２６に接合する。

リードフレーム２５０は、半導体チップ１００と、島状領域２２６Ｂとを接続する。本例のリードフレーム２５０は、チップ接続部２５２、回路パターン接続部２５６および架橋部２５４を有する。チップ接続部２５２は、半導体チップ１００の上面に接合層２３２により接合される部分である。回路パターン接続部２５６は、島状領域２２６Ｂの上面に接合層２３４により接続される部分である。チップ接続部２５２および回路パターン接続部２５６は、ＸＹ面とほぼ平行な板状の部分であってよい。なお、ほぼ平行とは、例えば角度が１０度以下の状態を指す。本例では、チップ接続部２５２の面積が、回路パターン接続部２５６の面積より大きく構成される。チップ接続部２５２の面積、回路パターン接続部２５６の面積は、例えば、半導体チップ１００や島状領域２２６Ｂに接続される板状の部分の上面の面積としてよい。

架橋部２５４は、チップ接続部２５２および回路パターン接続部２５６を接続する。架橋部２５４は、回路パターン２２６等の導電部材から離れて配置されている。本例の架橋部２５４は、回路パターン２２６等の上方に配置されており、チップ接続部２５２から回路パターン接続部２５６まで、回路パターン２２６等を跨ぐように設けられている。

架橋部２５４には、図１および図２に示した開口部２７４が設けられている。開口部２７４は、架橋部２５４をＺ軸方向に貫通している。これにより、封止樹脂２１２をリードフレーム２５０の上下に確実に行きわたらせる事ができる。

封止樹脂２１２は、樹脂ケース２１０の内部に設けられる。封止樹脂２１２は、半導体チップ１００、リードフレーム２５０および回路パターン２２６が露出しないように、樹脂ケース２１０の空間１９４に充填されてよい。

はんだ等の接合層においては、ボイドの発生を抑制することが好ましい。半導体モジュール２００においては、半導体チップ１００が発熱源となり、半導体チップ１００に接続するチップ接続部２５２は、温度変化により膨張収縮を繰り返す。このため、接合層２３２においては、ボイドの発生をできるだけ抑制することが好ましい。

図４は、半導体チップ１００－ａの一例を示す上面図である。半導体チップ１００－ａは、半導体基板１０を備えている。半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１０は、上面視において端辺１０２を有する。本明細書では、半導体基板１０または半導体チップ１００等の所定の部材の上面に、各部材の位置を投影することを上面視と称する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図４においては、互いに向かい合う１組の端辺１０２－１および端辺１０２－２を示している。図４においては、端辺１０２－１および端辺１０２－２と平行な方向をＹ軸方向、端辺１０２－１および端辺１０２－２と垂直な方向をＸ軸方向とする。

半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体チップ１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１２０は、ＩＧＢＴ等のトランジスタ、または、ＦＷＤ等のダイオードが設けられた領域である。エミッタ電極５２により覆われた領域を活性部１２０としてもよい。この場合、上面視においてエミッタ電極５２に挟まれた領域も活性部１２０としてもよい。また、半導体基板１０の外周に沿って、ガードリングまたはフィールドプレートが環状に設けられている場合、ガードリングまたはフィールドプレートに囲まれた領域を活性部１２０としてもよい。ガードリングは、半導体基板１０の上面から、後述するベース領域１４よりも深い位置まで設けられたＰ型の領域である。また、フィールドプレートは、半導体基板１０の上面の上方に設けられた、導電性部材である。フィールドプレートと半導体基板１０の間には絶縁膜が設けられている。ガードリングおよびフィールドプレートは、後述するゲートパッド５０と、端辺１０２－１との間を通過するように設けられてよい。

半導体チップ１００－ａは、ダイオード素子１７８、エミッタ電極５２およびゲートパッド５０を備える。エミッタ電極５２およびゲートパッド５０は、アルミニウム等の金属を含む電極である。エミッタ電極５２およびゲートパッド５０と、半導体基板１０との間には絶縁膜が設けられている。エミッタ電極５２およびゲートパッド５０と、半導体基板１０とは、当該絶縁膜に設けられたコンタクトホールを介して接続する。図４においては、絶縁膜およびコンタクトホールを省略している。

エミッタ電極５２は、活性部１２０の上方に配置されている。エミッタ電極５２は、上述したコンタクトホールを介して活性部１２０と接続されている。エミッタ電極５２の上面には、リードフレーム２５０等の配線が接続され、所定のエミッタ電圧が印加される。エミッタ電極５２およびゲートパッド５０は、上面視において互いに分離して設けられている。ゲートパッド５０の上面には、ワイヤ等の配線が接続され、所定のゲート電圧が印加される。ゲートパッド５０に印加されたゲート電圧は、後述するゲートランナー等によって、活性部１２０のトランジスタ部に供給される。

本例のダイオード素子１７８は、半導体基板１０の上方に配置された、ＰＮ接合ダイオードである。ダイオード素子１７８は、温度検出部として機能してよい。ダイオード素子１７８は、上面視において半導体基板１０のほぼ中央に配置されてよい。例えば、半導体基板１０の中央位置を、ダイオード素子１７８が覆っていてよい。ダイオード素子１７８は、上面視においてエミッタ電極５２に挟まれていてよい。本例のエミッタ電極５２は、少なくとも２つの領域に分割されており、ダイオード素子１７８は、エミッタ電極５２の２つの領域に挟まれている。他の例では、ダイオード素子１７８の少なくとも一部は、エミッタ電極５２と重なって配置されていてもよい。この場合、ダイオード素子１７８とエミッタ電極５２との間には絶縁膜が設けられる。

半導体チップ１００－ａは、アノードパッド１７４およびカソードパッド１７６を有してよい。アノードパッド１７４は、ダイオード素子１７８のアノードと電気的に接続し、カソードパッド１７６は、ダイオード素子１７８のカソードと電気的に接続する。アノードパッド１７４およびカソードパッド１７６は、ポリシリコンまたはアルミニウム等で形成された配線により、ダイオード素子１７８と接続されてよい。

一例として、ゲートパッド５０は端辺１０２－１側に配置され、アノードパッド１７４およびカソードパッド１７６は、端辺１０２－２側に配置されている。端辺１０２－１側とは、Ｘ軸方向における半導体基板１０の中央よりも端辺１０２－１側を指し、端辺１０２－２側とは、半導体基板１０の当該中央よりも端辺１０２－２側を指す。ゲートパッド５０は、エミッタ電極５２と端辺１０２－１との間に配置されてよい。アノードパッド１７４およびカソードパッド１７６は、エミッタ電極５２と端辺１０２－２との間に配置されてよい。

ダイオード素子１７８は、ゲートパッド５０と、アノードパッド１７４またはカソードパッド１７６との間に配置されてよい。つまり上面視において、ゲートパッド５０におけるいずれかの点と、アノードパッド１７４またはカソードパッド１７６におけるいずれかの点を結ぶ直線が、ダイオード素子１７８を通過するように配置されてよい。本例においては、ゲートパッド５０と、ダイオード素子１７８と、アノードパッド１７４またはカソードパッド１７６とが、Ｘ軸方向に一列に並んでいる。ダイオード素子１７８は、ゲートパッド５０と、アノードパッド１７４またはカソードパッド１７６との間の中央位置と重なるように配置されてよい。

半導体チップ１００－ａは、電流センスパッド１７２を更に有してもよい。電流センスパッド１７２の下方における半導体基板１０には、電流センス領域１１０が設けられてよい。電流センス領域１１０は、活性部１２０におけるトランジスタ部と電気的に並列に設けられ、且つ、同様の構造を有するトランジスタ部を含んでよい。上面視において、電流センス領域１１０は、活性部１２０よりも小さい。電流センス領域１１０に流れる電流から、活性部１２０に流れる電流を推定できる。電流センスパッド１７２は、エミッタ電極５２と、端辺１０２－２との間に配置されてよい。

図５は、半導体チップ１００－ｂの一例を示す上面図である。半導体チップ１００－ｂは、ダイオード素子１７８を有さない点で、半導体チップ１００－ａと相違する。他の構造は、半導体チップ１００－ａと同様である。ただし、本例の半導体チップ１００－ｂは、アノードパッド１７４、カソードパッド１７６、電流センスパッド１７２および電流センス領域１１０を有さない。また、アノードパッド１７４およびカソードパッド１７６と、ダイオード素子１７８を接続する配線を有さない。

半導体チップ１００－ｂは、上面視において半導体チップ１００－ａと同一の大きさおよび形状を有する。ゲートパッド５０は、半導体チップ１００－ａおよび半導体チップ１００－ｂにおいて、同一の位置に配置されている。

半導体チップ１００－ｂのエミッタ電極５２は、上面視において半導体チップ１００－ａのエミッタ電極５２と同一の形状を有してよく、異なる形状を有してもよい。本例の半導体チップ１００－ｂのエミッタ電極５２は、上面視において半導体チップ１００－ａのエミッタ電極５２と異なる形状を有する。半導体チップ１００－ｂのエミッタ電極５２は、複数の領域に分離されていなくてよい。半導体チップ１００－ｂのエミッタ電極５２は、半導体チップ１００－ａにおいてダイオード素子１７８が設けられていた領域を覆ってもよい。上述したように、半導体チップ１００－ｂにおいてダイオード素子１７８等を省略することで、半導体チップ１００－ｂのコストを低減できる。

図６は、半導体チップ１００－ａの上面における保護層１５０の配置例を示す図である。保護層１５０は、半導体基板１０の上面の上方を選択的に覆っている。図６においては、保護層１５０が配置される領域を、斜線のハッチングで示している。保護層１５０は、エミッタ電極５２、ゲートパッド５０、アノードパッド１７４、カソードパッド１７６および電流センスパッド１７２の上に配置され、これらの電極およびパッドの少なくとも一部の領域を覆っている。各電極および各パッドは、保護層１５０に覆われていない領域を有する。当該領域に、リードフレーム２５０またはワイヤ等の配線が接続される。また、保護層１５０は、ダイオード素子１７８の上に配置され、ダイオード素子１７８の全体を覆っている。保護層１５０は、ポリイミド等で形成されており、各電極、各パッドおよびダイオード素子１７８を保護する。

半導体チップ１００－ａは、ゲートパッド５０の一部を覆う保護層１５０－１を有してよい。保護層１５０－１は、ゲートパッド５０の端部を覆うように設けられてよい。半導体チップ１００－ａは、アノードパッド１７４、カソードパッド１７６および電流センスパッド１７２を覆う保護層１５０－２を有してよい。保護層１５０－２は、アノードパッド１７４、カソードパッド１７６および電流センスパッド１７２の各パッドの端部を覆うように設けられてよい。

半導体チップ１００－ａは、半導体基板１０の端部を覆う保護層１５０－３を有してよい。保護層１５０－３は、エミッタ電極５２と、端辺１０２との間の領域を覆ってよい。保護層１５０－３は、エミッタ電極５２の一部を覆っていてもよい。保護層１５０－３の下方には、ガードリングまたはフィールドプレートが設けられてよい。

半導体チップ１００－ａは、ダイオード素子１７８の全体を覆う保護層１５０－４を有してよい。保護層１５０－４は、ダイオード保護部の一例である。本例の保護層１５０－４は、所定の第１領域３０１を覆っている。第１領域３０１は、上面視においてダイオード素子１７８が設けられた領域を含む。本例では、保護層１５０－４が設けられた領域を、第１領域３０１とする。第１領域３０１は、保護層１５０－４よりも大きい領域であってもよい。ただし第１領域３０１は、保護層１５０－４および保護層１５０－７ａ以外の保護層１５０を含まない。第１領域３０１は、半導体基板１０の上面視における中央Ａｃを含む領域であってよい。

半導体チップ１００－ａは、保護層１５０－４から延伸する保護層１５０－７ａを有する。保護層１５０－７ａは、所定の方向（図６ではＸ軸方向）に長手を有して設けられる。本例の半導体チップ１００－ａは、保護層１５０－４からゲートパッド５０に向かって延伸して、保護層１５０－１に接続される保護層１５０－７ａを有する。保護層１５０－７ａは、ダイオード素子１７８に接続される配線を覆ってよい。また、半導体チップ１００－ａは、保護層１５０－４からゲートパッド５０とは逆側に延伸して、保護層１５０－２ａに接続される保護層１５０－７ａを有してよい。保護層１５０－７ａの下方には、ゲートランナーが配置されてよい。

保護層１５０－４は、Ｙ軸方向における幅Ｗ１が、保護層１５０－７ａの幅Ｗ２よりも大きい。つまり保護層１５０－４は、ダイオード素子１７８を覆い、且つ、Ｘ軸方向に延伸する保護層１５０のうち、Ｙ軸方向における幅が広がっている部分である。保護層１５０－７ａは、ダイオード保護部から延伸して設けられ、ダイオード保護部よりも幅の小さい幅狭部の一例である。保護層１５０－４を設けることで、ダイオード素子１７８を適切に保護できる。保護層１５０－４および保護層１５０－７ａは、図４に示した２つのエミッタ電極５２の間に配置されてよい。保護層１５０－４および保護層１５０－７ａは、エミッタ電極５２と重なっていてもよい。

半導体チップ１００－ａは、半導体基板１０の上面を、領域１５２－１、領域１５２－２および領域１５２－３に分割する保護層１５０－５および保護層１５０－６を有してよい。保護層１５０－５および保護層１５０－６は、半導体基板１０の上面を、Ｙ軸方向に横切って設けられてよい。領域１５２－１は、ゲートパッド５０が設けられた領域であり、領域１５２－２は、アノードパッド１７４およびカソードパッド１７６が設けられた領域であり、領域１５２－３は、ダイオード素子１７８が配置された領域である。本実施形態では、領域１５２－３は、Ｙ軸方向において、保護層１５０－７ａおよび保護層１５０－４によって、２つに分割されている。

本例の領域１５２－３は、領域１５２－１および領域１５２－２のいずれよりも面積が大きい。保護層１５０－５は、保護層１５０－２と接続されていてよい。本例の保護層１５０－５は、保護層１５０－２のＸ軸方向における先端と接続されている。保護層１５０－６は、保護層１５０－１と接続されていてよい。本例の保護層１５０－６は、保護層１５０－１のＸ軸方向における先端と接続されている。

領域１５２－３において露出するエミッタ電極５２の上面には、はんだ等の接続材料が設けられてよい。これにより、エミッタ電極５２の上面に、リードフレーム２５０またはワイヤ等の配線を接続できる。領域１５２－３の面積を大きくすることで、これらの配線を容易に接続できる。

また、領域１５２－３と領域１５２－１とを、保護層１５０－６により分離することで、領域１５２－３のはんだ等が、ゲートパッド５０まで流れることを抑制できる。また、領域１５２－１とは逆側に領域１５２－２を設けることで、半導体基板１０の上面におけるはんだ等の位置の偏りを抑制できる。また、図６に示したように保護層１５０を配置することで、半導体チップ１００の反りを防止できる。

図７は、半導体チップ１００－ｂの上面における保護層１５０の配置例を示す図である。保護層１５０は、半導体基板１０の上面の上方を選択的に覆っている。半導体チップ１００－ｂにおいて、半導体チップ１００－ａの第１領域３０１と対応する位置および同一の大きさの領域を、第２領域３０２とする。半導体チップ１００－ｂは、ダイオード素子１７８を有さないので、ダイオード素子１７８を保護する保護層１５０－４を設けなくてよい。このため、第１領域３０１において保護層１５０が設けられる第１面積は、第２領域３０２において保護層１５０が設けられる第２面積よりも大きい。つまり、第２面積は、第１面積よりも小さい。

エミッタ電極５２は、はんだ等によりリードフレーム２５０等の配線と接続される。この場合、配線とエミッタ電極５２との接合部に保護層１５０が配置されていると、はんだ等にボイドが生じやすくなる。本例によれば、半導体チップ１００－ｂにおいて配線と接続される部分の保護層１５０の面積を小さくできる。このため、はんだ等の接合部におけるボイド発生を抑制できる。従って、半導体チップ１００－ｂと、リードフレーム２５０等の配線との接続信頼性を向上できる。

本例の半導体チップ１００－ｂは、半導体チップ１００－ａにおける保護層１５０－７ａおよび保護層１５０－４に代えて、保護層１５０－７ｂを有する。他の保護層１５０の配置は、半導体チップ１００－ａと同様であってよい。ただし図７の例の半導体チップ１００－ｂは、半導体チップ１００－ａにおける保護層１５０－２ａに代えて、保護層１５０－２ｂを有している。保護層１５０－２ｂには、アノードパッド１７４等の各パッドを露出させる開口が設けられていない。

保護層１５０－７ｂは、保護層１５０－７ａと対応する位置に設けられる。つまり、Ｙ軸方向における保護層１５０－７ｂと端辺１０２との距離を、Ｙ軸方向における半導体チップ１００－ｂの長さで除算した値は、Ｙ軸方向における保護層１５０－７ａと端辺１０２との距離を、Ｙ軸方向における半導体チップ１００－ａの長さで除算した値と同一である。半導体チップ１００－ａおよび半導体チップ１００－ｂの上面視における大きさが同一の場合、保護層１５０－７ｂは、保護層１５０－７ａと同一の位置に設けられる。

本例の保護層１５０－７ｂは、ゲートパッド５０からＸ軸方向に延伸して、保護層１５０－２ｂまで設けられている。保護層１５０－７ｂは、半導体基板１０の中央位置Ａｃを覆っていてよい。保護層１５０－７ｂのＹ軸方向の幅をＷ３とする。保護層１５０－７ｂの幅Ｗ３は、保護層１５０－７ｂの全体にわたって、保護層１５０－４の幅Ｗ１よりも小さくてよい。図７の例では、保護層１５０－７ｂは、全体にわたって均一な幅Ｗ３を有している。つまり、半導体チップ１００－ｂは、半導体チップ１００－ａにおけるダイオード素子１７８と対応する位置の保護層１５０－７ｂの幅が、半導体チップ１００－ａの保護層１５０－４よりも小さい。

第２領域３０２は、第１領域３０１と対応する位置の領域である。つまり、上面視における第２領域３０２の中心位置と端辺１０２との各方向における距離を、半導体チップ１００－ｂの各方向における長さで除算した値は、第１領域３０１の中心位置と端辺１０２との各方向における距離を、半導体チップ１００－ａの各方向における長さで除算した値と等しい。半導体チップ１００－ａおよび半導体チップ１００－ｂの上面の面積が同一の場合、第１領域３０１および第２領域３０２は、同一の位置に設けられる。なお、半導体チップ１００－ａおよび半導体チップ１００－ｂの上面の面積が異なる場合でも、第１領域３０１および第２領域３０２の大きさは同一である。

第２領域３０２は、Ｙ軸方向において保護層１５０－７ｂの全体を覆っている。第２領域３０２のＹ軸方向の幅は、幅Ｗ３よりも大きい。また、第２領域３０２は、Ｘ軸方向の全長にわたって、保護層１５０－７ｂと重なっている。第２領域３０２は、半導体チップ１００－ｂの中央位置Ａｃを含む領域であってよい。第２領域３０２は、保護層１５０－７ｂ以外の保護層１５０を含まない。

図６に示したように、第１領域３０１は、保護層１５０－４を含んでいる。一方で、第２領域３０２は、保護層１５０－４よりも幅の小さい保護層１５０－７ｂを含んでいる。このため、第２領域３０２における保護層１５０の面積は、第１領域３０１における保護層１５０の面積よりも小さくなる。保護層１５０－７ｂの幅Ｗ３は、保護層１５０－７ａの幅Ｗ２と同一であってよい。

図６に示した保護層１５０－４および保護層１５０－７ａを第１延伸保護部とする。第１延伸保護部は、ダイオード素子１７８を覆い、且つ、Ｘ軸方向に延伸している部分である。図７に示した保護層１５０－７ｂを第２延伸保護部とする。第２延伸保護部は、第２領域３０２の一部を覆い、且つ、Ｘ軸方向に延伸している部分である。第２延伸保護部の面積は、第１延伸保護部の面積より小さい。このため、半導体チップ１００－ｂにおけるボイドの発生を抑制できる。

図８は、半導体チップ１００－ａの上面に接続されるチップ接続部２５２－ａの一例を説明する図である。チップ接続部２５２－ａは、第１の配線として機能するリードフレーム２５０の一部である。

チップ接続部２５２－ａは、半導体チップ１００－ａの上面のエミッタ電極５２に、はんだ等で接合される板状の導電性部材である。チップ接続部２５２－ａは、上面視においてダイオード素子１７８と重ならない形状を有してよい。チップ接続部２５２－ａは、保護層１５０－４と重ならない形状を有してもよい。

チップ接続部２５２－ａは、上面視においてダイオード素子１７８を囲む辺３１０－ａを有する。辺３１０－ａは、保護層１５０－４を囲んでもよい。本例のチップ接続部２５２－ａは、平行に配置された２つの辺３１０－ａを２組有する。チップ接続部２５２－ａは、上面視において矩形であってよい。

チップ接続部２５２－ａは、いずれかの辺３１０－ａの一部から、ダイオード素子１７８と重なる位置までスリット３１２を有してよい。スリット３１２は、チップ接続部２５２－ａが設けられていない部分である。スリット３１２は、ダイオード素子１７８の全体を露出させてよく、保護層１５０－４の全体を露出させてもよい。このような構成により、半導体チップ１００－ａにおいても、チップ接続部２５２－ａと保護層１５０とが重なる領域を低減し、ボイドの発生を抑制できる。スリット３１２は、保護層１５０－７ａの一部を露出させるように設けられてよい。スリット３１２は、保護層１５０－７ａに沿って、Ｘ軸方向に延伸して設けられてよい。

図９は、半導体チップ１００－ｂの上面に接続されるチップ接続部２５２－ｂの一例を説明する図である。チップ接続部２５２－ｂは、第２の配線として機能するリードフレーム２５０の一部である。

チップ接続部２５２－ｂは、半導体チップ１００－ｂの上面のエミッタ電極５２に、はんだ等で接合される板状の導電性部材である。チップ接続部２５２－ｂは、上面視において第２領域３０２と重なっていてよい。本例では、第２領域３０２における保護層１５０の面積が小さいので、チップ接続部２５２－ｂを第２領域３０２と重ねても、ボイドの発生を抑制できる。本例によれば、チップ接続部２５２－ｂと、エミッタ電極５２との接合面積を確保できる。

チップ接続部２５２－ｂは、上面視において第２領域３０２を囲む辺３１０－ｂを有する。本例のチップ接続部２５２－ｂは、平行に配置された２つの辺３１０－ｂを２組有する。チップ接続部２５２－ｂは、上面視において矩形であってよい。

図８および図９に示したように、チップ接続部２５２－ａと、チップ接続部２５２－ｂの上面視における形状は異なってよい。これにより、それぞれの半導体チップ１００の構造に応じてボイドの発生を抑制できる。他の例では、チップ接続部２５２－ａおよびチップ接続部２５２－ｂは、上面視における同一の形状を有してよい。チップ接続部２５２－ａおよびチップ接続部２５２－ｂの両方が、図８に示した形状を有してよく、図９に示した形状を有してもよい。

図１０は、半導体チップ１００－ａの上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。図１０においては、ゲートパッド５０等の各パッドおよび各電極、ならびに、保護層１５０を省略している。図１０においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。

図１０においては、ゲートランナー４８を破線で示している。ゲートランナー４８は、不純物が添加されたポリシリコン、または、金属等の導電材料で形成された配線である。ゲートランナー４８は、ゲートパッド５０に印加されたゲート電圧を、それぞれのトランジスタ部７０に供給する。ゲートランナー４８の上方には、保護層１５０が設けられてよい。

半導体チップ１００－ａは、上面視において活性部１２０を囲んで配置されたゲートランナー４８－３を有してよい。ゲートランナー４８－３は、保護層１５０－３の下方に配置されてよい。

半導体チップ１００－ａは、上面視においてゲートパッド５０を囲むゲートランナー４８－１を有してよい。ゲートランナー４８－１は、保護層１５０－１の下方に配置されてよい。

半導体チップ１００－ａは、上面視においてアノードパッド１７４およびカソードパッド１７６を囲むゲートランナー４８－２を有してよい。ゲートランナー４８－２は、電流センスパッド１７２を更に囲んでよい。ゲートランナー４８－２は、保護層１５０－２の下方に配置されてよい。

半導体チップ１００－ａは、上面視においてダイオード素子１７８を囲むゲートランナー４８－５を有してよい。ゲートランナー４８－５は、保護層１５０－４の下方に配置されてよい。

半導体チップ１００－ａは、Ｘ軸方向に延伸するゲートランナー４８－４を有してよい。ゲートランナー４８－４は、ゲートランナー４８－１からＸ軸方向に延伸してゲートランナー４８－５に接続する部分を有してよい。ゲートランナー４８－４は、ゲートランナー４８－２からＸ軸方向に延伸してゲートランナー４８－５に接続する部分を有してよい。ゲートランナー４８－４は、保護層１５０－７ａの下方に配置されてよい。ゲートランナー４８を設けることで、ゲートパッド５０から離れたトランジスタ部７０も、少ない遅延時間で制御できる。

図１１は、半導体チップ１００－ｂの上面における、トランジスタ部７０、ダイオード部８０およびゲートランナー４８の配置例を示す図である。半導体チップ１００－ｂにおけるトランジスタ部７０およびダイオード部８０の配置は、半導体チップ１００－ａにおけるトランジスタ部７０およびダイオード部８０の配置と同一であってよい。トランジスタ部７０およびダイオード部８０のＹ軸方向の幅は、半導体チップ１００－ａおよび半導体チップ１００－ｂで同一であってよい。

また、半導体チップ１００－ｂは、半導体チップ１００－ａと同様のゲートランナー４８の配置を有してよい。ただし半導体チップ１００－ｂは、ゲートランナー４８－５を有していない。半導体チップ１００－ｂにおいては、ゲートランナー４８－１からゲートランナー４８－２まで、直線状にゲートランナー４８－４が設けられている。ゲートランナー４８－４は、保護層１５０－７ｂの下方に配置されている。これにより、ゲートランナー４８－５を覆う幅広の保護層１５０－４を省略できる。

図１２は、図１０または図１１における領域Ｃの拡大図である。領域Ｃは、ゲートランナー４８、トランジスタ部７０およびダイオード部８０を含む領域である。本例の半導体チップ１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。

図１２においては、エミッタ電極５２が設けられる範囲を示している。本例のエミッタ電極５２は、ゲートランナー４８と重ならない範囲に設けられているが、ゲートランナー４８と重なっていてもよい。この場合、エミッタ電極５２とゲートランナー４８との間には絶縁膜が設けられる。エミッタ電極５２と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１２では省略している。本例の層間絶縁膜には、コンタクトホール５６およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。

エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。

ゲートランナー４８と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。ゲートランナー４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、ゲートトレンチ部４０の先端部４１と重なって設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲートランナー４８に近い端部である。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板１０の上面に露出しており、ゲートランナー４８と接触する。

エミッタ電極５２は金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。

１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。図１２における配列方向はＸ軸方向である。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられてよい。

本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図１２における延伸方向はＹ軸方向である。先端部４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９において、延伸方向に沿った直線形状の端である端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。

本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。

トランジスタ部７０において、ダイオード部８０と隣接する境界には、表面にエミッタ領域が設けられない中間領域９０を備えてよい。また、トランジスタ部７０において、中間領域９０に隣接する部分には、複数のダミートレンチ部３０が連続して配列されてよい。中間領域９０に隣接する部分に設けられるダミートレンチ部３０も、延伸部分２９と先端部３１とを有してよい。先端部３１および延伸部分２９は、先端部４１および延伸部分３９と同様の形状を有する。先端部３１を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ウェル領域１１は、コンタクトホール５４から離れて、所定の範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端部は、ウェル領域１１に設けられる。

各トレンチ部に挟まれたメサ部６０には、ベース領域１４が設けられる。メサ部とは、トレンチ部に挟まれた半導体基板の部分において、トレンチ部の最も深い底部よりも上面側の領域である。ベース領域１４は、ウェル領域１１よりもドーピング濃度の低い第２導電型である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。

メサ部６０のベース領域１４の上面には、ベース領域１４よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。ウェル領域１１は、コンタクト領域１５のうち、トレンチ部の延伸方向で最も端に配置されたコンタクト領域１５から、ゲートランナー４８の方向に離れて設けられてよい。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板１０よりもドーピング濃度が高い第１導電型のエミッタ領域１２が選択的に設けられる。本例のエミッタ領域１２はＮ＋型である。

コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで設けられる。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部６０の上面に露出するように設けられる。

他の例においては、トランジスタ部７０におけるメサ部６０には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。

ダイオード部８０のメサ部６０には、エミッタ領域１２が設けられていなくてよい。また、中間領域９０のメサ部６０には、トランジスタ部７０のメサ部６０よりも、広い面積に渡ってコンタクト領域１５が設けられる。

トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４およびウェル領域１１に対応する領域には設けられない。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。

ダイオード部８０において、半導体基板の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。図１２においては、カソード領域８２が設けられる領域を点線で示している。半導体基板１０の下面と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。図１２では、ダイオード部８０の一つのメサ部６０を示しているが、ダイオード部８０は、Ｘ軸方向において複数のメサ部６０を有してよい。

トランジスタ部７０の少なくとも一部の領域には、Ｎ＋型の蓄積領域１６が設けられる。図１２においては、蓄積領域１６が設けられる領域を点線で示している。蓄積領域１６は、それぞれのメサ部６０において、エミッタ領域１２またはコンタクト領域１５よりも下方に設けられてよい。

図１３は、図１２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体チップ１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。

コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。当該断面の半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられる。

当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられる。

当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられている。本例のダイオード部８０には、蓄積領域１６が設けられていない。他の例では、ダイオード部８０にも蓄積領域１６が設けられてもよい。また、トランジスタ部７０と隣接するメサ部６０における半導体基板１０の上面２１には、コンタクト領域１５が設けられている。

トランジスタ部７０において、蓄積領域１６の下にはＮ－型のドリフト領域１８が設けられる。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。

本例の蓄積領域１６は、トランジスタ部７０の各メサ部６０に設けられる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。

バッファ領域２０は、ドリフト領域１８の下側に設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。

トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。なお、活性部１２０において、カソード領域８２とＺ軸方向において重なる投影領域をダイオード部８０とする。つまり、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、投影領域をＹ軸方向にウェル領域まで延長した領域もダイオード部８０としてよい。また、活性部１２０において、半導体基板１０の上面２１に対して、半導体基板１０の下面２３と垂直な方向にコレクタ領域２２を投影したときの投影領域であって、且つ、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域をトランジスタ部７０とする。半導体チップ１００－ａおよび半導体チップ１００－ｂは、上面視におけるエミッタ領域１２の総面積が同一であってよい。半導体チップ１００－ａおよび半導体チップ１００－ｂは、上面視におけるカソード領域８２の総面積が同一であってよい。

半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。

ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ部４０の内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。

ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。

ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。

半導体チップ１００は、欠陥密度がピークを示すライフタイム調整部９４を有してよい。図１３においては、結晶欠陥９２の深さ方向における位置を模式的にバツ印で示している。キャリアと結合する結晶欠陥９２を設けることで、キャリアのライフタイムを調整できる。ライフタイム調整部９４は、半導体基板１０の上面２１側に配置されてよい。上面２１側とは、半導体基板１０の深さ方向の中央から、上面２１までの領域を指す。ライフタイム調整部９４は半導体基板１０の上面２１側から、ヘリウム等の荷電粒子を注入することで形成できる。ライフタイム調整部９４は、各トレンチ部の下方に配置されてよい。ライフタイム調整部９４は、Ｘ軸方向において、ダイオード部８０の全体に設けられてよい。これにより、ダイオード部８０の逆回復時間を調整できる。ライフタイム調整部９４は、中間領域９０にも設けられてよい。ライフタイム調整部９４は、トランジスタ部７０の一部の領域にも設けられてよい。

図１４は、半導体チップ１００－ａにおけるライフタイム調整部９４の配置例を示す図である。図１４においては、保護層１５０－７ａとＹ軸方向において隣り合うライフタイム調整部９４－１ａと、保護層１５０－４とＹ軸方向において隣り合うライフタイム調整部９４－２ａを示している。

いずれのライフタイム調整部９４も、保護層１５０とは重ならない位置に設けられることが好ましい。荷電粒子を上面２１側から注入する場合に、保護層１５０と重なる位置にも荷電粒子を注入すると、保護層１５０が設けられている領域と、保護層１５０が設けられていない領域とで荷電粒子の飛程が変化してしまう。このため、ライフタイム調整部９４の深さ位置にばらつきが生じ、半導体チップ１００の特性にばらつきが生じてしまう。

ライフタイム調整部９４－１ａは、保護層１５０－７ａに対してＹ軸方向に距離Ｙ１離れている。距離Ｙ１は、１μｍ以上であってよく、５μｍ以上であってもよい。ライフタイム調整部９４－２ａは、保護層１５０－４に対してＹ軸方向に距離Ｙ２離れている。距離Ｙ２は、距離Ｙ１と同一であってよい。保護層１５０－４は、保護層１５０－７ａよりもＹ軸方向に突出しているので、ライフタイム調整部９４－２ａのＹ軸方向の位置は、ライフタイム調整部９４－１ａのＹ軸方向の位置に対して、保護層１５０－７ａから離れる方向にシフトしている。

なお、カソード領域８２も、ライフタイム調整部９４と同様に、保護層１５０－７ａと隣り合う領域と、保護層１５０－４と隣り合う領域とで、Ｙ軸方向の位置がシフトしていてよい。ダイオード部８０およびトランジスタ部７０の他の構造も、ライフタイム調整部９４と同様に、保護層１５０－７ａと隣り合う領域と、保護層１５０－４と隣り合う領域とで、Ｙ軸方向の位置がシフトしていてよい。保護層１５０－７ａおよび保護層１５０－４の下方には、ベース領域１４よりも深くまで形成されたＰ型のウェル領域１１が設けられてよい。

図１５は、半導体チップ１００－ｂにおけるライフタイム調整部９４の配置例を示す図である。図１５においては、ライフタイム調整部９４－１ａと対応する位置に設けられたライフタイム調整部９４－１ｂと、ライフタイム調整部９４－２ａと対応する位置に設けられたライフタイム調整部９４－２ｂを示している。対応する位置とは、Ｘ軸方向における位置が同一であることを指してよい。半導体チップ１００－ａと、半導体チップ１００－ｂのＸ軸方向の大きさが異なる場合、対応する位置とは、ライフタイム調整部９４と端辺１０２とのＸ軸方向の距離を、対応する半導体チップ１００のＸ軸方向の長さで除算した値が等しいことを指してよい。本例においても、いずれのライフタイム調整部９４も、保護層１５０とは重ならない位置に設けられることが好ましい。

ライフタイム調整部９４－１ｂは、保護層１５０－７ｂに対してＹ軸方向に距離Ｙ３離れている。距離Ｙ３は、距離Ｙ１と同一であってよい。

ライフタイム調整部９４－２ｂは、保護層１５０－７ｂに対してＹ軸方向に距離Ｙ４離れている。ライフタイム調整部９４－２ｂのＹ軸方向の位置は、ライフタイム調整部９４－２ａのＹ軸方向の位置と対応している。このため、距離Ｙ４は、距離Ｙ３よりも大きい。このような構造により、半導体チップ１００－ａと半導体チップ１００－ｂとで、ライフタイム調整部９４の配置を同一にでき、半導体１００－ａと半導体チップ１００－ｂの特性の差異を低減できる。

なお、カソード領域８２も、ライフタイム調整部９４と同様に、Ｙ軸方向の位置がシフトしていてよい。半導体チップ１００－ａと半導体チップ１００－ｂとで、カソード領域８２の配置を同一にでき、半導体１００－ａと半導体チップ１００－ｂの特性の差異を低減できる。ダイオード部８０およびトランジスタ部７０の他の構造も、ライフタイム調整部９４と同様に、Ｙ軸方向の位置がシフトしていてよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、５０・・・ゲートパッド、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、８４・・・貫通孔、８６・・・端子、９０・・・中間領域、９２・・・結晶欠陥、９４・・・ライフタイム調整部、１００・・・半導体チップ、１０２・・・端辺、１１０・・・電流センス領域、１２０・・・活性部、１５０・・・保護層、１５２・・・領域、１７２・・・電流センスパッド、１７４・・・アノードパッド、１７６・・・カソードパッド、１７８・・・ダイオード素子、１９４・・・空間、１９８・・・端子接続部、２００・・・半導体モジュール、２１０・・・樹脂ケース、２１２・・・封止樹脂、２１４・・・樹脂パッケージ、２１６・・・冷却部、２２０・・・絶縁基板、２２２・・・放熱板、２２６・・・回路パターン、２２６Ａ、２２６Ｂ、２２６Ｃ・・・島状領域、２２４、２３０、２３２、２３４・・・接合層、２５０・・・リードフレーム、２５２・・・チップ接続部、２５４・・・架橋部、２５６・・・回路パターン接続部、２６０・・・絶縁回路基板、２７４・・・開口部、３０１・・・第１領域、３０２・・・第２領域、３１０・・・辺、３１２・・・スリット

Claims (14)

1. 並列接続された第１の半導体チップおよび第２の半導体チップを備える半導体モジュールであって、
   それぞれの前記半導体チップは、
   半導体基板と、
   前記半導体基板の上面に選択的に設けられた保護層と
   を有し、
   前記第１の半導体チップは、前記半導体基板の上方にダイオード素子を有し、
   前記第１の半導体チップの前記保護層は、前記ダイオード素子を覆っており、
   前記第１の半導体チップにおいて前記ダイオード素子が設けられた第１領域を覆う前記保護層の第１面積は、前記第２の半導体チップにおいて前記第１領域に対応する位置、且つ、前記第１領域と同じ大きさの第２領域を覆う前記保護層の第２面積よりも大きい
   半導体モジュール。
2. 前記第１の半導体チップの上面の面積と、前記第２の半導体チップの上面の面積が同一である
   請求項１に記載の半導体モジュール。
3. それぞれの前記半導体チップは、前記半導体基板の上方における複数の領域に設けられたエミッタ電極を備え、
   前記ダイオード素子は前記エミッタ電極に挟まれて配置されている
   請求項１または２に記載の半導体モジュール。
4. 前記ダイオード素子は、前記半導体基板の中心位置と重なって配置されている
   請求項３に記載の半導体モジュール。
5. 前記第１の半導体チップの前記保護層は、前記ダイオード素子を覆い、且つ、前記第１の半導体チップの上面における第１の方向に延伸する第１延伸保護部を有し、
   前記第２の半導体チップの前記保護層は、前記第２領域の一部を覆い、且つ、前記第２の半導体チップの上面における前記第１の方向に延伸する第２延伸保護部を有し、
   上面視において、前記第２延伸保護部の面積は、前記第１延伸保護部の面積よりも小さい
   請求項３または４に記載の半導体モジュール。
6. 前記第１延伸保護部は、
   前記ダイオード素子を覆うダイオード保護部と、
   前記ダイオード保護部から延伸して設けられ、前記ダイオード保護部よりも幅の小さい幅狭部と
   を有し、
   前記第２延伸保護部は、前記ダイオード保護部よりも幅が小さい
   請求項５に記載の半導体モジュール。
7. 前記第２延伸保護部の幅は、前記幅狭部の幅と同一である
   請求項６に記載の半導体モジュール。
8. 前記第１の半導体チップの上面と接続する第１の配線と、
   前記第２の半導体チップの上面と接続する第２の配線と
   を更に備え、
   それぞれの前記配線は、前記半導体チップの上面に接合される板状のチップ接続部を有し、
   前記第１の配線の前記チップ接続部と、前記第２の配線の前記チップ接続部の形状が異なる
   請求項１から７のいずれか一項に記載の半導体モジュール。
9. 前記第１の配線の前記チップ接続部は、上面視において、前記ダイオード素子を囲む辺を有し、且つ、前記辺の一部から前記ダイオード素子と重なる位置までスリットが設けられている
   請求項８に記載の半導体モジュール。
10. 前記第１の半導体チップの上面と接続する第１の配線と、
    前記第２の半導体チップの上面と接続する第２の配線と
    を更に備え、
    それぞれの前記配線は、前記半導体チップの上面に接合される板状のチップ接続部を有し、
    前記第１の配線の前記チップ接続部と、前記第２の配線の前記チップ接続部の形状が同一である
    請求項１から７のいずれか一項に記載の半導体モジュール。
11. 前記第２の配線の前記チップ接続部は、前記第２領域と重なっている
    請求項８から１０のいずれか一項に記載の半導体モジュール。
12. 前記第１の半導体チップの前記半導体基板は、上面視において前記保護層と重ならない位置に、欠陥密度がピークを示す第１ライフタイム調整部を有し、
    前記第２の半導体チップの前記半導体基板は、上面視において前記第１ライフタイム調整部と対応する位置に、欠陥密度がピークを示す第２ライフタイム調整部を有する
    請求項１から１１のいずれか一項に記載の半導体モジュール。
13. 前記第２の半導体チップは、前記第２延伸保護部の下方に設けられたゲートランナーを備える
    請求項５から７のいずれか一項に記載の半導体モジュール。
14. 並列接続された第１の半導体チップおよび第２の半導体チップと、
    前記第１の半導体チップの上面と接続する第１の配線と、
    前記第２の半導体チップの上面と接続する第２の配線と
    を備え、
    それぞれの前記配線は、前記半導体チップの上面に接合される板状のチップ接続部を有し、
    前記第１の半導体チップの上面の面積と、前記第２の半導体チップの上面の面積が同一であり、
    前記第１の配線の前記チップ接続部と、前記第２の配線の前記チップ接続部の形状が異なる
    半導体モジュール。

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