JP2022074956A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022074956A
JP2022074956A JP2020185411A JP2020185411A JP2022074956A JP 2022074956 A JP2022074956 A JP 2022074956A JP 2020185411 A JP2020185411 A JP 2020185411A JP 2020185411 A JP2020185411 A JP 2020185411A JP 2022074956 A JP2022074956 A JP 2022074956A
Authority
JP
Japan
Prior art keywords
wire
emitter region
semiconductor device
region
density
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020185411A
Other languages
English (en)
Inventor
正範 井上
Masanori Inoue
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020185411A priority Critical patent/JP2022074956A/ja
Priority to US17/487,001 priority patent/US20220140082A1/en
Publication of JP2022074956A publication Critical patent/JP2022074956A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体装置において、破壊耐量を向上することが好ましい。【解決手段】半導体装置は、半導体基板と、半導体基板の上方に設けられた素子電極と、素子電極と電気的に接続された素子電極パッドと、複数の接続箇所において、素子電極パッドと接続するワイヤとを備え、半導体基板は、半導体基板の上面において素子電極と対向し、配列方向に配列された第１導電型のエミッタ領域を有し、いずれかのワイヤの接続箇所の下方におけるエミッタ領域の密度は、他のいずれかのワイヤの接続箇所の下方におけるエミッタ領域の密度と異なる。【選択図】図１

Description

本発明は、半導体装置に関する。
従来、素子電極上にワイヤを設け、ワイヤを通して素子電極と外部電極を接続する半導体装置が知られている（例えば、特許文献１）。
特許文献１ 国際公開第２０１８－２２５５７１号公報
半導体装置において、破壊耐量を向上することが好ましい。
上記課題を解決するために、本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板を備えてよい。半導体装置は、素子電極を備えてよい。素子電極は、半導体基板の上方に設けられてよい。半導体装置は、素子電極パッドを備えてよい。素子電極パッドは、素子電極と電気的に接続されてよい。半導体装置は、ワイヤを備えてよい。ワイヤは、複数の接続箇所において、素子電極パッドと接続してよい。半導体基板は、第１導電型のエミッタ領域を有してよい。エミッタ領域は、半導体基板の上面において素子電極と対向してよい。エミッタ領域は、配列方向に配列されてよい。いずれかのワイヤの接続箇所の下方におけるエミッタ領域の密度は、他のいずれかのワイヤの接続箇所の下方におけるエミッタ領域の密度と異なってよい。
ワイヤは、接続部を有してよい。接続部は、外部電極と接続してよい。接続部との距離が大きいほどワイヤの接続箇所の下方におけるエミッタ領域の密度は、高くてよい。
半導体装置は、３つ以上のワイヤを備えてよい。他のワイヤに挟まれているワイヤの接続箇所の下方におけるエミッタ領域の密度は、他のワイヤの接続箇所の少なくとも一つの下方におけるエミッタ領域の密度より高くてよい。
配列方向におけるエミッタ領域を離散的に配置することで、エミッタ領域の密度を変化させてよい。
配列方向と垂直な延伸方向におけるエミッタ領域を離散的に配置することで、エミッタ領域の密度を変化させてよい。
ワイヤの接続箇所と半導体装置の端部との距離に基づいて、エミッタ領域の密度を変化させてよい。
半導体装置は、複数のゲート電極を備えてよい。複数のゲート電極は、半導体基板の上面において配列方向と垂直な延伸方向に延伸して設けられてよい。半導体装置は、第１導電型のコンタクト領域を備えてよい。第１導電型のコンタクト領域は、２つのゲート電極の間に設けられてよい。延伸方向において、コンタクト領域が離散的に配置されていてよい。
コンタクト領域は、延伸方向においてエミッタ領域に挟まれていてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す平面図である。 ワイヤ６０の接続箇所６２を示す図である。 領域９４－１における半導体装置１００の構成の一例を示す図である。 領域９４－２における半導体装置１００の構成の一例を示す図である。 平面図におけるエミッタ領域１２の配置の一例を説明する図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 領域９４－１における半導体装置１００の構成の他の例を示す図である。 領域９４－２における半導体装置１００の構成の他の例を示す図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 領域９４－１における半導体装置１００の構成の他の例を示す図である。 領域９４－２における半導体装置１００の構成の他の例を示す図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 平面図におけるエミッタ領域１２の配置の他の例を説明する図である。 半導体装置２００の一例を示す平面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、半導体素子を含む。半導体素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってよい。半導体素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であってもよい。本例の半導体装置１００の半導体素子は、ＩＧＢＴである。半導体装置１００は、図１の平面図において、ゲートパッド５４、素子電極パッド５６、複数のワイヤ６０および保護膜７０を備える。半導体装置１００には、半導体素子を有する半導体基板８０（図２を参照）が設けられる。半導体基板８０には、後述するエミッタ領域が設けられてよい。
本明細書では、ゲートパッド５４および素子電極パッド５６が載置されている半導体基板８０の面をｘｙ面とし、ｘｙ面と垂直な面をｚ軸とする。本明細書では、ｚ軸方向において半導体基板８０からゲートパッド５４および素子電極パッド５６に向かう方向を上、逆の方向を下と称するが、上および下の方向は、重力方向に限定されない。また本明細書では、各部材の面のうち、上側の面を上面、下側の面を下面と称する。また、半導体装置１００のｘ軸方向における端を端２４（２４－１、２４－２）とする。半導体装置１００のｙ軸方向における端を端２６（２６－１、２６－２）とする。
半導体基板８０の上方には、保護膜７０が設けられている。保護膜７０は、半導体基板８０を保護する。保護膜７０は、有機材料であってよい。保護膜７０は、例えば、ポリイミド系の高分子材料である。保護膜７０は、開口９０を有する。開口９０の内側において、保護膜７０は設けられない。図１の例では、保護膜７０は、開口９０－１および開口９０－２を有する。
ゲートパッド５４は、半導体基板８０の上方に設けられる。図１の例では、開口９０－１の内側にゲートパッド５４は設けられる。ゲートパッド５４は、半導体素子のゲート電極と電気的に接続する。ゲートパッド５４は、半導体素子のゲート電極に所定の電圧を印加する。ゲートパッド５４は、金属材料であってよい。ゲートパッド５４は、例えば、アルミニウムを主成分とする合金である。
素子電極パッド５６は、半導体基板８０の上方に設けられる。図１の例では、開口９０－２の内側に素子電極パッド５６は設けられる。素子電極パッド５６は、半導体基板８０の上面に設けられた素子電極と電気的に接続する。素子電極は、一例として、エミッタ電極である。素子電極パッド５６および素子電極は、金属材料であってよい。素子電極パッド５６は、ワイヤ６０を接続しやすいように、素子電極と別の金属材料としてもよい。素子電極パッド５６は、ワイヤ６０を接続するのに不都合が無ければ、素子電極と同じ金属材料としてもよい。素子電極パッド５６および素子電極は、例えば、アルミニウムを主成分とする合金である。
ワイヤ６０は、複数の接続箇所６２において、素子電極パッド５６と接続する。図１の例では、ワイヤ６０－１は、接続箇所６２－１および接続箇所６２－２において、素子電極パッド５６と接続する。ワイヤ６０－１は、端部６４－１および接続部６６－１を有する。端部６４－１は、ワイヤ６０－１の一方の端であり、接続部６６－１は、ワイヤ６０－１の他方の端である。接続部６６－１は、外部電極９２と接続する。接続箇所６２－１は、ワイヤ６０－１上における接続部６６－１側の接続箇所であり、接続箇所６２－２は、ワイヤ６０－１上における端部６４－１側の接続箇所である。ここで、接続部６６－１側とは、端部６４－１と比べて接続部６６－１との距離が小さいことを示す。また、距離とは、空間的な直線距離ではなく、ワイヤ６０－１に沿った電気経路長である。
また、図１の例では、ワイヤ６０－２は、接続箇所６２－３および接続箇所６２－４において、素子電極パッド５６と接続する。ワイヤ６０－２は、端部６４－２および接続部６６－２を有する。端部６４－２は、ワイヤ６０－２の一方の端であり、接続部６６－２は、ワイヤ６０－２の他方の端である。接続部６６－２は、外部電極９２と接続する。接続箇所６２－３は、ワイヤ６０－２上における接続部６６－２側の接続箇所であり、接続箇所６２－４は、ワイヤ６０－２上における端部６４－２側の接続箇所である。ここで、接続部６６－２側とは、端部６４－２と比べて接続部６６－２との距離が小さいことを示す。また、距離とは、空間的な直線距離ではなく、ワイヤ６０－２に沿った電気経路長である。
外部電極９２から、ワイヤ６０－１およびワイヤ６０－２を介して、素子電極パッド５６に所定の電圧が印加される。本例において、ワイヤ６０－１は、接続箇所６２－１および接続箇所６２－２において、素子電極パッド５６に接続している。また、ワイヤ６０－１は、接続箇所６２－３および接続箇所６２－４において、素子電極パッド５６に接続している。このため、接続箇所が一か所の場合と比べて、電流の集中を緩和することができる。図１では、２本のワイヤを示しているが、半導体装置１００は、より多くのワイヤ６０を有してよい。
接続箇所６２－１、接続箇所６２－３は、接続部６６側に設けられている。したがって、接続箇所６２－２、接続箇所６２－４を流れる電流は、それぞれ接続箇所６２－１、接続箇所６２－３を介するため、接続箇所６２－１、接続箇所６２－３は、接続箇所６２－２、接続箇所６２－４と比べて、電流が集中しやすく温度が高くなりやすい。よって、接続箇所６２－１、接続箇所６２－３では、温度上昇に起因した破壊が生じやすくなる。
本例では、いずれかのワイヤ６０の接続箇所６２の下方におけるエミッタ領域の密度は、他のいずれかのワイヤ６０の接続箇所６２の下方におけるエミッタ領域の密度と異なる。つまり、ワイヤ６０の接続箇所６２の下方におけるエミッタ領域の密度を、接続箇所６２毎に異ならせている。例えば、電流の集中する接続箇所６２の下方におけるエミッタ領域の密度を低くしている。エミッタ領域の密度については、後述する。エミッタ領域の密度を異ならせることにより、電流が集中しやすい接続箇所６２－１、接続箇所６２－３におけるエミッタ領域の密度を低くすることができる。したがって、温度上昇に起因した破壊耐量（例えば、ＦＢＳＯＡ耐量）を向上することができる。
半導体装置１００において、接続部６６との距離が大きいほどワイヤ６０の接続箇所６２の下方におけるエミッタ領域の密度は高くてよい。接続部６６との距離とは、接続部６６との空間的な直線距離ではなく、ワイヤ６０に沿った電気経路長である。接続箇所６２－２の下方におけるエミッタ領域の密度は、接続箇所６２－１の下方におけるエミッタ領域の密度より高くてよい。また、接続箇所６２－４の下方におけるエミッタ領域の密度は、接続箇所６２－３の下方におけるエミッタ領域の密度より高くてよい。接続部６６との距離が大きいほど、電流は集中しにくくなる。したがって、接続部６６との距離が大きいほどワイヤ６０の接続箇所６２におけるエミッタ領域の密度を高めることにより、電流の集中を抑えることができる。
また、ワイヤ６０の接続箇所６２と半導体装置１００の端との距離に基づいて、エミッタ領域の密度を変化させてよい。ワイヤ６０の接続箇所６２と半導体装置１００の端２４－１との距離に基づいて、エミッタ領域の密度を変化させてよい。ワイヤ６０の接続箇所６２と半導体装置１００の端２４－２との距離に基づいて、エミッタ領域の密度を変化させてもよい。ワイヤ６０の接続箇所６２と半導体装置１００の端２６－１との距離に基づいて、エミッタ領域の密度を変化させてもよい。ワイヤ６０の接続箇所６２と半導体装置１００の端２６－２との距離に基づいて、エミッタ領域の密度を変化させてもよい。接続箇所６２と半導体装置１００の端との距離は、接続箇所６２と半導体装置１００の端との空間的な最短距離であってよい。また、接続箇所６２と、半導体装置１００の端との距離は、他の接続箇所６２が存在しない方向における距離である。例えば、接続箇所６２－１と接続箇所６２－２が図１のように並んで配置されている場合、接続箇所６２－１と半導体装置１００の端との距離は、接続箇所６２－１と端２６－２との距離である。同様に、接続箇所６２－２と半導体装置１００の端との距離は、接続箇所６２－２と端２６－１との距離である。例えば、ワイヤ６０の接続箇所６２と半導体装置１００の端との距離が大きいほど、ワイヤ６０の接続箇所６２の下方におけるエミッタ領域の密度を低くする。半導体装置１００の端との距離が大きい接続箇所６２ほど、広い領域から電流が流れ込み電流が集中しやすくなる。このため、ワイヤ６０の接続箇所６２と半導体装置１００の端との距離に基づいてエミッタ領域を変化させても、電流の集中を抑えることができる。
図２は、ワイヤ６０の接続箇所６２を示す図である。図２では、ワイヤ６０－１の接続箇所６２－１および接続箇所６２－２を模式的に示している。また、図２では、素子電極パッド５６および半導体基板８０の間に配置される素子電極、ゲート電極等を省略している。また、ワイヤ６０－１は、保護膜７０の開口９０－２に設けられている。ワイヤ６０は、接続箇所６２において素子電極パッド５６に押し付けられることで、素子電極パッド５６に接合してよい。また、ワイヤ６０の接合時に、接続箇所６２に超音波が印加されてよく、接続箇所６２が加熱されてもよい。また、ワイヤ６０は、はんだ等の導電材料により素子電極パッド５６に接合してもよい。この場合、接続箇所６２は、はんだ等の導電材料を含む部分である。ワイヤ６０は、金属材料であってよい。ワイヤ６０は、素子電極パッド５６への接合方法にあわせて適切な材料を用いてよい。ワイヤ６０を素子電極パッド５６に接合する際、素子電極パッド５６がアルミニウムを主成分とする合金であり、かつ、接続箇所６２に超音波が印加されさらに加熱される場合、ワイヤ６０の材料は、例えば、アルミニウムであってよい。ワイヤ６０の直径は、流れる電流にあわせて適宜選択されてよい。ワイヤ６０の直径は、例えば、３００μｍ～７００μｍの範囲内の大きさである。
図２に示すように、接続箇所６２は、幅を有して設けられる。図２の例では、接続箇所６２－１は、幅Ｗ１を有する。つまり、接続箇所６２－１は、幅Ｗ１の長さで素子電極パッド５６と接続している。接続箇所６２－２は、幅Ｗ２を有する。つまり、接続箇所６２－２は、幅Ｗ２の長さで素子電極パッド５６と接続している。また、接続箇所６２の下方の領域を領域９４とする。図２では、領域９４をハッチングで示している。接続箇所６２－１の下方の領域は、領域９４－１である。領域９４－１も、幅Ｗ１を有する。また、接続箇所６２－２の下方の領域は、領域９４－２である。領域９４－２も、幅Ｗ２を有する。領域９４－１に配置されるエミッタ領域の密度と、領域９４－２に配置されるエミッタ領域の密度を異ならせることで、温度上昇に起因した破壊耐量を向上することができる。
図３は、領域９４－１における半導体装置１００の構成の一例を示す図である。図３の半導体装置１００は、半導体基板８０の上面２１にゲート電極４０が設けられたプレナーゲート型のＩＧＢＴである。半導体装置１００は、ゲート電極４０がトレンチに埋め込まれたトレンチゲート型のＩＧＢＴであってもよい。図３の例において、半導体装置１００は、ゲート電極４０、素子電極５２、素子電極パッド５６、ワイヤ６０－１および半導体基板８０を備える。
半導体基板８０は、エミッタ領域１２、ベース領域１４、ドリフト領域１８およびコレクタ領域２０を有する。半導体基板８０の上面２１には、ベース領域１４が選択的に形成される。また、ベース領域１４と半導体基板８０の下面２３の間には、ドリフト領域１８が設けられる。本例のドリフト領域１８は第１導電型であり、ベース領域１４は第２導電型である。本例においては、第１導電型をＮ型、第２導電型をＰ型として説明する。ただし、第１導電型をＰ型、第２導電型をＮ型としてもよい。本例のドリフト領域１８はＮ－型であり、ベース領域１４はＰ－型である。
半導体基板８０の上面２１には、ドリフト領域１８よりも不純物濃度の高い第１導電型のエミッタ領域１２が形成される。本例のエミッタ領域１２はＮ＋型である。図３の例では、複数のエミッタ領域１２が、配列方向（ｘ軸方向）に離散的に配列されている。なお図３の例では、エミッタ領域１２の配列方向が、図２に示したワイヤ６０－１の延伸方向（ｙ軸方向）と直交する例（ｘ軸方向）を示しているが、エミッタ領域１２の配列方向はｘ軸方向に限定されない。エミッタ領域１２の配列方向は、ワイヤの延伸方向に対して任意の角度を有してよい。エミッタ領域１２は、半導体基板８０の上面２１において素子電極５２と対向する。また、半導体基板８０の下面２３には、ベース領域１４よりも不純物濃度の高い第２導電型のコレクタ領域２０が形成される。本例のコレクタ領域２０はＰ＋型である。また、半導体装置１００には、半導体基板８０の下面２３において、コレクタ領域２０と対向するコレクタ電極（不図示）が設けられる。
ゲート電極４０は、半導体基板８０の上面２１に設けられている。また、ゲート電極４０は、配列方向と垂直な延伸方向に延伸している。ゲート電極４０は、絶縁膜４２およびゲート導電部４４を有する。絶縁膜４２は、半導体を酸化または窒化して形成してよい。ゲート導電部４４は、絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、ゲート導電部４４と半導体基板８０とを絶縁する。ゲート導電部４４は、例えば、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、少なくともベース領域１４と対向する領域を含む。本例のゲート導電部４４は、半導体基板８０の上面２１においてエミッタ領域１２とドリフト領域１８との間のベース領域１４と対向して配置されている。それぞれのゲート導電部４４は、ゲートパッド５４に電気的に接続される。ゲートパッド５４を介してゲート電極４０に所定の電圧が印加されると、ゲート電極４０と対向するベース領域１４の表層にチャネルが形成される。また、エミッタ領域１２の少なくとも一部は、ゲート導電部４４と対向して設けられてよい。図３の例では、エミッタ領域１２の少なくとも一部は、ゲート電極４０の絶縁膜４２と対向している。
素子電極５２は、半導体基板８０の上方に設けられる。図３の例では、素子電極５２は、半導体基板８０の上面２１に設けられている。素子電極５２は、半導体基板８０の上面２１にバリア層を介して設けられてもよい。素子電極５２は、半導体基板８０の上面２１において、エミッタ領域１２およびベース領域１４と対向している。また、素子電極５２とゲート導電部４４は、絶縁膜４２によって絶縁されている。
図３の例において、素子電極５２の上方には、素子電極パッド５６およびワイヤ６０（ワイヤ６０－１）が設けられる。ワイヤ６０－１は、接続箇所６２－１において素子電極パッド５６と接続している。
本例において、配列方向におけるエミッタ領域１２を離散的に配置することで、エミッタ領域１２の密度を変化させている。本例では、配列方向におけるエミッタ領域１２間の距離Ｄ１を変化させる。また、配列方向におけるベース領域１４の幅Ｌ１を変化させてもよい。配列方向におけるエミッタ領域１２間の距離Ｄ１が大きくなるほど電流の集中を低減し、温度上昇を抑えることができる。
図４は、領域９４－２における半導体装置１００の構成の一例を示す図である。領域９４－２においては、ワイヤ６０－１が接続箇所６２－２において素子電極パッド５６と接続している点で、図３に示した構造と異なる。また、領域９４－２においては、エミッタ領域１２間の距離がＤ２であり、ベース領域１４の幅がＬ２である点で図３に示した構造と異なる。領域９４－２における上記以外の構成は、図３に示した領域９４－１と同一であってよい。
領域９４－２のエミッタ領域１２間の距離Ｄ２は、領域９４－１のエミッタ領域１２間の距離Ｄ１と異なる。したがって、ワイヤ６０の接続箇所６２の下方におけるエミッタ領域１２の密度を、接続箇所６２毎に異ならせることができる。図３および図４の例では、Ｄ１＞Ｄ２である。すなわち、領域９４－２におけるエミッタ領域１２の密度は、領域９４－１におけるエミッタ領域１２の密度よりも高い。
図５は、平面図におけるエミッタ領域１２の配置の一例を説明する図である。図３または図４は、図５のａ－ａ'断面の一例である。図５において、半導体基板８０の上面２１におけるエミッタ領域１２、ベース領域１４およびドリフト領域１８を示している。また、ゲート電極４０をハッチングで示している。
本例において、配列方向におけるエミッタ領域１２を離散的に配置するとともに、延伸方向におけるエミッタ領域１２を離散的に配置することで、エミッタ領域１２の密度を変化させている。図５の例では、延伸方向はｙ軸方向である。
図５の例では、延伸方向におけるエミッタ領域１２の幅をＬ３、延伸方向におけるエミッタ領域１２間の間隔をＬ４とする。Ｌ４は、Ｌ３より大きくてよい。一例として、Ｌ３：Ｌ４＝１：３である。Ｌ３とＬ４の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。エミッタ領域１２の密度を下げる場合、Ｌ４に対するＬ３の比を小さくすればよい。エミッタ領域１２の密度を上げる場合、Ｌ４に対するＬ３の比を大きくすればよい。
図６は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図３または図４は、図６のｂ－ｂ'断面の一例である。図６において、延伸方向におけるエミッタ領域１２の幅がＬ５、延伸方向におけるエミッタ領域１２間の間隔がＬ６である点で、図５とは異なる。図６のそれ以外の構成は、図５と同一であってよい。
図６の例では、Ｌ６は、Ｌ５と同一であってよい。±１０％以内の誤差を有する場合も同一であるとしてよい。図６の例では、図５の例に比べて、Ｌ６に対するＬ５の比が大きいので、エミッタ領域１２の密度が図５の例よりも高い。図５および図６に示すように、Ｌ５とＬ６の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。なお、延伸方向におけるエミッタ領域１２の幅は、延伸方向におけるエミッタ領域１２の間隔より大きくてもよい。
図３または図４は、図５、図６の断面の一例であると説明したが、接続箇所６２毎にエミッタ領域１２の幅と間隔の比率を変化させてよい。例えば、領域９４－１においては、図５のようにＬ３：Ｌ４＝１：３でエミッタ領域１２を配置し、領域９４－２においては、図６のようにＬ５：Ｌ６＝１：１でエミッタ領域１２を配置してもよい。このように、接続箇所６２毎にエミッタ領域１２の幅と間隔の比率を変化させることで、接続箇所６２毎に延伸方向におけるエミッタ領域１２の密度を変化させることができる。
図７は、領域９４－１における半導体装置１００の構成の他の例を示す図である。図７の半導体装置１００は、半導体基板８０の上面２１において、コンタクト領域１５を備える点で、図３の半導体装置１００とは異なる。図７のそれ以外の構成は、図３と同一であってよい。
コンタクト領域１５は、半導体基板８０の上面２１において、２つのゲート電極４０の間に設けられている。また、コンタクト領域１５は、エミッタ領域１２の間に設けられてよい。つまり、本例において、コンタクト領域１５は、ゲート電極４０と対向していない。コンタクト領域１５は、素子電極５２と接続している。本例のコンタクト領域１５は、ベース領域１４よりも不純物濃度の高い第２導電型である。本例のコンタクト領域１５はＰ＋型である。また、配列方向におけるエミッタ領域１２間の距離Ｄ１は、配列方向におけるコンタクト領域１５の幅と等しい。
図８は、領域９４－２における半導体装置１００の構成の他の例を示す図である。図８の半導体装置１００は、半導体基板８０の上面２１において、コンタクト領域１５を備える点で、図４の半導体装置１００とは異なる。図８のそれ以外の構成は、図４と同一であってよい。また、配列方向におけるエミッタ領域１２間の距離Ｄ２は、配列方向におけるコンタクト領域１５の幅と等しい。
図３、図４と同様に、領域９４－２のエミッタ領域１２間の距離Ｄ２は、領域９４－１のエミッタ領域１２間の距離Ｄ１と異なる。したがって、ワイヤ６０の接続箇所６２の下方におけるエミッタ領域１２の密度を、接続箇所６２毎に異ならせることができる。図８、図７の例では、Ｄ１＞Ｄ２である。
図９は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図７または図８は、図９のｃ－ｃ'断面の一例である。図９において、コンタクト領域１５を備える点で、図５とは異なる。図９のそれ以外の構成は、図５と同一であってよい。コンタクト領域１５を備える場合でも、Ｌ３とＬ４の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。
図１０は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図７または図８は、図１０のｄ－ｄ'断面の一例である。図１０において、コンタクト領域１５を備える点で、図６とは異なる。図１０のそれ以外の構成は、図６と同一であってよい。コンタクト領域１５を備える場合でも、Ｌ５とＬ６の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。
図１１は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図７または図８は、図１１のｅ－ｅ'断面の一例である。図１１において、コンタクト領域１５が延伸方向において離散的に設けられる点、図９、図１０とは異なる。図１１のそれ以外の構成は、図９、図１０と同一であってよい。なお、延伸方向におけるコンタクト領域１５の間には、エミッタ領域１２が設けられる。つまり、コンタクト領域１５は、延伸方向においてエミッタ領域１２に挟まれている。図１１の例では、エミッタ領域１２は、はしご状に設けられている。
図１１の例では、延伸方向におけるコンタクト領域１５の幅をＬ７、延伸方向におけるコンタクト領域１５間の間隔をＬ８とする。Ｌ８に対するＬ７の比は、大きくてよい。一例として、Ｌ７：Ｌ８＝３：１である。Ｌ７とＬ８の比を調整することで、エミッタ領域１２の密度を変化させることができる。
図１２は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図７または図８は、図１２のｆ－ｆ'断面の一例である。図１２において、コンタクト領域１５が延伸方向において離散的に設けられる点、図９、図１０とは異なる。図１２のそれ以外の構成は、図９、図１０と同一であってよい。なお、延伸方向におけるコンタクト領域１５の間には、エミッタ領域１２が設けられる。図１２の例では、エミッタ領域１２は、はしご状に設けられている。
図１２の例では、延伸方向におけるコンタクト領域１５の幅をＬ９、延伸方向におけるコンタクト領域１５間の間隔をＬ１０とする。Ｌ１０に対するＬ９の比は、小さくてよい。一例として、Ｌ９：Ｌ１０＝１：３である。Ｌ９とＬ１０の比を調整することで、エミッタ領域１２の密度を変化させることができる。図１１、図１２は、図９、図１０に比べゲート電極４０間の幅を狭く製造することが可能なため、半導体装置１００の微細化に有効である。
図１３は、領域９４－１における半導体装置１００の構成の他の例を示す図である。図１３の半導体装置１００は、半導体基板８０の上面２１において、コンタクト領域１５の代わりにエミッタ領域１２を備える点で、図７の半導体装置１００とは異なる。図１３のそれ以外の構成は、図７と同一であってよい。
図１４は、領域９４－２における半導体装置１００の構成の他の例を示す図である。図１４の半導体装置１００は、半導体基板８０の上面２１において、コンタクト領域１５の代わりにエミッタ領域１２を備える点で、図８の半導体装置１００とは異なる。図１４のそれ以外の構成は、図８と同一であってよい。図１３、図１４において、エミッタ領域１２は、半導体基板８０の上面２１において、２つのゲート電極４０間に連続して設けられている。
図１５は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図１３または図１４は、図１５のｇ－ｇ'断面の一例である。図１５において、エミッタ領域１２が２つのゲート電極４０間に連続して設けられている点で、図９、図１０とは異なる。図１５のそれ以外の構成は、図９、図１０と同一であってよい。エミッタ領域１２が２つのゲート電極４０間に連続して設けられている場合でも、Ｌ１１とＬ１２の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。
図１６は、平面図におけるエミッタ領域１２の配置の他の例を説明する図である。図１３または図１４は、図１６のｈ－ｈ'断面の一例である。図１６において、エミッタ領域１２が２つのゲート電極４０間に連続して設けられている点で、図９、図１０とは異なる。図１６のそれ以外の構成は、図９、図１０と同一であってよい。エミッタ領域１２が２つのゲート電極４０間に連続して設けられている場合でも、Ｌ１３とＬ１４の比を調整することで、電流の集中を低減し、温度上昇を抑えることができる。また、図１５、図１６において、エミッタ領域１２およびコンタクト領域１５が延伸方向において離散的に設けられる。図１５、図１６は、図１１、図１２と同様に、図９、図１０に比べゲート電極４０間の幅を狭く製造することが可能なため、半導体装置１００の微細化に有効である。
図１７は、半導体装置２００の一例を示す平面図である。図１７の半導体装置２００は、３つ以上のワイヤ６０を備える点で、図１の半導体装置１００と異なる。図１７の半導体装置２００のそれ以外の構成は、図１の半導体装置１００と同一であってよい。
半導体装置２００は、ワイヤ６０－１、ワイヤ６０－２およびワイヤ６０－３を備える。図１７の例では、ワイヤ６０－３は、接続箇所６２－５および接続箇所６２－６において、素子電極パッド５６と接続する。ワイヤ６０－３は、端部６４－３および接続部６６－３を有する。端部６４－３は、ワイヤ６０－３の一方の端であり、接続部６６－３は、ワイヤ６０－３の他方の端である。接続部６６－３は、外部電極９２と接続する。接続箇所６２－５は、ワイヤ６０－３上における接続部６６－３側の接続箇所であり、接続箇所６２－６は、ワイヤ６０－３上における端部６４－３側の接続箇所である。また、ワイヤ６０－２は、ワイヤ６０－１およびワイヤ６０－３に配列方向において挟まれている。
他のワイヤ６０に挟まれているワイヤ６０の接続箇所６２の下方におけるエミッタ領域１２の密度は、他のワイヤ６０の接続箇所６２の少なくとも一つの下方におけるエミッタ領域１２の密度より高くてよい。つまり、ワイヤ６０－２の接続箇所６２の下方におけるエミッタ領域１２の密度は、ワイヤ６０－１およびワイヤ６０－３の接続箇所６２の少なくとも一つの下方におけるエミッタ領域１２の密度より高くてよい。図１７の例では、接続箇所６２－３の下方におけるエミッタ領域１２の密度は、接続箇所６２－１の下方におけるエミッタ領域１２の密度より高くてよい。また、接続箇所６２－３の下方におけるエミッタ領域１２の密度は、接続箇所６２－５の下方におけるエミッタ領域１２の密度より高くてよい。他のワイヤ６０－１、６０－３に挟まれているワイヤ６０－２は、電流が集中しにくいため、エミッタ領域１２の密度を高くすることにより、電流の集中を低減し、温度上昇を抑えることができる。
また、接続箇所６２－４の下方におけるエミッタ領域１２の密度は、ワイヤ６０－１およびワイヤ６０－３の接続箇所の少なくとも一つの下方におけるエミッタ領域１２の密度より高くてよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－２の下方におけるエミッタ領域１２の密度より高くてよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－６の下方におけるエミッタ領域１２の密度より高くてよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－１の下方におけるエミッタ領域１２の密度より高くてよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－１の下方におけるエミッタ領域１２の密度より低くてもよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－５の下方におけるエミッタ領域１２の密度より高くてよい。接続箇所６２－４の下方におけるエミッタ領域１２の密度は、接続箇所６２－５の下方におけるエミッタ領域１２の密度より低くてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１８・・ドリフト領域、２０・・コレクタ領域、２１・・上面、２３・・下面、２４・・端、２６・・端、４０・・ゲート電極、４２・・絶縁膜、４４・・ゲート導電部、５２・・素子電極、５４・・ゲートパッド、５６・・素子電極パッド、６０・・ワイヤ、６２・・接続箇所、６４・・端部、６６・・接続部、７０・・保護膜、８０・・半導体基板、９０・・開口、９２・・外部電極、９４・・領域、１００・・半導体装置、２００・・半導体装置

Claims (8)

  1. 半導体基板と、
    前記半導体基板の上方に設けられた素子電極と、
    前記素子電極と電気的に接続された素子電極パッドと、
    複数の接続箇所において、前記素子電極パッドと接続するワイヤと
    を備え、
    前記半導体基板は、前記半導体基板の上面において前記素子電極と対向し、配列方向に配列された第１導電型のエミッタ領域を有し、
    いずれかの前記ワイヤの接続箇所の下方における前記エミッタ領域の密度は、他のいずれかの前記ワイヤの接続箇所の下方における前記エミッタ領域の密度と異なる半導体装置。
  2. 前記ワイヤは、外部電極と接続する接続部を有し、
    前記接続部との距離が大きいほど前記ワイヤの接続箇所の下方における前記エミッタ領域の密度は、高い
    請求項１に記載の半導体装置。
  3. ３つ以上の前記ワイヤを備え、
    他のワイヤに挟まれている前記ワイヤの接続箇所の下方における前記エミッタ領域の密度は、前記他のワイヤの接続箇所の少なくとも一つの下方における前記エミッタ領域の密度より高い
    請求項１または２に記載の半導体装置。
  4. 前記配列方向における前記エミッタ領域を離散的に配置することで、前記エミッタ領域の密度を変化させる
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記配列方向と垂直な延伸方向における前記エミッタ領域を離散的に配置することで、前記エミッタ領域の密度を変化させる
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記ワイヤの接続箇所と前記半導体装置の端との距離に基づいて、前記エミッタ領域の密度を変化させる
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記半導体基板の上面において前記配列方向と垂直な延伸方向に延伸して設けられた複数のゲート電極と、
    ２つの前記複数のゲート電極の間に設けられた第１導電型のコンタクト領域と
    を備え、
    前記延伸方向において、前記コンタクト領域が離散的に配置されている
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記コンタクト領域は、前記延伸方向において前記エミッタ領域に挟まれている
    請求項７に記載の半導体装置。
JP2020185411A 2020-11-05 2020-11-05 半導体装置 Pending JP2022074956A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020185411A JP2022074956A (ja) 2020-11-05 2020-11-05 半導体装置
US17/487,001 US20220140082A1 (en) 2020-11-05 2021-09-28 Semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020185411A JP2022074956A (ja) 2020-11-05 2020-11-05 半導体装置

Publications (1)

Publication Number Publication Date
JP2022074956A true JP2022074956A (ja) 2022-05-18

Family

ID=81380485

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020185411A Pending JP2022074956A (ja) 2020-11-05 2020-11-05 半導体装置

Country Status (2)

Country Link
US (1) US20220140082A1 (ja)
JP (1) JP2022074956A (ja)

Also Published As

Publication number Publication date
US20220140082A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
JP5720788B2 (ja) 超接合半導体装置
JP6507609B2 (ja) 半導体装置
JP7295162B2 (ja) 半導体装置
US10763240B2 (en) Semiconductor device comprising signal terminals extending from encapsulant
JP5343982B2 (ja) 半導体装置
US10128345B2 (en) Semiconductor device
JP2015095550A (ja) 半導体装置
US11594476B2 (en) Plurality of leads between MOSFET chips
US20050194638A1 (en) Semiconductor device
JP7106981B2 (ja) 逆導通型半導体装置
JP2022074956A (ja) 半導体装置
US20190237577A1 (en) Semiconductor device and manufacturing method thereof
JP2010062331A (ja) 電力用半導体装置
JP7188230B2 (ja) 半導体装置
JP2021093425A (ja) 半導体モジュール
US11894280B2 (en) Semiconductor module
US10978588B2 (en) Semiconductor device
JP7302715B2 (ja) 半導体装置
US20240312875A1 (en) Semiconductor device
JP7160079B2 (ja) 半導体装置
JP2023010376A (ja) 半導体装置
WO2024122162A1 (ja) スイッチング素子
US20240047541A1 (en) Semiconductor device
WO2021225006A1 (ja) 半導体装置
JP2022015932A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231016

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240823