JPH11195935A - 高周波集積回路装置 - Google Patents
高周波集積回路装置Info
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- JPH11195935A JPH11195935A JP36680797A JP36680797A JPH11195935A JP H11195935 A JPH11195935 A JP H11195935A JP 36680797 A JP36680797 A JP 36680797A JP 36680797 A JP36680797 A JP 36680797A JP H11195935 A JPH11195935 A JP H11195935A
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Abstract
(57)【要約】
【課題】ＦＥＴのピンチオフ電圧のばらつきに対してゲ
ートバイアス電圧を最適値に自動調整でき、しかもゲー
トバイアス回路にバイポーラトランジスタを必要としな
い高周波集積回路装置を提供する。 【解決手段】デプレッション型ＦＥＴ１６を周波数変換
回路の能動素子に用いた高周波集積回路装置において、
ソースおよびゲートが互いに接続されると共に直流電圧
源に接続されたデプレッション型ＦＥＴ１８と、ＦＥＴ
１８のドレインと基準電位点との間に接続された、ゲー
ト・ソース間電圧が零のときの相互コンダクタンスの逆
数１／ｇｍ０の抵抗値を持つバイアス電圧発生用抵抗１
９とによりＦＥＴ１６のゲートバイアス回路を構成す
る。
ートバイアス電圧を最適値に自動調整でき、しかもゲー
トバイアス回路にバイポーラトランジスタを必要としな
い高周波集積回路装置を提供する。 【解決手段】デプレッション型ＦＥＴ１６を周波数変換
回路の能動素子に用いた高周波集積回路装置において、
ソースおよびゲートが互いに接続されると共に直流電圧
源に接続されたデプレッション型ＦＥＴ１８と、ＦＥＴ
１８のドレインと基準電位点との間に接続された、ゲー
ト・ソース間電圧が零のときの相互コンダクタンスの逆
数１／ｇｍ０の抵抗値を持つバイアス電圧発生用抵抗１
９とによりＦＥＴ１６のゲートバイアス回路を構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯やミ
リ波帯で使用される高周波集積回路装置に係り、特に周
波数変換回路を構成する電界効果トランジスタのゲート
バイアス回路に関する。
リ波帯で使用される高周波集積回路装置に係り、特に周
波数変換回路を構成する電界効果トランジスタのゲート
バイアス回路に関する。
【０００２】
【従来の技術】デプレッション型の電界効果トランジス
タ（以下、ＦＥＴという）を用いた周波数変換回路、例
えばミキサやダブラでは、ＦＥＴの最適なゲートバイア
ス点がピンチオフ電圧の近傍にある。この最適バイアス
点は、ＦＥＴの特性ばらつきにより大きく変化し、周波
数変換回路の特性に大きな影響を与える。
タ（以下、ＦＥＴという）を用いた周波数変換回路、例
えばミキサやダブラでは、ＦＥＴの最適なゲートバイア
ス点がピンチオフ電圧の近傍にある。この最適バイアス
点は、ＦＥＴの特性ばらつきにより大きく変化し、周波
数変換回路の特性に大きな影響を与える。
【０００３】ＦＥＴのバイアス点に敏感な周波数変換回
路に限らないが、ＦＥＴのゲートバイアス回路として、
従来、図８や図９に示す回路が知られている。図８のゲ
ートバイアス回路は、抵抗１０２，１０３を接地電位点
と負電圧源接続端子１０４との間に直列接続して電圧分
割を行い、この電圧を一端がＲＦ信号をシャントするた
めのデカップリング用キャパシタ１０５を介して接地さ
れたスタブ１０６を経由してＦＥＴ１０１のゲートに供
給するように構成される。しかし、このゲートバイアス
回路では、ＦＥＴ１０１のピンチオフ電圧のばらつきに
対してゲートバイアス電圧が変動するという問題があ
る。
路に限らないが、ＦＥＴのゲートバイアス回路として、
従来、図８や図９に示す回路が知られている。図８のゲ
ートバイアス回路は、抵抗１０２，１０３を接地電位点
と負電圧源接続端子１０４との間に直列接続して電圧分
割を行い、この電圧を一端がＲＦ信号をシャントするた
めのデカップリング用キャパシタ１０５を介して接地さ
れたスタブ１０６を経由してＦＥＴ１０１のゲートに供
給するように構成される。しかし、このゲートバイアス
回路では、ＦＥＴ１０１のピンチオフ電圧のばらつきに
対してゲートバイアス電圧が変動するという問題があ
る。
【０００４】この問題に対処するため、図９に示すゲー
トバイアス回路２００では、ＦＥＴ１０１のドレイン電
流を監視し、ピンチオフ電圧のばらつきに対してゲート
バイアス電圧を最適値に自動調整している。ゲートバイ
アス回路２００は、ＲＦ阻止用のチョークコイル２０２
と、抵抗２０３〜２０６と、抵抗２０３〜２０６によっ
てＦＥＴ１０１のドレイン電流に対応したコレクタ電流
が流れるように制御されるバイポーラトランジスタ２０
７と、トランジスタ２０７のコレクタ回路に接続された
抵抗２０８，２０９からなり、ＦＥＴ１０１のドレイン
電流に対応した電圧をデカップリング用キャパシタ１０
５を介して接地されたスタブ１０６を経由してＦＥＴ１
０１のゲートに供給するように構成されている。なお、
２１１は正の直流電圧源が接続される端子、２１２は負
の直流電圧源が接続される端子である。
トバイアス回路２００では、ＦＥＴ１０１のドレイン電
流を監視し、ピンチオフ電圧のばらつきに対してゲート
バイアス電圧を最適値に自動調整している。ゲートバイ
アス回路２００は、ＲＦ阻止用のチョークコイル２０２
と、抵抗２０３〜２０６と、抵抗２０３〜２０６によっ
てＦＥＴ１０１のドレイン電流に対応したコレクタ電流
が流れるように制御されるバイポーラトランジスタ２０
７と、トランジスタ２０７のコレクタ回路に接続された
抵抗２０８，２０９からなり、ＦＥＴ１０１のドレイン
電流に対応した電圧をデカップリング用キャパシタ１０
５を介して接地されたスタブ１０６を経由してＦＥＴ１
０１のゲートに供給するように構成されている。なお、
２１１は正の直流電圧源が接続される端子、２１２は負
の直流電圧源が接続される端子である。
【０００５】図９のゲートバイアス回路２００では、Ｆ
ＥＴ１０１のピンチオフ電圧のばらつきに対して最適な
ゲートバイアス電圧をＦＥＴ１０１に供給することがで
きる反面、バイポーラトランジスタ２０７を必要とする
ことから、ゲートバイアス回路２００をＦＥＴ１０１と
同一基板上に形成することが難しく、オフチップで実現
しなければならない。しかし、特にマイクロ波帯やミリ
波帯の高周波回路をモノリシック集積回路（ＭＭＩＣ）
で実現する場合には、同一のＩＣチップ上にゲートバイ
アス回路を構成して入出力端子数や外部回路を削減する
ことが小型化、コストダウンおよび利便性の観点から望
まれる。
ＥＴ１０１のピンチオフ電圧のばらつきに対して最適な
ゲートバイアス電圧をＦＥＴ１０１に供給することがで
きる反面、バイポーラトランジスタ２０７を必要とする
ことから、ゲートバイアス回路２００をＦＥＴ１０１と
同一基板上に形成することが難しく、オフチップで実現
しなければならない。しかし、特にマイクロ波帯やミリ
波帯の高周波回路をモノリシック集積回路（ＭＭＩＣ）
で実現する場合には、同一のＩＣチップ上にゲートバイ
アス回路を構成して入出力端子数や外部回路を削減する
ことが小型化、コストダウンおよび利便性の観点から望
まれる。
【０００６】
【発明が解決しようとする課題】上述したように、周波
数変換回路を構成するＦＥＴのためのゲートバイアス回
路において、ＦＥＴのピンチオフ電圧のばらつきに対し
てゲートバイアス電圧を自動調整するように構成する場
合、従来の技術ではＦＥＴと同一基板上に形成しにくい
バイポーラトランジスタを必要としたため、回路をＭＭ
ＩＣで実現することが難しいという問題点があった。
数変換回路を構成するＦＥＴのためのゲートバイアス回
路において、ＦＥＴのピンチオフ電圧のばらつきに対し
てゲートバイアス電圧を自動調整するように構成する場
合、従来の技術ではＦＥＴと同一基板上に形成しにくい
バイポーラトランジスタを必要としたため、回路をＭＭ
ＩＣで実現することが難しいという問題点があった。
【０００７】本発明は、周波数変換回路を構成するＦＥ
Ｔのピンチオフ電圧のばらつきに対してゲートバイアス
電圧を最適値に自動調整でき、しかもゲートバイアス回
路にバイポーラトランジスタを必要とせず、ＭＭＩＣ化
に適した構成の高周波集積回路装置を提供することを目
的とする。
Ｔのピンチオフ電圧のばらつきに対してゲートバイアス
電圧を最適値に自動調整でき、しかもゲートバイアス回
路にバイポーラトランジスタを必要とせず、ＭＭＩＣ化
に適した構成の高周波集積回路装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
め、本発明による高周波集積回路装置は、ソースが基準
電位点に接続され、ドレインが出力端子に接続された、
周波数変換回路を構成するデプレッション型の第１の電
界効果トランジスタのゲートバイアス回路を次のように
構成する。
め、本発明による高周波集積回路装置は、ソースが基準
電位点に接続され、ドレインが出力端子に接続された、
周波数変換回路を構成するデプレッション型の第１の電
界効果トランジスタのゲートバイアス回路を次のように
構成する。
【０００９】すなわち、このゲートバイアス回路はソー
スおよびゲートが互いに接続されると共に直流電圧源に
接続されたデプレッション型の第２の電界効果トランジ
スタと、第２の電界効果トランジスタのドレインに一端
が接続され、他端が基準電位点に接続された、ほぼ第２
の電界効果トランジスタのゲート・ソース間電圧が零の
ときの相互コンダクタンスの逆数の抵抗値を持つバイア
ス電圧発生用抵抗と、第２の電界効果トランジスタのド
レインとバイアス電圧発生用抵抗との接続点の電圧を第
１の電界効果トランジスタのゲートにバイアス電圧とし
て供給するバイアス電圧供給手段とを有する。ここで、
第１および第２の電界効果トランジスタは、同一のＩＣ
チップ上の近傍に、同一構造かつ同一プロセスにより作
成されることが望ましい。
スおよびゲートが互いに接続されると共に直流電圧源に
接続されたデプレッション型の第２の電界効果トランジ
スタと、第２の電界効果トランジスタのドレインに一端
が接続され、他端が基準電位点に接続された、ほぼ第２
の電界効果トランジスタのゲート・ソース間電圧が零の
ときの相互コンダクタンスの逆数の抵抗値を持つバイア
ス電圧発生用抵抗と、第２の電界効果トランジスタのド
レインとバイアス電圧発生用抵抗との接続点の電圧を第
１の電界効果トランジスタのゲートにバイアス電圧とし
て供給するバイアス電圧供給手段とを有する。ここで、
第１および第２の電界効果トランジスタは、同一のＩＣ
チップ上の近傍に、同一構造かつ同一プロセスにより作
成されることが望ましい。
【００１０】このようにゲートバイアス回路を構成する
ことにより、ＦＥＴのピンチオフ電圧の変化に対して、
第１のＦＥＴのゲートバイアス電圧を最適値に維持する
ことが可能となる。また、このゲートバイアス回路はバ
イポーラトランジスタを必要とせず、ＭＭＩＣ化に適し
た構成となる。
ことにより、ＦＥＴのピンチオフ電圧の変化に対して、
第１のＦＥＴのゲートバイアス電圧を最適値に維持する
ことが可能となる。また、このゲートバイアス回路はバ
イポーラトランジスタを必要とせず、ＭＭＩＣ化に適し
た構成となる。
【００１１】バイアス電圧供給手段は、一つの態様によ
ると例えば第２の電界効果トランジスタのドレインとバ
イアス電圧発生用抵抗との接続点をキャパシタを介して
基準電位点に接続するか、または容量性オープンスタブ
の一端に接続すると共に、直接またはスタブを介して第
１の電界効果トランジスタのゲートに接続して構成され
る。
ると例えば第２の電界効果トランジスタのドレインとバ
イアス電圧発生用抵抗との接続点をキャパシタを介して
基準電位点に接続するか、または容量性オープンスタブ
の一端に接続すると共に、直接またはスタブを介して第
１の電界効果トランジスタのゲートに接続して構成され
る。
【００１２】他の態様によると、バイアス電圧供給手段
は、第２の電界効果トランジスタのドレインとバイアス
電圧発生用抵抗との接続点を第１のキャパシタを介して
基準電位点に接続するか、または第１の容量性オープン
スタブの一端に接続すると共に、第２の抵抗および第２
のキャパシタを介して基準電位点に接続し、第２の抵抗
と第２のキャパシタの接続点を直接またはスタブを介し
て第１の電界効果トランジスタのゲートに接続して構成
される。
は、第２の電界効果トランジスタのドレインとバイアス
電圧発生用抵抗との接続点を第１のキャパシタを介して
基準電位点に接続するか、または第１の容量性オープン
スタブの一端に接続すると共に、第２の抵抗および第２
のキャパシタを介して基準電位点に接続し、第２の抵抗
と第２のキャパシタの接続点を直接またはスタブを介し
て第１の電界効果トランジスタのゲートに接続して構成
される。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る高周波集積回路装置の要部であり、ミキサやダブラ
などの周波数変換回路を構成するデプレッション型の第
１のＦＥＴ１６と、そのゲートバイアス回路を示してい
る。
施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る高周波集積回路装置の要部であり、ミキサやダブラ
などの周波数変換回路を構成するデプレッション型の第
１のＦＥＴ１６と、そのゲートバイアス回路を示してい
る。
【００１４】ＲＦ（高周波）信号が入力される信号入力
端子１１には、ＤＣ（直流）成分を阻止するためのカッ
プリング用キャパシタ１２の一端が接続されている。こ
のキャパシタ１２の他端は、一端が開放されたオープン
スタブ１３の他端に接続されるとともに、第１および第
２の伝送線路１４、１５を経由して第１のＦＥＴ１６の
ゲートに接続される。オープンスタブ１３、第１および
第２の伝送線路１４、１５は、周波数変換回路の入力整
合回路部を構成している。第１のＦＥＴ１６のドレイン
は、周波数変換された信号、例えばＩＦ（中間周波）信
号を取り出すための信号出力端子１７に接続され、また
ＦＥＴ１６のソースは基準電位点（この例では接地電位
点）に接続されている。なお、信号出力端子１７は第１
のＦＥＴ１６のドレインバイアス端子を兼ねている。
端子１１には、ＤＣ（直流）成分を阻止するためのカッ
プリング用キャパシタ１２の一端が接続されている。こ
のキャパシタ１２の他端は、一端が開放されたオープン
スタブ１３の他端に接続されるとともに、第１および第
２の伝送線路１４、１５を経由して第１のＦＥＴ１６の
ゲートに接続される。オープンスタブ１３、第１および
第２の伝送線路１４、１５は、周波数変換回路の入力整
合回路部を構成している。第１のＦＥＴ１６のドレイン
は、周波数変換された信号、例えばＩＦ（中間周波）信
号を取り出すための信号出力端子１７に接続され、また
ＦＥＴ１６のソースは基準電位点（この例では接地電位
点）に接続されている。なお、信号出力端子１７は第１
のＦＥＴ１６のドレインバイアス端子を兼ねている。
【００１５】一方、第２のＦＥＴ１８はやはりデプレッ
ション型ＦＥＴであり、第１のＦＥＴ１６と同一のＩＣ
チップ上のＦＥＴ１６の近傍に、ＦＥＴ１６と同一構造
で同一プロセスにより作成される。この第２のＦＥＴ１
８は、ソースおよびゲートが互いに接続されるととも
に、負の直流電圧源−Ｖ１が接続される電圧源接続端子
２０に接続され、ドレインはバイアス電圧発生用抵抗１
９を介して基準電位点（この例では接地電位点）に接続
されている。ここで、バイアス電圧発生用抵抗１９は第
２のＦＥＴ１８のゲート・ソース間電圧が零のときの相
互コンダクタンスｇｍ０の逆数１／ｇｍ０の抵抗値を持
つ。
ション型ＦＥＴであり、第１のＦＥＴ１６と同一のＩＣ
チップ上のＦＥＴ１６の近傍に、ＦＥＴ１６と同一構造
で同一プロセスにより作成される。この第２のＦＥＴ１
８は、ソースおよびゲートが互いに接続されるととも
に、負の直流電圧源−Ｖ１が接続される電圧源接続端子
２０に接続され、ドレインはバイアス電圧発生用抵抗１
９を介して基準電位点（この例では接地電位点）に接続
されている。ここで、バイアス電圧発生用抵抗１９は第
２のＦＥＴ１８のゲート・ソース間電圧が零のときの相
互コンダクタンスｇｍ０の逆数１／ｇｍ０の抵抗値を持
つ。
【００１６】第２のＦＥＴ１８は定電流源を構成してお
り、そのドレイン電圧、言い換えればバイアス電圧発生
用抵抗１９の両端に発生する電圧は第１のＦＥＴ１６の
ゲートにゲートバイアス電圧として与えられる。すなわ
ち、第２のＦＥＴ１８のドレインとバイアス電圧発生用
抵抗１９との接続点Ｎ１は、デカップリング用キャパシ
タ２１とバイアス供給用スタブ２２との接続点Ｎ２に接
続される。デカップリング用キャパシタ２１は、接続点
Ｎ１を高周波的に短絡し、ＲＦ信号やＩＦ信号をシャン
トするためのものであり、その他端は基準電位点（この
例では接地電位点）に接続され、バイアス供給用スタブ
２２の他端は第１の伝送線路１４と第２の伝送線路１５
との接続点に接続される。バイアス供給用スタブ２２
は、前述したオープンスタブ１３、第１および第２の伝
送線路１４、１５と共に、周波数変換回路の入力整合回
路部の一部を構成している。
り、そのドレイン電圧、言い換えればバイアス電圧発生
用抵抗１９の両端に発生する電圧は第１のＦＥＴ１６の
ゲートにゲートバイアス電圧として与えられる。すなわ
ち、第２のＦＥＴ１８のドレインとバイアス電圧発生用
抵抗１９との接続点Ｎ１は、デカップリング用キャパシ
タ２１とバイアス供給用スタブ２２との接続点Ｎ２に接
続される。デカップリング用キャパシタ２１は、接続点
Ｎ１を高周波的に短絡し、ＲＦ信号やＩＦ信号をシャン
トするためのものであり、その他端は基準電位点（この
例では接地電位点）に接続され、バイアス供給用スタブ
２２の他端は第１の伝送線路１４と第２の伝送線路１５
との接続点に接続される。バイアス供給用スタブ２２
は、前述したオープンスタブ１３、第１および第２の伝
送線路１４、１５と共に、周波数変換回路の入力整合回
路部の一部を構成している。
【００１７】次に、本実施形態の高周波集積回路装置の
動作を説明する。図２は、デプレッション型ＦＥＴのゲ
ート・ソース間電圧Ｖｇと、ドレイン電流Ｉｄおよび相
互コンダクタンスｇｍとの関係を示している。図２中の
点Ｐは、Ｖｇｓ−ｇｍ特性の線形領域の中点であり、ミ
キサやダブラなどの周波数変換回路を構成した場合のＦ
ＥＴの理想的な動作点といえる。Ｖｇｓ−Ｉｄ特性の線
形領域の接線とＩｄ＝０の交点の電圧をＶａとおくと、
点ＰはＶａの真上にある。ＦＥＴのばらつきによりピン
チオフ電圧が変化しても、このような関係は保たれる。
動作を説明する。図２は、デプレッション型ＦＥＴのゲ
ート・ソース間電圧Ｖｇと、ドレイン電流Ｉｄおよび相
互コンダクタンスｇｍとの関係を示している。図２中の
点Ｐは、Ｖｇｓ−ｇｍ特性の線形領域の中点であり、ミ
キサやダブラなどの周波数変換回路を構成した場合のＦ
ＥＴの理想的な動作点といえる。Ｖｇｓ−Ｉｄ特性の線
形領域の接線とＩｄ＝０の交点の電圧をＶａとおくと、
点ＰはＶａの真上にある。ＦＥＴのばらつきによりピン
チオフ電圧が変化しても、このような関係は保たれる。
【００１８】従って、何らかの手段によりＶａを定める
ことにより、最適なゲートバイアス電圧を自動的に得る
ことができる。本実施形態では、以下のような原理によ
って、ピンチオフ電圧の変化に対して第１のＦＥＴ１６
のゲートバイアス電圧を最適値に保つようにしている。
ことにより、最適なゲートバイアス電圧を自動的に得る
ことができる。本実施形態では、以下のような原理によ
って、ピンチオフ電圧の変化に対して第１のＦＥＴ１６
のゲートバイアス電圧を最適値に保つようにしている。
【００１９】図２に示すように、デプレッション型ＦＥ
Ｔのゲート・ソース間電圧Ｖｇｓに対するドレイン電流
Ｉｄの傾きは、ｇｍに他ならない。従って、ゲート・ソ
ース間電圧Ｖｇｓが零のときのドレイン電流をＩｄｓｓ
とし、このときの相互コンダクタンスをｇｍ０とする
と、 Ｖａ＝（−１／ｇｍ０）・Ｉｄｓｓ （１） の関係がある。
Ｔのゲート・ソース間電圧Ｖｇｓに対するドレイン電流
Ｉｄの傾きは、ｇｍに他ならない。従って、ゲート・ソ
ース間電圧Ｖｇｓが零のときのドレイン電流をＩｄｓｓ
とし、このときの相互コンダクタンスをｇｍ０とする
と、 Ｖａ＝（−１／ｇｍ０）・Ｉｄｓｓ （１） の関係がある。
【００２０】図１の第２のＦＥＴ１８のように、デプレ
ッション型ＦＥＴに対してソースとゲートを短絡した状
態で適当なドレイン電圧を印加すると、簡単な定電流源
になることが良く知られており、このときに流れるドレ
イン電流ＩｄがＩｄｓｓである。本実施形態では、式
（１）の関係を利用して、ＦＥＴ１８のドレインと基準
電位点との間に、ゲート・ソース間電圧Ｖｇｓが零のと
きの相互コンダクタンスｇｍ０の逆数、すなわち１／ｇ
ｍ０の抵抗値を持つバイアス電圧発生用抵抗１９を接続
し、この抵抗１９にＩｄｓｓを流すことによって、抵抗
１９の両端に式（１）で示した電圧Ｖａが発生する。
ッション型ＦＥＴに対してソースとゲートを短絡した状
態で適当なドレイン電圧を印加すると、簡単な定電流源
になることが良く知られており、このときに流れるドレ
イン電流ＩｄがＩｄｓｓである。本実施形態では、式
（１）の関係を利用して、ＦＥＴ１８のドレインと基準
電位点との間に、ゲート・ソース間電圧Ｖｇｓが零のと
きの相互コンダクタンスｇｍ０の逆数、すなわち１／ｇ
ｍ０の抵抗値を持つバイアス電圧発生用抵抗１９を接続
し、この抵抗１９にＩｄｓｓを流すことによって、抵抗
１９の両端に式（１）で示した電圧Ｖａが発生する。
【００２１】ここで、ＦＥＴ１６のピンチオフ電圧（Ｖ
ｐ）が大きくなると、Ｉｄｓｓが増加してＶａも大きく
なり、Ｖｐが小さくなると、Ｉｄｓｓが減少してＶａも
小さくなる。このようにしてバイアス電圧発生用抵抗１
９の両端に発生した電圧Ｖａをバイアス供給用スタブ２
２および伝送線路１５を介して第１のＦＥＴ１６のゲー
トを印加することにより、ＦＥＴ１６のばらつきによつ
てピンチオフ電圧Ｖｐが変化しても、ＦＥＴ１６のゲー
ト・ソース間電圧Ｖｇｓを最適バイアス点Ｖａに設定で
き、周波数変換回路の非線形素子として最適な動作点を
得ることが可能となる。
ｐ）が大きくなると、Ｉｄｓｓが増加してＶａも大きく
なり、Ｖｐが小さくなると、Ｉｄｓｓが減少してＶａも
小さくなる。このようにしてバイアス電圧発生用抵抗１
９の両端に発生した電圧Ｖａをバイアス供給用スタブ２
２および伝送線路１５を介して第１のＦＥＴ１６のゲー
トを印加することにより、ＦＥＴ１６のばらつきによつ
てピンチオフ電圧Ｖｐが変化しても、ＦＥＴ１６のゲー
ト・ソース間電圧Ｖｇｓを最適バイアス点Ｖａに設定で
き、周波数変換回路の非線形素子として最適な動作点を
得ることが可能となる。
【００２２】なお、図１におけるデカップリング用キャ
パシタ２１を容量性オープンスタブに置き換えることも
可能である。容量性オープンスタブはλ／４（λは使用
中心波長）の長さを持ち、一端が開放されたスタブであ
り、他端側は高周波的に接地状態となるため、他端側か
ら見ると容量性となる。
パシタ２１を容量性オープンスタブに置き換えることも
可能である。容量性オープンスタブはλ／４（λは使用
中心波長）の長さを持ち、一端が開放されたスタブであ
り、他端側は高周波的に接地状態となるため、他端側か
ら見ると容量性となる。
【００２３】（第２の実施形態）図１に示した実施形態
において、デカップリング用キャパシタ２１はＲＦ信号
やＩＦ信号などをシャントすることによって、第２のＦ
ＥＴ１８とバイアス電圧発生用抵抗１９で構成されるゲ
ートバイアス発生回路が第１のＦＥＴ１６のゲートから
入力側を見込んだ入力インピーダンスに影響を与えない
ようにすると同時に、特にＩＦ信号が第２のＦＥＴ１８
のドレインに漏れ込み、さらにＦＥＴ１８および電圧源
接続端子２０を通して電源回路に漏れ込んで、他の回路
の動作を不安定にするのを防止する役割を持つ。
において、デカップリング用キャパシタ２１はＲＦ信号
やＩＦ信号などをシャントすることによって、第２のＦ
ＥＴ１８とバイアス電圧発生用抵抗１９で構成されるゲ
ートバイアス発生回路が第１のＦＥＴ１６のゲートから
入力側を見込んだ入力インピーダンスに影響を与えない
ようにすると同時に、特にＩＦ信号が第２のＦＥＴ１８
のドレインに漏れ込み、さらにＦＥＴ１８および電圧源
接続端子２０を通して電源回路に漏れ込んで、他の回路
の動作を不安定にするのを防止する役割を持つ。
【００２４】図３は、本発明の第２の実施形態としてデ
カップリング回路の他の種々の構成例を示している。図
３（ａ）は、デカップリング用キャパシタ２１に対して
並列にもう一つのデカップリング用キャパシタ３１を追
加した例である。図３（ｂ）は、さらに二つのデカップ
リング用キャパシタ２１と３１の間に抵抗３２を挿入し
た例である。いずれの場合も、追加したキャパシタ３１
の容量は、キャパシタ２１のそれより大きい。ここで、
キャパシタ３１と抵抗３３とにより、あるいはキャパシ
タ３１とキャパシタ２１への接続ラインのインダクタン
スや抵抗とにより、フィルタを構成するようにしてもよ
い。
カップリング回路の他の種々の構成例を示している。図
３（ａ）は、デカップリング用キャパシタ２１に対して
並列にもう一つのデカップリング用キャパシタ３１を追
加した例である。図３（ｂ）は、さらに二つのデカップ
リング用キャパシタ２１と３１の間に抵抗３２を挿入し
た例である。いずれの場合も、追加したキャパシタ３１
の容量は、キャパシタ２１のそれより大きい。ここで、
キャパシタ３１と抵抗３３とにより、あるいはキャパシ
タ３１とキャパシタ２１への接続ラインのインダクタン
スや抵抗とにより、フィルタを構成するようにしてもよ
い。
【００２５】このようにすると、ＲＦ信号は主としてキ
ャパシタ２１によりシャントされ、これより周波数の低
いＩＦ信号は主としてキャパシタ３１、あるいはキャパ
シタ３１と抵抗３２によりシャントされ、デカップリン
グ効果がさらに向上する。これにより、特にＩＦ信号が
第２のＦＥＴ１８および電圧源接続端子２０を通して電
源回路に漏れ込むことによる他の回路の動作不安定化を
より確実に防止することができる。
ャパシタ２１によりシャントされ、これより周波数の低
いＩＦ信号は主としてキャパシタ３１、あるいはキャパ
シタ３１と抵抗３２によりシャントされ、デカップリン
グ効果がさらに向上する。これにより、特にＩＦ信号が
第２のＦＥＴ１８および電圧源接続端子２０を通して電
源回路に漏れ込むことによる他の回路の動作不安定化を
より確実に防止することができる。
【００２６】図３（ｃ）は、図１におけるデカップリン
グ用キャパシタ２１に対して直列に抵抗３３を設けた例
である。図３（ｄ）は、図３（ａ）におけるデカップリ
ング用キャパシタ２１に対して直列に抵抗３３を設けた
例である。このようにしても同様にデカップリング効果
を向上させることができる。
グ用キャパシタ２１に対して直列に抵抗３３を設けた例
である。図３（ｄ）は、図３（ａ）におけるデカップリ
ング用キャパシタ２１に対して直列に抵抗３３を設けた
例である。このようにしても同様にデカップリング効果
を向上させることができる。
【００２７】なお、デカップリング回路の実装法として
は、例えば小容量のデカップリング用キャパシタ２１を
ＦＥＴ１６およびＦＥＴ１８等が形成されたＩＣチップ
上に形成し、大容量のデカップリング用キャパシタ３１
や抵抗３２，３３をチップ外部に外付け素子として設け
ることが好ましい。こうすることで、デカップリング回
路によるチップ面積の増大を避けることができる。
は、例えば小容量のデカップリング用キャパシタ２１を
ＦＥＴ１６およびＦＥＴ１８等が形成されたＩＣチップ
上に形成し、大容量のデカップリング用キャパシタ３１
や抵抗３２，３３をチップ外部に外付け素子として設け
ることが好ましい。こうすることで、デカップリング回
路によるチップ面積の増大を避けることができる。
【００２８】また、図３におけるデカップリング用キャ
パシタ２１および３１は、先に述べた容量性オープンス
タブに置き換えることも可能である。
パシタ２１および３１は、先に述べた容量性オープンス
タブに置き換えることも可能である。
【００２９】（第３の実施形態）図４は、本発明の第３
の実施形態を示す図であり、図１におけるバイアス供給
用スタブ２２をλ／４線路４１に置き換えている。これ
は良く知られているＲＦチョーク回路であり、多段にす
ればより大きな効果が得られる。この場合も、デカップ
リング用キャパシタ３１を容量性オープンスタブに置き
換えることが可能である。
の実施形態を示す図であり、図１におけるバイアス供給
用スタブ２２をλ／４線路４１に置き換えている。これ
は良く知られているＲＦチョーク回路であり、多段にす
ればより大きな効果が得られる。この場合も、デカップ
リング用キャパシタ３１を容量性オープンスタブに置き
換えることが可能である。
【００３０】（第４の実施形態）図５は、本発明の第４
の実施形態を示す図であり、幅の異なる複数のλ／４線
路からなる分布定数線路により構成された多段のＲＦチ
ョーク回路４２を用いた例である。
の実施形態を示す図であり、幅の異なる複数のλ／４線
路からなる分布定数線路により構成された多段のＲＦチ
ョーク回路４２を用いた例である。
【００３１】（第５の実施形態）図６は、本発明の第５
の実施形態を示す図であり、（ａ）は第２のＦＥＴ１８
のゲートおよびソースと負の直流電圧源−Ｖ１が接続さ
れる電圧源接続端子２０との間に、ＦＥＴ１８のドレイ
ン・ソース間電圧を調整するための抵抗５１を挿入した
例、（ｂ）は第２のＦＥＴ１８のドレインと接続点Ｎ１
との間に、同じくＦＥＴ１８のドレイン・ソース間電圧
を調整するための抵抗５２を挿入した例である。
の実施形態を示す図であり、（ａ）は第２のＦＥＴ１８
のゲートおよびソースと負の直流電圧源−Ｖ１が接続さ
れる電圧源接続端子２０との間に、ＦＥＴ１８のドレイ
ン・ソース間電圧を調整するための抵抗５１を挿入した
例、（ｂ）は第２のＦＥＴ１８のドレインと接続点Ｎ１
との間に、同じくＦＥＴ１８のドレイン・ソース間電圧
を調整するための抵抗５２を挿入した例である。
【００３２】第２のＦＥＴ１８を定電流源として動作さ
せるために、抵抗５１あるいは抵抗５２によりＦＥＴ１
８のドレイン・ソース間電圧をＦＥＴ１８が飽和状態と
なるように調整する。この場合、第２のＦＥＴ１８のド
レイン・ソース間電圧は、第１のＦＥＴ１６のドレイン
・ソース間電圧と等しくなるように調整することが望ま
しい。
せるために、抵抗５１あるいは抵抗５２によりＦＥＴ１
８のドレイン・ソース間電圧をＦＥＴ１８が飽和状態と
なるように調整する。この場合、第２のＦＥＴ１８のド
レイン・ソース間電圧は、第１のＦＥＴ１６のドレイン
・ソース間電圧と等しくなるように調整することが望ま
しい。
【００３３】（効果について）上述した本発明の実施形
態によると、第１のＦＥＴ１６のピンチオフ電圧が変化
しても、ＦＥＴ１６と同一ＩＣチップ上の近傍に同一プ
ロセスで形成された同一構造の第２のＦＥＴ１８とバイ
アス電圧発生用抵抗１９を主体として構成されたゲート
バイアス回路により、第１のＦＥＴ１６のゲートバイア
ス電圧を最適値に自動的に調整することができる。この
効果について、図７によりさらに詳細に説明する。
態によると、第１のＦＥＴ１６のピンチオフ電圧が変化
しても、ＦＥＴ１６と同一ＩＣチップ上の近傍に同一プ
ロセスで形成された同一構造の第２のＦＥＴ１８とバイ
アス電圧発生用抵抗１９を主体として構成されたゲート
バイアス回路により、第１のＦＥＴ１６のゲートバイア
ス電圧を最適値に自動的に調整することができる。この
効果について、図７によりさらに詳細に説明する。
【００３４】図７は、デプレッション型ＦＥＴのピンチ
オフ電圧の変化に伴う最適バイアス点の変化を示してい
る。すなわち、特性ａに示されるようにあるピンチオフ
電圧Ｖｐのときの最適バイアス点がＶａであるとすれ
ば、ピンチオフ電圧Ｖｐがこれより低くなった場合は、
特性ｂに示されるように最適バイアス点はＶａ′に移動
する。逆に、ピンチオフ電圧Ｖｐが高くなった場合は、
最適バイアス点はＶａ″に移動する。
オフ電圧の変化に伴う最適バイアス点の変化を示してい
る。すなわち、特性ａに示されるようにあるピンチオフ
電圧Ｖｐのときの最適バイアス点がＶａであるとすれ
ば、ピンチオフ電圧Ｖｐがこれより低くなった場合は、
特性ｂに示されるように最適バイアス点はＶａ′に移動
する。逆に、ピンチオフ電圧Ｖｐが高くなった場合は、
最適バイアス点はＶａ″に移動する。
【００３５】このようにピンチオフ電圧の変化に伴い最
適バイアス点が変化するが、ピンチオフ電圧が変化する
とＩｄｓｓも変化するため、このＩｄｓｓの変化を利用
して最適バイアス点を自動的に得ることができる。すな
わち、最適バイアス点がＶａのときのピンチオフ電圧を
基準として、これよりピンチオフ電圧Ｖｐが低くなる
と、ＩｄｓｓはＩｄｓｓ′へ減少する。このとき、バイ
アス電圧発生用抵抗１９の両端に発生する電圧も低下す
るため、ゲートバイアス電圧はＶａから最適バイアス点
Ｖａ′へと移動する。逆に、ピンチオフ電圧Ｖｐが高く
なると、ＩｄｓｓはＩｄｓｓ″へと増加し、バイアス電
圧発生用抵抗１９の両端に発生する電圧も上昇するた
め、ゲートバイアス電圧はＶａから最適バイアス点Ｖ
ａ″に移動することになる。
適バイアス点が変化するが、ピンチオフ電圧が変化する
とＩｄｓｓも変化するため、このＩｄｓｓの変化を利用
して最適バイアス点を自動的に得ることができる。すな
わち、最適バイアス点がＶａのときのピンチオフ電圧を
基準として、これよりピンチオフ電圧Ｖｐが低くなる
と、ＩｄｓｓはＩｄｓｓ′へ減少する。このとき、バイ
アス電圧発生用抵抗１９の両端に発生する電圧も低下す
るため、ゲートバイアス電圧はＶａから最適バイアス点
Ｖａ′へと移動する。逆に、ピンチオフ電圧Ｖｐが高く
なると、ＩｄｓｓはＩｄｓｓ″へと増加し、バイアス電
圧発生用抵抗１９の両端に発生する電圧も上昇するた
め、ゲートバイアス電圧はＶａから最適バイアス点Ｖ
ａ″に移動することになる。
【００３６】
【発明の効果】以上説明したように、本発明によればデ
プレッション型の第１のＦＥＴを周波数変換回路の能動
素子に用いた高周波集積回路装置において、ソースおよ
びゲートが互いに接続されると共に直流電圧源に接続さ
れたデプレッション型の第２のＦＥＴと、この第２のＦ
ＥＴのドレインと基準電位点との間に接続された、第２
のＦＥＴのゲート・ソース間電圧が零のときの相互コン
ダクタンスｇｍ０の逆数１／ｇｍ０の抵抗値を持つバイ
アス電圧発生用抵抗とにより第１のＦＥＴのゲートバイ
アス回路を構成したことにより、ＦＥＴのばらつきによ
るピンチオフ電圧の変化によらず常に最適なゲートバイ
アス電圧を得ることができる。
プレッション型の第１のＦＥＴを周波数変換回路の能動
素子に用いた高周波集積回路装置において、ソースおよ
びゲートが互いに接続されると共に直流電圧源に接続さ
れたデプレッション型の第２のＦＥＴと、この第２のＦ
ＥＴのドレインと基準電位点との間に接続された、第２
のＦＥＴのゲート・ソース間電圧が零のときの相互コン
ダクタンスｇｍ０の逆数１／ｇｍ０の抵抗値を持つバイ
アス電圧発生用抵抗とにより第１のＦＥＴのゲートバイ
アス回路を構成したことにより、ＦＥＴのばらつきによ
るピンチオフ電圧の変化によらず常に最適なゲートバイ
アス電圧を得ることができる。
【００３７】しかも、本発明はゲートバイアス回路にバ
イポーラトランジスタを必要としないため、ＭＭＩＣ化
に適した構成であり、小型化とコストダウンおよび利便
性の向上を図ることができる。
イポーラトランジスタを必要としないため、ＭＭＩＣ化
に適した構成であり、小型化とコストダウンおよび利便
性の向上を図ることができる。
【図１】本発明の第１の実施形態に係る高周波集積回路
装置の要部の構成を示す図
装置の要部の構成を示す図
【図２】本発明の原理を説明するためのデプレッション
型ＦＥＴのゲート・ソース間電圧とドレイン電流および
相互コンダクタンスの関係を示す図
型ＦＥＴのゲート・ソース間電圧とドレイン電流および
相互コンダクタンスの関係を示す図
【図３】本発明の第２の実施形態に係る要部の構成を示
す図
す図
【図４】本発明の第３の実施形態に係る要部の構成を示
す図
す図
【図５】本発明の第４の実施形態に係る要部の構成を示
す図
す図
【図６】本発明の第５の実施形態に係る要部の構成を示
す図
す図
【図７】本発明の効果を説明するためのデプレッション
型ＦＥＴのピンチオフ電圧の変化に対する最適バイアス
点の変化を示す図
型ＦＥＴのピンチオフ電圧の変化に対する最適バイアス
点の変化を示す図
【図８】従来の技術に係るＦＥＴのゲートバイアス回路
の一例を示す図
の一例を示す図
【図９】従来の技術に係るＦＥＴのゲートバイアス回路
の他の一例を示す図
の他の一例を示す図
１１…信号入力端子 １２…カップリング用キャパシタ １３…オープンスタブ １４、１５…伝送線路 １６…第１のデプレッション型ＦＥＴ １７…信号出力端子 １８…第２のデプレッション型ＦＥＴ １９…バイアス電圧発生用抵抗 ２０…電圧源接続端子 ２１…デカップリング用キャパシタ ２２…バイアス供給用スタブ ３１…デカップリング用キャパシタ ３２、３３…抵抗 ４１…λ／４線路 ４２…ＲＦチョーク回路 ５１、５２…抵抗
Claims (3)
- 【請求項１】ソースが基準電位点に接続され、ドレイン
が出力端子に接続された、周波数変換回路を構成するデ
プレッション型の第１の電界効果トランジスタと、 ソースおよびゲートが互いに接続されると共に直流電圧
源に接続されたデプレッション型の第２の電界効果トラ
ンジスタと、 前記第２の電界効果トランジスタのドレインに一端が接
続され、他端が基準電位点に接続された、ほぼ前記第２
の電界効果トランジスタのゲート・ソース間電圧が零の
ときの相互コンダクタンスの逆数の抵抗値を持つバイア
ス電圧発生用抵抗と、 前記第２の電界効果トランジスタのドレインと前記バイ
アス電圧発生用抵抗との接続点の電圧を前記第１の電界
効果トランジスタのゲートにバイアス電圧として供給す
るバイアス電圧供給手段とを備えたことを特徴とする高
周波集積回路装置。 - 【請求項２】前記バイアス電圧供給手段は、前記第２の
電界効果トランジスタのドレインと前記バイアス電圧発
生用抵抗との接続点をキャパシタを介して基準電位点に
接続するか、または容量性オープンスタブの一端に接続
すると共に、直接またはスタブを介して前記第１の電界
効果トランジスタのゲートに接続して構成することを特
徴とする請求項１記載の高周波集積回路装置。 - 【請求項３】前記バイアス電圧供給手段は、前記第２の
電界効果トランジスタのドレインと前記バイアス電圧発
生用抵抗との接続点を第１のキャパシタを介して基準電
位点に接続するか、または第１の容量性オープンスタブ
の一端に接続すると共に、第２の抵抗および第２のキャ
パシタを介して基準電位点に接続し、第２の抵抗と第２
のキャパシタの接続点を直接またはスタブを介して前記
第１の電界効果トランジスタのゲートに接続して構成す
ることを特徴とする請求項１記載の高周波集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36680797A JP3474750B2 (ja) | 1997-12-26 | 1997-12-26 | 高周波集積回路装置および周波数変換回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36680797A JP3474750B2 (ja) | 1997-12-26 | 1997-12-26 | 高周波集積回路装置および周波数変換回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195935A true JPH11195935A (ja) | 1999-07-21 |
| JP3474750B2 JP3474750B2 (ja) | 2003-12-08 |
Family
ID=18487733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36680797A Expired - Fee Related JP3474750B2 (ja) | 1997-12-26 | 1997-12-26 | 高周波集積回路装置および周波数変換回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474750B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184707A (ja) * | 2003-12-24 | 2005-07-07 | Nec Corp | トランジスタ増幅器 |
| US7365603B2 (en) | 2004-03-23 | 2008-04-29 | Murata Manufacturing Co., Ltd. | FET amplifier, pulse modulation module, and radar device |
| JP2009272879A (ja) * | 2008-05-07 | 2009-11-19 | Fujitsu Ltd | 増幅回路 |
| JP2010171650A (ja) * | 2009-01-21 | 2010-08-05 | Fujitsu Ltd | バイアス回路 |
| JP2013197688A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Ltd | 高調波処理回路，高調波処理回路を有する増幅器 |
| KR20220013893A (ko) * | 2020-07-27 | 2022-02-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 디커플링 시스템, 그 동작 방법, 및 그 제조 방법 |
-
1997
- 1997-12-26 JP JP36680797A patent/JP3474750B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184707A (ja) * | 2003-12-24 | 2005-07-07 | Nec Corp | トランジスタ増幅器 |
| US7365603B2 (en) | 2004-03-23 | 2008-04-29 | Murata Manufacturing Co., Ltd. | FET amplifier, pulse modulation module, and radar device |
| JP2009272879A (ja) * | 2008-05-07 | 2009-11-19 | Fujitsu Ltd | 増幅回路 |
| JP2010171650A (ja) * | 2009-01-21 | 2010-08-05 | Fujitsu Ltd | バイアス回路 |
| JP2013197688A (ja) * | 2012-03-16 | 2013-09-30 | Fujitsu Ltd | 高調波処理回路，高調波処理回路を有する増幅器 |
| KR20220013893A (ko) * | 2020-07-27 | 2022-02-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 디커플링 시스템, 그 동작 방법, 및 그 제조 방법 |
| US11606089B2 (en) | 2020-07-27 | 2023-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Decoupling system, method of operating same, and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474750B2 (ja) | 2003-12-08 |
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