JP3324539B2 - Ｆｅｔ増幅器のゲートバイアス回路 - Google Patents
Ｆｅｔ増幅器のゲートバイアス回路Info
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- JP3324539B2 JP3324539B2 JP37205998A JP37205998A JP3324539B2 JP 3324539 B2 JP3324539 B2 JP 3324539B2 JP 37205998 A JP37205998 A JP 37205998A JP 37205998 A JP37205998 A JP 37205998A JP 3324539 B2 JP3324539 B2 JP 3324539B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ増幅器のゲ
ートバイアス回路に係わり、特に、設計を容易にしたＦ
ＥＴ増幅器のゲートバイアス回路に関する。
ートバイアス回路に係わり、特に、設計を容易にしたＦ
ＥＴ増幅器のゲートバイアス回路に関する。
【０００２】従来より、図４に示すように、電源４とグ
ランド５間に抵抗ＲSBとＦＥＴ３とを直列に接続し、抵
抗ＲSBとＦＥＴ３のドレインとの接続点とグランド間に
複数の抵抗Ｒ1 〜Ｒ ｎ の直列回路ＲＬを形成し、この直
列回路ＲＬの第１の接続点ＪI の電圧Ｖ1 を前記ＦＥＴ
３のゲートバイアスにすると共に、抵抗回路ＲＬの第２
の接続点Ｊ2 の電圧Ｖ2 をＦＥＴ増幅器１０のゲートバ
イアスにするように構成したＦＥＴ増幅器のゲートバイ
アス回路が知られている。
ランド５間に抵抗ＲSBとＦＥＴ３とを直列に接続し、抵
抗ＲSBとＦＥＴ３のドレインとの接続点とグランド間に
複数の抵抗Ｒ1 〜Ｒ ｎ の直列回路ＲＬを形成し、この直
列回路ＲＬの第１の接続点ＪI の電圧Ｖ1 を前記ＦＥＴ
３のゲートバイアスにすると共に、抵抗回路ＲＬの第２
の接続点Ｊ2 の電圧Ｖ2 をＦＥＴ増幅器１０のゲートバ
イアスにするように構成したＦＥＴ増幅器のゲートバイ
アス回路が知られている。
【０００３】前記抵抗ＲSBは高周波信号成分を分離のた
めの素子としてを用いていたが、この抵抗値の値が小さ
いと増幅器１０からの不要な高周波信号成分を遮断でき
ないため、ある程度大きい値にする必要がある。しか
し、抵抗ＲSBの抵抗値が大きいと、抵抗ＲSBの電圧降下
によりＦＥＴ３が、図３（ｂ）に示すように線形領域Ｂ
で動作することになる。線形領域Ｂは、実測と合うシミ
ュレーションのモデルが存在しないため、設計時点でＤ
Ｃ電流を正確に見積もれないという欠点があり、叉バラ
ツキも大きいため、設計工数が大きくなるという欠点が
あった。
めの素子としてを用いていたが、この抵抗値の値が小さ
いと増幅器１０からの不要な高周波信号成分を遮断でき
ないため、ある程度大きい値にする必要がある。しか
し、抵抗ＲSBの抵抗値が大きいと、抵抗ＲSBの電圧降下
によりＦＥＴ３が、図３（ｂ）に示すように線形領域Ｂ
で動作することになる。線形領域Ｂは、実測と合うシミ
ュレーションのモデルが存在しないため、設計時点でＤ
Ｃ電流を正確に見積もれないという欠点があり、叉バラ
ツキも大きいため、設計工数が大きくなるという欠点が
あった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、設計を容易にした
新規なＦＥＴ増幅器のゲートバイアス回路を提供するも
のである。
した従来技術の欠点を改良し、特に、設計を容易にした
新規なＦＥＴ増幅器のゲートバイアス回路を提供するも
のである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＦ
ＥＴ増幅器のゲートバイアス回路の第１態様は、ＦＥＴ
増幅器のゲートバイアス回路であって、第１の電源にア
ノードを接続したダイオードと、このダイオードのカソ
ードにドレインを接続し、ソースを第２の電源に接続し
たＦＥＴと、前記ＦＥＴのドレインと前記第２の電源間
に直列に接続した複数の抵抗からなる抵抗回路とからな
り、前記抵抗回路の第１の接続点の電圧を前記ＦＥＴの
ゲートバイアスにすると共に、前記抵抗回路の第２の接
続点の電圧を前記ＦＥＴ増幅器のゲートバイアスにする
ように構成したことを特徴とするものであり、叉、第２
態様は、前記直列回路は、前記抵抗と直列に接続された
ダイオードを含むことを特徴とするものであり、叉、第
３態様は、前記ダイオードの代わりに、ダイオード接続
したＦＥＴを用いることを特徴とするものであり、叉、
第４態様は、前記ダイオードの代わりに、ＦＥＴのゲー
トをアノードとし、ＦＥＴのソース・ドレインを接続し
てこれをカソードとしたＦＥＴを用いることを特徴とす
るものであり、叉、第５態様は、前記ＦＥＴは、化合物
半導体であることを特徴とするものであり、叉、第６態
様は、前記ＦＥＴ増幅器は、ソース接地の多段増幅器で
あることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるＦ
ＥＴ増幅器のゲートバイアス回路の第１態様は、ＦＥＴ
増幅器のゲートバイアス回路であって、第１の電源にア
ノードを接続したダイオードと、このダイオードのカソ
ードにドレインを接続し、ソースを第２の電源に接続し
たＦＥＴと、前記ＦＥＴのドレインと前記第２の電源間
に直列に接続した複数の抵抗からなる抵抗回路とからな
り、前記抵抗回路の第１の接続点の電圧を前記ＦＥＴの
ゲートバイアスにすると共に、前記抵抗回路の第２の接
続点の電圧を前記ＦＥＴ増幅器のゲートバイアスにする
ように構成したことを特徴とするものであり、叉、第２
態様は、前記直列回路は、前記抵抗と直列に接続された
ダイオードを含むことを特徴とするものであり、叉、第
３態様は、前記ダイオードの代わりに、ダイオード接続
したＦＥＴを用いることを特徴とするものであり、叉、
第４態様は、前記ダイオードの代わりに、ＦＥＴのゲー
トをアノードとし、ＦＥＴのソース・ドレインを接続し
てこれをカソードとしたＦＥＴを用いることを特徴とす
るものであり、叉、第５態様は、前記ＦＥＴは、化合物
半導体であることを特徴とするものであり、叉、第６態
様は、前記ＦＥＴ増幅器は、ソース接地の多段増幅器で
あることを特徴とするものである。
【０００６】
【発明の実施の形態】本発明に係わるＦＥＴ増幅器のゲ
ートバイアス回路は、第１の電源にアノードを接続した
ダイオードと、このダイオードのカソードにドレインを
接続し、ソースを第２の電源に接続したＦＥＴと、前記
ＦＥＴのドレインと前記第２の電源間に直列に接続した
複数の抵抗からなる抵抗回路とからなり、前記抵抗回路
の第１の接続点の電圧を前記ＦＥＴのゲートバイアスに
すると共に、前記抵抗回路の第２の接続点の電圧を前記
ＦＥＴ増幅器のゲートバイアスにするように構成したの
で、ダイオードのカソード側の端子電圧は（ＶDD−
ＶF ）となり（ＶDDは電源電圧、ＶF はショットキーダ
イオードの順方向オン電圧）、バイアス回路内のＦＥＴ
は、その飽和領域で動作する。
ートバイアス回路は、第１の電源にアノードを接続した
ダイオードと、このダイオードのカソードにドレインを
接続し、ソースを第２の電源に接続したＦＥＴと、前記
ＦＥＴのドレインと前記第２の電源間に直列に接続した
複数の抵抗からなる抵抗回路とからなり、前記抵抗回路
の第１の接続点の電圧を前記ＦＥＴのゲートバイアスに
すると共に、前記抵抗回路の第２の接続点の電圧を前記
ＦＥＴ増幅器のゲートバイアスにするように構成したの
で、ダイオードのカソード側の端子電圧は（ＶDD−
ＶF ）となり（ＶDDは電源電圧、ＶF はショットキーダ
イオードの順方向オン電圧）、バイアス回路内のＦＥＴ
は、その飽和領域で動作する。
【０００７】
【実施例】以下に、本発明に係わるＦＥＴ増幅器のゲー
トバイアス回路の具体例を図面を参照しながら詳細に説
明する。図１、３は、本発明に係わるＦＥＴ増幅器のゲ
ートバイアス回路の具体例を示す回路図であって、これ
らの図には、ＦＥＴ増幅器１０のゲートバイアス回路１
であって、第１の電源４にアノードを接続したダイオー
ド２と、このダイオード２のカソードにドレインを接続
し、ソースを第２の電源（グランド）５に接続したＦＥ
Ｔ３と、前記ＦＥＴ３のドレインと前記第２の電源５間
に直列に接続した複数の抵抗Ｒ1 〜Ｒn からなる抵抗回
路ＲＬとからなり、前記抵抗回路ＲＬの第１の接続点Ｊ
1 の電圧Ｖ1 を前記ＦＥＴ３のゲートバイアスにすると
共に、前記抵抗回路ＲＬの第２の接続点Ｊ2 の電圧Ｖ2
を前記ＦＥＴ増幅器１０のＦＥＴ７のゲートバイアスに
するように構成したゲートバイアス回路が示され、叉、
前記ＦＥＴ増幅器１０は、ソース接地の多段増幅器であ
ることを特徴とするＦＥＴ増幅器のゲートバイアス回路
が示されている。
トバイアス回路の具体例を図面を参照しながら詳細に説
明する。図１、３は、本発明に係わるＦＥＴ増幅器のゲ
ートバイアス回路の具体例を示す回路図であって、これ
らの図には、ＦＥＴ増幅器１０のゲートバイアス回路１
であって、第１の電源４にアノードを接続したダイオー
ド２と、このダイオード２のカソードにドレインを接続
し、ソースを第２の電源（グランド）５に接続したＦＥ
Ｔ３と、前記ＦＥＴ３のドレインと前記第２の電源５間
に直列に接続した複数の抵抗Ｒ1 〜Ｒn からなる抵抗回
路ＲＬとからなり、前記抵抗回路ＲＬの第１の接続点Ｊ
1 の電圧Ｖ1 を前記ＦＥＴ３のゲートバイアスにすると
共に、前記抵抗回路ＲＬの第２の接続点Ｊ2 の電圧Ｖ2
を前記ＦＥＴ増幅器１０のＦＥＴ７のゲートバイアスに
するように構成したゲートバイアス回路が示され、叉、
前記ＦＥＴ増幅器１０は、ソース接地の多段増幅器であ
ることを特徴とするＦＥＴ増幅器のゲートバイアス回路
が示されている。
【０００８】この場合、前記直列回路ＲＬは、前記抵抗
Ｒ1 〜Ｒn と直列に接続されたダイオードを含むように
構成しても良い。更に、図３（ａ）、（ｂ）に示すよう
に、前記ダイオードは、ＦＥＴ６Ａをダイオード接続し
たもので構成しても良い。このように構成した図１の回
路において、入力ＩＮからＲＦ信号がｍ段アンプ１０に
より増幅されて第ｍ番目のＦＥＴ７のドレイン端子から
出力される。
Ｒ1 〜Ｒn と直列に接続されたダイオードを含むように
構成しても良い。更に、図３（ａ）、（ｂ）に示すよう
に、前記ダイオードは、ＦＥＴ６Ａをダイオード接続し
たもので構成しても良い。このように構成した図１の回
路において、入力ＩＮからＲＦ信号がｍ段アンプ１０に
より増幅されて第ｍ番目のＦＥＴ７のドレイン端子から
出力される。
【０００９】一方、バイアス回路１は、抵抗の直列回路
ＲＬの抵抗を介してＦＥＴ３のドレイン電圧をＦＥＴ３
のゲートに帰還することで、ＦＥＴ３のドレイン電圧が
安定し、その結果、ＲC1〜ＲCmを介して安定したゲート
バイアスをｍ段増幅器１０に供給する。なお、抵抗ＲC1
〜ＲCmは、バイアス回路１と増幅器１０とを高周波的に
分離してバイアス回路１を正常に動作させるために必要
である。
ＲＬの抵抗を介してＦＥＴ３のドレイン電圧をＦＥＴ３
のゲートに帰還することで、ＦＥＴ３のドレイン電圧が
安定し、その結果、ＲC1〜ＲCmを介して安定したゲート
バイアスをｍ段増幅器１０に供給する。なお、抵抗ＲC1
〜ＲCmは、バイアス回路１と増幅器１０とを高周波的に
分離してバイアス回路１を正常に動作させるために必要
である。
【００１０】図１（ａ）の回路では、ダイオード２の動
作抵抗は十分大きいため、高周波成分を分離するという
効果においても抵抗を用いた場合と同様な効果を有す
る。図１（ｂ）に、バイアス回路１を構成するダイオー
ド２とＦＥＴ３の直流動作点を示した。この図に示され
たように、ＦＥＴ３のドレイン電圧は、（ＶDD−Ｖ F ）
となるから、ＦＥＴ３は、常に、その飽和領域Ａで動作
するので、設計は容易になり、しかも設計の信頼性を向
上させることができる。
作抵抗は十分大きいため、高周波成分を分離するという
効果においても抵抗を用いた場合と同様な効果を有す
る。図１（ｂ）に、バイアス回路１を構成するダイオー
ド２とＦＥＴ３の直流動作点を示した。この図に示され
たように、ＦＥＴ３のドレイン電圧は、（ＶDD−Ｖ F ）
となるから、ＦＥＴ３は、常に、その飽和領域Ａで動作
するので、設計は容易になり、しかも設計の信頼性を向
上させることができる。
【００１１】図２は、本発明の他の具体例である。図２
では、前記ダイオードを用いる代わりに、ＧａＡｓＦＥ
Ｔ等の化合物半導体のＦＥＴのゲートをアノードとし、
ＦＥＴのソース・ドレインを接続してこれをカソードと
したＦＥＴ６を、前記ダイオードの代わりに用いたもの
である。この構成は、前記化合物半導体に寄生する寄生
ダイオードを利用したものである。勿論、図３のよう
に、ＦＥＴのゲートとソース又はドレインを接続した、
所謂、ダイオード接続したＦＥＴ６Ａを前記ダイオード
の代わりに用いた構成としても良い。
では、前記ダイオードを用いる代わりに、ＧａＡｓＦＥ
Ｔ等の化合物半導体のＦＥＴのゲートをアノードとし、
ＦＥＴのソース・ドレインを接続してこれをカソードと
したＦＥＴ６を、前記ダイオードの代わりに用いたもの
である。この構成は、前記化合物半導体に寄生する寄生
ダイオードを利用したものである。勿論、図３のよう
に、ＦＥＴのゲートとソース又はドレインを接続した、
所謂、ダイオード接続したＦＥＴ６Ａを前記ダイオード
の代わりに用いた構成としても良い。
【００１２】叉、電源電圧が高い場合には、定電流負荷
をダイオード２の代わりに用いても良い。
をダイオード２の代わりに用いても良い。
【００１３】
【発明の効果】本発明に係わるＦＥＴ増幅器のゲートバ
イアス回路は、上述のように構成したので、バイアス回
路のＦＥＴは、常に、飽和領域で動作するから、シミュ
レーションと実測が合わない線形領域を使わずにすむた
め、直流の動作点の設計において、設計と実測が一致
し、設計の信頼性、確実性が向上するという優れた効果
を有する。
イアス回路は、上述のように構成したので、バイアス回
路のＦＥＴは、常に、飽和領域で動作するから、シミュ
レーションと実測が合わない線形領域を使わずにすむた
め、直流の動作点の設計において、設計と実測が一致
し、設計の信頼性、確実性が向上するという優れた効果
を有する。
【図１】（ａ）は、本発明に係わるＦＥＴ増幅器のゲー
トバイアスの回路図、（ｂ）は動作点を示すグラフであ
る。
トバイアスの回路図、（ｂ）は動作点を示すグラフであ
る。
【図２】本発明の他の具体例の回路図である。
【図３】本発明の別の具体例の回路図である。
【図４】（ａ）は、従来のゲートバイアスの回路図、
（ｂ）はその動作点の変化を示すグラフである。
（ｂ）はその動作点の変化を示すグラフである。
１ ゲートバイアス回路 ２ ダイオード ３、６、６Ａ、７ ＦＥＴ ４ 電源 ５ グランド Ｒ1 〜Ｒn 、ＲC1〜ＲCm抵抗 ＲＬ 直列回路
Claims (6)
- 【請求項１】 ＦＥＴ増幅器のゲートバイアス回路であ
って、第１の電源にアノードを接続したダイオードと、
このダイオードのカソードにドレインを接続し、ソース
を第２の電源に接続したＦＥＴと、前記ＦＥＴのドレイ
ンと前記第２の電源間に直列に接続した複数の抵抗から
なる抵抗回路とからなり、前記抵抗回路の第１の接続点
の電圧を前記ＦＥＴのゲートバイアスにすると共に、前
記抵抗回路の第２の接続点の電圧を前記ＦＥＴ増幅器の
ゲートバイアスにするように構成したことを特徴とする
ＦＥＴ増幅器のゲートバイアス回路。 - 【請求項２】 前記直列回路は、前記抵抗と直列に接続
されたダイオードを含むことを特徴とする請求項１記載
のＦＥＴ増幅器のゲートバイアス回路。 - 【請求項３】 前記ダイオードの代わりに、ダイオード
接続したＦＥＴを用いることを特徴とする請求項１又は
２記載のＦＥＴ増幅器のゲートバイアス回路。 - 【請求項４】 前記ダイオードの代わりに、ＦＥＴのゲ
ートをアノードとし、ＦＥＴのソース・ドレインを接続
してこれをカソードとしたＦＥＴを用いることを特徴と
する請求項１又は２記載のＦＥＴ増幅器のゲートバイア
ス回路。 - 【請求項５】 前記ＦＥＴは、化合物半導体であること
を特徴とする請求項４記載のＦＥＴ増幅器のゲートバイ
アス回路。 - 【請求項６】 前記ＦＥＴ増幅器は、ソース接地の多段
増幅器であることを特徴とする請求項１乃至５の何れか
に記載のＦＥＴ増幅器のゲートバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37205998A JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Ｆｅｔ増幅器のゲートバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37205998A JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Ｆｅｔ増幅器のゲートバイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196373A JP2000196373A (ja) | 2000-07-14 |
| JP3324539B2 true JP3324539B2 (ja) | 2002-09-17 |
Family
ID=18499781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37205998A Expired - Fee Related JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Ｆｅｔ増幅器のゲートバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324539B2 (ja) |
-
1998
- 1998-12-28 JP JP37205998A patent/JP3324539B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196373A (ja) | 2000-07-14 |
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