JP2000196373A - Fet増幅器のゲ―トバイアス回路 - Google Patents
Fet増幅器のゲ―トバイアス回路Info
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Abstract
アス回路を提供する。 【解決手段】 FET増幅器AMPのゲートバイアス回
路1であって、第1の電源4にアノードを接続したダイ
オード2と、このダイオード2のカソードにドレインを
接続し、ソースを第2の電源5に接続したFET3と、
前記FET3のドレインと前記第2の電源間に直列に接
続した複数の抵抗R1 〜Rn からなる抵抗回路RLとか
らなり、前記抵抗回路RLの第1の接続点J1 の電圧V
1 を前記FET3のゲートバイアスにすると共に、前記
抵抗回路RLの第2の接続点J2 の電圧V2 を前記FE
T増幅器のゲートバイアスにするように構成したことを
特徴とする。
Description
ートバイアス回路に係わり、特に、設計を容易にしたF
ET増幅器のゲートバイアス回路に関する。
グランド5間に抵抗RSBとFET3とを直列に接続し、
抵抗RSBとFET3のドレインとの接続点とグランド間
に複数の抵抗R1 〜Rnの直列回路RLを形成し、この
直列回路RLの第1の接続点J I の電圧V1 を前記FE
T3のゲートバイアスにすると共に、抵抗回路RLの第
2の接続点J2 の電圧V2 をFET増幅器AMPのゲー
トバイアスにするように構成したFET増幅器のゲート
バイアス回路が知られている。
めの素子としてを用いていたが、この抵抗値の値が小さ
いと増幅器10からの不要な高周波信号成分を遮断でき
ないため、ある程度大きい値にする必要がある。しか
し、抵抗RSBの抵抗値が大きいと、抵抗RSBの電圧降下
によりFET3が、図3(b)に示すように線形領域B
で動作することになる。線形領域Bは、実測と合うシミ
ュレーションのモデルが存在しないため、設計時点でD
C電流を正確に見積もれないという欠点があり、叉バラ
ツキも大きいため、設計工数が大きくなるという欠点が
あった。
した従来技術の欠点を改良し、特に、設計を容易にした
新規なFET増幅器のゲートバイアス回路を提供するも
のである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるF
ET増幅器のゲートバイアス回路の第1態様は、FET
増幅器のゲートバイアス回路であって、第1の電源にア
ノードを接続したダイオードと、このダイオードのカソ
ードにドレインを接続し、ソースを第2の電源に接続し
たFETと、前記FETのドレインと前記第2の電源間
に直列に接続した複数の抵抗からなる抵抗回路とからな
り、前記抵抗回路の第1の接続点の電圧を前記FETの
ゲートバイアスにすると共に、前記抵抗回路の第2の接
続点の電圧を前記FET増幅器のゲートバイアスにする
ように構成したことを特徴とするものであり、叉、第2
態様は、前記直列回路は、前記抵抗と直列に接続された
ダイオードを含むことを特徴とするものであり、叉、第
3態様は、前記ダイオードの代わりに、ダイオード接続
したFETを用いることを特徴とするものであり、叉、
第4態様は、前記ダイオードの代わりに、FETのゲー
トをアノードとし、FETのソース・ドレインを接続し
てこれをカソードとしたFETを用いることを特徴とす
るものであり、叉、第5態様は、前記FETは、化合物
半導体であることを特徴とするものであり、叉、第6態
様は、前記FET増幅器は、ソース接地の多段増幅器で
あることを特徴とするものである。
ートバイアス回路は、第1の電源にアノードを接続した
ダイオードと、このダイオードのカソードにドレインを
接続し、ソースを第2の電源に接続したFETと、前記
FETのドレインと前記第2の電源間に直列に接続した
複数の抵抗からなる抵抗回路とからなり、前記抵抗回路
の第1の接続点の電圧を前記FETのゲートバイアスに
すると共に、前記抵抗回路の第2の接続点の電圧を前記
FET増幅器のゲートバイアスにするように構成したの
で、ダイオードのカソード側の端子電圧は(VDD−
VF )となり(VDDは電源電圧、VF はショットキーダ
イオードの順方向オン電圧)、バイアス回路内のFET
は、その飽和領域で動作する。
トバイアス回路の具体例を図面を参照しながら詳細に説
明する。図1、3は、本発明に係わるFET増幅器のゲ
ートバイアス回路の具体例を示す回路図であって、これ
らの図には、FET増幅器10のゲートバイアス回路1
であって、第1の電源4にアノードを接続したダイオー
ド2と、このダイオード2のカソードにドレインを接続
し、ソースを第2の電源(グランド)5に接続したFE
T3と、前記FET3のドレインと前記第2の電源5間
に直列に接続した複数の抵抗R1 〜Rn からなる抵抗回
路RLとからなり、前記抵抗回路RLの第1の接続点J
1 の電圧V1 を前記FET3のゲートバイアスにすると
共に、前記抵抗回路RLの第2の接続点J2 の電圧V2
を前記FET増幅器10のFET7のゲートバイアスに
するように構成したゲートバイアス回路が示され、叉、
前記FET増幅器AMPは、ソース接地の多段増幅器で
あることを特徴とするFET増幅器のゲートバイアス回
路が示されている。
R1 〜Rn と直列に接続されたダイオードを含むように
構成しても良い。更に、図3(a)、(b)に示すよう
に、前記ダイオードは、FET6Aをダイオード接続し
たもので構成しても良い。このように構成した図1の回
路において、入力INからRF信号がm段アンプ10に
より増幅されて第m番目のFET7のドレイン端子から
出力される。
RLの抵抗を介してFET3のドレイン電圧をFET3
のゲートに帰還することで、FET3のドレイン電圧が
安定し、その結果、RC1〜RCmを介して安定したゲート
バイアスをm段増幅器10に供給する。なお、抵抗RC1
〜RCmは、バイアス回路1と増幅器AMPとを高周波的
に分離してバイアス回路1を正常に動作させるために必
要である。
作抵抗は十分大きいため、高周波成分を分離するという
効果においても抵抗を用いた場合と同様な効果を有す
る。図1(b)に、バイアス回路1を構成するダイオー
ド2とFET3の直流動作点を示した。この図に示され
たように、FET3のドレイン電圧は、(VDD−V F )
となるから、FET3は、常に、その飽和領域Aで動作
するので、設計は容易になり、しかも設計の信頼性を向
上させることができる。
では、前記ダイオードを用いる代わりに、GaAsFE
T等の化合物半導体のFETのゲートをアノードとし、
FETのソース・ドレインを接続してこれをカソードと
したFET6を、前記ダイオードの代わりに用いたもの
である。この構成は、前記化合物半導体に寄生する寄生
ダイオードを利用したものである。勿論、図3のよう
に、FETのゲートとソース又はドレインを接続した、
所謂、ダイオード接続したFET6Aを前記ダイオード
の代わりに用いた構成としても良い。
をダイオード2の代わりに用いても良い。
イアス回路は、上述のように構成したので、バイアス回
路のFETは、常に、飽和領域で動作するから、シミュ
レーションと実測が合わない線形領域を使わずにすむた
め、直流の動作点の設計において、設計と実測が一致
し、設計の信頼性、確実性が向上するという優れた効果
を有する。
トバイアスの回路図、(b)は動作点を示すグラフであ
る。
(b)はその動作点の変化を示すグラフである。
Claims (6)
- 【請求項1】 FET増幅器のゲートバイアス回路であ
って、第1の電源にアノードを接続したダイオードと、
このダイオードのカソードにドレインを接続し、ソース
を第2の電源に接続したFETと、前記FETのドレイ
ンと前記第2の電源間に直列に接続した複数の抵抗から
なる抵抗回路とからなり、前記抵抗回路の第1の接続点
の電圧を前記FETのゲートバイアスにすると共に、前
記抵抗回路の第2の接続点の電圧を前記FET増幅器の
ゲートバイアスにするように構成したことを特徴とする
FET増幅器のゲートバイアス回路。 - 【請求項2】 前記直列回路は、前記抵抗と直列に接続
されたダイオードを含むことを特徴とする請求項1記載
のFET増幅器のゲートバイアス回路。 - 【請求項3】 前記ダイオードの代わりに、ダイオード
接続したFETを用いることを特徴とする請求項1又は
2記載のFET増幅器のゲートバイアス回路。 - 【請求項4】 前記ダイオードの代わりに、FETのゲ
ートをアノードとし、FETのソース・ドレインを接続
してこれをカソードとしたFETを用いることを特徴と
する請求項1又は2記載のFET増幅器のゲートバイア
ス回路。 - 【請求項5】 前記FETは、化合物半導体であること
を特徴とする請求項4記載のFET増幅器のゲートバイ
アス回路。 - 【請求項6】 前記FET増幅器は、ソース接地の多段
増幅器であることを特徴とする請求項1乃至5の何れか
に記載のFET増幅器のゲートバイアス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37205998A JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Fet増幅器のゲートバイアス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP37205998A JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Fet増幅器のゲートバイアス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000196373A true JP2000196373A (ja) | 2000-07-14 |
JP3324539B2 JP3324539B2 (ja) | 2002-09-17 |
Family
ID=18499781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP37205998A Expired - Fee Related JP3324539B2 (ja) | 1998-12-28 | 1998-12-28 | Fet増幅器のゲートバイアス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3324539B2 (ja) |
-
1998
- 1998-12-28 JP JP37205998A patent/JP3324539B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP3324539B2 (ja) | 2002-09-17 |
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