JPH07263982A - インターフェイス回路 - Google Patents

Abstract

(57)【要約】 【目的】 低圧入力信号及び高圧入力信号で作動でき、
これに応じて高圧信号又は低圧信号を出力できる集積さ
れたインターフェイス回路を得る。 【構成】 少なくとも１個の低圧入力端子(A')及び少な
くとも１個の高圧出力端子(B)を有する第１の増幅回路
ブロック(2)と、前記高圧出力端子に接続された高圧入
力端子(E)及び少なくとも１個の低圧出力端子(D)を有す
る第２の増幅回路ブロック(3)とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル型とアナロ
グ型の少なくとも一方の低圧信号と高圧信号の少なくと
も一方用の集積された入／出力インターフェイス回路に
関するものである。

【０００２】

【従来の技術】周知のように、広範囲に異なる電圧で作
動するデバイスをインターフェイス接続することはしば
しば必要である。この要因の代表的な例は、異なる型式
のアクチュエータを駆動するための入力情報及び出力電
気信号を処理するのにインテリジェント・ユニット、そ
の代表的な例としてマイクロコントローラが用いられる
工業用制御装置の分野に見い出せる。入力情報は、制御
されるべきプロセスを監視するために配置されたセンサ
からの非常に小さいアナログ信号、又はデジタル信号で
良い。マイクロコントローラは、通常、アクチュエータ
の作動電圧よりもはるかに低い電圧で作動するので、そ
の出力はアクチュエータを直接駆動できない。従って、
そのようなデバイス間に電気的且つ機能的リンクを提供
するのに効果的なインターフェイス回路が必要である。

【０００３】

【発明が解決しようとする課題】上述したのと同様な又
はそれに匹敵し得る状況で用いられるような、今までに
提案されたインターフェイス回路は、応用の融通性が低
い。事実、そのようなインターフェイス回路は、入力さ
れ得る信号（電圧又は電流）の振幅の可変性を許すが、
範囲が狭い。その上、従来のインターフェイス回路の出
力側に得られるべき信号の可変性の範囲もまた制限され
る。換言すれば、従来のインターフェイス回路は、高圧
信号を出力するために低圧（従って低電力）信号のみを
入力し得るか、或は低圧信号を出力するために高圧（高
電力）信号のみを入力し得る。加うるに、そのようなイ
ンターフェイス回路は、かなり狭い範囲の可変性の値内
で作動する。

【０００４】この発明の１つの目的は、低圧入力信号及
び高圧入力信号の両方で作動し、これに応じて高圧信号
又は低圧信号を出力でき、半導体に集積される型式の入
／出力インターフェイス回路を提供すめことである。他
の目的は、非常に広い範囲内で変わり得る作動電圧又は
電力レベルを要する負荷を駆動できるインターフェイス
回路を提供することである。更に他の目的は、インター
フェイス回路が小さな振幅のアナログ信号、及び高圧の
デジタル信号を扱えることである。

【０００５】

【課題を解決するための手段】この発明は、デジタル型
とアナログ型の少なくとも一方の低圧範囲と高圧範囲の
少なくとも一方の信号用の集積された入／出力インター
フェイス回路に関するものである。この入／出力インタ
ーフェイス回路は、本質的に、少なくとも１個の低圧範
囲の入力端子及び少なくとも１個の高圧範囲の出力端子
を有する第１の増幅回路ブロックと、前記高圧範囲の出
力端子に接続された高圧範囲の入力端子及び少なくとも
１個の低圧範囲の出力端子を有する第２の増幅回路ブロ
ックとを備えている。この上、慣用の回路ブロックは、
前記高圧範囲の入力端子へ入力される高圧範囲の信号が
前記第１の増幅回路ブロックを通って伝播するのを防止
するので、前記高圧範囲の信号は前記第２の増幅回路ブ
ロックだけに作用する。このインターフェイス回路は高
圧用被混合バイポーラ／ＭＯＳ技術で実施される。

【０００６】この発明に係るインターフェイス回路の特
色や利点は、添付図面に一例として示され且つ限定では
ない一実施例についての以下の説明から明らかになろ
う。

【０００７】

【実施例】図１において、１はこの発明に係るインター
フェイス回路である。図１には、インターフェイス回路
１に含まれる主回路ブロックもまた示されている。これ
ら主回路ブロックの数は下記の２つに制限しても良い。
即ち、第１の電力増幅回路ブロック２及び第２の増幅回
路ブロック３である。第１の電力増幅回路ブロック２
は、高圧電源端子ＶＤＤに接続つれ、少なくとも第１の
低圧入力端子Ａ’、最終的に（図１に示したように）第
２の低圧入力端子Ａ”、及び少なくとも１個の高圧出力
端子Ｂを有している。そして第２の増幅回路ブロック３
は、能動電力部品で実施され、低圧電源端子ＶＥＥに接
続され、第１の増幅回路ブロック２の高圧出力端子に接
続された第１の高圧入力端子Ｅ、第２の低圧入力端子
Ｃ、及び少なくとも１個の低圧出力端子Ｄを有してい
る。

【０００８】図１には破線でカットオフ回路ブロック４
も示され、このカットオフ回路ブロック４は、高圧出力
端子Ｂが入力端子として作動している時に第１の増幅回
路ブロック２の導通を禁止するためのものである。この
ため、高圧出力端子Ｂに印加されたどんな高圧信号も第
２の増幅回路ブロック３だけに作用する。カットオフ回
路ブロック４の内部構成自体は周知である。

【０００９】他方、第２の増幅回路ブロック３は、高圧
で作動し得る電力素子で構成され、高圧入力に“耐え
て”（最終的に）低圧信号を出力できる。

【００１０】図１のインターフェイス回路１の工業制御
装置への適用に関して、第１の増幅回路ブロック２はア
クチュエータと関連して作動するが、第２の増幅回路ブ
ロック３はマイクロコントローラと関連して作動する。
第１の増幅回路ブロック２はアクチュエータと同一の電
源から直接給電されて良く、そして第２の増幅回路ブロ
ック３はマイクロコントローラと低圧電源を共有して良
い。

【００１１】同一の半導体集積回路中に低圧部分及び高
圧部分（又は大電流部分）の両方を実施することは、被
混合高圧技術が入手可能なことにより可能となる。詳し
く云うと、頼りは被混合バイポーラ／ＣＭＯＳ／ＤＭＯ
Ｓ（“ＢＣＤ”）技術であり、この技術はバイポーラ、
ＣＭＯＳ又はＤＭＯＳの集積能動部品を提供させる。

【００１２】図２は、図１に示したインターフェイス回
路１のＢＣＤ技術での望ましい実施例を示す。図１の第
１の増幅回路ブロック２は、図２では高圧及び低圧の両
方を必要とする負荷を駆動し得るプッシュプル型の出力
段を含む。この出力段は、ＰチャンネルのＭＯＳトラン
ジスタＭ１（そのソース端子が高圧電源端子ＶＤＤに接
続されている）及びＤＭＯＳトランジスタＭ２（そのソ
ース端子がアース端子に接続されている）から成る。

【００１３】回路部分即ちドライバ回路６（図１の第１
の増幅回路ブロック２に含まれると考えられる）はトラ
ンジスタＭ１を駆動する。ドライバ回路６は、一対の低
電力ＭＯＳトランジスタＭ３及びＭ４、インバータＩＮ
Ｖ、一対のＭＯＳトランジスタＭ５及びＭ６、一対のツ
ェナーダイオードＤＺ１及びＤＺ２、並びに一対のバイ
ポーラトランジスタＴ３及びＴ４を備えている。

【００１４】トランジスタＭ１を駆動するための信号は
低圧信号であって、トランジスタＭ３のゲート端子に印
加される。このゲート端子はインターフェイス回路１の
低圧入力端子Ａ’を形成する。

【００１５】トランジスタＭ３とＭ４は、それぞれのゲ
ート端子がインバータＩＮＶを介して一緒に接続されて
いる。更に、それらのソース端子も一緒に接続され且つ
電流発生器Ｉ’ｇを介してアースされている。トランジ
スタＭ５とＭ６は交差結合され、それらのソース端子が
高圧電源端子ＶＤＤに接続され且つドレイン端子がそれ
ぞれツェナーダイオードＤＺ１，ＤＺ２のアノードに接
続されている。ツェナーダイオードのＤＺ２，ＤＺ１は
それぞれトランジスタＭ５，Ｍ６をターンオンさせるの
に適したツェナーダイオード電圧を持っている。バイポ
ーラトランジスタＴ３とＴ４はそれぞれのエミッタ端子
及びベース端子によって結合され、トランジスタＴ３の
コレクタ端子は高圧電源端子ＶＤＤに接続され、トラン
ジスタＴ４のコレクタ端子はアースされ、共通エミッタ
端子はトランジスタＭ１のベース端子に接続され、そし
て共通ベース端子はツェナーダイオードＤＺ２のアノー
ド従ってトランジスタＭ６のドレイン端子に接続されて
いる。

【００１６】トランジスタＭ５とＭ６は交差結合され
て、ノードＰ（トランジスタＴ３及びＴ４の共通ベース
端子）での電位の変動の上傾斜縁及び下傾斜縁を速める
正帰還を行う。

【００１７】ドライバ回路６の動作を次に説明する。イ
ンターフェイス回路１の低圧入力端子Ａ’即ちトランジ
スタＭ３のゲート端子に印加された低圧信号がトランジ
スタＭ３をターンオンさせるような振幅を有する時に、
他のトランジスタＭ４はそのゲート端子がインバータＩ
ＮＶを介して低圧入力端子Ａ’に接続されているのでカ
ットオフされる。トランジスタＭ３がオン状態にある
と、電流発生器Ｉ’ｇからの電流はツェナーダイオード
ＤＺ１（逆導通で作動する）を通って流れるのを許され
る。従って、そのツェナー電圧はトランジスタＭ６のソ
ース・ゲート間に印加され、これによりトランジスタＭ
６をターンオンさせる。このトランジスタＭ６はトラン
ジスタＴ３をターンオンさせ、もってトランジスタＭ１
をオフに駆動する。

【００１８】逆に、低圧入力端子Ａ’に印加された信号
の振幅がトランジスタＭ３をターンオンさせるには不充
分であると、他のトランジスタＭ４はターンオンされ、
そしてツェナーダイオードＤＺ２は電流発生器Ｉ’ｇか
らの電流を逆方向で通電させる。ツェナーダイオードＤ
Ｚ２のツェナー電圧はトランジスタＴ４をターンオンさ
せ、もってトランジスタＭ１をターンオンさせる。

【００１９】ＤＭＯＳトランジスタＭ２は、そのソース
端子をアースすることにより、トランジスタＭ１のため
に説明したようなドライバ回路を必要としない。トラン
ジスタＭ２は、そのゲート端子即ちインターフェイス回
路１の第２の低圧入力端子Ａ”に受けた信号によって直
接駆動される。従って、この信号はその振幅に応じてト
ランジスタＭ２をターンオン又はターンオフできる。

【００２０】インターフェイス回路１の第２の回路部分
７は、図１の第２の増幅回路ブロック３の実施例を構成
し、ｐｎｐ型の２個の高圧用バイポーラトランジスタＴ
１及びＴ２（そのエミッタ端子同士が接続された）を備
えている。加えて、回路部分７は、トランジスタＴ１及
びＴ２のエミッタ端子と低圧電源端子ＶＥＥとの間に接
続された電流発生器Ｉ”ｇも備えている。

【００２１】トランジスタＴ２のベース端子は両方のト
ランジスタＭ１及びＭ２のドレイン端子に接続されてい
る。この端子は図１にも示された、高圧信号用入／出力
端子Ｂを構成する。従って、トランジスタＴ２のベース
端子には高圧信号が印加され、そしてトランジスタＴ２
が高圧用トランジスタであるので、そのエミッタ・ベー
ス接合はその両端間に発生する大きな電位差に良く適応
し得る。

【００２２】第２の増幅回路ブロック３を実施するのに
用いられた構成は使用時の融通性が高い。第２の増幅回
路ブロック３は、低圧信号がトランジスタＴ１のベース
端子（インターフェイス回路１の低圧入力端子Ｃを形成
する）に印加される場合に、演算増幅器及び差動増幅器
の両方としてアナログ態様で実際には使用されて良い。

【００２３】第２の増幅回路ブロック３は、コンパレー
タ、特にデジタル・コンパレータとしても機能し得る。
トランジスタＴ１のベース端子に２.５ボルトの定電圧
を印加し且つ５ボルトの低圧電源電圧ＶＥＥを印加する
と、トランジスタＴ１及びＴ２は高圧出力端子Ｂ（即ち
トランジスタＴ２のベース端子）に印加された信号をト
ランジスタＴ１のコレクタ端子での出力信号に変換でき
る。高圧出力端子Ｂに印加される信号は６０ボルト程高
くて良く、そして対応する出力は０.５ボルトであっ
て、これはＣＭＯＳ回路の場合には標準信号である。従
って、トランジスタＴ１のコレクタ端子はインターフェ
イス回路１の低圧出力端子Ｄになる。

【００２４】カットオフ回路ブロック４に関する限り、
その構成は慣用のものであるので詳しく図示しない。カ
ットオフ回路ブロック４は、高圧信号が高圧出力端子Ｂ
に印加される時にトランジスタＭ１及びＭ２が両方共導
通するのを禁止するのに有効であるので、高圧信号はト
ランジスタＴ２のベース端子にのみ伝達される。従っ
て、プッシュプル型の出力段は“３状態”として作動す
る。その理由は、トランジスタＭ１及びＭ２がそれぞれ
カットオフ回路ブロック４からのエネーブル信号によっ
て駆動されると共にドライバ回路６からの第２の入力信
号によって駆動されるからである。

【００２５】インターフェイス回路１には、トランジス
タの一方だけ（Ｍ１又はＭ２）が一度に導通することを
確保するように作動する別な制御回路を設けても良い。
この別な制御回路は高圧電源端子ＶＤＤとアースの間に
大電流が流れるのを防止する。

【００２６】最後に述べた２つの回路の実例は周知であ
って当業者にはどんな困難も提供しない。ここに説明し
たインターフェイス回路１の変形例は、特許請求の範囲
に開示したようなこの発明の範囲と一致して作れる。

【図面の簡単な説明】

【図１】図１はこの発明に係るインターフェイス回路の
ブロック図である。

【図２】図２は図１のブロック図の可能な実例例を示す
回路図である。

【符号の説明】

１ インターフェイス回路 ２ 第１の増幅回路ブロック ３ 第２の増幅回路ブロック ４ カットオフ回路ブロック ６ ドライバ回路 ７ 回路部分 ＶＤＤ 高圧電源端子 ＶＥＥ 低圧電源端子 Ａ’，Ａ”，Ｃ 低圧入力端子 Ｂ 高圧出力端子 Ｄ 低圧出力端子 Ｅ 高圧入力端子 Ｍ１ 電力用ＭＯＳトランジスタ Ｍ２ ＤＭＯＳトランジスタ Ｍ３ 第１の低電力用ＭＯＳトランジスタ Ｍ４ 第２の低電力用ＭＯＳトランジスタ Ｉ’ｇ，Ｉ”ｇ 電流発生器 ＩＮＶ インバータ ＤＺ１ 第１のツェナーダイオード ＤＺ２ 第２のツェナーダイオード Ｍ５ 第３のＭＯＳトランジスタ Ｍ６ 第４のＭＯＳトランジスタ Ｔ３ 第１のバイポーラトランジスタ Ｔ４ 第２のバイポーラトランジスタ Ｔ１ 第３のバイポーラトランジスタ Ｔ２ 第４のバイポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョルジョ・ペドラッツィーニ イタリア国、27100 パヴィア、ヴィア・ トロヴァマーラ 88 (72)発明者 ドメニコ・ロッシ イタリア国、27024 チラヴェーニャ、ヴ ィア・ローマ 159

Claims (26)

【特許請求の範囲】
1. 【請求項１】 デジタル型とアナログ型の少なくとも一
   方の低圧信号と高圧信号の少なくとも一方用の集積され
   た入／出力インターフェイス回路であって、 高圧電源端子に接続され、低圧入力端子及び高圧出力端
   子を有する第１の増幅回路ブロックと、 能動電力部品を含み、低圧電源端子に接続され、前記第
   １の増幅回路ブロックの前記高圧出力端子に接続された
   高圧入力端子、低圧入力端子及び低圧出力端子を有する
   第２の増幅回路ブロックと、 を備えたインターフェイス回路。
2. 【請求項２】 前記第１の増幅回路ブロック及び前記第
   ２の増幅回路ブロックがＢＣＤ技術で実施される請求項
   １のインターフェイス回路。
3. 【請求項３】 前記第１の増幅回路ブロックは、 電力用ＭＯＳトランジスタ及びＤＭＯＳトランジスタか
   ら成り、これらトランジスタがそれぞれのドレイン端子
   を介して前記高圧出力端子に接続され、前記電力用ＭＯ
   Ｓトランジスタのソース端子が前記高圧電源端子に接続
   され、そして前記ＤＭＯＳトランジスタのソース端子が
   アース端子に接続されているプッシュプル型の出力段
   と、 前記第１の増幅回路ブロックの前記低圧入力端子と前記
   電力用ＭＯＳトランジスタのゲート端子との間に接続さ
   れた、前記電力用ＭＯＳトランジスタを駆動するための
   ドライバ回路と、 を含む請求項２のインターフェイス回路。
4. 【請求項４】 前記ドライバ回路は、 第１及び第２の低電力用ＭＯＳトランジスタであって、
   それぞれのソース端子によって一緒に接続され、電流発
   生器を介してアースされ、前記第１の低電力用ＭＯＳト
   ランジスタのゲート端子が前記第１の増幅回路ブロック
   の前記低圧入力端子に接続され且つインバータを介して
   前記第２の低電力用ＭＯＳトランジスタのゲート端子に
   接続された前記第１及び第２の低電力用ＭＯＳトランジ
   スタと、 第１及び第２のツェナーダイオードであって、それぞれ
   のカソードがどちらも前記高圧電源端子に接続され、そ
   してそれぞれのアノードが前記第１及び第２の低電力用
   ＭＯＳトランジスタのドレイン端子に接続された前記第
   １及び第２のツェナーダイオードと、 第３及び第４のＭＯＳトランジスタであって、それぞれ
   のソース端子がどちらも前記高圧電源端子に接続され、
   前記第３及び第４のＭＯＳトランジスタのゲート端子が
   それぞれ前記第２，第１の低電力用ＭＯＳトランジスタ
   のドレイン端子に接続され、前記第３のＭＯＳトランジ
   スタのドレイン端子が前記第１のツェナーダイオードの
   アノードに接続され且つ前記第４のＭＯＳトランジスタ
   のドレイン端子が前記第２のツェナーダイオードのアノ
   ードに接続された前記第３及び第４のＭＯＳトランジス
   タと、 ｎｐｎ型の第１のバイポーラトランジスタ及びｐｎｐ型
   の第２のバイポーラトランジスタを有する相補対称前置
   増幅段であって、前記第１及び第２のバイポーラトラン
   ジスタのエミッタ端子が一緒に接続されると共に前記電
   力用ＭＯＳトランジスタのゲート端子に接続され、前記
   第１及び第２のバイポーラトランジスタのベース端子が
   一緒に接続されると共に前記第２のツェナーダイオード
   のアノードに接続され、前記第１のバイポーラトランジ
   スタのコレクタ端子が前記高圧電源端子に接続され、そ
   して前記第２のバイポーラトランジスタのコレクタ端子
   が前記アース端子に接続された前記前置増幅段と、 を含む請求項３のインターフェイス回路。
5. 【請求項５】 前記第２の増幅回路ブロックは高圧用の
   第３及び第４のバイポーラトランジスタを含み、これら
   バイポーラトランジスタはそのエミッタ端子が一緒に接
   続されると共に電流発生器を介して前記低圧電源端子に
   接続され、前記第３のバイポーラトランジスタのベース
   端子が前記第２の増幅回路ブロックの前記低圧入力端子
   に接続され、前記第４のバイポーラトランジスタのベー
   ス端子が前記高圧入力端子に接続され、そして前記第３
   又は第４のバイポーラトランジスタのコレクタ端子が前
   記低圧出力端子に接続されている請求項２のインターフ
   ェイス回路。
6. 【請求項６】 第１の増幅ブロックであって、その低圧
   入力端子に低圧範囲の入力信号を受け且つ高圧入／出力
   端子に高圧範囲の出力信号を供給するように接続され、
   また高圧電源端子から給電される前記第１の増幅ブロッ
   クと、 第２の増幅ブロックであって、前記高圧入／出力端子に
   高圧範囲の入力信号を受け且つその低圧出力端子に低圧
   範囲の出力信号を供給するように接続され、また低圧電
   源端子から給電される前記第２の増幅ブロックと、 を備えたインターフェイス回路。
7. 【請求項７】 前記第２の増幅ブロックは、更にその低
   圧入力端子に接続されて別な低圧範囲の入力信号を受け
   る請求項６のインターフェイス回路。
8. 【請求項８】 前記第２の増幅ブロックは、 前記第２の増幅ブロックの前記別な低圧範囲の入力信号
   によって制御されるべく接続された第１のバイポーラト
   ランジスタと、 前記高圧範囲の入力信号によって制御されるべく接続さ
   れた第２の高圧用バイポーラトランジスタと、 を含み、 前記第１及び第２のバイポーラトランジスタは両方共前
   記低圧電源端子から給電され、前記第１又は第２のバイ
   ポーラトランジスタが前記低圧範囲の出力信号を供給す
   る請求項７のインターフェイス回路。
9. 【請求項９】 前記第１の増幅ブロックは、 第１及び第２の電力用電界効果トランジスタを有する出
   力プッシュプル段であって、前記第１及び第２の電力用
   電界効果トランジスタが前記高圧電源端子とアース端子
   の間で直列に接続され、それらのドレイン端子が共に前
   記高圧入／出力端子に接続されて前記高圧範囲の出力信
   号を供給する前記出力プッシュプル段と、 前記第１の電力用電界効果トランジスタのためのドライ
   バ回路であって、前記第１の増幅ブロックの前記低圧範
   囲の入力信号によって制御されるべく且つ前記第１の電
   力用電界効果トランジスタを前記第１の増幅ブロックの
   前記低圧入力端子に結合するように接続され、前記低圧
   範囲の入力信号の値に依存して前記第１の電力用電界効
   果トランジスタをターンオン／オフするようになってい
   る前記ドライバ回路と、 を含む請求項６のインターフェイス回路。
10. 【請求項１０】 前記ドライバ回路は、前記第１の電力
    用電界効果トランジスタをターンオフさせてそのゲート
    端子を前記高圧電源端子に接続する請求項９のインター
    フェイス回路。
11. 【請求項１１】 前記ドライバ回路は、 第１及び第２の電界効果トランジスタであって、前記低
    圧範囲の入力信号によってそれぞれ直接、又はインバー
    タを介して制御されるべく接続され且つ前記アース端子
    に接続される前記第１及び第２の電界効果トランジスタ
    と、 第１及び第２のツェナーダイオードであって、それぞれ
    前記第１及び第２の電界効果トランジスタに接続される
    と共に前記高圧電源端子に接続され、それぞれ前記第１
    及び第２の電界効果トランジスタがターンオンされる時
    に逆導通で作動する前記第１及び第２のツェナーダイオ
    ードと、 第３及び第４の交差結合された電界効果トランジスタで
    あって、それぞれ前記第２及び第１のツェナーダイオー
    ドが逆導通で作動される時にターンオンされるべく前記
    第１及び第２のツェナーダイオードと並列に接続され、
    また前記高圧電源端子から給電される前記第３及び第４
    の交差結合された電界効果トランジスタと、 第１及び第２の相補バイポーラトランジスタであって、
    前記高圧電源端子と前記アース端子との間で直列に接続
    され、前記第４の電界効果トランジスタにより且つ前記
    第２のツェナーダイオードにより制御されるべくそして
    前記第１の電力用電界効果トランジスタのゲート端子を
    前記アース端子又は前記高圧電源端子へ接続すると共に
    前記第２のツェナーダイオード又は前記第４の電界効果
    トランジスタのターンオンに応じて前記第１の電力用電
    界効果トランジスタをそれぞれターンオン又はオフさせ
    る前記第１及び第２の相補バイポーラトランジスタと、 を含む請求項７のインターフェイス回路。
12. 【請求項１２】 前記高圧範囲の出力信号が前記第１及
    び第２の電力用電界効果トランジスタの一方によって供
    給される請求項９のインターフェイス回路。
13. 【請求項１３】 前記第２の増幅ブロックが能動電力部
    品を含む請求項６のインターフェイス回路。
14. 【請求項１４】 前記第１の増幅ブロックが他の低圧入
    力端子に接続されている請求項６のインターフェイス回
    路。
15. 【請求項１５】 前記高圧範囲の入力信号が前記高圧入
    ／出力端子に印加される時に前記第１の増幅ブロックの
    動作を禁止するために接続されたカットオフ回路ブロッ
    クを更に備えた請求項６のインターフェイス回路。
16. 【請求項１６】 前記第１及び第２の増幅ブロックがＢ
    ＣＤ技術で実施される請求項６のインターフェイス回
    路。
17. 【請求項１７】 第１及び第２の電力用電界効果トラン
    ジスタを含む出力プッシュプル段であって、前記第１及
    び第２の電力用電界効果トランジスタが高圧電源端子と
    アース端子の間で直列に接続され、これら電力用電界効
    果トランジスタのドレイン端子が両方とも高圧入／出力
    端子に接続されて交互に高圧出力信号を供給する前記出
    力プッシュプル段と、 第１及び第２の電界効果トランジスタであって、それぞ
    れ第１の低圧入力信号によって直接、又はインバータを
    介して制御されるべく接続され且つ前記アース端子に結
    合される前記第１及び第２の電界効果トランジスタと、 第１及び第２のツェナーダイオードであって、それぞれ
    前記第１及び第２の電界効果トランジスタに接続される
    と共に前記高圧電源端子に接続され、それぞれ前記第１
    及び第２の電界効果トランジスタがターンオンされる時
    に逆導通で作動する前記第１及び第２のツェナーダイオ
    ードと、 前記第１のツェナーダイオードが逆導通で作動する時に
    ターンオンされるべく且つ前記高圧給電端子から給電さ
    れるべく接続された第３の電界効果トランジスタと、 前記高圧給電端子と前記アース端子の間で直列に接続さ
    れた第１及び第２の相補トランジスタを含む相補段であ
    って、前記第１及び第２の相補トランジスタは、前記第
    ３の電界効果トランジスタにより且つ前記第２のツェナ
    ーダイオードにより制御されるべくそして前記第１の電
    力用電界効果トランジスタのゲート端子を前記アース端
    子又は前記高圧電源端子に接続すると共に前記第２のツ
    ェナーダイオード又は前記第３の電界効果トランジスタ
    のターンオンに応じて前記第１の電界効果トランジスタ
    を交互にターンオンまたはオフさせる前記相補段と、 前記高圧入／出力端子から高圧入力信号を受けて低圧出
    力端子に低圧出力信号を供給するために接続され且つ低
    圧電源端子から給電される差動段と、 を備え、 前記第２の電力用電界効果トランジスタが第２の低圧入
    力信号によって制御されるべく接続されている集積され
    たインターフェイス回路。
18. 【請求項１８】 前記第３の電界効果トランジスタと交
    差結合され、前記第１のツェナーダイオードが逆導通で
    作動する時にターンオンされるべく且つ前記高圧電源端
    子から給電されるべく接続された他の電界効果トランジ
    スタを更に含み、前記他の電界効果トランジスタ及び前
    記第３の電界効果トランジスタが前記相補段の制御ノー
    ドを介してターンオンとターンオフの間、又はターンオ
    フとターンオンの間の遷移を速めるように接続且つ構成
    されている請求項１７の集積されたインターフェイス回
    路。
19. 【請求項１９】 前記差動段は、 他の低圧入力信号によって制御されるべく接続された第
    １のバイポーラトランジスタと、 前記高圧入力信号によって制御されるべく接続された第
    ２の高圧用バイポーラトランジスタと、 を含み、これら第１及び第２のバイポーラトランジスタ
    が両方共前記低圧電源端子から給電され、前記第１又は
    第２のバイポーラトランジスタが前記低圧出力信号を供
    給する請求項１７の集積されたインターフェイス回路。
20. 【請求項２０】 前記第１及び第２の電力用電界効果ト
    ランジスタがそれぞれｐチャネルのＭＯＳトランジスタ
    及びｎチャネルのＤＭＯＳトランジスタである請求項１
    ７の集積されたインターフェイス回路。
21. 【請求項２１】 前記第１及び第２の電界効果トランジ
    スタが低電力用トランジスタである請求項１７の集積さ
    れたインターフェイス回路。
22. 【請求項２２】 前記相補段の前記第１及び第２の相補
    トランジスタがそれぞれｎｐｎ及びｐｎｐのバイポーラ
    トランジスタである請求項１７の集積されたインターフ
    ェイス回路。
23. 【請求項２３】 前記第１と第２の低圧入力信号が等し
    い請求項１７の集積されたインターフェイス回路。
24. 【請求項２４】 前記電界効果トランジスタがＭＯＳト
    ランジスタである請求項１７の集積されたインターフェ
    イス回路。
25. 【請求項２５】 諸部品が混合されたＢＣＤ技術で製造
    される請求項１７の集積されたインターフェイス回路。
26. 【請求項２６】 前記高圧入力信号が前記高圧入／出力
    端子に印加される時に前記第１及び第２の電力用電界効
    果トランジスタの動作を禁止するために接続されたカッ
    トオフ回路を更に備えた請求項１７の集積されたインタ
    ーフェイス回路。