JP2605447Y2 - 半導体素子 - Google Patents
半導体素子Info
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- JP2605447Y2 JP2605447Y2 JP1992048796U JP4879692U JP2605447Y2 JP 2605447 Y2 JP2605447 Y2 JP 2605447Y2 JP 1992048796 U JP1992048796 U JP 1992048796U JP 4879692 U JP4879692 U JP 4879692U JP 2605447 Y2 JP2605447 Y2 JP 2605447Y2
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、スイッチング電源の出
力段を構成するセンス端子を備えたパワーＭＯＳ ＦＥ
Ｔを駆動するための半導体素子に関するものである。
力段を構成するセンス端子を備えたパワーＭＯＳ ＦＥ
Ｔを駆動するための半導体素子に関するものである。
【０００２】
【従来の技術】従来、センス端子を備えたパワーＭＯＳ
ＦＥＴを用いた回路構成を出力段に使用したスイッチ
ング電源が存在する。これらのパワーＭＯＳ ＦＥＴ
は、図４または図５に示すような構成の半導体素子
（１），（２）により駆動される。図４の半導体素子
（１）は、３個のＭＯＳ ＦＥＴ（Ｆ１）〜（Ｆ３）と
抵抗（Ｒ１）と制御回路（Ｃ）とによりトーテムポール
型回路に構成され、電源入力端子（Ｉ）と接地端子
（Ｇ）とに直流電源（Ｖｃｃ）が接続され、制御回路
（Ｃ）により駆動段のＭＯＳ ＦＥＴ（Ｆ１）が一定周
期でオン・オフを繰り返すよう制御されることにより、
一対のＭＯＳ ＦＥＴ（Ｆ２），（Ｆ３）が交互にオン
・オフされ、出力端子（Ｏ）からゲート抵抗（Ｒ２）を
介して前述のパワーＭＯＳＦＥＴ（ＰＦ）にゲート電圧
を直接供給するようになっている。同図には、センス端
子（Ｓ）を備えたパワーＭＯＳ ＦＥＴ（ＰＦ）を示し
てあり、パワーＭＯＳ ＦＥＴ（ＰＦ）の接続セル個数
をｎとすると、センス端子（Ｓ）にはドレイン電流の１
／ｎの電流が流れ、抵抗（Ｒ３）によりセンス電圧とし
て取り出され、このセンス電圧に基づきパワーＭＯＳ
ＦＥＴ（ＰＦ）がフィードバック制御される。
ＦＥＴを用いた回路構成を出力段に使用したスイッチ
ング電源が存在する。これらのパワーＭＯＳ ＦＥＴ
は、図４または図５に示すような構成の半導体素子
（１），（２）により駆動される。図４の半導体素子
（１）は、３個のＭＯＳ ＦＥＴ（Ｆ１）〜（Ｆ３）と
抵抗（Ｒ１）と制御回路（Ｃ）とによりトーテムポール
型回路に構成され、電源入力端子（Ｉ）と接地端子
（Ｇ）とに直流電源（Ｖｃｃ）が接続され、制御回路
（Ｃ）により駆動段のＭＯＳ ＦＥＴ（Ｆ１）が一定周
期でオン・オフを繰り返すよう制御されることにより、
一対のＭＯＳ ＦＥＴ（Ｆ２），（Ｆ３）が交互にオン
・オフされ、出力端子（Ｏ）からゲート抵抗（Ｒ２）を
介して前述のパワーＭＯＳＦＥＴ（ＰＦ）にゲート電圧
を直接供給するようになっている。同図には、センス端
子（Ｓ）を備えたパワーＭＯＳ ＦＥＴ（ＰＦ）を示し
てあり、パワーＭＯＳ ＦＥＴ（ＰＦ）の接続セル個数
をｎとすると、センス端子（Ｓ）にはドレイン電流の１
／ｎの電流が流れ、抵抗（Ｒ３）によりセンス電圧とし
て取り出され、このセンス電圧に基づきパワーＭＯＳ
ＦＥＴ（ＰＦ）がフィードバック制御される。
【０００３】また、図５の半導体素子（２）は、２個の
トランジスタ（Ｑ１），（Ｑ２）と制御回路（Ｃ）とに
よりプッシュプル型回路に構成されたもので、ＮＰＮ型
トランジスタ（Ｑ１）とＰＮＰ型トランジスタ（Ｑ２）
との各ベースが制御回路（Ｃ）に接続されていることに
より、制御回路（Ｃ）から一定周期でハイレベルとロー
レベルの各信号が交互に出力されることにより、両トラ
ンジスタ（Ｑ１），（Ｑ２）が交互にオン・オフされ
る。その他の動作は図４と同様であるので説明を省略す
る。
トランジスタ（Ｑ１），（Ｑ２）と制御回路（Ｃ）とに
よりプッシュプル型回路に構成されたもので、ＮＰＮ型
トランジスタ（Ｑ１）とＰＮＰ型トランジスタ（Ｑ２）
との各ベースが制御回路（Ｃ）に接続されていることに
より、制御回路（Ｃ）から一定周期でハイレベルとロー
レベルの各信号が交互に出力されることにより、両トラ
ンジスタ（Ｑ１），（Ｑ２）が交互にオン・オフされ
る。その他の動作は図４と同様であるので説明を省略す
る。
【０００４】
【考案が解決しようとする課題】ところで、前述の何れ
の半導体素子（１），（２）においても、直流電源（Ｖ
ｃｃ）の電源電圧が変動すると、それに伴って図６
（ａ）に示すようにパワーＭＯＳ ＦＥＴ（ＰＦ）のゲ
ート電圧も変化するので、電源電圧の変動によりゲート
耐圧を越える過大なゲート電圧が印加されると、パワー
ＭＯＳ ＦＥＴ（ＰＦ）が破壊されてしまう。また、同
図（ｂ）に示すように、電源電圧の変動に伴ってセンス
端子（Ｓ）のセンス電圧も変化するので、正確なフィー
ドバック制御を行なえない不都合が生じる。
の半導体素子（１），（２）においても、直流電源（Ｖ
ｃｃ）の電源電圧が変動すると、それに伴って図６
（ａ）に示すようにパワーＭＯＳ ＦＥＴ（ＰＦ）のゲ
ート電圧も変化するので、電源電圧の変動によりゲート
耐圧を越える過大なゲート電圧が印加されると、パワー
ＭＯＳ ＦＥＴ（ＰＦ）が破壊されてしまう。また、同
図（ｂ）に示すように、電源電圧の変動に伴ってセンス
端子（Ｓ）のセンス電圧も変化するので、正確なフィー
ドバック制御を行なえない不都合が生じる。
【０００５】そこで、図４および図５にそれぞれ示すよ
うに、パワーＭＯＳ ＦＥＴ（ＰＦ）のソースとゲート
間にツェナダイオード（Ｚ）を接続して前述のような不
都合の発生を防止するようにしている。このように、ツ
ェナダイオード（Ｚ）を必要とするので、その分だけコ
スト高となり、また、パワーＭＯＳ ＦＥＴ（ＰＦ）を
実装するプリント基板にツェナダイオード（Ｚ）を接続
するためのスペースを要して大型化する欠点がある。
うに、パワーＭＯＳ ＦＥＴ（ＰＦ）のソースとゲート
間にツェナダイオード（Ｚ）を接続して前述のような不
都合の発生を防止するようにしている。このように、ツ
ェナダイオード（Ｚ）を必要とするので、その分だけコ
スト高となり、また、パワーＭＯＳ ＦＥＴ（ＰＦ）を
実装するプリント基板にツェナダイオード（Ｚ）を接続
するためのスペースを要して大型化する欠点がある。
【０００６】そこで本考案は、コスト高になることなく
且つツェナダイオードを削除しながらもパワーＭＯＳ
ＦＥＴを支障なく駆動できるような半導体素子を提供す
ることを技術的課題とするものである。
且つツェナダイオードを削除しながらもパワーＭＯＳ
ＦＥＴを支障なく駆動できるような半導体素子を提供す
ることを技術的課題とするものである。
【０００７】
【課題を解決するための手段】本考案は、上記した課題
を達成するための技術的手段として、半導体素子を次の
ように構成した。即ち、電源入力端子が電源に接続され
て、並列接続された多数個のセルのうちの特定のものに
のみドレイン電流の接続個数分の１の電流が流れるセン
ス端子を備えたパワーＭＯＳ ＦＥＴにゲート抵抗を介
しゲート電圧を直接供給して駆動する半導体素子におい
て、ＭＯＳ ＦＥＴまたはトランジスタによりトーテム
ポール型回路またはプッシュプル型回路を構成するとと
もに、この回路における駆動段の前記ＭＯＳ ＦＥＴま
たはトランジスタと前記電源入力端子との間に、前記電
源入力端子に入力される電源電圧が変動しても前記パワ
ーＭＯＳ ＦＥＴに一定の電圧を供給し、前記電源電圧
の変動に対して前記センス端子からのセンス電圧を変化
させない定電圧回路を介設したことを特徴として構成さ
れている。
を達成するための技術的手段として、半導体素子を次の
ように構成した。即ち、電源入力端子が電源に接続され
て、並列接続された多数個のセルのうちの特定のものに
のみドレイン電流の接続個数分の１の電流が流れるセン
ス端子を備えたパワーＭＯＳ ＦＥＴにゲート抵抗を介
しゲート電圧を直接供給して駆動する半導体素子におい
て、ＭＯＳ ＦＥＴまたはトランジスタによりトーテム
ポール型回路またはプッシュプル型回路を構成するとと
もに、この回路における駆動段の前記ＭＯＳ ＦＥＴま
たはトランジスタと前記電源入力端子との間に、前記電
源入力端子に入力される電源電圧が変動しても前記パワ
ーＭＯＳ ＦＥＴに一定の電圧を供給し、前記電源電圧
の変動に対して前記センス端子からのセンス電圧を変化
させない定電圧回路を介設したことを特徴として構成さ
れている。
【０００８】
【作用】センス端子付きパワーＭＯＳ ＦＥＴのゲート
に出力端子を接続してスイッチング電源を構成した場
合、電源電圧が変動しても、定電圧回路により定電圧化
されて各パワーＭＯＳ ＦＥＴに対し常に一定のゲート
電圧が供給される。従って、センス端子付きパワーＭＯ
Ｓ ＦＥＴのセンス電圧も電源電圧の変動に対し変化す
ることがない。そのため、ツェナダイオードを接続しな
くてもパワーＭＯＳＦＥＴにゲート破壊やセンス電圧の
変化といった不都合が発生することがない。また、定電
圧回路はパワーＭＯＳ ＦＥＴのゲート電圧に対する定
電圧化のみであって簡単な回路構成でよく、当該半導体
素子が何ら大型化することなく且つ殆どコスト高になる
ことがないので、別素子としてのツェナダイオードを用
いるよりもコストを大幅に低減でき、パワーＭＯＳ Ｆ
ＥＴを実装するプリント基板にツェナダイオードを搭載
するスペースが不要となって格段に小型化できる。
に出力端子を接続してスイッチング電源を構成した場
合、電源電圧が変動しても、定電圧回路により定電圧化
されて各パワーＭＯＳ ＦＥＴに対し常に一定のゲート
電圧が供給される。従って、センス端子付きパワーＭＯ
Ｓ ＦＥＴのセンス電圧も電源電圧の変動に対し変化す
ることがない。そのため、ツェナダイオードを接続しな
くてもパワーＭＯＳＦＥＴにゲート破壊やセンス電圧の
変化といった不都合が発生することがない。また、定電
圧回路はパワーＭＯＳ ＦＥＴのゲート電圧に対する定
電圧化のみであって簡単な回路構成でよく、当該半導体
素子が何ら大型化することなく且つ殆どコスト高になる
ことがないので、別素子としてのツェナダイオードを用
いるよりもコストを大幅に低減でき、パワーＭＯＳ Ｆ
ＥＴを実装するプリント基板にツェナダイオードを搭載
するスペースが不要となって格段に小型化できる。
【０００９】
【実施例】以下、本考案の好適な実施例について図面を
参照しながら詳述する。図１はトーテムポール型回路に
構成した図４に対応する本考案の一実施例の半導体素子
（３）を示し、図４と相違する点は、電源入力端子
（Ｉ）と駆動段のＭＯＳ ＦＥＴ（Ｆ１）との間に定電
圧回路（ＣＶ１）を介設した構成のみである。また、図
２はプッシュプル型回路に構成した図５に対応する本考
案の他の実施例の半導体素子（４）を示し、図５と相違
する点は、電源入力端子（Ｉ）と駆動段のトランジスタ
（Ｑ１）との間に定電圧回路（ＣＶ２）を介設した構成
のみである。
参照しながら詳述する。図１はトーテムポール型回路に
構成した図４に対応する本考案の一実施例の半導体素子
（３）を示し、図４と相違する点は、電源入力端子
（Ｉ）と駆動段のＭＯＳ ＦＥＴ（Ｆ１）との間に定電
圧回路（ＣＶ１）を介設した構成のみである。また、図
２はプッシュプル型回路に構成した図５に対応する本考
案の他の実施例の半導体素子（４）を示し、図５と相違
する点は、電源入力端子（Ｉ）と駆動段のトランジスタ
（Ｑ１）との間に定電圧回路（ＣＶ２）を介設した構成
のみである。
【００１０】スイッチング電源を構成するに際し、図１
および図２にそれぞれ示すように出力端子（Ｏ）をゲー
ト抵抗（Ｒ２）を介してセンス端子付きパワーＭＯＳ
ＦＥＴ（ＰＦ）のゲートに接続した場合、何れの半導体
素子（２），（４）においても、電源電圧の変動に対し
制御回路（Ｃ）への入力電圧は変化するが、図３（ａ）
に示すように、電源電圧の変動に対し定電圧回路（ＣＶ
１），（ＣＶ２）により定電圧化されてセンス端子付き
各パワーＭＯＳ ＦＥＴ（ＰＦ）には常に一定のゲート
電圧が供給される。従って、図３（ｂ）に示すように、
センス端子付きパワーＭＯＳ ＦＥＴ（ＰＦ）のセンス
電圧も電源電圧の変動に対し変化することなく一定であ
る。そのため、図４および図５に示したツェナダイオー
ドを接続しなくてもにゲート破壊やセンス電圧の変化と
いった不都合が発生することがない。また、定電圧回路
（ＣＶ１），（ＣＶ２）はパワーＭＯＳ ＦＥＴ（Ｐ
Ｆ）のゲート電圧に対する定電圧化のみであって簡単な
回路構成でよく、当該半導体素子（３），（４）自体が
何ら大型化することなく且つ殆どコスト高になることが
ないので、別素子としてのツェナダイオードを用いるよ
りも大幅にコストを低減できる。更に、パワーＭＯＳ
ＦＥＴ（ＰＦ）を実装するプリント基板にツェナダイオ
ードを搭載するためのスペースを必要としないので、当
該半導体素子（３），（４）を用いて構成するスイッチ
ング電源を格段に小型化できる。
および図２にそれぞれ示すように出力端子（Ｏ）をゲー
ト抵抗（Ｒ２）を介してセンス端子付きパワーＭＯＳ
ＦＥＴ（ＰＦ）のゲートに接続した場合、何れの半導体
素子（２），（４）においても、電源電圧の変動に対し
制御回路（Ｃ）への入力電圧は変化するが、図３（ａ）
に示すように、電源電圧の変動に対し定電圧回路（ＣＶ
１），（ＣＶ２）により定電圧化されてセンス端子付き
各パワーＭＯＳ ＦＥＴ（ＰＦ）には常に一定のゲート
電圧が供給される。従って、図３（ｂ）に示すように、
センス端子付きパワーＭＯＳ ＦＥＴ（ＰＦ）のセンス
電圧も電源電圧の変動に対し変化することなく一定であ
る。そのため、図４および図５に示したツェナダイオー
ドを接続しなくてもにゲート破壊やセンス電圧の変化と
いった不都合が発生することがない。また、定電圧回路
（ＣＶ１），（ＣＶ２）はパワーＭＯＳ ＦＥＴ（Ｐ
Ｆ）のゲート電圧に対する定電圧化のみであって簡単な
回路構成でよく、当該半導体素子（３），（４）自体が
何ら大型化することなく且つ殆どコスト高になることが
ないので、別素子としてのツェナダイオードを用いるよ
りも大幅にコストを低減できる。更に、パワーＭＯＳ
ＦＥＴ（ＰＦ）を実装するプリント基板にツェナダイオ
ードを搭載するためのスペースを必要としないので、当
該半導体素子（３），（４）を用いて構成するスイッチ
ング電源を格段に小型化できる。
【００１１】
【考案の効果】以上のように本考案の半導体素子による
と、トーテムポール型回路またはプッシュプル型回路を
構成する駆動段のＭＯＳ ＦＥＴまたはトランジスタと
電源入力端子との間に上記のような定電圧回路を介設し
た構成としたので、スイッチング電源を構成するに際し
ゲート抵抗を介してセンス端子付きパワーＭＯＳ ＦＥ
Ｔのゲートに接続した場合、電源電圧の変動に対し定電
圧回路により定電圧化してセンス端子付きパワーＭＯＳ
ＦＥＴのセンス電圧も電源電圧の変動に対し一定に保
持できる。そのため、従来のようにツェナダイオードを
接続しなくてもゲート破壊やセンス電圧の変化といった
不都合が発生することがないので、パワーＭＯＳ ＦＥ
Ｔを実装するプリント基板にツェナダイオードを搭載す
るためのスペースを必要とせず、スイッチング電源を小
型化して構成できる。
と、トーテムポール型回路またはプッシュプル型回路を
構成する駆動段のＭＯＳ ＦＥＴまたはトランジスタと
電源入力端子との間に上記のような定電圧回路を介設し
た構成としたので、スイッチング電源を構成するに際し
ゲート抵抗を介してセンス端子付きパワーＭＯＳ ＦＥ
Ｔのゲートに接続した場合、電源電圧の変動に対し定電
圧回路により定電圧化してセンス端子付きパワーＭＯＳ
ＦＥＴのセンス電圧も電源電圧の変動に対し一定に保
持できる。そのため、従来のようにツェナダイオードを
接続しなくてもゲート破壊やセンス電圧の変化といった
不都合が発生することがないので、パワーＭＯＳ ＦＥ
Ｔを実装するプリント基板にツェナダイオードを搭載す
るためのスペースを必要とせず、スイッチング電源を小
型化して構成できる。
【００１２】また、定電圧回路はパワーＭＯＳ ＦＥＴ
のゲート電圧に対する定電圧化のみであって簡単な回路
構成でよく、自体の形状が何ら大型化することなく且つ
殆どコスト高になることがないので、別素子としてのツ
ェナダイオードを多数個用いるよりも大幅にコストを低
減できる。
のゲート電圧に対する定電圧化のみであって簡単な回路
構成でよく、自体の形状が何ら大型化することなく且つ
殆どコスト高になることがないので、別素子としてのツ
ェナダイオードを多数個用いるよりも大幅にコストを低
減できる。
【図１】本考案の一実施例の電気回路図である。
【図２】本考案の他の実施例の電気回路図である。
【図３】（ａ），（ｂ）は図１および図２のゲート電圧
と電源電圧との関係およびセンス電圧と電源電圧との関
係をそれぞれ示す特性図である。
と電源電圧との関係およびセンス電圧と電源電圧との関
係をそれぞれ示す特性図である。
【図４】従来のトーテムポール型回路に構成した半導体
素子の電気回路である。
素子の電気回路である。
【図５】従来のプッシュプル型回路に構成した半導体素
子の電気回路図である。
子の電気回路図である。
【図６】（ａ），（ｂ）は図４および図５のゲート電圧
と電源電圧との関係およびセンス電圧と電源電圧との関
係をそれぞれ示す特性図である。
と電源電圧との関係およびセンス電圧と電源電圧との関
係をそれぞれ示す特性図である。
３，４ 半導体素子 Ｉ 電源入力端子 Ｆ１ 駆動段のＭＯＳ ＦＥＴ Ｆ２，Ｆ３ ＭＯＳ ＦＥＴ Ｑ１ 駆動段のトランジスタ Ｑ２ トランジスタ ＣＶ１，ＣＶ２ 定電圧回路 ＰＦ バワーＭＯＳ ＦＥＴ Ｓ センス端子 Ｒ２ ゲート抵抗
Claims (1)
- 【請求項１】 電源入力端子が電源に接続されて、並列
接続された多数個のセルのうちの特定のものにのみドレ
イン電流の接続個数分の１の電流が流れるセンス端子を
備えたパワーＭＯＳ ＦＥＴにゲート抵抗を介しゲート
電圧を直接供給して駆動する半導体素子において、ＭＯ
Ｓ ＦＥＴまたはトランジスタによりトーテムポール型
回路またはプッシュプル型回路を構成するとともに、こ
の回路における駆動段の前記ＭＯＳ ＦＥＴまたはトラ
ンジスタと前記電源入力端子との間に、前記電源入力端
子からの電源電圧が変動しても前記パワーＭＯＳ ＦＥ
Ｔに一定の電圧を供給し、前記電源電圧の変動に対して
前記センス端子からのセンス電圧を変化させない定電圧
回路を介設したことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992048796U JP2605447Y2 (ja) | 1992-07-13 | 1992-07-13 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992048796U JP2605447Y2 (ja) | 1992-07-13 | 1992-07-13 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613227U JPH0613227U (ja) | 1994-02-18 |
| JP2605447Y2 true JP2605447Y2 (ja) | 2000-07-17 |
Family
ID=12813194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992048796U Expired - Fee Related JP2605447Y2 (ja) | 1992-07-13 | 1992-07-13 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605447Y2 (ja) |
-
1992
- 1992-07-13 JP JP1992048796U patent/JP2605447Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613227U (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |