JPH0363713A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0363713A JPH0363713A JP19984389A JP19984389A JPH0363713A JP H0363713 A JPH0363713 A JP H0363713A JP 19984389 A JP19984389 A JP 19984389A JP 19984389 A JP19984389 A JP 19984389A JP H0363713 A JPH0363713 A JP H0363713A
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Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関し、特に電界効果トランジスタ
を用いて定電流源回路や負荷回路等を構成する半導体回
路に関するものである。
を用いて定電流源回路や負荷回路等を構成する半導体回
路に関するものである。
従来、この種の半導体回路としては第、８図に示される
定電流源回路があり、−数的に使用されている。
定電流源回路があり、−数的に使用されている。
ゲートおよびソースが短絡された電界効果トランジスタ
（ＦＥＴ）１は、そのドレイン側に電圧Ｖ が印加され
、ソース側には電圧ＶＡよりも低い電圧ＶＢが印加され
る。そして、図示しない負荷回路がドレイン・ソース回
路に直列に接続される。ＦＥＴ１のドレイン・ソース電
流■ｄｓは、ドレイン・ソース間電圧ｖｄＳが所定の電
圧値（ピンチオフ電圧）以上である場合には定電流性を
有するため、この定電流性を利用して負荷回路に安定し
た定電流が供給される。
（ＦＥＴ）１は、そのドレイン側に電圧Ｖ が印加され
、ソース側には電圧ＶＡよりも低い電圧ＶＢが印加され
る。そして、図示しない負荷回路がドレイン・ソース回
路に直列に接続される。ＦＥＴ１のドレイン・ソース電
流■ｄｓは、ドレイン・ソース間電圧ｖｄＳが所定の電
圧値（ピンチオフ電圧）以上である場合には定電流性を
有するため、この定電流性を利用して負荷回路に安定し
た定電流が供給される。
しかしながら、上記従来の定電流源回路にあっては、ゲ
ート・ソース間が短絡されてゲート・ソース間電圧Ｖ
が０［ｖ］に固定されているため、ｓ ドレイン・ソース電流Ｉｄｓはドレイン・ソース間電圧
ｖｄｓの大きさにかかわらず常に一定の電流値で飽和す
る。従って、ドレイン・ソース電流’ｄｓ、つまり、負
荷に供給される定電流の値を大きくするにはＦＥＴ１の
ゲート幅を大きくする必要がある。このため、ＦＥＴＩ
から構成される回路が集積されるＩＣチップのチップ面
積は大きくなり、得られる半導体装置が大形化してしま
うという課題が有った。
ート・ソース間が短絡されてゲート・ソース間電圧Ｖ
が０［ｖ］に固定されているため、ｓ ドレイン・ソース電流Ｉｄｓはドレイン・ソース間電圧
ｖｄｓの大きさにかかわらず常に一定の電流値で飽和す
る。従って、ドレイン・ソース電流’ｄｓ、つまり、負
荷に供給される定電流の値を大きくするにはＦＥＴ１の
ゲート幅を大きくする必要がある。このため、ＦＥＴＩ
から構成される回路が集積されるＩＣチップのチップ面
積は大きくなり、得られる半導体装置が大形化してしま
うという課題が有った。
また、ゲート幅が大きくなるとドレイン抵抗は小さくな
り、ドレインコンダクタンスｇｄが増加する。ドレイン
コンダクタンスｇｄが増加するということは、定電流源
回路の内部インピーダンスが低くなることである。この
ため、この内部インピーダンスの低下によって回路の定
電流性が損なわれるという課題が有った。
り、ドレインコンダクタンスｇｄが増加する。ドレイン
コンダクタンスｇｄが増加するということは、定電流源
回路の内部インピーダンスが低くなることである。この
ため、この内部インピーダンスの低下によって回路の定
電流性が損なわれるという課題が有った。
本発明はこのような課題を解消するためになされたもの
で、ＦＥＴと、このＦＥＴのドレイン・ゲート間に接続
されてそのゲート・ソース間に正の電圧を生じさせる回
路素子と、ＦＥＴのゲート・ソース間に接続されたコン
デンサとを備えて構成されたものである。
で、ＦＥＴと、このＦＥＴのドレイン・ゲート間に接続
されてそのゲート・ソース間に正の電圧を生じさせる回
路素子と、ＦＥＴのゲート・ソース間に接続されたコン
デンサとを備えて構成されたものである。
ＦＥＴのゲート・ソース間に正の電圧が生じることによ
り、大きな電流がドレイン・ソース間に流れる。また、
負荷回路に高周波電流が供給される場合には、ゲート・
ソース間に接続されたコンデンサによってその高周波成
分は短絡され、ＦＥＴのゲート会ソース間に形成された
ショットキーダイオードにはなんら影響を与えなくなる
。
り、大きな電流がドレイン・ソース間に流れる。また、
負荷回路に高周波電流が供給される場合には、ゲート・
ソース間に接続されたコンデンサによってその高周波成
分は短絡され、ＦＥＴのゲート会ソース間に形成された
ショットキーダイオードにはなんら影響を与えなくなる
。
第１図は本発明を定電流源回路に適用した場合の第１の
実施例の構成を示す回路図である。
実施例の構成を示す回路図である。
ＦＥＴ２はガリウム砒素（ＧａＡｓ）半導体基板からな
るＭＥＳＦＥＴ （ショットキーバリア形ＰＥＴ）構造
に形成されている。このドレイン・ゲート間には抵抗３
が接続されており、ゲート・ソース間にはコンデンサ４
が接続されている。抵抗３は薄膜技術等によって形成さ
れる。これらＦＥＴ２．抵抗３およびコンデンサ４は定
電流源回路を構成しており、ＦＥＴ２のドレイン・ソー
ス回路に直列に接続された負荷回路５に定電流を供給す
る。
るＭＥＳＦＥＴ （ショットキーバリア形ＰＥＴ）構造
に形成されている。このドレイン・ゲート間には抵抗３
が接続されており、ゲート・ソース間にはコンデンサ４
が接続されている。抵抗３は薄膜技術等によって形成さ
れる。これらＦＥＴ２．抵抗３およびコンデンサ４は定
電流源回路を構成しており、ＦＥＴ２のドレイン・ソー
ス回路に直列に接続された負荷回路５に定電流を供給す
る。
この定電流源回路の等価回路は第２図に示される。
ＦＥＴ２のドレイン・ソース間にはＦＥＴ２の有する電
流供給機能に基づく電流源６によって電流が流れる。こ
の電流源６による電流は、ＦＥＴ２のゲート・ソース間
電圧をＶ 、ＦＥＴ２のｓ２ しきい値電圧をＶ とすると、Ｋ（ｖｇ５２ｈ２ Ｖ ）２として示される。抵抗７はＦＥＴ２のｈ２ ドレインに生じる抵抗性であり、その抵抗値はＦＥＴ２
のドレインコンダクタンスをｇｄ２とするとその逆数で
ある１７ｇ、２として示される。抵抗３は上記のＦＥＴ
２のドレイン・ゲート間に接続されたものであり、コン
デンサ４はＦＥＴ２のゲート・ソース間に接続されたも
のである。また、ダイオード８はＦＥＴ２のゲート・ソ
ース間に形成されたショットキーダイオードである。
流供給機能に基づく電流源６によって電流が流れる。こ
の電流源６による電流は、ＦＥＴ２のゲート・ソース間
電圧をＶ 、ＦＥＴ２のｓ２ しきい値電圧をＶ とすると、Ｋ（ｖｇ５２ｈ２ Ｖ ）２として示される。抵抗７はＦＥＴ２のｈ２ ドレインに生じる抵抗性であり、その抵抗値はＦＥＴ２
のドレインコンダクタンスをｇｄ２とするとその逆数で
ある１７ｇ、２として示される。抵抗３は上記のＦＥＴ
２のドレイン・ゲート間に接続されたものであり、コン
デンサ４はＦＥＴ２のゲート・ソース間に接続されたも
のである。また、ダイオード８はＦＥＴ２のゲート・ソ
ース間に形成されたショットキーダイオードである。
このような構成において、ドレインに電圧ＶＡを印加し
、ソースに電圧ＶＡよりも低い電圧ＶＢを印加すると、
ＦＥＴ２のゲート・ソース間には抵抗３とダイオード８
との抵抗比で定まる電圧が印加され、電流がわずかに流
れる。従って、ダイオード８の端子間、つまり、ＦＥＴ
２のゲート・ソース間には正の電圧Ｖ が発生する。
、ソースに電圧ＶＡよりも低い電圧ＶＢを印加すると、
ＦＥＴ２のゲート・ソース間には抵抗３とダイオード８
との抵抗比で定まる電圧が印加され、電流がわずかに流
れる。従って、ダイオード８の端子間、つまり、ＦＥＴ
２のゲート・ソース間には正の電圧Ｖ が発生する。
この電ｓ２
圧Ｖ は上記のように抵抗３の値に応じて設定ｓ２
できるため、所望のドレイン・ソース電流■ｄｓ２が得
られる。従って、負荷回路５に供給される定電流の値は
、抵抗３とＦＥＴ２のゲート会ソース間の抵抗性との比
を適宜選択することにより可変することが出来、負荷回
路５に大きな値を持った定電流を供給することが出来る
。
られる。従って、負荷回路５に供給される定電流の値は
、抵抗３とＦＥＴ２のゲート会ソース間の抵抗性との比
を適宜選択することにより可変することが出来、負荷回
路５に大きな値を持った定電流を供給することが出来る
。
このため、負荷回路５に供給する定電流を大きくするた
めに、従来のように、定電流源回路を構成するＦＥＴの
ゲート幅を大きくする必要は無くなる。すなわち、本実
施例によれば、ＦＥＴ２のゲート幅が小さいままの状態
で、つまり、チップ面積を増大させずに、負荷回路５に
大きな定電流を供給することが可能になる。
めに、従来のように、定電流源回路を構成するＦＥＴの
ゲート幅を大きくする必要は無くなる。すなわち、本実
施例によれば、ＦＥＴ２のゲート幅が小さいままの状態
で、つまり、チップ面積を増大させずに、負荷回路５に
大きな定電流を供給することが可能になる。
一方、第１図に示された回路構成において、コンデンサ
４が無く、ＦＥＴ２のゲート・ソース間が開放状態の構
成を想定すると、次のような問題が生じる。つまり、負
荷回路５に供給される定電流が高周波になると、ＦＥＴ
２のゲート・ソース間に形成されたショットキーダイオ
ードの微分抵抗の影響により、ＦＥＴ２のゲート・ソー
ス間電圧は変動する。従って、ＦＥＴ２のドレイン・ソ
ース電流ｌｄｓは変動し、安定した電流が負荷回路５に
供給されなくなる。
４が無く、ＦＥＴ２のゲート・ソース間が開放状態の構
成を想定すると、次のような問題が生じる。つまり、負
荷回路５に供給される定電流が高周波になると、ＦＥＴ
２のゲート・ソース間に形成されたショットキーダイオ
ードの微分抵抗の影響により、ＦＥＴ２のゲート・ソー
ス間電圧は変動する。従って、ＦＥＴ２のドレイン・ソ
ース電流ｌｄｓは変動し、安定した電流が負荷回路５に
供給されなくなる。
しかしながら、本実施例においては第１図に図示される
通り、ＦＥＴ２のゲート・ソース間にコンデンサ４が接
続されているためにこのようなことは無く、負荷回路５
に高周波電流が供給される場合であっても、ＦＥＴ２の
ゲート・ソース間電圧Ｖ は高周波成分から影響を受
けないものとｓ２ なる。すなわち、コンデンサ４は高周波成分に対しては
インピーダンスが低下するため、高周波成分はコンデン
サ４によって短絡され、ＦＥＴ２のゲート・ソース間に
形成されたショットキーダイオード８にはなんら影響を
与えない。従って、ＦＥＴ２のゲート・ソース間には交
流的に見ると定電流が供給され続けるため、ゲート・ソ
ース間電圧Ｖ は変動せず、負荷回路５に供給される
定ｓ２ 電流Ｋ（Ｖ −Ｖ ）２の値は常に一定のもｇ
ｓ２ ｔｈ２ のとなる。
通り、ＦＥＴ２のゲート・ソース間にコンデンサ４が接
続されているためにこのようなことは無く、負荷回路５
に高周波電流が供給される場合であっても、ＦＥＴ２の
ゲート・ソース間電圧Ｖ は高周波成分から影響を受
けないものとｓ２ なる。すなわち、コンデンサ４は高周波成分に対しては
インピーダンスが低下するため、高周波成分はコンデン
サ４によって短絡され、ＦＥＴ２のゲート・ソース間に
形成されたショットキーダイオード８にはなんら影響を
与えない。従って、ＦＥＴ２のゲート・ソース間には交
流的に見ると定電流が供給され続けるため、ゲート・ソ
ース間電圧Ｖ は変動せず、負荷回路５に供給される
定ｓ２ 電流Ｋ（Ｖ −Ｖ ）２の値は常に一定のもｇ
ｓ２ ｔｈ２ のとなる。
また、高周波的に見た本回路のドレインコンダクタンス
ｇ は、抵抗３の抵抗値をＲ１とすると次式のように示
される。
ｇ は、抵抗３の抵抗値をＲ１とすると次式のように示
される。
ｇ −１／Ｒ１＋ｇｄ２
ここで、抵抗値Ｒ１を十分に大きな値に設定すれば、回
路全体のドレインコンダクタンスｇｄを増加させずに、
負荷回路５に供給される定電流を大きなものとすること
が出来る。また、抵抗３は薄膜技術により制御性良く形
成されるため、抵抗値Ｒ１の値を精度良く設定すること
が可能である。
路全体のドレインコンダクタンスｇｄを増加させずに、
負荷回路５に供給される定電流を大きなものとすること
が出来る。また、抵抗３は薄膜技術により制御性良く形
成されるため、抵抗値Ｒ１の値を精度良く設定すること
が可能である。
このため、当初設計した抵抗値Ｒ１とダイオード８の抵
抗分との比は製造バラツキによってほとんど変化せず、
設計通りの回路が実現される。
抗分との比は製造バラツキによってほとんど変化せず、
設計通りの回路が実現される。
第３図は本発明を負荷回路に適用した場合の第２の実施
例を示し、Ｂ Ｆ Ｌ （Ｂｕｆｆ’ｅｒｅｄ ＰＥＴ
Ｌｏｇｌｃ）回路を表している。なお、第１図と同一
または相当する部分については同符号を用いてその説明
は省略する。
例を示し、Ｂ Ｆ Ｌ （Ｂｕｆｆ’ｅｒｅｄ ＰＥＴ
Ｌｏｇｌｃ）回路を表している。なお、第１図と同一
または相当する部分については同符号を用いてその説明
は省略する。
ＦＥＴ２．抵抗３およびコンデンサ４はＦＥＴ９の負荷
回路を構成しており、ＰＥＴ２のドレイン・ソース回路
に直列にＭＥＳＦＥＴ９が接続されている。ＦＥＴ９の
ゲートには人力信号が与えられ、入力信号に応じたＦＥ
Ｔ２のソース電位はＭＥＳＦＥＴＩＯのゲートに与えら
れる。ＦＥＴ１０のソースにはダイオード１１．１２が
接続され、ダイオード１２のカソードから出力される信
号の電位がシフトされる。また、ダイオード１１゜１２
に直列に、ゲート・ソース間がショートされたＭＥＳＦ
ＥＴ１３が接続されている。
回路を構成しており、ＰＥＴ２のドレイン・ソース回路
に直列にＭＥＳＦＥＴ９が接続されている。ＦＥＴ９の
ゲートには人力信号が与えられ、入力信号に応じたＦＥ
Ｔ２のソース電位はＭＥＳＦＥＴＩＯのゲートに与えら
れる。ＦＥＴ１０のソースにはダイオード１１．１２が
接続され、ダイオード１２のカソードから出力される信
号の電位がシフトされる。また、ダイオード１１゜１２
に直列に、ゲート・ソース間がショートされたＭＥＳＦ
ＥＴ１３が接続されている。
このような構成において、ＦＥＴ９のゲートに与えられ
た入力信号は、ＦＥＴ２を負荷回路とするＦＥＴ９の増
幅作用により増幅され、ＦＥＴ１０、ダイオード１１．
１２を介して出力される。
た入力信号は、ＦＥＴ２を負荷回路とするＦＥＴ９の増
幅作用により増幅され、ＦＥＴ１０、ダイオード１１．
１２を介して出力される。
ここで、入力信号が高周波成分を含む場合、ＦＥＴ２は
この高周波成分から影響を受けないものとなる。すなわ
ち、コンデンサ４は高周波成分に対してはインピーダン
スが低下するため、高周波信号はコンデンサ４によって
短絡され、ＦＥＴ２のゲート・ソース間に形成されたシ
ョットキーダイオード８には何等影響を与えない。従っ
て、ＦＥＴ２のゲート・ソース間電圧Ｖ は、高周波
信ｓ２ 号が入力されても変動せず、常にＦＥＴ２による負荷抵
抗の値は一定のものとなる。
この高周波成分から影響を受けないものとなる。すなわ
ち、コンデンサ４は高周波成分に対してはインピーダン
スが低下するため、高周波信号はコンデンサ４によって
短絡され、ＦＥＴ２のゲート・ソース間に形成されたシ
ョットキーダイオード８には何等影響を与えない。従っ
て、ＦＥＴ２のゲート・ソース間電圧Ｖ は、高周波
信ｓ２ 号が入力されても変動せず、常にＦＥＴ２による負荷抵
抗の値は一定のものとなる。
また、ＦＥＴ９の増幅度Ａは、ＦＥＴ９のドレインコン
ダクタンスをｇ 相互コンダクタンスｄ９’ をｇｆｆｉ９とすると次式に示される増幅度Ａで増幅さ
れる。
ダクタンスをｇ 相互コンダクタンスｄ９’ をｇｆｆｉ９とすると次式に示される増幅度Ａで増幅さ
れる。
Ａ ”” ｇ ／ （ｇ ｄ２” ｇ ｄｇ）１１９
ＦＥＴ２のドレインコンダクタンスｇｄ２は、ＦＥＴ２
のゲート幅が大きくならないように形成されているため
、従来のゲート幅を大きくして負荷抵抗を変化させるも
のと比較して増加しない。従って、上記式に示されるＰ
ＥＴ９の増幅度Ａは従来の負荷回路において得られるも
のに比較して大きなものとなり、好ましいＢＦＬ回路が
得られる。
のゲート幅が大きくならないように形成されているため
、従来のゲート幅を大きくして負荷抵抗を変化させるも
のと比較して増加しない。従って、上記式に示されるＰ
ＥＴ９の増幅度Ａは従来の負荷回路において得られるも
のに比較して大きなものとなり、好ましいＢＦＬ回路が
得られる。
第４図は本発明を定電流源回路に適用した場合の第３の
実施例を示す回路図であり、第１図と同一または相当す
る部分については同符号を用いてその説明は省略する。
実施例を示す回路図であり、第１図と同一または相当す
る部分については同符号を用いてその説明は省略する。
第１図に示された定電流源回路にあってはＭＥＳＦＥＴ
２のドレイン・ゲート間に抵抗３を接続したが、本実施
例における定電流源回路は、ＦＥＴ２のドレイン・ゲー
ト間に、ゲート・ソース間が短絡されたＭＥＳＦＥＴ１
４を接続したものである。本実施例においても、ＦＥＴ
１４によりＦＥＴ２のゲート・ソース間にわずかな電流
を注入することにより、ＦＥＴ２のゲート・ソース間に
正の電圧を発生させ、ＦＥＴ２のゲート幅を大きくしな
いで負荷回路５に供給される定電流を増加させることが
出来る。また、本実施例においてもＦ ＥＴ２のゲート
・ソース間にコンデンサ４が接続されているため、負荷
回路５に高周波電流が供給される場合には、高周波成分
はコンデンサ４によって短絡される。このため、ＦＥＴ
２のゲート・ソース間電圧Ｖ は変動しない。従って
、常ｓ２ に安定した電流を負荷回路５に供給することが出来る。
２のドレイン・ゲート間に抵抗３を接続したが、本実施
例における定電流源回路は、ＦＥＴ２のドレイン・ゲー
ト間に、ゲート・ソース間が短絡されたＭＥＳＦＥＴ１
４を接続したものである。本実施例においても、ＦＥＴ
１４によりＦＥＴ２のゲート・ソース間にわずかな電流
を注入することにより、ＦＥＴ２のゲート・ソース間に
正の電圧を発生させ、ＦＥＴ２のゲート幅を大きくしな
いで負荷回路５に供給される定電流を増加させることが
出来る。また、本実施例においてもＦ ＥＴ２のゲート
・ソース間にコンデンサ４が接続されているため、負荷
回路５に高周波電流が供給される場合には、高周波成分
はコンデンサ４によって短絡される。このため、ＦＥＴ
２のゲート・ソース間電圧Ｖ は変動しない。従って
、常ｓ２ に安定した電流を負荷回路５に供給することが出来る。
第５図は本発明を負荷回路に適用した場合の第４の実施
例の構成を示す回路図であり、第３図および第４図と同
一または相当する部分については同符号を用いてその説
明は省略する。
例の構成を示す回路図であり、第３図および第４図と同
一または相当する部分については同符号を用いてその説
明は省略する。
第３図に示された負荷回路は抵抗３を用いて構成されて
いたが、本実施例による負荷回路はＦＥＴ１４を用いて
構成されている。すなわち、ＦＥＴ９の負荷回路は、−
ＦＥＴ２．ＦＥＴ１４およびコンデンサ４から構成され
ている。ＦＥＴ１４はＦＥＴ２のドレイン・ゲート間に
接続され、そのゲート・ソース間が短絡されており、コ
ンデンサ４はＦＥＴ２のゲート・ソース間に接続されて
いる。本実施例においても、ＦＥＴ２のゲート・ソース
間電圧Ｖ は高周波信号がコンデンサ４にｓ２ より短絡されるため変動せず、ドレイン・ソース間抵抗
は常に高いインピーダンスに一定に維持される。また、
ＦＥＴ２のゲート幅を大きくせずに、そのドレイン・ソ
ース電流を増大させることが出来るため、ドレイ・ンコ
ンダクタンスは大きくならない。従って、ＦＥＴ２を負
荷とするＦＥＴ９の増幅度Ａは本実施例においても高く
なる。
いたが、本実施例による負荷回路はＦＥＴ１４を用いて
構成されている。すなわち、ＦＥＴ９の負荷回路は、−
ＦＥＴ２．ＦＥＴ１４およびコンデンサ４から構成され
ている。ＦＥＴ１４はＦＥＴ２のドレイン・ゲート間に
接続され、そのゲート・ソース間が短絡されており、コ
ンデンサ４はＦＥＴ２のゲート・ソース間に接続されて
いる。本実施例においても、ＦＥＴ２のゲート・ソース
間電圧Ｖ は高周波信号がコンデンサ４にｓ２ より短絡されるため変動せず、ドレイン・ソース間抵抗
は常に高いインピーダンスに一定に維持される。また、
ＦＥＴ２のゲート幅を大きくせずに、そのドレイン・ソ
ース電流を増大させることが出来るため、ドレイ・ンコ
ンダクタンスは大きくならない。従って、ＦＥＴ２を負
荷とするＦＥＴ９の増幅度Ａは本実施例においても高く
なる。
第６図は本発明を定電流源回路に適用した第５の実施例
を示す回路図であり、第１図と同一または相当する部分
には同符号を用いてその説明は省略する。
を示す回路図であり、第１図と同一または相当する部分
には同符号を用いてその説明は省略する。
第１図に示された定電流源回路にあってはＭＥＳＦＥＴ
２のドレイン・ゲート間に抵抗３を接続したが、本実施
例における定電流源回路は、ＦＥＴ２のドレイン・ゲー
ト間に、ショットキーダイオード１５を接続したもので
ある。本実施例においては、ショットキーダイオード１
５とＦＥＴ２のゲート・ソース間のショットキーダイオ
ード８との分圧比で定まる正の電圧がダイオード８の端
子間に発生する。そして、この正の電圧によりＦＥＴ２
のゲート幅を大きくしないで負ｔ：ｊ回路５に供給され
る定電流が増加する。本実施例においてもＦＥＴ２のゲ
ート・ソース間にコンデンサ４が接続されている。この
ため、負荷回路５に高周波電流が供給される場合にあっ
ても、常に安定した電流を負荷回路５に供給することが
出来る。
２のドレイン・ゲート間に抵抗３を接続したが、本実施
例における定電流源回路は、ＦＥＴ２のドレイン・ゲー
ト間に、ショットキーダイオード１５を接続したもので
ある。本実施例においては、ショットキーダイオード１
５とＦＥＴ２のゲート・ソース間のショットキーダイオ
ード８との分圧比で定まる正の電圧がダイオード８の端
子間に発生する。そして、この正の電圧によりＦＥＴ２
のゲート幅を大きくしないで負ｔ：ｊ回路５に供給され
る定電流が増加する。本実施例においてもＦＥＴ２のゲ
ート・ソース間にコンデンサ４が接続されている。この
ため、負荷回路５に高周波電流が供給される場合にあっ
ても、常に安定した電流を負荷回路５に供給することが
出来る。
第７図は本発明を負荷回路に適用した場合の第６の実施
例の構成を示す回路図であり、第３図および第６図と同
一または相当する部分については同符号を用いてその説
明は省略する。
例の構成を示す回路図であり、第３図および第６図と同
一または相当する部分については同符号を用いてその説
明は省略する。
ＴＳ３図に示された負荷回路は抵抗３を用いて構成され
ていたが、本実施例による負荷回路はショットキーダイ
オード１５を用いて構成されている。
ていたが、本実施例による負荷回路はショットキーダイ
オード１５を用いて構成されている。
すなわち、ＦＥＴ９の負荷回路は、ＦＥＴ２． ショ
ットキーダイオード１５およびコンデンサ４から構成さ
れている。ショットキーダイオード１５のカソードはＦ
ＥＴ２のドレインに、アノードはＦＥＴ２のゲートに接
続されており、コンデンサ４はＦＥＴ２のゲート・ソー
ス間に接続されている。本実施例においても、ＦＥＴ２
のゲート・ソース間電圧Ｖ は高周波信号がコンデン
サ４にｓ２ より短絡されているため変動せず、ドレイン・ソース間
抵抗は常に高いインピーダンスに一定に維持される。ま
た、ＦＥＴ２のゲート幅を大きくせずに、そのドレ・イ
ン・ソース電流を増大させることが出来るため、ドレイ
ンコンダクタンスは大きくならない。従って、ＦＥＴ２
を負荷とするＦＥＴ９の増幅度Ａは本実施例においても
高くなる。
ットキーダイオード１５およびコンデンサ４から構成さ
れている。ショットキーダイオード１５のカソードはＦ
ＥＴ２のドレインに、アノードはＦＥＴ２のゲートに接
続されており、コンデンサ４はＦＥＴ２のゲート・ソー
ス間に接続されている。本実施例においても、ＦＥＴ２
のゲート・ソース間電圧Ｖ は高周波信号がコンデン
サ４にｓ２ より短絡されているため変動せず、ドレイン・ソース間
抵抗は常に高いインピーダンスに一定に維持される。ま
た、ＦＥＴ２のゲート幅を大きくせずに、そのドレ・イ
ン・ソース電流を増大させることが出来るため、ドレイ
ンコンダクタンスは大きくならない。従って、ＦＥＴ２
を負荷とするＦＥＴ９の増幅度Ａは本実施例においても
高くなる。
以上説明したように本発明によれば、ＦＥＴのゲート・
ソース間に正の電圧が生じることにより、大きな電流が
ドレイン・ソース間に流れる。また、負荷回路に高周波
電流が供給される場合であっても、その高周波成分はゲ
ート・ソース間に接続されたコンデンサによって短絡さ
れ、ＦＥＴのゲート・ソース間に形成されたショットキ
ーダイオードにはなんら影響を与えなくなる。
ソース間に正の電圧が生じることにより、大きな電流が
ドレイン・ソース間に流れる。また、負荷回路に高周波
電流が供給される場合であっても、その高周波成分はゲ
ート・ソース間に接続されたコンデンサによって短絡さ
れ、ＦＥＴのゲート・ソース間に形成されたショットキ
ーダイオードにはなんら影響を与えなくなる。
このため、発生する電圧に応じたドレイン・ソース電流
をＦＥＴに流すことが出来、従来のようにＦＥＴのゲー
ト幅を大きくせずに、負荷回路に大きな値の定電流を供
給することが出来、チップ面積が大きくならないという
効果を有する。しかも、ＦＥＴのドレインコンダクタン
スを増加させずに大きな定電流を負荷回路に供給するこ
とが出来、回路の内部インピーダンスが高く維持され、
負荷回路に供給される電流は安定化するという効果をも
有する。
をＦＥＴに流すことが出来、従来のようにＦＥＴのゲー
ト幅を大きくせずに、負荷回路に大きな値の定電流を供
給することが出来、チップ面積が大きくならないという
効果を有する。しかも、ＦＥＴのドレインコンダクタン
スを増加させずに大きな定電流を負荷回路に供給するこ
とが出来、回路の内部インピーダンスが高く維持され、
負荷回路に供給される電流は安定化するという効果をも
有する。
さらに、ＦＥＴのゲート・ソース間電圧は高周波信号に
よって変動しなくなり、常に安定したドレイン・ソース
電流が得られるという効果も有する。
よって変動しなくなり、常に安定したドレイン・ソース
電流が得られるという効果も有する。
第１図は本発明を定電流源回路に適用した第１の実施例
の構成を示す回路図、第２図は第１図に示された回路の
等価回路図、第３図は本発明を負荷回路に適用した第２
の実施例の構成を示す回路図、第４図は本発明を定電流
源回路に適用した第５の実施例の構成を示す回路図、第
５図は本発明を負荷回路に適用した第４の実施例の構成
を示す回路図、第６図は本発明を定電流源回路に適用し
た第５の実施例の構成を示す回路図、第７図は本発明を
負荷回路に適用した第６の実施例の構成を示す回路図、
第８図は従来の定電流源回路の構成を示す回路図である
。 ２・・・電界効果トランジスタ（ＦＥＴ） 、３・・・
抵抗、４・・・コンデンサ、５・・・負荷回路、１４・
・・ＦＥＴ、１５・・・ショットキーダイオード。
の構成を示す回路図、第２図は第１図に示された回路の
等価回路図、第３図は本発明を負荷回路に適用した第２
の実施例の構成を示す回路図、第４図は本発明を定電流
源回路に適用した第５の実施例の構成を示す回路図、第
５図は本発明を負荷回路に適用した第４の実施例の構成
を示す回路図、第６図は本発明を定電流源回路に適用し
た第５の実施例の構成を示す回路図、第７図は本発明を
負荷回路に適用した第６の実施例の構成を示す回路図、
第８図は従来の定電流源回路の構成を示す回路図である
。 ２・・・電界効果トランジスタ（ＦＥＴ） 、３・・・
抵抗、４・・・コンデンサ、５・・・負荷回路、１４・
・・ＦＥＴ、１５・・・ショットキーダイオード。
Claims (1)
- 電界効果トランジスタと、この電界効果トランジスタの
ドレイン・ゲート間に接続されてそのゲート・ソース間
に正の電圧を生じさせる回路素子と、前記電界効果トラ
ンジスタのゲート・ソース間に接続されたコンデンサと
を備えて構成された半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19984389A JPH0363713A (ja) | 1989-08-01 | 1989-08-01 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19984389A JPH0363713A (ja) | 1989-08-01 | 1989-08-01 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363713A true JPH0363713A (ja) | 1991-03-19 |
Family
ID=16414574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19984389A Pending JPH0363713A (ja) | 1989-08-01 | 1989-08-01 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009180529A (ja) * | 2008-01-29 | 2009-08-13 | Mitsubishi Electric Corp | 赤外線センサ、赤外線固体撮像装置及び赤外線センサの制御方法 |
| JP2009210523A (ja) * | 2008-03-06 | 2009-09-17 | Mitsubishi Electric Corp | 赤外線固体撮像装置 |
-
1989
- 1989-08-01 JP JP19984389A patent/JPH0363713A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009180529A (ja) * | 2008-01-29 | 2009-08-13 | Mitsubishi Electric Corp | 赤外線センサ、赤外線固体撮像装置及び赤外線センサの制御方法 |
| JP2009210523A (ja) * | 2008-03-06 | 2009-09-17 | Mitsubishi Electric Corp | 赤外線固体撮像装置 |
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