JP2570961B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2570961B2 JP2570961B2 JP5112207A JP11220793A JP2570961B2 JP 2570961 B2 JP2570961 B2 JP 2570961B2 JP 5112207 A JP5112207 A JP 5112207A JP 11220793 A JP11220793 A JP 11220793A JP 2570961 B2 JP2570961 B2 JP 2570961B2
- Authority
- JP
- Japan
- Prior art keywords
- stage
- bias
- elements
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にN段(Nは2以上の整数)接続される増幅素子を有
する半導体集積回路に関する。
特にN段(Nは2以上の整数)接続される増幅素子を有
する半導体集積回路に関する。
【0002】
【従来の技術】従来の半導体集積回路の負帰還増幅回路
では図3に示されているように、帰還抵抗RF1,RF
2,RF3により、高周波信号の一部を各FETの出力
側から入力側に帰還させて、動作の安定化,利得の平坦
化,低歪化をはかっている。初段FETQ1,2段目F
ETQ2及び終段FETQ3へのドレイン電圧VD は、
夫々第1チョークコイルL1,第2チョークコイルL2
及び第3チョークコイルL3を介して印加されている。
なお、1は入力端子、2は出力端子である。
では図3に示されているように、帰還抵抗RF1,RF
2,RF3により、高周波信号の一部を各FETの出力
側から入力側に帰還させて、動作の安定化,利得の平坦
化,低歪化をはかっている。初段FETQ1,2段目F
ETQ2及び終段FETQ3へのドレイン電圧VD は、
夫々第1チョークコイルL1,第2チョークコイルL2
及び第3チョークコイルL3を介して印加されている。
なお、1は入力端子、2は出力端子である。
【0003】また、ゲート電圧VG0 は、ゲートバイア
ス抵抗R7,R8,R9及びR10の抵抗比により所定
のマイナス電位に分圧され、夫々抵抗R4,R5,R6
を介して印加されている。
ス抵抗R7,R8,R9及びR10の抵抗比により所定
のマイナス電位に分圧され、夫々抵抗R4,R5,R6
を介して印加されている。
【0004】ここで、多段増幅回路では通常、後段のF
ETほどドレイン電流を大きくとるため初段FETのゲ
ート電圧をVG1、中段FETのゲート電圧をVG2、
終段FETのゲート電圧をVG3とすると、VG1<V
G2<VG3となることが一般的である。
ETほどドレイン電流を大きくとるため初段FETのゲ
ート電圧をVG1、中段FETのゲート電圧をVG2、
終段FETのゲート電圧をVG3とすると、VG1<V
G2<VG3となることが一般的である。
【0005】また、かかるVG1<VG2<VG3の電
圧関係が選べないような多段増幅回路では、図4に示さ
れているように、各FETに対応して設けられたゲート
バイアス抵抗R4,R5,R6に直接ゲート電源VG
4,VG5,VG6を印加する構成となっている。な
お、図4において、図3と同等部分は同一符号により示
されている。上述したどちらの従来例においても直流阻
止用のコンデンサC1〜C7が設けられているため、帰
還抵抗には直流電流が流れない。
圧関係が選べないような多段増幅回路では、図4に示さ
れているように、各FETに対応して設けられたゲート
バイアス抵抗R4,R5,R6に直接ゲート電源VG
4,VG5,VG6を印加する構成となっている。な
お、図4において、図3と同等部分は同一符号により示
されている。上述したどちらの従来例においても直流阻
止用のコンデンサC1〜C7が設けられているため、帰
還抵抗には直流電流が流れない。
【0006】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の負帰還増幅回路では、帰還のない増幅回路に
比べて、帰還抵抗素子及び直流阻止用キャパシタ等の部
品点数の増加は避けられない。このことは、増幅回路が
多段になればなるほど、帰還ループに要する部品点数の
増加、実装サイズの大型化につながるという欠点があっ
た。
集積回路の負帰還増幅回路では、帰還のない増幅回路に
比べて、帰還抵抗素子及び直流阻止用キャパシタ等の部
品点数の増加は避けられない。このことは、増幅回路が
多段になればなるほど、帰還ループに要する部品点数の
増加、実装サイズの大型化につながるという欠点があっ
た。
【0007】本発明はかかる従来の欠点を解決するため
になされたものであり、その目的は多段になっても部品
点数の増加を抑えることのできる半導体集積回路を提供
することである。
になされたものであり、その目的は多段になっても部品
点数の増加を抑えることのできる半導体集積回路を提供
することである。
【0008】
【0009】
【課題を解決するための手段】本発明による半導体集積
回路は、N段(Nは2以上の整数)接続された増幅素子
とこのN段接続された増幅素子の各段を直流的に遮断す
るキャパシタと、前記N段接続された増幅素子の夫々に
対応して設けられたN個のバイアス電源と、前記N段接
続された増幅素子の夫々に対応して設けられ前記N個の
バイアス電源を対応増幅素子に供給するN個のバイアス
抵抗素子と、前記N個のバイアス抵抗素子によるバイア
ス供給点間に設けられ前記N段接続された増幅素子の各
段の出力を自段の入力に夫々帰還するN個の帰還抵抗素
子とを含み、前記N個のバイアス電源の出力が前記N個
の帰還抵抗素子の一部と前記N個のバイアス抵抗素子と
で分圧されて前記N段接続された増幅素子に供給される
ことを特徴とする。
回路は、N段(Nは2以上の整数)接続された増幅素子
とこのN段接続された増幅素子の各段を直流的に遮断す
るキャパシタと、前記N段接続された増幅素子の夫々に
対応して設けられたN個のバイアス電源と、前記N段接
続された増幅素子の夫々に対応して設けられ前記N個の
バイアス電源を対応増幅素子に供給するN個のバイアス
抵抗素子と、前記N個のバイアス抵抗素子によるバイア
ス供給点間に設けられ前記N段接続された増幅素子の各
段の出力を自段の入力に夫々帰還するN個の帰還抵抗素
子とを含み、前記N個のバイアス電源の出力が前記N個
の帰還抵抗素子の一部と前記N個のバイアス抵抗素子と
で分圧されて前記N段接続された増幅素子に供給される
ことを特徴とする。
【0010】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0011】図1は本発明による半導体集積回路の第1
の実施例の構成を示す回路図であり、図3と同等部分は
同一符号により示されている。図において、本発明の一
実施例による半導体集積回路における初段FETQ1、
中段FETQ2、終段FETQ3は夫々ソース接地され
シリーズ接続の増幅回路を構成しており、増幅素子であ
る各FETには、チョークコイルL1,L2,L3を介
してドレインバイアス電圧VD が供給されている。
の実施例の構成を示す回路図であり、図3と同等部分は
同一符号により示されている。図において、本発明の一
実施例による半導体集積回路における初段FETQ1、
中段FETQ2、終段FETQ3は夫々ソース接地され
シリーズ接続の増幅回路を構成しており、増幅素子であ
る各FETには、チョークコイルL1,L2,L3を介
してドレインバイアス電圧VD が供給されている。
【0012】また、C1,C2,C3,C4,C5は直
流阻止用のキャパシタであり、入出力及びFETの各段
間を直流的に遮断している。RF1,RF2,RF3は
各段のFETの夫々に高周波的な負帰還をかける帰還抵
抗であり、負帰還増幅回路の主要素子である。さらにR
7及びR10を含めた5つの抵抗は、R7の一端がゲー
トバイアス電圧VG0 に接続され、抵抗R10の一端が
グランドに接続されており、各抵抗が電圧VG0 を分圧
して電圧VG1,VG2,VG3を各FETのゲートに
与える。したがって、抵抗RF1,RF2及びRF3は
帰還回路として機能する他、直流的には分圧抵抗の電源
供給回路としても機能している。つまり、帰還回路と電
源供給回路の一部とが共通になっており、よって部品点
数を削減できるのである。
流阻止用のキャパシタであり、入出力及びFETの各段
間を直流的に遮断している。RF1,RF2,RF3は
各段のFETの夫々に高周波的な負帰還をかける帰還抵
抗であり、負帰還増幅回路の主要素子である。さらにR
7及びR10を含めた5つの抵抗は、R7の一端がゲー
トバイアス電圧VG0 に接続され、抵抗R10の一端が
グランドに接続されており、各抵抗が電圧VG0 を分圧
して電圧VG1,VG2,VG3を各FETのゲートに
与える。したがって、抵抗RF1,RF2及びRF3は
帰還回路として機能する他、直流的には分圧抵抗の電源
供給回路としても機能している。つまり、帰還回路と電
源供給回路の一部とが共通になっており、よって部品点
数を削減できるのである。
【0013】ここで、例えば本回路を1〜2[GHZ ]
、出力500[mW]の負帰還増幅回路とし動作させ
る場合、各キャパシタの容量を390[pF]とし、抵
抗RF1,RF2,RF3,R7,R10を夫々500
[Ω],500[Ω],500[Ω],9[KΩ],2
[KΩ]とすればゲートバイアス電圧VG0に−5
[V]を印加することで、電圧VG1,VG2,VG3
として夫々−1.4[V],−1.2[V],−1.0
[V]を発生させることができる。これらの発生電圧に
ついては、上記の5つの抵抗の比を適切に選ぶことで変
化させることができる。通常多段増幅回路では、後段の
FETほどドレイン電流を大きくとるため、VG1<V
G2<VG3の関係となることが一般的である。また、
高周波帰還量としては各段とも50%程度が見込める。
、出力500[mW]の負帰還増幅回路とし動作させ
る場合、各キャパシタの容量を390[pF]とし、抵
抗RF1,RF2,RF3,R7,R10を夫々500
[Ω],500[Ω],500[Ω],9[KΩ],2
[KΩ]とすればゲートバイアス電圧VG0に−5
[V]を印加することで、電圧VG1,VG2,VG3
として夫々−1.4[V],−1.2[V],−1.0
[V]を発生させることができる。これらの発生電圧に
ついては、上記の5つの抵抗の比を適切に選ぶことで変
化させることができる。通常多段増幅回路では、後段の
FETほどドレイン電流を大きくとるため、VG1<V
G2<VG3の関係となることが一般的である。また、
高周波帰還量としては各段とも50%程度が見込める。
【0014】図2は本発明による半導体集積回路の第2
の実施例の構成を示す回路図であり、図4と同等部分は
同一符号により示されている。
の実施例の構成を示す回路図であり、図4と同等部分は
同一符号により示されている。
【0015】上述したVG1<VG2<VG3の関係を
選ぶことができない3段負帰還FET増幅回路では、本
例のように各FETに対応するバイアス電源を与えるた
めの抵抗R4〜R6を追加し、高周波的に十分高いイン
ピーダンスな数KΩの値を選べば、VG4,VG5,V
G6として印加する電圧を変化させることができ、各段
のFETに任意のゲートバイアス電圧を供給することが
できる。そして、各バイアス供給点間に各段の出力を自
段の入力に帰還するための抵抗RF1〜RF3が設けら
れているのでキャパシタの数を削減できる。ここで、V
G4〜VG6のいずれかを変化させると、それに応じて
他も変化してしまい、ゲートバイアス電圧を正しく供給
できない場合がある。かかる場合は、チョークコイルL
1〜L3に対して並列に抵抗を設けてドレイン電流を電
圧値としてモニタし、そのモニタ結果に応じてVG4〜
VG6を決めれば良い。
選ぶことができない3段負帰還FET増幅回路では、本
例のように各FETに対応するバイアス電源を与えるた
めの抵抗R4〜R6を追加し、高周波的に十分高いイン
ピーダンスな数KΩの値を選べば、VG4,VG5,V
G6として印加する電圧を変化させることができ、各段
のFETに任意のゲートバイアス電圧を供給することが
できる。そして、各バイアス供給点間に各段の出力を自
段の入力に帰還するための抵抗RF1〜RF3が設けら
れているのでキャパシタの数を削減できる。ここで、V
G4〜VG6のいずれかを変化させると、それに応じて
他も変化してしまい、ゲートバイアス電圧を正しく供給
できない場合がある。かかる場合は、チョークコイルL
1〜L3に対して並列に抵抗を設けてドレイン電流を電
圧値としてモニタし、そのモニタ結果に応じてVG4〜
VG6を決めれば良い。
【0016】上述した図1,図2の構成によれば、帰還
回路である高周波負帰還抵抗と電源供給回路であるゲー
トバイアス抵抗の一部とを共用したり、バイアス供給点
間に帰還抵抗を設けているので、少ない部品点数で負帰
還増幅回路を構成することができる。すなわち、抵抗R
E1,RE2,RE3には帰還される高周波信号が通過
すると共に、ゲート電圧を発生させるための直流電流も
通過する。
回路である高周波負帰還抵抗と電源供給回路であるゲー
トバイアス抵抗の一部とを共用したり、バイアス供給点
間に帰還抵抗を設けているので、少ない部品点数で負帰
還増幅回路を構成することができる。すなわち、抵抗R
E1,RE2,RE3には帰還される高周波信号が通過
すると共に、ゲート電圧を発生させるための直流電流も
通過する。
【0017】しかし、R4,R5,R6又はR7,R1
0の値と高周波的に十分高いインピーダンスである数K
Ωとすれば、電源系の低いインピーダンスが高周波回路
に影響を与えることがないのである。
0の値と高周波的に十分高いインピーダンスである数K
Ωとすれば、電源系の低いインピーダンスが高周波回路
に影響を与えることがないのである。
【0018】ここで、図3に示されている従来の回路と
図1の実施例の回路との構成を比べると、バイアス抵抗
の数を半分、直流阻止用のキャパシタの数を約3割削減
できる。また、図4に示されている従来の回路と図2の
実施例の回路との構成を比べると、直流阻止用のキャパ
シタの数を約3割削減できる。
図1の実施例の回路との構成を比べると、バイアス抵抗
の数を半分、直流阻止用のキャパシタの数を約3割削減
できる。また、図4に示されている従来の回路と図2の
実施例の回路との構成を比べると、直流阻止用のキャパ
シタの数を約3割削減できる。
【0019】上述した実施例では増幅素子であるFET
が3段接続された場合について説明したがこれに限ら
ず、2段以上の構成であれば段数が多ければ多いほど、
その効果が大きいことは明らかである。
が3段接続された場合について説明したがこれに限ら
ず、2段以上の構成であれば段数が多ければ多いほど、
その効果が大きいことは明らかである。
【0020】また、FETは接合型のものに限定され
ず、MOS型のものでも良い。回路構成はソース接地型
のものに限定されず、ドレイン接地型のものでも良い。
ず、MOS型のものでも良い。回路構成はソース接地型
のものに限定されず、ドレイン接地型のものでも良い。
【0021】
【発明の効果】以上説明したように本発明は、帰還回路
と電源供給回路の一部とを共通にしたり、バイアス供給
点間に帰還抵抗を設けることにより、回路の部品数増加
を抑えることができるという効果がある。
と電源供給回路の一部とを共通にしたり、バイアス供給
点間に帰還抵抗を設けることにより、回路の部品数増加
を抑えることができるという効果がある。
【図1】本発明の第1の実施例による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図2】本発明の第2の実施例による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図3】従来の半導体集積回路の一例の構成を示す回路
図である。
図である。
【図4】従来の半導体集積回路の他の例の構成を示す回
路図である。
路図である。
C1〜C7 キャパシタ L1〜L3 チョークコイル R4〜R10 RF1〜RF3 抵抗 Q1〜Q3 FET
Claims (1)
- 【請求項1】 N段(Nは2以上の整数)接続された増
幅素子とこのN段接続された増幅素子の各段を直流的に
遮断するキャパシタと、前記N段接続された増幅素子の
夫々に対応して設けられたN個のバイアス電源と、前記
N段接続された増幅素子の夫々に対応して設けられ前記
N個のバイアス電源を対応増幅素子に供給するN個のバ
イアス抵抗素子と、前記N個のバイアス抵抗素子による
バイアス供給点間に設けられ前記N段接続された増幅素
子の各段の出力を自段の入力に夫々帰還するN個の帰還
抵抗素子とを含み、前記N個のバイアス電源の出力が前
記N個の帰還抵抗素子の一部と前記N個のバイアス抵抗
素子とで分圧されて前記N段接続された増幅素子に供給
されることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5112207A JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5112207A JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06303046A JPH06303046A (ja) | 1994-10-28 |
JP2570961B2 true JP2570961B2 (ja) | 1997-01-16 |
Family
ID=14580940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5112207A Expired - Fee Related JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2570961B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60235513A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 増幅回路 |
JPH0611091B2 (ja) * | 1987-06-25 | 1994-02-09 | シャープ株式会社 | 多段増幅器 |
JPH01189210A (ja) * | 1988-01-22 | 1989-07-28 | Mitsubishi Electric Corp | 負帰還型広帯域増幅回路 |
JPH04122110A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 並列負帰還マイクロ波半導体多段増幅器 |
JPH05343928A (ja) * | 1992-06-09 | 1993-12-24 | Sharp Corp | 負帰還型fet増幅器及びそれを含む多段fet増幅器 |
-
1993
- 1993-04-14 JP JP5112207A patent/JP2570961B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06303046A (ja) | 1994-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5548248A (en) | RF amplifier circuit | |
US7365604B2 (en) | RF amplifier with a bias boosting scheme | |
JP3631426B2 (ja) | 高出力増幅器 | |
JP5479284B2 (ja) | 電子回路 | |
JP3131931B2 (ja) | 高周波高出力増幅装置 | |
US6724253B2 (en) | Predistortion type linearizer controlled by two control voltages | |
CN114978051B (zh) | 一种基于增强型晶体管的电流复用低噪声放大器 | |
JP2008516510A (ja) | デュアルバイアス制御回路 | |
JPH05299944A (ja) | Rf電力増幅器 | |
US6897732B2 (en) | Amplifier | |
US6396352B1 (en) | CMOS power amplifier for driving low impedance loads | |
JP6136165B2 (ja) | 電子回路 | |
JPH11220338A (ja) | 高周波電力増幅器 | |
US5457427A (en) | High-frequency amplifier means with enhanced output resistance | |
JP4130317B2 (ja) | 高周波増幅器 | |
US20230155558A1 (en) | Power amplifier circuit | |
US20080174369A1 (en) | High speed, high current gain voltage buffer and method | |
US6737923B2 (en) | High frequency circuit | |
JP2570961B2 (ja) | 半導体集積回路 | |
JP3105489B2 (ja) | 増幅器 | |
JP3123485B2 (ja) | 半導体電力増幅器 | |
JP3517777B2 (ja) | 線形高出力増幅装置 | |
JPH0636483B2 (ja) | 集積回路 | |
JP2015019328A (ja) | 増幅回路 | |
EP4318944A1 (en) | Biasing of travelling wave amplifiers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |