JPH06303046A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06303046A JPH06303046A JP5112207A JP11220793A JPH06303046A JP H06303046 A JPH06303046 A JP H06303046A JP 5112207 A JP5112207 A JP 5112207A JP 11220793 A JP11220793 A JP 11220793A JP H06303046 A JPH06303046 A JP H06303046A
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- Japan
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- stage
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Abstract
(57)【要約】
【目的】 回路の構成部品数を削減する。
【構成】 ３段接続されたＦＥＴＱ１〜Ｑ３を含む負帰
還増幅回路において、抵抗ＲＦ１〜ＲＦ３によりＦＥＴ
Ｑ１〜Ｑ３の各段の出力を自段の入力に夫々帰還する。
それと共に、抵抗ＲＦ１〜ＲＦ３並びに抵抗Ｒ７及びＲ
１０によりＦＥＴＱ１〜Ｑ３の夫々に対してバイアス電
源を供給する。帰還回路となる抵抗ＲＦ１〜ＲＦ３と電
源供給回路となる抵抗ＲＦ１〜ＲＦ３並びに抵抗Ｒ７及
びＲ１０の一部とが共通であるため、回路の構成部品数
が削減できる。
還増幅回路において、抵抗ＲＦ１〜ＲＦ３によりＦＥＴ
Ｑ１〜Ｑ３の各段の出力を自段の入力に夫々帰還する。
それと共に、抵抗ＲＦ１〜ＲＦ３並びに抵抗Ｒ７及びＲ
１０によりＦＥＴＱ１〜Ｑ３の夫々に対してバイアス電
源を供給する。帰還回路となる抵抗ＲＦ１〜ＲＦ３と電
源供給回路となる抵抗ＲＦ１〜ＲＦ３並びに抵抗Ｒ７及
びＲ１０の一部とが共通であるため、回路の構成部品数
が削減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＮ段（Ｎは２以上の整数）接続される増幅素子を有
する半導体集積回路に関する。
特にＮ段（Ｎは２以上の整数）接続される増幅素子を有
する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の負帰還増幅回路
では図３に示されているように、帰還抵抗ＲＦ１，ＲＦ
２，ＲＦ３により、高周波信号の一部を各ＦＥＴの出力
側から入力側に帰還させて、動作の安定化，利得の平坦
化，低歪化をはかっている。初段ＦＥＴＱ１，２段目Ｆ
ＥＴＱ２及び終段ＦＥＴＱ３へのドレイン電圧ＶD は、
夫々第１チョークコイルＬ１，第２チョークコイルＬ２
及び第３チョークコイルＬ３を介して印加されている。
なお、１は入力端子、２は出力端子である。
では図３に示されているように、帰還抵抗ＲＦ１，ＲＦ
２，ＲＦ３により、高周波信号の一部を各ＦＥＴの出力
側から入力側に帰還させて、動作の安定化，利得の平坦
化，低歪化をはかっている。初段ＦＥＴＱ１，２段目Ｆ
ＥＴＱ２及び終段ＦＥＴＱ３へのドレイン電圧ＶD は、
夫々第１チョークコイルＬ１，第２チョークコイルＬ２
及び第３チョークコイルＬ３を介して印加されている。
なお、１は入力端子、２は出力端子である。
【０００３】また、ゲート電圧ＶＧ0 は、ゲートバイア
ス抵抗Ｒ７，Ｒ８，Ｒ９及びＲ１０の抵抗比により所定
のマイナス電位に分圧され、夫々抵抗Ｒ４，Ｒ５，Ｒ６
を介して印加されている。
ス抵抗Ｒ７，Ｒ８，Ｒ９及びＲ１０の抵抗比により所定
のマイナス電位に分圧され、夫々抵抗Ｒ４，Ｒ５，Ｒ６
を介して印加されている。
【０００４】ここで、多段増幅回路では通常、後段のＦ
ＥＴほどドレイン電流を大きくとるため初段ＦＥＴのゲ
ート電圧をＶＧ１、中段ＦＥＴのゲート電圧をＶＧ２、
終段ＦＥＴのゲート電圧をＶＧ３とすると、ＶＧ１＜Ｖ
Ｇ２＜ＶＧ３となることが一般的である。
ＥＴほどドレイン電流を大きくとるため初段ＦＥＴのゲ
ート電圧をＶＧ１、中段ＦＥＴのゲート電圧をＶＧ２、
終段ＦＥＴのゲート電圧をＶＧ３とすると、ＶＧ１＜Ｖ
Ｇ２＜ＶＧ３となることが一般的である。
【０００５】また、かかるＶＧ１＜ＶＧ２＜ＶＧ３の電
圧関係が選べないような多段増幅回路では、図４に示さ
れているように、各ＦＥＴに対応して設けられたゲート
バイアス抵抗Ｒ４，Ｒ５，Ｒ６に直接ゲート電源ＶＧ
４，ＶＧ５，ＶＧ６を印加する構成となっている。な
お、図４において、図３と同等部分は同一符号により示
されている。上述したどちらの従来例においても直流阻
止用のコンデンサＣ１〜Ｃ７が設けられているため、帰
還抵抗には直流電流が流れない。
圧関係が選べないような多段増幅回路では、図４に示さ
れているように、各ＦＥＴに対応して設けられたゲート
バイアス抵抗Ｒ４，Ｒ５，Ｒ６に直接ゲート電源ＶＧ
４，ＶＧ５，ＶＧ６を印加する構成となっている。な
お、図４において、図３と同等部分は同一符号により示
されている。上述したどちらの従来例においても直流阻
止用のコンデンサＣ１〜Ｃ７が設けられているため、帰
還抵抗には直流電流が流れない。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の負帰還増幅回路では、帰還のない増幅回路に
比べて、帰還抵抗素子及び直流阻止用キャパシタ等の部
品点数の増加は避けられない。このことは、増幅回路が
多段になればなるほど、帰還ループに要する部品点数の
増加、実装サイズの大型化につながるという欠点があっ
た。
集積回路の負帰還増幅回路では、帰還のない増幅回路に
比べて、帰還抵抗素子及び直流阻止用キャパシタ等の部
品点数の増加は避けられない。このことは、増幅回路が
多段になればなるほど、帰還ループに要する部品点数の
増加、実装サイズの大型化につながるという欠点があっ
た。
【０００７】本発明はかかる従来の欠点を解決するため
になされたものであり、その目的は多段になっても部品
点数の増加を抑えることのできる半導体集積回路を提供
することである。
になされたものであり、その目的は多段になっても部品
点数の増加を抑えることのできる半導体集積回路を提供
することである。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、Ｎ段（Ｎは２以上の整数）接続された増幅素子
と、このＮ段接続された増幅素子の各段の出力を自段の
入力に夫々帰還する帰還回路と、前記増幅素子の夫々に
対してバイアス電源を供給する電源供給回路とを含んで
なる半導体集積回路であって、前記帰還回路と前記電源
供給回路の一部とが共通であることを特徴とする。
回路は、Ｎ段（Ｎは２以上の整数）接続された増幅素子
と、このＮ段接続された増幅素子の各段の出力を自段の
入力に夫々帰還する帰還回路と、前記増幅素子の夫々に
対してバイアス電源を供給する電源供給回路とを含んで
なる半導体集積回路であって、前記帰還回路と前記電源
供給回路の一部とが共通であることを特徴とする。
【０００９】本発明による他の半導体集積回路は、Ｎ段
（Ｎは２以上の整数）接続された増幅素子と、前記Ｎ段
接続された増幅素子の夫々に対応して設けられ対応増幅
素子にバイアス電源を供給するＮ個のバイアス電源と、
前記Ｎ個のバイアス電源によるバイアス供給点間に設け
られ前記Ｎ段接続された増幅素子の各段の出力を自段の
入力に夫々帰還する帰還回路とを有することを特徴とす
る。
（Ｎは２以上の整数）接続された増幅素子と、前記Ｎ段
接続された増幅素子の夫々に対応して設けられ対応増幅
素子にバイアス電源を供給するＮ個のバイアス電源と、
前記Ｎ個のバイアス電源によるバイアス供給点間に設け
られ前記Ｎ段接続された増幅素子の各段の出力を自段の
入力に夫々帰還する帰還回路とを有することを特徴とす
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明による半導体集積回路の第１
の実施例の構成を示す回路図であり、図３と同等部分は
同一符号により示されている。図において、本発明の一
実施例による半導体集積回路における初段ＦＥＴＱ１、
中段ＦＥＴＱ２、終段ＦＥＴＱ３は夫々ソース接地され
シリーズ接続の増幅回路を構成しており、増幅素子であ
る各ＦＥＴには、チョークコイルＬ１，Ｌ２，Ｌ３を介
してドレインバイアス電圧ＶD が供給されている。
の実施例の構成を示す回路図であり、図３と同等部分は
同一符号により示されている。図において、本発明の一
実施例による半導体集積回路における初段ＦＥＴＱ１、
中段ＦＥＴＱ２、終段ＦＥＴＱ３は夫々ソース接地され
シリーズ接続の増幅回路を構成しており、増幅素子であ
る各ＦＥＴには、チョークコイルＬ１，Ｌ２，Ｌ３を介
してドレインバイアス電圧ＶD が供給されている。
【００１２】また、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は直
流阻止用のキャパシタであり、入出力及びＦＥＴの各段
間を直流的に遮断している。ＲＦ１，ＲＦ２，ＲＦ３は
各段のＦＥＴの夫々に高周波的な負帰還をかける帰還抵
抗であり、負帰還増幅回路の主要素子である。さらにＲ
７及びＲ１０を含めた５つの抵抗は、Ｒ７の一端がゲー
トバイアス電圧ＶＧ0 に接続され、抵抗Ｒ５の一端がグ
ランドに接続されており、各抵抗が電圧ＶＧ0 を分圧し
て電圧ＶＧ１，ＶＧ２，ＶＧ３を各ＦＥＴのゲートに与
える。したがって、抵抗ＲＦ１，ＲＦ２及びＲＦ３は帰
還回路として機能する他、直流的には分圧抵抗の電源供
給回路としても機能している。つまり、帰還回路と電源
供給回路の一部とが共通になっており、よって部品点数
を削減できるのである。
流阻止用のキャパシタであり、入出力及びＦＥＴの各段
間を直流的に遮断している。ＲＦ１，ＲＦ２，ＲＦ３は
各段のＦＥＴの夫々に高周波的な負帰還をかける帰還抵
抗であり、負帰還増幅回路の主要素子である。さらにＲ
７及びＲ１０を含めた５つの抵抗は、Ｒ７の一端がゲー
トバイアス電圧ＶＧ0 に接続され、抵抗Ｒ５の一端がグ
ランドに接続されており、各抵抗が電圧ＶＧ0 を分圧し
て電圧ＶＧ１，ＶＧ２，ＶＧ３を各ＦＥＴのゲートに与
える。したがって、抵抗ＲＦ１，ＲＦ２及びＲＦ３は帰
還回路として機能する他、直流的には分圧抵抗の電源供
給回路としても機能している。つまり、帰還回路と電源
供給回路の一部とが共通になっており、よって部品点数
を削減できるのである。
【００１３】ここで、例えば本回路を１〜２［ＧＨZ ]
、出力５００［ｍＷ］の負帰還増幅回路とし動作させ
る場合、各キャパシタの容量を３９０［ｐＦ］とし、抵
抗ＲＦ１，ＲＦ２，ＲＦ３，Ｒ７，Ｒ１０を夫々５００
［Ω］，５００［Ω］，５００［Ω］，９［ＫΩ］，２
［ＫΩ］とすればゲートバイアス電圧ＶＧ０に−５
［Ｖ］を印加することで、電圧ＶＧ１，ＶＧ２，ＶＧ３
として夫々−１．４［Ｖ］，−１．２［Ｖ］，−１．０
［Ｖ］を発生させることができる。これらの発生電圧に
ついては、上記の５つの抵抗の比を適切に選ぶことで変
化させることができる。通常多段増幅回路では、後段の
ＦＥＴほどドレイン電流を大きくとるため、ＶＧ１＜Ｖ
Ｇ２＜ＶＧ３の関係となることが一般的である。また、
高周波帰還量としては各段とも５０％程度が見込める。
、出力５００［ｍＷ］の負帰還増幅回路とし動作させ
る場合、各キャパシタの容量を３９０［ｐＦ］とし、抵
抗ＲＦ１，ＲＦ２，ＲＦ３，Ｒ７，Ｒ１０を夫々５００
［Ω］，５００［Ω］，５００［Ω］，９［ＫΩ］，２
［ＫΩ］とすればゲートバイアス電圧ＶＧ０に−５
［Ｖ］を印加することで、電圧ＶＧ１，ＶＧ２，ＶＧ３
として夫々−１．４［Ｖ］，−１．２［Ｖ］，−１．０
［Ｖ］を発生させることができる。これらの発生電圧に
ついては、上記の５つの抵抗の比を適切に選ぶことで変
化させることができる。通常多段増幅回路では、後段の
ＦＥＴほどドレイン電流を大きくとるため、ＶＧ１＜Ｖ
Ｇ２＜ＶＧ３の関係となることが一般的である。また、
高周波帰還量としては各段とも５０％程度が見込める。
【００１４】図２は本発明による半導体集積回路の第２
の実施例の構成を示す回路図であり、図４と同等部分は
同一符号により示されている。
の実施例の構成を示す回路図であり、図４と同等部分は
同一符号により示されている。
【００１５】上述したＶＧ１＜ＶＧ２＜ＶＧ３の関係を
選ぶことができない３段負帰還ＦＥＴ増幅回路では、本
例のように各ＦＥＴに対応するバイアス電源を与えるた
めの抵抗Ｒ４〜Ｒ６を追加し、高周波的に十分高いイン
ピーダンスな数ＫΩの値を選べば、ＶＧ４，ＶＧ５，Ｖ
Ｇ６として印加する電圧を変化させることができ、各段
のＦＥＴに任意のゲートバイアス電圧を供給することが
できる。そして、各バイアス供給点間に各段の出力を自
段の入力に帰還するたの抵抗ＲＦ１〜ＲＦ３が設けられ
ているのでキヤパシタの数を削減できる。ここで、ＶＧ
４〜ＶＧ６のいずれかを変化させると、それに応じて他
も変化してしまい、ゲートバイアス電圧を正しく供給で
きない場合がある。かかる場合は、チョークコイルＬ１
〜Ｌ３に対して並列に抵抗を設けてドレイン電流を電圧
値としてモニタし、そのモニタ結果に応じてＶＧ４〜Ｖ
Ｇ６を決めれば良い。
選ぶことができない３段負帰還ＦＥＴ増幅回路では、本
例のように各ＦＥＴに対応するバイアス電源を与えるた
めの抵抗Ｒ４〜Ｒ６を追加し、高周波的に十分高いイン
ピーダンスな数ＫΩの値を選べば、ＶＧ４，ＶＧ５，Ｖ
Ｇ６として印加する電圧を変化させることができ、各段
のＦＥＴに任意のゲートバイアス電圧を供給することが
できる。そして、各バイアス供給点間に各段の出力を自
段の入力に帰還するたの抵抗ＲＦ１〜ＲＦ３が設けられ
ているのでキヤパシタの数を削減できる。ここで、ＶＧ
４〜ＶＧ６のいずれかを変化させると、それに応じて他
も変化してしまい、ゲートバイアス電圧を正しく供給で
きない場合がある。かかる場合は、チョークコイルＬ１
〜Ｌ３に対して並列に抵抗を設けてドレイン電流を電圧
値としてモニタし、そのモニタ結果に応じてＶＧ４〜Ｖ
Ｇ６を決めれば良い。
【００１６】上述した図１，図２の構成によれば、帰還
回路である高周波負帰還抵抗と電源供給回路であるゲー
トバイアス抵抗の一部とを共用したり、バイアス供給点
間に帰還抵抗を設けているので、少ない部品点数で負帰
還増幅回路を構成することができる。すなわち、抵抗Ｒ
Ｅ１，ＲＥ２，ＲＥ３には帰還される高周波信号が通過
すると共に、ゲート電圧を発生させるための直流電流も
通過する。
回路である高周波負帰還抵抗と電源供給回路であるゲー
トバイアス抵抗の一部とを共用したり、バイアス供給点
間に帰還抵抗を設けているので、少ない部品点数で負帰
還増幅回路を構成することができる。すなわち、抵抗Ｒ
Ｅ１，ＲＥ２，ＲＥ３には帰還される高周波信号が通過
すると共に、ゲート電圧を発生させるための直流電流も
通過する。
【００１７】しかし、Ｒ４，Ｒ５，Ｒ６又はＲ７，Ｒ１
０の値と高周波的に十分高いインピーダンスである数Ｋ
Ωとすれば、電源系の低いインピーダンスが高周波回路
に影響を与えることがないのである。
０の値と高周波的に十分高いインピーダンスである数Ｋ
Ωとすれば、電源系の低いインピーダンスが高周波回路
に影響を与えることがないのである。
【００１８】ここで、図３に示されている従来の回路と
図１の実施例の回路との構成を比べると、バイアス抵抗
の数を半分、直流阻止用のキャパシタの数を約３割削減
できる。また、図４に示されている従来の回路と図２の
実施例の回路との構成を比べると、直流阻止用のキャパ
シタの数を約３割削減できる。
図１の実施例の回路との構成を比べると、バイアス抵抗
の数を半分、直流阻止用のキャパシタの数を約３割削減
できる。また、図４に示されている従来の回路と図２の
実施例の回路との構成を比べると、直流阻止用のキャパ
シタの数を約３割削減できる。
【００１９】上述した実施例では増幅素子であるＦＥＴ
が３段接続された場合について説明しがこれに限らず、
２段以上の構成であれば段数が多ければ多いほど、その
効果が大きいことは明らかである。
が３段接続された場合について説明しがこれに限らず、
２段以上の構成であれば段数が多ければ多いほど、その
効果が大きいことは明らかである。
【００２０】また、ＦＥＴは接合型のものに限定され
ず、ＭＯＳ型のものでも良い。回路構成はソース接地型
のものに限定されず、ドレイン接地型のものでも良い。
ず、ＭＯＳ型のものでも良い。回路構成はソース接地型
のものに限定されず、ドレイン接地型のものでも良い。
【００２１】
【発明の効果】以上説明したように本発明は、帰還回路
と電源供給回路の一部とを共通にすることにより、回路
の部品数増加を抑えることができるという効果がある。
と電源供給回路の一部とを共通にすることにより、回路
の部品数増加を抑えることができるという効果がある。
【図１】本発明の第１の実施例による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の第２の実施例による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】従来の半導体集積回路の一例の構成を示す回路
図である。
図である。
【図４】従来の半導体集積回路の他の例の構成を示す回
路図である。
路図である。
Ｃ１〜Ｃ７ キャパシタ Ｌ１〜Ｌ３ チョークコイル Ｒ４〜Ｒ１０ ＲＦ１〜ＲＦ３ 抵抗 Ｑ１〜Ｑ３ ＦＥＴ
Claims (3)
- 【請求項１】 Ｎ段（Ｎは２以上の整数）接続された増
幅素子と、このＮ段接続された増幅素子の各段の出力を
自段の入力に夫々帰還する帰還回路と、前記増幅素子の
夫々に対してバイアス電源を供給する電源供給回路とを
含んでなる半導体集積回路であって、前記帰還回路と前
記電源供給回路の一部とが共通であることを特徴とする
半導体集積回路。 - 【請求項２】 前記電源供給回路は、前記Ｎ段接続され
た増幅素子に共通に設けられたバイアス電源と、前記バ
イアス電源の出力を前記Ｎ段接続された増幅素子の各段
に対応してＮ分圧する分圧手段を有し、このＮ分圧出力
を対応増幅素子に供給するようにしたことを特徴とする
請求項１記載の半導体集積回路。 - 【請求項３】 Ｎ段（Ｎは２以上の整数）接続された増
幅素子と、前記Ｎ段接続された増幅素子の夫々に対応し
て設けられ対応増幅素子にバイアス電源を供給するＮ個
のバイアス電源と、前記Ｎ個のバイアス電源によるバイ
アス供給点間に設けられ前記Ｎ段接続された増幅素子の
各段の出力を自段の入力に夫々帰還する帰還回路とを有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112207A JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112207A JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303046A true JPH06303046A (ja) | 1994-10-28 |
| JP2570961B2 JP2570961B2 (ja) | 1997-01-16 |
Family
ID=14580940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112207A Expired - Fee Related JP2570961B2 (ja) | 1993-04-14 | 1993-04-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570961B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235513A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 増幅回路 |
| JPS644104A (en) * | 1987-06-25 | 1989-01-09 | Sharp Kk | Multi-stage amplifier |
| JPH01189210A (ja) * | 1988-01-22 | 1989-07-28 | Mitsubishi Electric Corp | 負帰還型広帯域増幅回路 |
| JPH04122110A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 並列負帰還マイクロ波半導体多段増幅器 |
| JPH05343928A (ja) * | 1992-06-09 | 1993-12-24 | Sharp Corp | 負帰還型ｆｅｔ増幅器及びそれを含む多段ｆｅｔ増幅器 |
-
1993
- 1993-04-14 JP JP5112207A patent/JP2570961B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235513A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 増幅回路 |
| JPS644104A (en) * | 1987-06-25 | 1989-01-09 | Sharp Kk | Multi-stage amplifier |
| JPH01189210A (ja) * | 1988-01-22 | 1989-07-28 | Mitsubishi Electric Corp | 負帰還型広帯域増幅回路 |
| JPH04122110A (ja) * | 1990-09-12 | 1992-04-22 | Mitsubishi Electric Corp | 並列負帰還マイクロ波半導体多段増幅器 |
| JPH05343928A (ja) * | 1992-06-09 | 1993-12-24 | Sharp Corp | 負帰還型ｆｅｔ増幅器及びそれを含む多段ｆｅｔ増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570961B2 (ja) | 1997-01-16 |
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Legal Events
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