JPH05343928A - 負帰還型ｆｅｔ増幅器及びそれを含む多段ｆｅｔ増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 負帰還型ＦＥＴ増幅器において、利得の周波
数特性の可変範囲を広くする。 【構成】 信号を増幅するためのＦＥＴを有する負帰還
型ＦＥＴ増幅器において、ＦＥＴのゲートに信号を入力
する入力端子と、ＦＥＴのソースに接続された共通グラ
ンド端子と、信号を出力する出力端子と、出力端子とＦ
ＥＴのゲート間に接続された負帰還抵抗と、出力端子と
ＦＥＴのドレイン間に接続されたキャパシタと、ＦＥＴ
のゲートにゲートバイアス抵抗を介してバイアス電圧を
供給するためのゲートバイアス端子と、ＦＥＴのドレイ
ンにドレインバイアス抵抗を介してバイアス電圧を供給
するためのドレインバイアス端子を備えて構成する。 【効果】 同一の回路構成で、小型で多様な利得の周波
数特性の汎用性の高い多段ＦＥＴ増幅器が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主としてマイクロ波
帯で用いられる、負帰還型ＦＥＴ増幅器に関する。

【０００２】

【従来の技術】従来、マイクロ波帯の増幅素子として
は、ガリウムヒ素等の半導体基板上に作製されたＦＥＴ
がよく用いられ、広帯域性が要求される増幅器には、Ｆ
ＥＴのゲート・ドレイン間に抵抗によって帰還をかけ
た、いわゆる抵抗負帰還型ＦＥＴ増幅器の回路構成が採
用されることが知られている。

【０００３】図３は従来技術による１段の負帰還型ＦＥ
Ｔ増幅器の回路構成を示す回路図である。この図に示す
ように、３１０は信号増幅用のＦＥＴ（電界効果トラン
ンジスタ）であり、Ｇ，Ｄ，ＳはそれぞれＦＥＴのゲー
ト、ドレイン、ソースを示す。３０２は負帰還用抵抗
（Rf）で、抵抗値が小さいほど帰還量は大きくなる。３
０３はゲート・ドレイン間の直流分離キャパシタ（Cf）
で、通常は対象とする信号の周波数帯で十分小さなイン
ピーダンスになるような容量を有している。３０４はゲ
ートのバイアス抵抗（Rg）、３０５はドレインのバイア
ス抵抗（Rd）である。３０６はゲートに信号を入力する
入力端子（IP) である。３０７はドレインから信号を出
力する出力端子(OP)である。３０８はＦＥＴのソースに
接続された共通グランド（Ess)、３０９はゲートにバイ
アスを供給するゲートバイアス電源(Vgg) 、３１０はド
レインにバイアスを供給するドレインバイアス電源（Vd
d)である。

【０００４】図３に示す回路構成では、ＦＥＴの有する
利得が高い低周波側ではドレインからゲートへの負帰還
量が大きくなるため、増幅器としての利得は抑制され
る。一方、ＦＥＴの利得が低下する高周波側では、負帰
還量も減少するため増幅器としての利得抑制は少なく、
結果として、増幅器の利得はＦＥＴ自身の利得勾配より
も広帯域でかなり平坦な特性になる。

【０００５】図４は図３における負帰還型ＦＥＴ増幅器
を２段接続した回路構成を示す回路図である。この図に
示すように、４０１のＦＥＴ, ４０２の負帰還抵抗（Rf
1),４０３の直流分離キャパシタ（Cf1), ４０４のゲー
トバイアス抵抗（Rg1), 及び４０５のドレインバイアス
抵抗（Rd1)によって１段目の負帰還型増幅器が構成さ
れ、４０６のＦＥＴ，４０７の負帰還抵抗（Rf2), ４０
８の直流分離キャパシタ（Cf2)、 ４０９のゲートバイア
ス抵抗（Rg2), 及び４１０のドレインバイアス抵抗（Rd
2)によって２段目の負帰還型増幅器が構成される。４１
１は１段目のＦＥＴのドレインと２段目のＦＥＴのゲー
トとを直流的に分離するためのキャパシタ（Cc）であ
る。４１２は１段目のＦＥＴのゲートに信号を入力する
入力端子（IP）であり、４１３は２段目のＦＥＴのドレ
インから信号を出力する出力端子（OP）である。４１４
はＦＥＴのソースに接続された共通グランド（Ess)、４
１５はゲートにバイアスを供給するゲートバイアス電源
(Vgg) 、４１６はドレインにバイアスを供給するドレイ
ンバイアス電源（Vdd)である。

【０００６】

【発明が解決しようとする課題】しかしながら、図３に
示される従来例の回路構成において、キャパシタ（Cf）
３０３の容量が小さくて、対象とする周波数帯でキャパ
シタ（Cf）３０３が帰還抵抗（Rf）３０２に対して無視
し得ないインピーダンスを有する場合には、キャパシタ
（Cf）３０３のインピーダンスの周波数特性によって低
周波側での負帰還が抑圧されるため、低周波側でのＦＥ
Ｔの利得抑制が不十分となり、十分な利得平坦性が得ら
れなかったり、キャパシタ（Cf）３０３のインピーダン
スが、負帰還抵抗（Rf）３０２に対して十分小さくなる
ようにキャパシタ（Cf）３０３の容量を大きくするとキ
ャパシタのサイズが増大し、回路の小型化に不利となる
ような問題があった。

【０００７】また、いくらキャパシタ（Cf）３０３の容
量を大きくしても、ＦＥＴ自体の利得は周波数が高くな
るほど低下するため、従来例の回路構成では、高周波側
で利得が高くなるような増幅器は実現できなかった。従
って、増幅器が、あるシステムの一構成要素であるよう
な場合は、該システムの各構成要素間を接続する配線等
により高周波側での伝送損失の増大することを考慮し
て、システムの全体の利得の平坦化を図るために、高周
波側で利得が増大するような増幅器が望まれていた。

【０００８】図４に示される従来例の回路構成では、増
幅器段間の直流分離キャパシタ（Cc）４１１が必要とな
るが、回路の小型化のためには、この直流分離キャパシ
タ（Cc）４１１も不要になることが望まれる。

【０００９】この発明は以上の事情を考慮してなされた
もので、利得の周波数特性の可変範囲が広く、かつ回路
の小型化が可能な負帰還型ＦＥＴ増幅器を提供すること
にある。

【００１０】

【課題を解決するための手段】この発明は、信号を増幅
するためのＦＥＴを有する負帰還型ＦＥＴ増幅器におい
て、ＦＥＴのゲートに信号を入力する入力端子と、ＦＥ
Ｔのソースに接続された共通グランド端子と、信号を出
力する出力端子と、出力端子とＦＥＴのゲート間に接続
された負帰還抵抗と、出力端子とＦＥＴのドレイン間に
接続されたキャパシタと、ＦＥＴのゲートにゲートバイ
アス抵抗を介してバイアス電圧を供給するゲートバイア
ス端子と、ＦＥＴのドレインにドレインバイアス抵抗を
介してバイアス電圧を供給するドレインバイアス端子を
備えたことを特徴とする負帰還型ＦＥＴ増幅器である。

【００１１】上記の負帰還型ＦＥＴ増幅器を複数個備
え、一つの増幅器の出力端子に他の増幅器の入力端子を
順次接続していくことにより、それらを直列接続した多
段ＦＥＴ増幅器を構成するようにしてもよい。

【００１２】なお、この発明において、負帰還抵抗とし
ては金属皮膜抵抗チップ、キャパシタとしてはセラミッ
クコンデンサーチップがＨＩＣ（ハイブリッドＩＣ）の
回路基板上にＦＥＴチップと組み込まれてもよい。また
は、負帰還抵抗、キャパシタを含めた回路構成部品を半
導体基板上に生成されるＦＥＴと一体に製作されてもよ
い。

【００１３】

【作用】この発明によれば、出力端子とＦＥＴのドレイ
ン間に接続されたキャパシタと出力端子から負帰還抵抗
を介してゲートへ負帰還がかけられいる。従って、該キ
ャパシタでの電圧降下によって、該キャパシタがない場
合に比べて帰還量は減少する。言い換えると、ＦＥＴで
得られた利得の一部を該キャパシタが相殺することにな
る。キャパシタの複素インピーダンスＺは Ｚ＝−ｊ／２πｆｃ（f:周波数、C:キャパシタ容量） となり、該キャパシタでの電圧降下は周波数が低いほど
大きいので、図３に示される従来例の回路構成よりも低
周波側でのＦＥＴの利得の抑制効果が大きくなるので、
利得の平坦性の向上が図られる。

【００１４】また、該キャパシタの容量を適当に選ん
で、キャパシタによる低周波から高周波にかけての利得
抑制効果の減少が、ＦＥＴの低周波から高周波にかけて
の利得低下よりも大きくなるようにすれば、増幅器の利
得が高周波側ほど高くなるようにすることが可能であ
る。

【００１５】なお、キャパシタのインピーダンスが負帰
還抵抗に比べて十分小さくなるように容量を選べば、従
来例と同様に高周波側で利得が低下する増幅器となる。
さらに、この発明による負帰還型ＦＥＴ増幅器を直結す
ることによって多段ＦＥＴ増幅器を構成した場合、ＦＥ
Ｔのドレインに接続された上記キャパシタによって、前
段の増幅器の出力端子と次段の増幅器の入力端子とは直
流的には分離されているので、図４に示すような従来例
の回路構成の直流分離キャパシタ（Cc）411 が不要とな
るため回路の小型化が可能となる。

【００１６】

【実施例】以下図に示す実施例に基づいて本発明を詳述
する。図１はこの発明による１段の負帰還型ＦＥＴ増幅
器の実施例を示す回路図である。この図において、１は
信号増幅用のＦＥＴ（電界効果トランンジスタ）、２は
負帰還抵抗（Rf）, ３はキャパシタ（Cf）、４はゲート
バイアス抵抗（Rg) 、５はドレインバイアス抵抗（Rd）
であり、６はＦＥＴのゲートに信号を入力する入力端
子、７はキャパシタ（Cf）の一端から信号を出力する出
力端子である。８はＦＥＴのソースに接続された共通グ
ランド（Ess)、９はゲートにバイアスを供給するゲート
バイアス電源（Vgg)、１０はドレインにバイアスを供給
するドレインバイアス電源（Vdd)である。

【００１７】図１において、キャパシタ（Cf）３を介し
てＦＥＴのドレインからゲートへの抵抗帰還がかかり、
該キャパシタ（Cf）３の一端を出力端子（OP) ７として
信号が出力されることがこの発明による回路構成の特徴
とするところである。従って、図１に示すような回路構
成にすることで、キャパシタ（Cf）３の容量を適当な値
に設定すると、増幅器の利得の周波数特性を平坦にする
こともできるし、高周波側で利得が増加する特性、ある
いは減少する特性にもすることができる。

【００１８】図５は図１における負帰還型ＦＥＴ増幅器
の利得の周波数特性を示す説明図である。この図におい
て、図１に示す負帰還抵抗（Rf）２を 400Ω、キャパシ
タ（Cf）３を0.5pF,1pF,5pF として変化させた場合の利
得が示されている。周波数帯域を1.5GHzから4GHzまでと
すると、図５から明らかなようにCf=0.5pFの場合は高周
波側で利得が向上する特性、Cf=1Pfの場合は帯域内でほ
ぼ平坦な利得特性、Cf=5pFの場合は高周波側で利得が減
少する特性が得られており、この発明の特徴とする利得
特性が確認できる。

【００１９】図６はＦＥＴの等価回路を示す説明図であ
る。この図に示すように、簡単のためゲートバイアス抵
抗（Rg）とドレインバイアス抵抗（Rd）は考慮していな
い。

【００２０】図２は図１における負帰還型ＦＥＴ増幅器
を２段接続した実施例を示す回路図である。図２に示す
ように、２０１のＦＥＴ, ２０２の負帰還抵抗（Rf1),
２０３のキャパシタ（Cf1), ２０４のゲートバイアス抵
抗（Rg1), 及び２０５のドレインバイアス抵抗（Rd）に
よって１段目の負帰還増幅器が構成され、２０６のＦＥ
Ｔ, ２０７の負帰還抵抗（Rf2), ２０８のキャパシタ
（Cf2)、２０９のゲートバイアス抵抗（Rg2)，及び２１
０のドレインバイアス抵抗（Rd）によって２段目の負帰
還増幅器が構成される。２１１は信号を入力する入力端
子、２１２は信号を出力する出力端子である。２１３は
ＦＥＴ２０１、２０６のソースに接続された共通グラン
ド（Ess)、２１４はＦＥＴ２０１、２０６のゲートにバ
イアスを供給するゲートバイアス電源（Vgg)、２１５は
ＦＥＴ２０１、２０６のドレインにバイアスを供給する
ドレインバイアス電源（Vdd)である。

【００２１】図２のこの発明による回路構成において
は、キャパシタ（Cf）２０３によってＦＥＴ２０１のド
レインとＦＥＴ２０６のゲートが直流的には分離されて
いるため、図４に示される従来例の回路構成において必
要であった直流分離キャパシタ（Cc）４１１が不要とな
り、回路の小型化が可能となる。この実施例では２段増
幅器の例を示したが、増幅器を３段以上接続した場合で
も段間の直流分離キャパシタ（Cc) を新たに設ける必要
がなく、回路の小型化に貢献できることは言うまでもな
い。

【００２２】

【発明の効果】この発明によれば、負帰還型ＦＥＴ増幅
器において、利得の周波数特性の可変範囲を広くするこ
とができる。また、多段の負帰還型ＦＥＴ増幅器を構成
する際に、直流分離キャパシタを必要とせず、同一の回
路を直結することで構成できるので小型化することが可
能である。従って、小型で多様な利得の周波数特性の多
段の負帰還型ＦＥＴ増幅器が得られるので汎用性を高め
られる。

【図面の簡単な説明】

【図１】この発明による１段の負帰還型ＦＥＴ増幅器の
実施例を示す回路図。

【図２】図１における負帰還型ＦＥＴ増幅器を２段接続
した実施例を示す回路図。

【図３】従来技術による１段の負帰還型ＦＥＴ増幅器の
回路構成を示す回路図。

【図４】図３における負帰還型ＦＥＴ増幅器を２段接続
した回路構成を示す回路図。

【図５】図１における負帰還型ＦＥＴ増幅器の利得の周
波数特性を示す説明図。

【図６】ＦＥＴの等価回路を示す説明図。

【符号の説明】

１、２０１、２０６、３０１、４０１、４０６ ＦＥＴ ２、２０２、２０７、３０２、４０２、４０７ 負帰還
抵抗（Rf) ３、２０３、２０８、３０３、４０３、４０８ キャパ
シタ（Cf） ４、２０４、２０９、３０４、４０４、４０９ ゲート
バイアス抵抗（Rg） ５、２０５、２１０、３０５、４０５、４１０ ドレイ
ンバイアス抵抗（Rd） ６、２１１、３０６、４１２ 入力端
子（IP） ７、２１２、３０７、４１３ 出力端
子（OP） ８、２１３、３０８、４１４ 共通グ
ランド（Ess) ９、２１４、３０９、４１５ ゲート
バイアス電源（Vgg) １０、２１５、３１０、４１６ ドレイ
ンバイアス電源（Vdd) ４１１ 段間の
直流分離キャパシタ(Cc)

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号を増幅するためのＦＥＴを有する負
   帰還型ＦＥＴ増幅器において、ＦＥＴのゲートに信号を
   入力する入力端子と、ＦＥＴのソースに接続された共通
   グランド端子と、信号を出力する出力端子と、出力端子
   とＦＥＴのゲート間に接続された負帰還抵抗と、出力端
   子とＦＥＴのドレイン間に接続されたキャパシタと、Ｆ
   ＥＴのゲートにゲートバイアス抵抗を介してバイアス電
   圧を供給するためのゲートバイアス端子と、ＦＥＴのド
   レインにドレインバイアス抵抗を介してバイアス電圧を
   供給するドレインバイアス端子を備えたことを特徴とす
   る負帰還型ＦＥＴ増幅器。
2. 【請求項２】 請求項１の負帰還型ＦＥＴ増幅器を複数
   個備え、一つの増幅器の出力端子に他の増幅器の入力端
   子を順次接続していくことにより、それらを直列接続し
   た多段ＦＥＴ増幅器。