JPS63318805A

JPS63318805A - 差動増幅器

Info

Publication number: JPS63318805A
Application number: JP62155164A
Authority: JP
Inventors: Hideaki Sato; 佐藤　秀暁
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1988-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体の一つであるガリウム・ヒ素を用いた
ガリウム・ヒ素電界効果トランジスタ（以下、ＧａＡ、
ＦＥＴという）等で構成される負帰還形の差動増幅器に
関するものである。

（従来の技術）従来、このような分野の技術としては、特開昭６０−１
１１５０７号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図及び第３図は従来の差動増幅器の構成ブロック図
である。

第２図の差動増幅器は、帰還回路をもたない通常の差動
増幅器であり、２つの入力端子１−１゜１−２及び２つ
の出力端子２−１　、２−２を有し、その入力端子１−
１　、１−２と出力端子２−１　、２−２の間に１段あ
るいは複数段の差動増幅回路３が接続されている。差動
増幅回路３はバイポーラトランジスタ、抵抗等で構成さ
れ、２入力端子１−１　、１−２に供給される２つの入
力信号の差をとり、その差に応じた信号を出力端子２−
１　、２−２から出力する。

この差動増幅器をマイクロ波等の超高周波用に使用する
場合、バイポーラトランジスタは雑音が大きいため、そ
のトランジスタに代えて例えば低雑音及び高性能な特性
を有するＧａＡ、ＦＥＴが使用される。

第３図の差動増幅器は帰還回路を有する負帰還形の差動
増幅器であり、第２図の出力端子２−１と入力端子１−
２の間に負帰還用の帰還回路４が接続されている。一般
に、帰還回路４を設けると、増幅度は低下するが、周波
数特性が改善され、さらにひずみや内部雑音が軽減され
る。この種の差動増幅器において、増幅度の低下は増幅
段数を増加させれば解決できるが、帰還信号の位相まわ
りによって発振を生じる不安定性がある。この差動増幅
器を集積回路で構成した場合、トランジスタ特性、配線
及び実装上の浮遊効果のばらつきが大きく、これを考慮
して発振に対して余裕のある設計を行なおうとすると、
高周波側の帯域特性を犠牲にせざるを得ず、その上、消
費電力が大きくなってしまう。また、帯域特性を優先さ
せた場合は、歩留りが劣化する。これらの問題は、多段
の負帰還回路では顕著である。そこで、前記文献の技術
では、帰還回路４によって高周波領域だけに帰還をかけ
、上記のような問題を解決している。

（発明が解決しようとする問題点）しかしながら、上記第３図の差動増幅器では、次のよう
な問題点があった。

高周波特性を良くするために、第３図の差動増幅器をＧ
ａＡ３ＦＥＴで構成した場合、それをシリコン（Ｓｉ　
）バイポーラトランジスタで構成したものと比較すると
、入力オフセット電圧が大きく、高利得の差動増幅器の
場合には出力動作点が平衡点から大きくずれるため、ダ
イナミックレンジが低下するという問題点があった。

すなわち、一般にＳｉバイポーラトランジスタで構成し
た差動増幅器の入力オフセット電圧は１〜２ｍＶ程度で
あり、また出力オフセット電圧は利得が例えば３０ｄＢ
の差動増幅器の場合、３０〜６０ｍＶ程度となる。これ
に対してＧａＡ、ＦＥＴで構成した差動増幅器の入力オ
フセット電圧は、１０〜５０ｍＶ程度となり、同様に利
得３０ｄＢの差動増幅器を考えると、出力オフセット電
圧は０．３〜１．６ｖ程度となり、出力ダイナミックレ
ンジが著しく低下する。

本発明は前記従来技術が持っていた問題点として、Ｇａ
Ａ、ＦＥＴを用いて負帰還形差動増幅器を構成すると、
入力オフセット電圧が大きくなり、出力ダイナミックレ
ンジが低下するという点について解決した差動増幅器を
提供するものである。

（問題点を解決するための手段）本発明は前記問題点を解決するために、ガリウム・ヒ素
電界効果トランジスタを用いた差動増幅回路の出力の一
部を帰還回路を介して入力側に負帰還する差動増幅器に
おいて、前記帰還回路を積分回路で構成したものである
。

（作　用）本発明によれば、以上のように差動増幅器を構成したの
で、積分回路は高周波領域において高利得を維持したま
ま、直流動作点を安定にし、出力ダイナミックレンジを
大きくするように働らく。

従って前記問題点を除去できるのである。

（実施例）第１図は本発明の実施例を示す負帰還形差動増幅器の回
路図である。

この負帰還形差動増幅器は、入力信号Ｓｉｎ用の入力端
子１０、バイアス電圧ｖｂ印加用のバイアス端子１１、
電源電圧−Ｖｓｓ印加用の電源端子１２、及び出力信号
ｓｏｕ　を用の出力端子１３を有し、その入力端子１０
と出力端子１３の間には１段目差動増幅回路１４、レベ
ルシフト用のバッファ１５．２段目差勅増幅回路１６、
及びレベルシフト用の出力バッファ１７が接続され、さ
らにその出力バッファ１７と１段目差動増幅回路１４の
間に負帰還用の帰還回路１８が接続されている。

入力端子１０には、抵抗Ｒ１を介してバイアス端子１１
が接続されると共に、１段目差勅増幅回路１４の入力側
が接続されている。１段目差動増幅回路１４は、負荷抵
抗Ｒ２，Ｒ３、ＧａＡ、　ＦＥＴ　　（以下、単にＦＥ
Ｔという）Ｑｌ、Ｑ２、及び電流源用のＦＥＴＱ３を有
している。アースには負荷抵抗Ｒ２，Ｒ３か接続され、
その各負荷抵抗Ｒ２，Ｒ３にそれぞれ各ＦＥＴＱＩ　、
　Ｑ２のドレインが接続され、ざらにその各ＦＥＴＱ１
　、　Ｑ２のソースが共通接続されてＦＥＴＱ３のドレ
インに接続されている。ＦＥＴＱｌのゲートは入力端子
１０に、ＦＥＴＱ２のゲートは帰還回路１８にそれぞれ
接続され、ざらにＦＥ’ｒＧ３のゲートとソースが短絡
されて電源端子１２に接続されている。

１段目と２段目の差動増幅回路１４．１６間に接続され
た段間のバッファ１５は、その差動増幅回路１４゜１６
間のインピーダンス整合をとるためのものであり、ＦＥ
ＴＱ４　、　Ｑ６、電流源用のＦＥＴＱ５　、　Ｑ７、
及び段間の直流電圧差を調整するためのダイオードＤ１
゜Ｑ２．　［）３．　Ｑ４．　［）５．　［）６を有し
ている。アースには各ＦＥＴＱ４　、　Ｑ６のドレイン
が接続され、その一方のＦＥＴＱ４のゲートがＦＥＴＱ
Ｉのドレインに接続されると共に、該ＦＥＴＱ４のソー
スにダイオードＤＩ、　Ｑ２゜ＤＢが順方向に直列接続
され、さらにその他方のＦＥＴＱ６のゲートがＦＥＴＱ
２のドレインに接続されると共に、該ＦＥＴＱ６のソー
スにダイオードＤ４．　Ｑ５゜Ｑ６が順方向に直列接続
されている。各ダイオードＤ３．　ＤＢのカソードには
それぞれＦＥＴＱ５　、　Ｑ７のドレインが接続され、
その各ＦＥＴＱ５　、　Ｑ７のゲート・ソース間がそれ
ぞれ短絡されて電源端子１２に共通接続されている。

２段目差動増幅回路１６は、負荷抵抗Ｒ４，Ｒ５、ＦＥ
ＴＱ８　、　Ｑ９、及び電流源用のＦＥＴＱ１０を有し
、１段目差動増幅回路１４と同一の回路構成である。こ
こで、ＦＥＴＱ８のゲートはダイオードＤ３のカソード
に、ＦＥＴＱ９のゲートはダイオード’Ｄ６のカソード
にそれぞれ接続されている。

２段目差動増幅回路１６の出力側に接続された出力バッ
フ１１７は、ＦＥＴＱｌｌ、　０１３　、電流源用のＦ
ＥＴＱ１２．　Ｑ１４　、及びレベルシフト用のダイオ
ードＤ７．　Ｑ８．　Ｑ９を有している。アースには各
ＦＥＴＱＩＩ。

Ｑ１３のドレインがそれぞれ接続され、その一方の　　
　゛ＦＥＦＥＴＱ１０−トがＦＥＴＱ８のドレインに接
続されると共に、該ＦＥＴＱＩＩのソースにダイオード
Ｄ７．０８゜Ｑ９が順方向に直列接続され、さらにその
他方のＦＥＴＱ１３のゲートがダイオードＤ９のカソー
ドに接続されている。ダイオードＤ９のカソードはＦＥ
ＴＱ１２のドレインに接続され、そのＦＥＴＱ１２のゲ
ート・ソースが短絡されて電源端子１２に接続されてい
る。

ＦＥＴＱ１３のソースには出力端子１３及びＦＥＴＱ１
４のドレインが接続され、さらにそのＦＥＴＱ１４のゲ
ート・ソースが短絡されて電源端子１２に接続されてい
る。

このＦＥＴＱ１３．　Ｑ１４はソースフォロワ回路を構
成し、レベル変換を行う機能を有している。

帰還回路１８は、例えば抵抗Ｒ６及び容量Ｃからなる時
定数の大きな積分回路で構成されており、その抵抗Ｒ６
がダイオードＤ９のカソードとＦＥＴＱ２のゲートとの
間に接続され、ざらにそのＦＥＴＱ２のゲートとアース
との間に容量Ｃが接続されている。

以上のように構成される差動増幅器の動作について説明
する。

バイアス端子１１にはバイアス電圧ｖｂが印加されてい
るため、入力端子１０に供給された入力信号Ｓｉｎは所
定のバイアス電圧が重畳された形で１段目差動増幅回路
１４中の一方のＦＥＴＱＩのゲートに供給される。１段
目差動増幅回路１４は、一方のＦＥＴ０１のゲート電圧
と他方のＦＥＴＱ２のゲート電圧との差を増幅してその
増幅結果を各ＦＥＴＱ１．　Ｑ２のドレイン側から出力
し、段間のバッファ１５を通して２段目差動増幅回路１
６における各ＦＥＴＱ８　、　Ｑ９のゲートに供給する
。ここで、バッファ１５中のダイオードＤ１〜Ｄ６は、
段間の直流電圧差を調整するように動く。２段目差動増
幅回路１６は、一方のＦＥＴＱ８のゲート電圧と他方の
ＦＥＴＱ９のゲート電圧との差を増幅してその増幅結果
をＦＥＴＱ８のドレイン側から出力し、出力バッフ７１
１の中のＦＥＴＱＩ　１、ダイオードＤ７〜Ｄ９、及び
ＦＥＴ１３を通して出力端子１３から出力信号ｓｏｕ　
ｔを送出する。

この際、２段目差動増幅回路１６の出力は、出力バッフ
ァ１７中のＦＥＴＱＩＩ及びダイオードＤ７〜０９を通
して帰還回路１８側へ供給される。帰還回路１８は、供
給された２段目差動増幅回路１６の出力を抵抗Ｒ６及び
容量Ｃで積分し、その積分結果を１段目差動増幅回路１
４におけるＦＥＴＱ２のゲートへ負帰還する。

そのため、で表わされる周波数ｆＣ以下の周波数について帰還がか
かり、それによってこの差動増幅器は直流的に安定する
。すなわち、帰還回路１８を積分回路で構成したため、
従来の差動増幅器に比べて高利得で直流動作点が安定で
、ダイナミックレンジの大きな差動増幅器の実現が可能
となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ）帰還回路１８は、抵抗Ｒ６及び容量Ｃ以外の回路
で構成してもよい。

（ｂ）差動増幅回路１４．１Ｂは所望の増幅度を得るた
めに１段あるいは３段以上にしてもよく、またそれらの
差動増幅回路は第１図以外の回路構成にしてもよい。同
様に、バッファ１５．１７も第１図以外の回路構成にし
てもよい。

（発明の効果）以上詳細に説明したように、本発明によれば、帰還回路
を積分回路で構成したので、利得が高く、直流動作点が
安定し、それによって出力ダイナミックレンジが大きく
なるという効果が期待できる。

従ってマイクロ波等の超高周波の分野や、大電力の分野
等、種々の分野に使用できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す差動増幅器の回路図、第
２図及び第３図は従来の差動増幅器の構成ブロック図で
ある。１０・・・・・・入力端子、１３・・・・・・出力端子
、１４・・・・・・１段目差動増幅回路、１５・・・・
・・バッファ、１６・・・・・・２段目差動増幅回路、
１７・・・・・・出力バッファ、１８・・・・・・帰還
回路、Ｑｌ　〜Ｑ１４−・−・−ＧａＡ３ＦＥＴ。

Claims

【特許請求の範囲】ガリウム・ヒ素電界効果トランジスタを用いた差動増幅
回路の出力の一部を帰還回路を介して入力側に負帰還す
る差動増幅器において、前記帰還回路を積分回路で構成したことを特徴とする差
動増幅器。