JP2005269525A

JP2005269525A - デュアルバンド増幅器

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Publication number: JP2005269525A
Application number: JP2004082689A
Authority: JP
Inventors: Nobuhiro Izumiseki; 信広泉関
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2004-03-22
Filing date: 2004-03-22
Publication date: 2005-09-29
Anticipated expiration: 2024-03-22
Also published as: JP4319932B2

Abstract

【課題】オフ状態の増幅器の影響による３次相互変調歪みの増加を抑圧したデュアルバンド増幅器を提供する。
【解決手段】第１の増幅器１０１は、第１及び第２のシングルゲートＦＥＴ１，２により、第２の増幅器１０２は、第３及び第４のシングルゲートＦＥＴ３，４により、スタック型に構成された同一の回路となっており、例えば、第１の増幅器１０１がオン状態にあり、第２の増幅器１０２がオフ状態にある場合、第１の増幅器１０１の出力側に配された第２のシングルゲートＦＥＴ２のゲート端子Ｇ２にはバイアススイッチ用ＦＥＴ５のソース電位が印加される一方、第２の増幅器１０２の出力側に配された第４のシングルゲートＦＥＴ４のゲートＧ４は、接地電位となるため、そのゲート・ドレイン間電圧が大きくなり、従来に比して、３次相互変調歪みの増加が十分抑圧されるものとなっている。
【選択図】図１

Description

本発明は、高周波信号を扱う無線受信機等に用いられるデュアルバンド増幅器に係り、特に、３次相互変調歪みの低減を図ったものに関する。

従来、２つの周波数帯域において信号増幅を可能とするため、それぞれの周波数帯域に応じた電力増幅器を設けると共に、出力端子を共通としてなるデュアルバンド増幅器が公知・周知となって（例えば、非特許文献１参照）。
具体的には、非特許文献１には、Ｄ帯ＴＤＭＡ通信時とＤ帯上下非対称パケット通信時において上述のような構成のデュアルバンド用低雑音増幅器が開示されている。

図３には、このような従来のデュアルバンド増幅器の一回路構成例が示されており、以下、同図を参照しつつこの従来回路について説明する。
このデュアルバンド増幅器は、使用周波数が異なる第１及び第２の増幅器（図３においては、それぞれ「ＡＭＰ１」、「ＡＭＰ２」と表記）１０１Ａ，１０２Ａを有してなり、これら第１及び第２の増幅器１０１Ａ，１０２Ａは、基本的に同一の回路構成を有するものとなっており、この例では、デュプレッション型電界効果トランジスタがスタック型に構成されたものとなっている。

すなわち、第１の増幅器１０１Ａは、デュプレッション型電界効果トランジスタである第１及び第２のシングルゲート電界効果トランジスタ６１，６２が、また、第２の増幅器１０２Ａは、同じくデュプレッション型電界効果トランジスタである第３及び第４のシングルゲート電界効果トランジスタ６３，６４が、それぞれスタック型に構成されたものとなっている。

これら第１及び第２の増幅器１０１Ａ，１０２Ａは、それぞれ高周波信号入力端子５１，５２を有する一方、出力段は相互に接続されて高周波信号出力端子５３に接続されたものとなっている。
そして、これら第１及び第２の増幅器１０１Ａ，１０２Ａは、外部からの制御電圧によってバイアススイッチ用電界効果トランジスタ６５，６６の一方を導通状態、他方を非導通状態とすることで、いずれか一方の増幅器１０１Ａ，１０２Ａのみを動作状態とし、高周波信号出力端子５３から所望の増幅信号を得ることができるようになっている。

例えば、第１の増幅器１０１Ａが動作状態、第２の増幅器１０２Ａが非動作状態である場合、第２の増幅器１０２Ａの第３及び第４のシングルゲート電界効果トランジスタ６３，６４のドレイン及びソース電位（図３において符号Ａ，Ｂ，Ｃで示された各箇所の電位）は、電源電圧とほぼ同電位となる。そして、第４のシングルゲート電界効果トランジスタ６４はオン状態（ドレイン・ソース間が導通状態）となるものの、第３のシングルゲート電界効果トランジスタ６３のゲート端子Ｇ３が接地されており、ゲート・ドレイン間と、ゲート・ソース間の電位差は、ピンチオフ電位より十分に大きくなり、この第３のシングルゲート電界効果トランジスタ６３はオフ状態（ドレイン・ソース間が非導通状態）となるため、ノードＣから見た第２の増幅器１０２Ａのインピーダンスは高インピーダンスとなり、第１の増幅器１０１Ａに対する第２の増幅器１０２Ａの影響は無視できるものとなる。

「ＮＴＴＤｏＣｏＭｏテクニカルジャーナル」，２００２年７月，Ｖｏｌ.１０，Ｎｏ.２，ｐ.３７

ところが、上述の従来回路において、オフ状態にある第２の増幅器１０２Ａのバイアススイッチ用電界効果トランジスタ６６のドレイン・ソース間に、実際には、微少な電流が流れるため電圧降下が発生し、ノードＡの電位が本来あるべき電位よりも低下してしまう。さらに、第１の増幅器１０１Ａに高周波信号が入力されると、第１の増幅器１０１Ａで増幅された高周波信号は、第２の増幅器１０２Ａの出力端、すなわち、第４のシングルゲート電界効果トランジスタ６４のドレインＤ４に印加されるが、この増幅された高周波信号がある一定以上の電力レベルで、かつ、振幅が負側に振れると、ノードＡ，Ｂ，Ｃの電位は下がり、第３のシングルゲート電界効果トランジスタ６３におけるゲート・ドレイン間の電位差も小さくなるので、この第３のシングルゲート電界効果トランジスタ６３のオフ状態を保てなくなってしまう。
したがって、ノードＣから見た第２の増幅器１０２Ａのインピーダンスは高インピーダンスを保てなくなり、その結果、第１の増幅器１０１Ａの出力インピーダンスの変化を招くため、３次相互変調歪みの増加、すなわち、劣化を招くこととなるという問題がある。

本発明は、上記実状に鑑みてなされたもので、オフ状態の増幅器の影響による３次相互変調歪みの増加を抑圧することができるデュアルバンド増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係るデュアルバンド増幅器は、
同一の構成を有してなり、出力端子を共通としてそれぞれ増幅周波数帯域の異なる２つの増幅器を具備してなるデュアルバンド増幅器であって、
前記２つの増幅器は、共に２つの電界効果トランジスタが前記共通の出力端子とアースとの間にスタック型に構成されてなり、
前記２つの電界効果トランジスタの内、アース側に位置する電界効果トランジスタのゲート端子は、前記それぞれの増幅器の高周波信号入力端子に接続され、前記２つの電界効果トランジスタの内、前記共通の出力端子側に位置する電界効果トランジスタのドレイン端子は、共に前記共通の出力端子に接続され、
前記アース側に位置する電界効果トランジスタのソース端子は、バイパスキャパシタを介してアースに接続されると共に、バイアススイッチ用電界効果トランジスタのドレイン端子に接続され、当該バイアススイッチ用電界効果トランジスタのソース端子は、自己バイアス抵抗器を介してアースに接続される一方、
前記共通の出力端子側に位置する電界効果トランジスタのゲート端子は、前記バイアススイッチ用電界効果トランジスタのソース端子と前記自己バイアス抵抗器との接続点に接続されてなるものである。

本発明によれば、出力側に配されたシングルゲート電界効果トランジスタのゲート端子に、増幅器がオン状態の場合にはバイアススイッチ用電界効果トランジスタのソース電位が印加される一方、増幅器がオフ状態の場合には接地電位となるように構成することにより、オフ状態の増幅器における出力側に配されたシングルゲート電界効果トランジスタのゲート・ドレイン間電圧が大きくなり、そのため、従来に比して、３次相互変調歪みの増加が十分抑圧されたデュアルバンド増幅器を提供することができるという効果を奏するものである。

以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるデュアルバンド増幅器の構成例について、図１を参照しつつ説明する。
このデュアルバンド増幅器は、使用周波数が異なる第１及び第２の増幅器（図１においては、それぞれ「ＡＭＰ１」、「ＡＭＰ２」と表記）１０１，１０２を有してなり、これら第１及び第２の増幅器１０１，１０２は、基本的に同一の回路構成を有するものとなっており、この例では、デュプレッション型シングルゲート電界効果トランジスタ（以下、「シングルゲートＦＥＴ」と言う）をスタック型に構成したものとなっている。
以下、具体的にその構成について説明する。なお、第１及び第２の増幅器１０１，１０２は、共に同一の構成を有してなるものであるので、以下の第１の増幅器１０１の構成の説明において、第１の増幅器１０１の構成要素の後に括弧書きで対応する第２の増幅器１０２の構成要素の符号、又は、構成要素の名称と符号を記し、第１の増幅器１０１の構成の説明を以て第２の増幅器１０２の構成の説明に代えることとする。

まず、第１のシングルゲートＦＥＴ１（第３のシングルゲートＦＥＴ３）のゲート端子Ｇ１（Ｇ３）は、第１の接地抵抗器１１（第２の接地抵抗器１２）を介して接地されると共に、第１のＤＣカットキャパシタ２１（第２のＤＣカットキャパシタ２２）を介して第１の入力整合回路８（第２の入力整合回路９）の一端に接続され、この第１の入力整合回路８の他端は、第１の高周波入力信号端子４１（第２の高周波入力信号端子４２）に接続されている。
また、第１のシングルゲートＦＥＴ１のソース端子Ｓ１（Ｓ３）は、第１のソースインダクタ３１（第２のソースインダクタ３２）を介して第１のバイアススイッチ用ＦＥＴ５（第２のバイアススイッチ用ＦＥＴ６）のドレイン端子Ｄ５（Ｄ６）に接続されると共に、第１のバイパスキャパシタ２５（第３のバイパスキャパシタ２７）を介して接地されている。
ここで、第１及び第２のバイアススイッチ用ＦＥＴ５，６は、例えば、エンハンスメント型電界効果トランジスタが好適である。

第１のバイアススイッチ用ＦＥＴ５（以下、「第１のバイアスＳＷ用ＦＥＴ」と言う）のゲート端子Ｇ５（Ｇ６）は、第１の制御電圧印加端子４４（第２の制御電圧印加端子４５）に接続され、また、ソース端子Ｓ５（Ｓ６）は、第１の自己バイアス抵抗器１３（第２の自己バイアス抵抗器１４）を介して接地されている。

一方、第１のシングルゲートＦＥＴ１のドレイン端子Ｄ１（Ｄ３）は、第２のシングルゲートＦＥＴ２（第４のシングルゲートＦＥＴ４）のソース端子Ｓ２（Ｓ４）に接続されており、スタック構造が形成されている。
この第２のシングルゲートＦＥＴ２のゲート端子Ｇ２（Ｇ４）は、第１のバイアスＳＷ用ＦＥＴ５のソース端子Ｓ５と第１の自己バイアス抵抗器１３との接続点に接続されると共に、第２のバイパスキャパシタ２６（第４のバイパスキャパシタ２８）を介して接地されるようになっている。

そして、第２のシングルゲートＦＥＴ２のドレイン端子Ｄ２（Ｄ４）は、出力整合回路１０の一端に接続され、この出力整合回路１０の他端は、第３のＤＣカットキャパシタ２３を介して高周波信号共通出力端子４３に接続されると共に、出力整合回路１０と第３のＤＣカットキャパシタ２３の接続点は、チョークインダクタ３３を介して電源電圧供給端子４６に接続されている。

次に、上記構成における動作について説明する。
かかる構成において、例えば、第１の増幅器１０１によって高周波信号を増幅する場合を例に説明すれば、この場合、第１の制御電圧印加端子４４に第１のバイアスＳＷ用ＦＥＴ５を導通状態とするバイアス電圧を印加する一方、第２の制御電圧印加端子４５に第２のバイアスＳＷ用ＦＥＴ６を非導通状態とするバイアス電圧を印加する。
その結果、第１の増幅器１０１が動作状態となる一方、第２の増幅器１０２が非動作状態となる。

第１の高周波信号入力端子４１に入力された高周波信号は、第１の入力整合回路８を介して、第１のシングルゲートＦＥＴ１のゲートＧ１へ印加され、スタック接続された第１のシングルゲートＦＥＴ１と第２のシングルゲートＦＥＴ２で増幅されて、出力整合回路１０を介して高周波信号共通出力端子４３から出力されることとなる。ここで、第１の増幅器１０１で増幅された高周波信号は、非導通状態にある第２の増幅器１０２の第４のシングルゲートＦＥＴ４のドレイン端子Ｄ４にも印加される。

ところで、第４のシングルゲートＦＥＴ４のゲートＧ４は、第２の自己バイアス抵抗器１４を介して接地電位に接続されているので、従来回路と異なり、ゲートＧ４の電位は下がり、ゲート・ドレイン間電圧は大きくなる。そのため、第１の増幅器１０１で増幅された高周波信号の振幅が大きくなっても第４のシングルゲートＦＥＴ４のオフ状態は確実に保持され、ノードＣから見た第２の増幅器１０２のインピーダンスが高インピーダンスに保たれるため、第１の増幅器１０１に対する第２の増幅器１０２の影響は無視できるものとなる。
なお、第２の増幅器１０２を動作状態とし、第１の増幅器１０１を非動作状態とした場合の動作も、基本的には上述した動作説明と同様であるので、ここでの詳細な説明は省略することとする。

図２には、本発明の実施の形態におけるデュアルバンド増幅器の３次相互変調歪み特性を表す特性線図が、また、図４には、従来回路における３次相互変調歪み特性を表す特性線図が、それぞれ示されており、以下、これらの図を参照しつつ、本発明の実施の形態におけるデュアルバンド増幅器の３次相互変調歪み特性について、従来特性と比較しつつ説明する。
まず、両図において、横軸は入力電力(ｄＢｍ)を、縦軸は３次相互変調歪み量(ｄＢｍ)を、それぞれ示している。なお、図２及び図４において、「Ｐｉｎ」は、入力電力を、「ＩＭ３」は、３次相互変調歪みを、それぞれ意味している。

例えば、入力電力が−３０ｄＢｍである場合、従来回路では３次相互変調歪みは、大凡−５０ｄＢｍであるのに対して（図４参照）、本発明の実施の形態におけるデュアルバンド増幅器では、３次相互変調歪みは、大凡−６０ｄＢｍであり、従来に比して１０ｄＢｍ程確実に改善されていることが確認できる（図２参照）。
また、本発明の実施の形態におけるデュアルバンド増幅器では、入力電力の増加に対して３次相互変調歪みがほぼ直線的に変化する線形領域が従来回路に比して改善されたものとなっている（図２及び図４の点線の直線及び実線の特性線参照）。

なお、上述した構成例においては、増幅器１０１，１０２をデュプレッション型シングルゲート電界効果トランジスタを用いてスタック型に構成したが、勿論、このような構成に限定される必要はなく、例えば、デュアルゲート電界効果トランジスタを用いても同様にデュアルバンド増幅器を構成することができ、同様な作用、効果を奏することが可能である。

本発明の実施の形態におけるデュアルバンド増幅器の構成例を示す構成図である。図１に示されたデュアルバンド増幅器の入力電力に対する３次相互変調歪みの変化特性を示す特性線図である。従来回路を示す回路図である。図３に示された従来回路の入力電力に対する３次相互変調歪みの変化特性を示す特性線図である。

符号の説明

１…第１のシングルゲートＦＥＴ
２…第２のシングルゲートＦＥＴ
３…第３のシングルゲートＦＥＴ
４…第４のシングルゲートＦＥＴ
５…第１のバイアススイッチ用ＦＥＴ
６…第１のバイアススイッチ用ＦＥＴ
４１…第１の高周波信号入力端子
４２…第２の高周波信号入力端子
４３…の高周波信号共通出力端子
１０１…第１の増幅器
１０２…第２の増幅器

Claims

同一の構成を有してなり、出力端子を共通としてそれぞれ増幅周波数帯域の異なる２つの増幅器を具備してなるデュアルバンド増幅器であって、
前記２つの増幅器は、共に２つの電界効果トランジスタが前記共通の出力端子とアースとの間にスタック型に構成されてなり、
前記２つの電界効果トランジスタの内、アース側に位置する電界効果トランジスタのゲート端子は、前記それぞれの増幅器の高周波信号入力端子に接続され、前記２つの電界効果トランジスタの内、前記共通の出力端子側に位置する電界効果トランジスタのドレイン端子は、共に前記共通の出力端子に接続され、
前記アース側に位置する電界効果トランジスタのソース端子は、バイパスキャパシタを介してアースに接続されると共に、バイアススイッチ用電界効果トランジスタのドレイン端子に接続され、当該バイアススイッチ用電界効果トランジスタのソース端子は、自己バイアス抵抗器を介してアースに接続される一方、
前記共通の出力端子側に位置する電界効果トランジスタのゲート端子は、前記バイアススイッチ用電界効果トランジスタのソース端子と前記自己バイアス抵抗器との接続点に接続されてなることを特徴とするデュアルバンド増幅器。
前記２つの増幅器は、それぞれ、２つの電界効果トランジスタをスタック型に構成することに代えて、デュアルゲート電界効果トランジスタを用いて構成されてなることを特徴とする請求項１記載のデュアルバンド増幅器。