JP2004327892A - 化合物半導体ｆｅｔ - Google Patents
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Abstract
【課題】化合物半導体ＦＥＴにおいて、パラレルコンダクションとゲート漏れを解消ないしは緩和する。
【解決手段】ＧａＮ ＦＥＴの基板１１上には、アンドープＡｌＮ層１２、ＧａＮデルタドープ層１８、アンドープＧａＮ層１３、およびアンドープＡｌ０．２Ｇａ０．８Ｎ層１４が順次形成されている。アンドープＡｌ０．２Ｇａ０．８Ｎ層１４には、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極１５、Ｐｔ／Ａｕ系ゲートショットキ電極１６、およびＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極１７が設けられている。
【選択図】 図１
【解決手段】ＧａＮ ＦＥＴの基板１１上には、アンドープＡｌＮ層１２、ＧａＮデルタドープ層１８、アンドープＧａＮ層１３、およびアンドープＡｌ０．２Ｇａ０．８Ｎ層１４が順次形成されている。アンドープＡｌ０．２Ｇａ０．８Ｎ層１４には、Ｔｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極１５、Ｐｔ／Ａｕ系ゲートショットキ電極１６、およびＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極１７が設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体ＦＥＴ（電界効果トランジスタ）およびそれを用いた電子回路に関し、特にＧａＮ半導体ＦＥＴに関するものである。
【０００２】
【従来の技術】
従来から、ＧａＮヘテロ接合ＦＥＴ（ＧａＮ ＨＦＥＴ）が知られている。特許文献１に記載のＧａＮヘテロ接合ＦＥＴについて図７を参照して説明する。図７の半導体層は六方晶のＣ面Ｇａ表面型である。図７の半導体層と金属層のうち、２１はサファイア基板 、２２は厚さ１００ｎｍのアンドープＡｌＮ層 、２３は厚さ１μｍのアンドープＧａＮ層 、２４は厚さ３０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎ層、２５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、２６はＰｔ／Ａｕ系ゲートショットキー電極、２７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【０００３】
アンドープＧａＮ層２３とＡｌ０．２Ｇａ０．８Ｎ層２４の界面にチャネルが発生して電子の２次元電子ガス（２ＤＥＧ：２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が発生する。Ｐｔ／Ａｕゲートショットキー電極２６にバイアス電圧を印加し、この２次元電子ガスの濃度を制御する。印加するバイアス電圧がデバイスの「ピンチオフ電圧（Ｖｐ）」を超えると、２次元電子ガスの濃度がゼロになる。
【０００４】
【特許文献１】
米国特許第５１９２９８７号（図５）
【０００５】
【発明が解決しようとする課題】
しかし、従来のＧａＮ ＨＦＥＴはゲート電圧がＶｐを超えて、２次元電子ガスの濃度がゼロになってもゲートの下に電荷が残留し、ソース・ドレーン間に電圧をかけると電流が流れるという問題がある。この現象は「パラレルコンダクション」と呼ばれる。図１０に示す従来のＧａＮ ＨＦＥＴのＤＣ特性（ドレーン電流−ドレーン電圧特性）を参照すると、出力抵抗が低いためバイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達しても、「ピンチオフ」が生じていない特性が認められる。
【０００６】
また、ＧａＮ ＨＦＥＴのもう一つ問題としては、ゲート電圧がＶｐを超えると、ゲート漏れ電流が流れる。この現象は「ゲート漏れ」と呼ばれる。図１１に示す従来のＧａＮ ＨＦＥＴにおけるゲート・ソースショットキーダイオード特性を参照すると、ゲートの逆バイアス電圧が高くなると漏れ電流が線形的に増加する特性が認められる。
【０００７】
ＧａＮ層２３の厚さが薄くなる程、これら「ピンチオフ」と「ゲート漏れ」の問題が顕著となる。
【０００８】
そこで、本発明は、化合物半導体ＦＥＴにおいて、パラレルコンダクションとゲート漏れを解消ないしは緩和することを課題としている。
【０００９】
【課題を解決するための手段】
ＧａＮ ＨＦＥＴにおけるパラレルコンダクションの問題は一般的にあるにもかかわらず、その原因については解明されていなかった。本発明者は、測定とシミュレーションを繰り返し行うことにより、パラレルコンダクションの問題とゲート漏れの問題の原因が同じであることを見出した。この原因は、ＡｌＮ／ＧａＮ界面にある２次元ホールガス（２ＤＨＧ：２ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）の存在であると考えられる。
【００１０】
六方晶のＧａＮとＡｌＮは自発分極が異なる。その上、どちらかの材料に歪みがあればピエゾ効果による分極が発生する。この自発分極とピエゾ分極によって従来のＧａＮ ＨＦＥＴのＡｌＮ／ＧａＮヘテロ接合界面には電界の不連続が存在することになる。この電界の不連続によって２次元ホールガスが発生する。
【００１１】
従来のＧａＮ ＨＦＥＴである前述の図７の構造について、自発分極とピエゾ分極の影響を考慮してシミュレーションを行なった結果を図８に示す。この図８は、ゲートバイアス電圧がゼロの状態のシミュレーション結果であり、エネルギーバンド図、電子濃度、ホール濃度を示す。ＡｌＮ／ＧａＮヘテロ接合界面に存在する２次元ホールガスのホール濃度（ｐｓ）は１．８×１０１３ｃｍ−２である。この２次元ホールガスが、本来のチャネルであるＧａＮ／ＡｌＧａＮの界面（ｎｓ＝９．４×１０１２ｃｍ−２の２次元電子ガス）と平行なチャネルとなり、ソース・ドレーン間の電圧によって電流を導電する。これがパラレルコンダクションの原因である。
【００１２】
また、図７に示す上記従来のＧａＮ ＨＦＥＴでは、ＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスによってショットキーゲート電極にも望ましくない電流が流れる。図９は、図７はゲート電極に高い負の電圧がかけられて、ＡｌＧａＮ／ＧａＮ界面にある２次元電子ガスの濃度がゼロになる場合のシミュレーション結果であり、エネルギーバンド図と電子濃度とホール濃度を示す。ホール電流が２二次元ホールガスからゲート電極に流れる。これがゲート漏れの原因である。
【００１３】
本発明はかかる知見に基づいてなされたものである。
【００１４】
本発明の第１の態様は、基板上に、ＡｌＮ層、ｎ型デルタドープＩＩＩ−Ｎ層、複数のＩＩＩ−Ｎ層が順次形成され、最上層のＩＩＩ−Ｎ層にソース電極、ゲート電極、およびドレーン電極が設けられていることを特徴とする、化合物半導体ＦＥＴを提供する。
【００１５】
上記構成の化合物半導体ＦＥＴでは、ＡｌＮ層とＩＩＩ−Ｎ層の界面にｎ型デルタドープＩＩＩ−Ｎ層を設けたことにより、ＡｌＮ層とＩＩＩ−Ｎ層の界面に生じる２次元ホールガスを低減することができ、それによってパラレルコンダクションとゲート漏れの両方を解消ないしは緩和することができる。
【００１６】
本明細書においてＩＩＩ−Ｎ層とは、ＩＩＩ属元素とＮ元素を含む化合物半導体層を言う。
【００１７】
具体的には、上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ上に形成されたＡｌＧａＮ層とからなり、上記ＡｌＧａＮ層に上記ソース電極、上記ゲート電極、および上記ドレーン電極が設けられている。
【００１８】
あるいは、上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ上に形成されたＡｌＧａＮ層とからなり、上記ＡｌＧａＮ層上に絶縁層をさらに備え、かつ上記ＡｌＧａＮ層に上記ソース電極および上記ドレン電極が設けられ、上記絶縁膜に上記ゲート電極が設けられている。
【００１９】
上記ｎ型デルタドープＩＩＩ−Ｎ層の不純物濃度は、上記ＡｌＮ層と上記ＩＩＩ−Ｎ層の界面における電界の不連続性を低減させる濃度であることが好ましい。
【００２０】
上記基板の材料はサファイアであり、各半導体層はＣ面Ｇａ表面を持つ半導体の場合、上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、１×１０１３ｃｍ−２以上２×１０１３ｃｍ−２以下の範囲にあることが好ましい。
【００２１】
上記基板の材料はＳｉＣであり、各半導体層はＣ面Ｇａ表面向きの半導体である場合、上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、５×１０１２ｃｍ−２以上１．５×１０１３ｃｍ−２以下の範囲にあることが好ましい。
【００２２】
本発明の第２の態様は、上記の化合物半導体ＦＥＴのいずれかを備える電子回路を提供する。
【００２３】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態にかかるＧａ ＨＦＥＴの構造を図１に示す。図１に示す半導体層と金属層のうち、１１は基板 、１２は厚さ１００ｎｍのアンドープＡｌＮ層、１８はＧａＮデルタドープ層（シートドーピング濃度はＮｓ＝１．５×１０１３ｃｍ−２である。）、１３は厚さ１μｍのアンドープＧａＮ層、１４は厚さ３０ｎｍアンドープＡｌ０．２Ｇａ０．８Ｎ層、１５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、１６はＰｔ／Ａｕ系ゲートショットキ電極、１７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【００２４】
ＧａＮデルタドープ層１８が、アンドープＡｌＮ層１２とアンドープＧａＮ層１３の界面に存在する点が本発明の特徴である。デルタドープ層とは、非常に薄い層中に不純物をドープした層のことで、理想的には厚さは０ｎｍであるが、実際にはある程度の厚みを有する。本発明では厚さが５０ｎｍ以下であることが好ましい。
【００２５】
このＧａＮ ＨＦＥＴの製法の概略を説明すると、基板１１の材料はサファイアであり、この基板１１上に各半導体層を分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）により成長させる。アンドープＡｌＮ層１２、ＧａＮデルタドープ層１８、アンドープＧａＮ層１３、およびアンドープＡｌＧａＮ層１４を順次結晶成長させた後、電極１５，１６，１７をアンドープＡｌＧａＮ層１４の上に形成する。アンドープＧａＮ層１３は、Ｃ面Ｇａ表面型である。
【００２６】
ＧａＮデルタドープ層１８には不純物としてＳｉをドープし、そのシートドーピング濃度Ｎｓは、１．５×１０１３ｃｍ−２である。
【００２７】
図１の構造のＧａ ＨＦＥＴについて、自発分極とピエゾ分極の影響を考慮してシミュレーションを行なった結果を図２に示す。図２はゲートバイアス電圧がゼロの状態のシミュレーション結果であり、エネルギバンド図、電子濃度、ホール濃度を示す。ＡｌＮ／ＧａＮヘテロ接合界面には、２次元ホールガスが依然として存在しているが、そのホール濃度ｐｓは２．９×１０１２ｃｍ−２であり、図８に示すように２．９×１０１３ｃｍ−２である従来のＧａ ＨＦＥＴにおける２次元ホールガスのホール濃度と比較すると低くなっている。２次元ホールガスは、本来のチャネルであるＧａＮ／ＡｌＧａＮ界面（２次元電子ガスの濃度ｎｓは９．４×１０１２ｃｍ−１２）と平行なチャネルとなるが、ホール濃度が低くなったことにより、ソース・ドレーン間の電圧によって導電する電流値も減少する。換言すれば、パラレルコンダクションが緩和される。
【００２８】
図３もＧａＮ ＨＦＥＴのエネルギバンド図と電子濃度とホール濃度を示す図である。図３のＧａＮ ＨＦＥＴの構造が図１と異なるのは、ＧａＮデルタドープ層１８のシートドーピング濃度が高い点のみである。詳細には、図１の構造におけるＧａＮデルタドープ層１８のシートドーピング濃度Ｎｓは１．５×１０１３ｃｍ−２であるのに対して、この図３の構造におけるＧａＮ デルタドープ層１８のシートドーピング濃度Ｎｓは、３．０×１０１３ｃｍ−２である。図３に示すように、デルタドープ層のドーピング濃度が高すぎることにより、ＡｌＮ／ＧａＮ界面に２次元ホールガス（電子濃度ｎｓは１．９×１０１３ｃｍ−２）が発生する。この２次元電子ガスがＧａＮ／ＡｌＧａＮ界面（２次元電子ガスの濃度ｎｓは９．４×１０１２ｃｍ−１２）と平行なチャネルとなり、ソース・ドレーン間の電圧によって電流を導電することになる。
【００２９】
ＡｌＮ／ＧａＮ界面にあるＧａＮデルタドープ層１８のシートドーピング濃度Ｎｓは、０＜Ｎｓ≦Ｎｓｍａｘの範囲が最も有効である。（Ｎｓｍａｘを少し超えても、発生する２次元電子ガスの電子濃度が低ければよい。）最大のシートドーピング濃度ＮｓｍａｘはＡｌＮ／ＧａＮの界面にある電界の不連続性をちょうど補正するような濃度である。サファイア基板にＣ面Ｇａ表面ＧａＮ層の場合はＮｓｍａｘが２×１０１３ｃｍ−２である。ＳｉＣ基板にＣ面Ｇａ表面ＧａＮ層の場合はＮｓｍａｘが１．５×１０１３ｃｍ−２である。
【００３０】
サファイア基板の場合、好ましくは１×１０１３ｃｍ−２＜Ｎｓ＜２ｘ１０１３ｃｍ−２の範囲である。その理由は、１×１０１３ｃｍ−２より低いと自発分極によるホール電荷をあまり補正出来ないので、「パラレルコンダクション」と「ゲート漏れ」を十分に解消できない。また、ＮｓがＮｓｍａｘより高いと自発分極によるホール電荷を補正しすぎて、電子電荷が発生して「パラレルコンダクション」の問題が発生する。
【００３１】
ＳｉＣ基板の場合、好ましくは５×１０１２ｃｍ−２＜Ｎｓ＜１．５×１０１３ｃｍ−２の範囲である。その理由は、サファイア基板の場合と同様である。数値が異なるＡｌＮ層の歪みが基板によって変わる。材質が決まれば、Ｎｓの下限と上限が決まる。
【００３２】
ゲート漏れの原因であるＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスからゲート電極に流れる電流は、２次元ホールガスのシート抵抗が高ければ減少するので、シート抵抗が高いほうが望ましい。
【００３３】
本発明では、ｎ型であるＧａＮデルタドープ層１８によって、ＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスの濃度が低くなるので、ゲート漏れ電流が減少する。
【００３４】
（第２実施形態）
本発明の第２実施形態のＧａＮ ＨＦＥＴは、上記図１に示す第１実施形態と同様の構造であるが、基板１１の材料がＳｉＣである点、半導体層の成長方法が有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）である点、アンドープＧａＮ層１３の厚さが２μｍである点、ＧａＮデルタドープ層１８のシートドーピング濃度が１．０×１０１３ｃｍ−２である点が相違する。シミュレーション結果は第１実施形態１と同様であった。
【００３５】
（第３実施形態）
図４は第３実施形態にかかるＧａＮ ＨＦＥＴの構造を示す図である。第３実施形態における半導体層の成長方法はＭＢＥであり、アンドープＧａＮ層７３はＣ面Ｇａ表面型である。アンドープＧａＮ層７３は０．７５μｍであって薄いので、成長のコストが低減される。上記図７に示す従来のＨＦＥＴの構造では、ＧａＮ層がこのように薄い場合に、「パラレルコンダクション」と「ゲート漏れ」の問題が特に顕著となる。
【００３６】
このＧａＮ ＨＦＥＴの半導体層および金属層のうち、７１はサファイア基板、７２は厚さ５０ｎｍのアンドープＡｌＮ層、７８はＧａＮデルタドープ層（シートドーピング濃度はＮｓ＝１．９×１０１３ｃｍ−２である。）、７３は厚さ０．７５μｍのアンドープＧａＮ層、７４は厚さ５０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎ層、７５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、７６はＰｔ／Ａｕ系ゲートショットキー電極、７７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【００３７】
第３実施形態のアンドープＡｌ０．２Ｇａ０．８Ｎ層７４の厚さは５０ｎｍであり、通常より厚くなっている。このアンドープＡｌ０．２Ｇａ０．８Ｎ層７４が厚い構造は、Ｖｐが高くなって電子の速度が速くなる点で有効な構造である。しかし、アンドープＡｌ０．２Ｇａ０．８Ｎ層７４が厚いとＧａＮ ＨＦＥＴ全体としてのインピーダンスが高くなり、平行のホールチャネルに起因する「パラレルコンダクション」の影響がさらに顕著となる。
【００３８】
しかし、第３実施形態では、ＧａＮデルタドープ層７８によって「パラレルコンダクション」が緩和されるので、アンドープＡｌＧａＮ層７４が厚い構造であってもＧａＮ ＦＥＴは良好に動作する。つまり、アンドープＧａＮ層７３薄く、アンドープＡｌＧａＮ層７４が厚い場合に、本発明のＧａＮデルタドープ層７８が特に有効である。
【００３９】
上述のように、ＧａＮデルタドープ層７８のシートドーピング濃度Ｎｓは１．９×１０１３ｃｍ−２である。この第３実施形態では、ＧａＮデルタドープ層７８の必要なシートドーピング濃度が高いため、ＧａＮデルタドープ層７８はある程度の厚さが必要である。ＧａＮの最大のｎ型ドーピング濃度は概ね５×１０１８ｃｍ−３であるので、シートドーピング濃度が２×１０１３ｃｍ−２のＧａＮデルタドープ層を実現するためには、ＧａＮデルタドープ層の厚さが４０ｎｍ以上必要となる。
【００４０】
以上の実施形態では、ＭＥＳＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について述べたが、ＡｌＧａＮ層上にさらに絶縁層を設けてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にしてもよい。ＭＩＳＦＥＴの場合には「ゲート漏れ」の問題がもともと起こらないが、「パラレルコンダクション」の問題は本発明により、ＭＥＳＦＥＴと同じように解決できる。
【００４１】
以上の実施形態では、ＡｌＮ／ＧａＮのヘテロ接合はすべてアブラプト（ａｂｒｕｐｔ）である。しかし、このＡｌＮ／ＧａＮヘテロ接合は、ＡｌｘＧａ１−ｘＮのｘを連続的又は雛段的なグレデーション（ｇｒａｄｅｄ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ）にしてもよい。ヘテロ接合がグレデーションである場合には、デルタドープ層の厚さがグレデーションの厚さとほぼ同じであることが望ましい。
【００４２】
携帯電話の基地局にあるパワーアンプ（ＰＡ：ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）回路には本発明のＧａＮ ＨＦＥＴが特に有効である。その理由は、高出力である携帯電話基地局のＰＡは印加電圧が高いのでゲート漏れの問題が特に発生しやすいからである。ＰＡ以外の回路（ＬＮＡ，ミキサ、スイッチ等）にも本発明のＨＦＥＴが使われたら有効である。
【００４３】
上記図１０に示すように、従来のＧａＮ ＨＦＥＴは、出力抵抗が低いためバイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達しても、「ピンチオフ」が生じない。これに対して、図５に示す本発明の第１実施形態のＧａＮ ＦＥＴのＤＣ特性を参照すると、出力抵抗が高く、バイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達すると、「ピンチオフ」が概ね生じる特性が認められる。
【００４４】
上記図１１に示すように、従来のＧａＮ ＨＦＥＴではゲートの逆バイアス電圧が高くなると漏れ電流が線形的に増加する特性が認められる。一方、図６は本発明の第１実施形態のＧａＮ ＨＦＥＴのゲート・ソースショットキダイオード特性を示している。ゲートの逆バイアス電圧が高い領域では、従来のＧａＮ ＨＦＥＴに比較して漏れ電流値が大幅に減少している。周波数が高い場合は２次元ホールガスによりソースとドレーンとの電気結合が強くなり、並行のインピーダンスが更に影響する。従って、本発明によって、ＧａＮ ＨＦＥＴのＲＦゲインとＮＦ（雑音）特性が改善する。
【００４５】
【発明の効果】
以上の説明から明らかなように、本発明の化合物半導体ＦＥＴでは、ＡｌＮ層とＩＩＩ−Ｎ層の界面にｎ型デルタドープＩＩＩ−Ｎ層を設けたことにより、ＡｌＮ層とＩＩＩ−Ｎ層の界面に生じる２次元ホールガスを低減することができ、それによってパラレルコンダクションとゲート漏れの両方を解消ないしは緩和することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＧａＮ ＦＥＴを示す模式構成図である。
【図２】第１実施形態に係るＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図３】デルタドープ層のシートドーピング濃度が高すぎる場合のＧａＮ
ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図４】本発明の第２実施形態に係るＧａＮ ＦＥＴを示す模式構成図である。
【図５】本発明の実施形態に係るＧａＮ ＨＦＥＴのＤＣ特性を示す図である。
【図６】本発明の実施形態に係るＧａＮ ＨＦＥＴのＤＣ特性を示す図。
【図７】従来のＧａＮ ＦＥＴを示す模式構成図である。
【図８】従来のＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図９】逆バイアスゲート電圧が高い状態の従来のＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図１０】従来のＧａＮ ＨＦＥＴのＤＣ特性を示す図。
【図１１】従来のＧａＮ ＦＥＴのＤＣ特性を示す図。
【符号の説明】
１１，２１，７１ 基板
１２，２２，７２ アンドープＡｌＮ層
１３，２３，７３ アンドープＧａＮ層
１４，２４，７４ アンドープＡｌ０．２Ｇａ０．８Ｎ層
１５，２５，７５ Ｔｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極
１６，２６，７６ Ｐｔ／Ａｕ系ゲートショットキ電極
１７，２７，７７ Ｔｉ／Ａｌ／Ｐｔ／Ａｕ ドレーンオーミック電極
１８，２８，７８ ＧａＮデルタドープ層
【発明の属する技術分野】
本発明は、化合物半導体ＦＥＴ（電界効果トランジスタ）およびそれを用いた電子回路に関し、特にＧａＮ半導体ＦＥＴに関するものである。
【０００２】
【従来の技術】
従来から、ＧａＮヘテロ接合ＦＥＴ（ＧａＮ ＨＦＥＴ）が知られている。特許文献１に記載のＧａＮヘテロ接合ＦＥＴについて図７を参照して説明する。図７の半導体層は六方晶のＣ面Ｇａ表面型である。図７の半導体層と金属層のうち、２１はサファイア基板 、２２は厚さ１００ｎｍのアンドープＡｌＮ層 、２３は厚さ１μｍのアンドープＧａＮ層 、２４は厚さ３０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎ層、２５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、２６はＰｔ／Ａｕ系ゲートショットキー電極、２７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【０００３】
アンドープＧａＮ層２３とＡｌ０．２Ｇａ０．８Ｎ層２４の界面にチャネルが発生して電子の２次元電子ガス（２ＤＥＧ：２ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が発生する。Ｐｔ／Ａｕゲートショットキー電極２６にバイアス電圧を印加し、この２次元電子ガスの濃度を制御する。印加するバイアス電圧がデバイスの「ピンチオフ電圧（Ｖｐ）」を超えると、２次元電子ガスの濃度がゼロになる。
【０００４】
【特許文献１】
米国特許第５１９２９８７号（図５）
【０００５】
【発明が解決しようとする課題】
しかし、従来のＧａＮ ＨＦＥＴはゲート電圧がＶｐを超えて、２次元電子ガスの濃度がゼロになってもゲートの下に電荷が残留し、ソース・ドレーン間に電圧をかけると電流が流れるという問題がある。この現象は「パラレルコンダクション」と呼ばれる。図１０に示す従来のＧａＮ ＨＦＥＴのＤＣ特性（ドレーン電流−ドレーン電圧特性）を参照すると、出力抵抗が低いためバイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達しても、「ピンチオフ」が生じていない特性が認められる。
【０００６】
また、ＧａＮ ＨＦＥＴのもう一つ問題としては、ゲート電圧がＶｐを超えると、ゲート漏れ電流が流れる。この現象は「ゲート漏れ」と呼ばれる。図１１に示す従来のＧａＮ ＨＦＥＴにおけるゲート・ソースショットキーダイオード特性を参照すると、ゲートの逆バイアス電圧が高くなると漏れ電流が線形的に増加する特性が認められる。
【０００７】
ＧａＮ層２３の厚さが薄くなる程、これら「ピンチオフ」と「ゲート漏れ」の問題が顕著となる。
【０００８】
そこで、本発明は、化合物半導体ＦＥＴにおいて、パラレルコンダクションとゲート漏れを解消ないしは緩和することを課題としている。
【０００９】
【課題を解決するための手段】
ＧａＮ ＨＦＥＴにおけるパラレルコンダクションの問題は一般的にあるにもかかわらず、その原因については解明されていなかった。本発明者は、測定とシミュレーションを繰り返し行うことにより、パラレルコンダクションの問題とゲート漏れの問題の原因が同じであることを見出した。この原因は、ＡｌＮ／ＧａＮ界面にある２次元ホールガス（２ＤＨＧ：２ｄｉｍｅｎｓｉｏｎａｌ ｈｏｌｅ ｇａｓ）の存在であると考えられる。
【００１０】
六方晶のＧａＮとＡｌＮは自発分極が異なる。その上、どちらかの材料に歪みがあればピエゾ効果による分極が発生する。この自発分極とピエゾ分極によって従来のＧａＮ ＨＦＥＴのＡｌＮ／ＧａＮヘテロ接合界面には電界の不連続が存在することになる。この電界の不連続によって２次元ホールガスが発生する。
【００１１】
従来のＧａＮ ＨＦＥＴである前述の図７の構造について、自発分極とピエゾ分極の影響を考慮してシミュレーションを行なった結果を図８に示す。この図８は、ゲートバイアス電圧がゼロの状態のシミュレーション結果であり、エネルギーバンド図、電子濃度、ホール濃度を示す。ＡｌＮ／ＧａＮヘテロ接合界面に存在する２次元ホールガスのホール濃度（ｐｓ）は１．８×１０１３ｃｍ−２である。この２次元ホールガスが、本来のチャネルであるＧａＮ／ＡｌＧａＮの界面（ｎｓ＝９．４×１０１２ｃｍ−２の２次元電子ガス）と平行なチャネルとなり、ソース・ドレーン間の電圧によって電流を導電する。これがパラレルコンダクションの原因である。
【００１２】
また、図７に示す上記従来のＧａＮ ＨＦＥＴでは、ＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスによってショットキーゲート電極にも望ましくない電流が流れる。図９は、図７はゲート電極に高い負の電圧がかけられて、ＡｌＧａＮ／ＧａＮ界面にある２次元電子ガスの濃度がゼロになる場合のシミュレーション結果であり、エネルギーバンド図と電子濃度とホール濃度を示す。ホール電流が２二次元ホールガスからゲート電極に流れる。これがゲート漏れの原因である。
【００１３】
本発明はかかる知見に基づいてなされたものである。
【００１４】
本発明の第１の態様は、基板上に、ＡｌＮ層、ｎ型デルタドープＩＩＩ−Ｎ層、複数のＩＩＩ−Ｎ層が順次形成され、最上層のＩＩＩ−Ｎ層にソース電極、ゲート電極、およびドレーン電極が設けられていることを特徴とする、化合物半導体ＦＥＴを提供する。
【００１５】
上記構成の化合物半導体ＦＥＴでは、ＡｌＮ層とＩＩＩ−Ｎ層の界面にｎ型デルタドープＩＩＩ−Ｎ層を設けたことにより、ＡｌＮ層とＩＩＩ−Ｎ層の界面に生じる２次元ホールガスを低減することができ、それによってパラレルコンダクションとゲート漏れの両方を解消ないしは緩和することができる。
【００１６】
本明細書においてＩＩＩ−Ｎ層とは、ＩＩＩ属元素とＮ元素を含む化合物半導体層を言う。
【００１７】
具体的には、上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ上に形成されたＡｌＧａＮ層とからなり、上記ＡｌＧａＮ層に上記ソース電極、上記ゲート電極、および上記ドレーン電極が設けられている。
【００１８】
あるいは、上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ上に形成されたＡｌＧａＮ層とからなり、上記ＡｌＧａＮ層上に絶縁層をさらに備え、かつ上記ＡｌＧａＮ層に上記ソース電極および上記ドレン電極が設けられ、上記絶縁膜に上記ゲート電極が設けられている。
【００１９】
上記ｎ型デルタドープＩＩＩ−Ｎ層の不純物濃度は、上記ＡｌＮ層と上記ＩＩＩ−Ｎ層の界面における電界の不連続性を低減させる濃度であることが好ましい。
【００２０】
上記基板の材料はサファイアであり、各半導体層はＣ面Ｇａ表面を持つ半導体の場合、上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、１×１０１３ｃｍ−２以上２×１０１３ｃｍ−２以下の範囲にあることが好ましい。
【００２１】
上記基板の材料はＳｉＣであり、各半導体層はＣ面Ｇａ表面向きの半導体である場合、上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、５×１０１２ｃｍ−２以上１．５×１０１３ｃｍ−２以下の範囲にあることが好ましい。
【００２２】
本発明の第２の態様は、上記の化合物半導体ＦＥＴのいずれかを備える電子回路を提供する。
【００２３】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態にかかるＧａ ＨＦＥＴの構造を図１に示す。図１に示す半導体層と金属層のうち、１１は基板 、１２は厚さ１００ｎｍのアンドープＡｌＮ層、１８はＧａＮデルタドープ層（シートドーピング濃度はＮｓ＝１．５×１０１３ｃｍ−２である。）、１３は厚さ１μｍのアンドープＧａＮ層、１４は厚さ３０ｎｍアンドープＡｌ０．２Ｇａ０．８Ｎ層、１５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、１６はＰｔ／Ａｕ系ゲートショットキ電極、１７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【００２４】
ＧａＮデルタドープ層１８が、アンドープＡｌＮ層１２とアンドープＧａＮ層１３の界面に存在する点が本発明の特徴である。デルタドープ層とは、非常に薄い層中に不純物をドープした層のことで、理想的には厚さは０ｎｍであるが、実際にはある程度の厚みを有する。本発明では厚さが５０ｎｍ以下であることが好ましい。
【００２５】
このＧａＮ ＨＦＥＴの製法の概略を説明すると、基板１１の材料はサファイアであり、この基板１１上に各半導体層を分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）により成長させる。アンドープＡｌＮ層１２、ＧａＮデルタドープ層１８、アンドープＧａＮ層１３、およびアンドープＡｌＧａＮ層１４を順次結晶成長させた後、電極１５，１６，１７をアンドープＡｌＧａＮ層１４の上に形成する。アンドープＧａＮ層１３は、Ｃ面Ｇａ表面型である。
【００２６】
ＧａＮデルタドープ層１８には不純物としてＳｉをドープし、そのシートドーピング濃度Ｎｓは、１．５×１０１３ｃｍ−２である。
【００２７】
図１の構造のＧａ ＨＦＥＴについて、自発分極とピエゾ分極の影響を考慮してシミュレーションを行なった結果を図２に示す。図２はゲートバイアス電圧がゼロの状態のシミュレーション結果であり、エネルギバンド図、電子濃度、ホール濃度を示す。ＡｌＮ／ＧａＮヘテロ接合界面には、２次元ホールガスが依然として存在しているが、そのホール濃度ｐｓは２．９×１０１２ｃｍ−２であり、図８に示すように２．９×１０１３ｃｍ−２である従来のＧａ ＨＦＥＴにおける２次元ホールガスのホール濃度と比較すると低くなっている。２次元ホールガスは、本来のチャネルであるＧａＮ／ＡｌＧａＮ界面（２次元電子ガスの濃度ｎｓは９．４×１０１２ｃｍ−１２）と平行なチャネルとなるが、ホール濃度が低くなったことにより、ソース・ドレーン間の電圧によって導電する電流値も減少する。換言すれば、パラレルコンダクションが緩和される。
【００２８】
図３もＧａＮ ＨＦＥＴのエネルギバンド図と電子濃度とホール濃度を示す図である。図３のＧａＮ ＨＦＥＴの構造が図１と異なるのは、ＧａＮデルタドープ層１８のシートドーピング濃度が高い点のみである。詳細には、図１の構造におけるＧａＮデルタドープ層１８のシートドーピング濃度Ｎｓは１．５×１０１３ｃｍ−２であるのに対して、この図３の構造におけるＧａＮ デルタドープ層１８のシートドーピング濃度Ｎｓは、３．０×１０１３ｃｍ−２である。図３に示すように、デルタドープ層のドーピング濃度が高すぎることにより、ＡｌＮ／ＧａＮ界面に２次元ホールガス（電子濃度ｎｓは１．９×１０１３ｃｍ−２）が発生する。この２次元電子ガスがＧａＮ／ＡｌＧａＮ界面（２次元電子ガスの濃度ｎｓは９．４×１０１２ｃｍ−１２）と平行なチャネルとなり、ソース・ドレーン間の電圧によって電流を導電することになる。
【００２９】
ＡｌＮ／ＧａＮ界面にあるＧａＮデルタドープ層１８のシートドーピング濃度Ｎｓは、０＜Ｎｓ≦Ｎｓｍａｘの範囲が最も有効である。（Ｎｓｍａｘを少し超えても、発生する２次元電子ガスの電子濃度が低ければよい。）最大のシートドーピング濃度ＮｓｍａｘはＡｌＮ／ＧａＮの界面にある電界の不連続性をちょうど補正するような濃度である。サファイア基板にＣ面Ｇａ表面ＧａＮ層の場合はＮｓｍａｘが２×１０１３ｃｍ−２である。ＳｉＣ基板にＣ面Ｇａ表面ＧａＮ層の場合はＮｓｍａｘが１．５×１０１３ｃｍ−２である。
【００３０】
サファイア基板の場合、好ましくは１×１０１３ｃｍ−２＜Ｎｓ＜２ｘ１０１３ｃｍ−２の範囲である。その理由は、１×１０１３ｃｍ−２より低いと自発分極によるホール電荷をあまり補正出来ないので、「パラレルコンダクション」と「ゲート漏れ」を十分に解消できない。また、ＮｓがＮｓｍａｘより高いと自発分極によるホール電荷を補正しすぎて、電子電荷が発生して「パラレルコンダクション」の問題が発生する。
【００３１】
ＳｉＣ基板の場合、好ましくは５×１０１２ｃｍ−２＜Ｎｓ＜１．５×１０１３ｃｍ−２の範囲である。その理由は、サファイア基板の場合と同様である。数値が異なるＡｌＮ層の歪みが基板によって変わる。材質が決まれば、Ｎｓの下限と上限が決まる。
【００３２】
ゲート漏れの原因であるＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスからゲート電極に流れる電流は、２次元ホールガスのシート抵抗が高ければ減少するので、シート抵抗が高いほうが望ましい。
【００３３】
本発明では、ｎ型であるＧａＮデルタドープ層１８によって、ＡｌＮ／ＧａＮヘテロ界面にある２次元ホールガスの濃度が低くなるので、ゲート漏れ電流が減少する。
【００３４】
（第２実施形態）
本発明の第２実施形態のＧａＮ ＨＦＥＴは、上記図１に示す第１実施形態と同様の構造であるが、基板１１の材料がＳｉＣである点、半導体層の成長方法が有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）である点、アンドープＧａＮ層１３の厚さが２μｍである点、ＧａＮデルタドープ層１８のシートドーピング濃度が１．０×１０１３ｃｍ−２である点が相違する。シミュレーション結果は第１実施形態１と同様であった。
【００３５】
（第３実施形態）
図４は第３実施形態にかかるＧａＮ ＨＦＥＴの構造を示す図である。第３実施形態における半導体層の成長方法はＭＢＥであり、アンドープＧａＮ層７３はＣ面Ｇａ表面型である。アンドープＧａＮ層７３は０．７５μｍであって薄いので、成長のコストが低減される。上記図７に示す従来のＨＦＥＴの構造では、ＧａＮ層がこのように薄い場合に、「パラレルコンダクション」と「ゲート漏れ」の問題が特に顕著となる。
【００３６】
このＧａＮ ＨＦＥＴの半導体層および金属層のうち、７１はサファイア基板、７２は厚さ５０ｎｍのアンドープＡｌＮ層、７８はＧａＮデルタドープ層（シートドーピング濃度はＮｓ＝１．９×１０１３ｃｍ−２である。）、７３は厚さ０．７５μｍのアンドープＧａＮ層、７４は厚さ５０ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎ層、７５はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極、７６はＰｔ／Ａｕ系ゲートショットキー電極、７７はＴｉ／Ａｌ／Ｐｔ／Ａｕ系ドレーンオーミック電極である。
【００３７】
第３実施形態のアンドープＡｌ０．２Ｇａ０．８Ｎ層７４の厚さは５０ｎｍであり、通常より厚くなっている。このアンドープＡｌ０．２Ｇａ０．８Ｎ層７４が厚い構造は、Ｖｐが高くなって電子の速度が速くなる点で有効な構造である。しかし、アンドープＡｌ０．２Ｇａ０．８Ｎ層７４が厚いとＧａＮ ＨＦＥＴ全体としてのインピーダンスが高くなり、平行のホールチャネルに起因する「パラレルコンダクション」の影響がさらに顕著となる。
【００３８】
しかし、第３実施形態では、ＧａＮデルタドープ層７８によって「パラレルコンダクション」が緩和されるので、アンドープＡｌＧａＮ層７４が厚い構造であってもＧａＮ ＦＥＴは良好に動作する。つまり、アンドープＧａＮ層７３薄く、アンドープＡｌＧａＮ層７４が厚い場合に、本発明のＧａＮデルタドープ層７８が特に有効である。
【００３９】
上述のように、ＧａＮデルタドープ層７８のシートドーピング濃度Ｎｓは１．９×１０１３ｃｍ−２である。この第３実施形態では、ＧａＮデルタドープ層７８の必要なシートドーピング濃度が高いため、ＧａＮデルタドープ層７８はある程度の厚さが必要である。ＧａＮの最大のｎ型ドーピング濃度は概ね５×１０１８ｃｍ−３であるので、シートドーピング濃度が２×１０１３ｃｍ−２のＧａＮデルタドープ層を実現するためには、ＧａＮデルタドープ層の厚さが４０ｎｍ以上必要となる。
【００４０】
以上の実施形態では、ＭＥＳＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について述べたが、ＡｌＧａＮ層上にさらに絶縁層を設けてＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にしてもよい。ＭＩＳＦＥＴの場合には「ゲート漏れ」の問題がもともと起こらないが、「パラレルコンダクション」の問題は本発明により、ＭＥＳＦＥＴと同じように解決できる。
【００４１】
以上の実施形態では、ＡｌＮ／ＧａＮのヘテロ接合はすべてアブラプト（ａｂｒｕｐｔ）である。しかし、このＡｌＮ／ＧａＮヘテロ接合は、ＡｌｘＧａ１−ｘＮのｘを連続的又は雛段的なグレデーション（ｇｒａｄｅｄ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ）にしてもよい。ヘテロ接合がグレデーションである場合には、デルタドープ層の厚さがグレデーションの厚さとほぼ同じであることが望ましい。
【００４２】
携帯電話の基地局にあるパワーアンプ（ＰＡ：ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）回路には本発明のＧａＮ ＨＦＥＴが特に有効である。その理由は、高出力である携帯電話基地局のＰＡは印加電圧が高いのでゲート漏れの問題が特に発生しやすいからである。ＰＡ以外の回路（ＬＮＡ，ミキサ、スイッチ等）にも本発明のＨＦＥＴが使われたら有効である。
【００４３】
上記図１０に示すように、従来のＧａＮ ＨＦＥＴは、出力抵抗が低いためバイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達しても、「ピンチオフ」が生じない。これに対して、図５に示す本発明の第１実施形態のＧａＮ ＦＥＴのＤＣ特性を参照すると、出力抵抗が高く、バイアス電圧Ｖｇがピンチオフ電圧（Ｖｐ＝−４Ｖ）に達すると、「ピンチオフ」が概ね生じる特性が認められる。
【００４４】
上記図１１に示すように、従来のＧａＮ ＨＦＥＴではゲートの逆バイアス電圧が高くなると漏れ電流が線形的に増加する特性が認められる。一方、図６は本発明の第１実施形態のＧａＮ ＨＦＥＴのゲート・ソースショットキダイオード特性を示している。ゲートの逆バイアス電圧が高い領域では、従来のＧａＮ ＨＦＥＴに比較して漏れ電流値が大幅に減少している。周波数が高い場合は２次元ホールガスによりソースとドレーンとの電気結合が強くなり、並行のインピーダンスが更に影響する。従って、本発明によって、ＧａＮ ＨＦＥＴのＲＦゲインとＮＦ（雑音）特性が改善する。
【００４５】
【発明の効果】
以上の説明から明らかなように、本発明の化合物半導体ＦＥＴでは、ＡｌＮ層とＩＩＩ−Ｎ層の界面にｎ型デルタドープＩＩＩ−Ｎ層を設けたことにより、ＡｌＮ層とＩＩＩ−Ｎ層の界面に生じる２次元ホールガスを低減することができ、それによってパラレルコンダクションとゲート漏れの両方を解消ないしは緩和することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るＧａＮ ＦＥＴを示す模式構成図である。
【図２】第１実施形態に係るＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図３】デルタドープ層のシートドーピング濃度が高すぎる場合のＧａＮ
ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図４】本発明の第２実施形態に係るＧａＮ ＦＥＴを示す模式構成図である。
【図５】本発明の実施形態に係るＧａＮ ＨＦＥＴのＤＣ特性を示す図である。
【図６】本発明の実施形態に係るＧａＮ ＨＦＥＴのＤＣ特性を示す図。
【図７】従来のＧａＮ ＦＥＴを示す模式構成図である。
【図８】従来のＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図９】逆バイアスゲート電圧が高い状態の従来のＧａＮ ＦＥＴのエネルギバンド図、電子濃度、及びホール濃度を示す図である。
【図１０】従来のＧａＮ ＨＦＥＴのＤＣ特性を示す図。
【図１１】従来のＧａＮ ＦＥＴのＤＣ特性を示す図。
【符号の説明】
１１，２１，７１ 基板
１２，２２，７２ アンドープＡｌＮ層
１３，２３，７３ アンドープＧａＮ層
１４，２４，７４ アンドープＡｌ０．２Ｇａ０．８Ｎ層
１５，２５，７５ Ｔｉ／Ａｌ／Ｐｔ／Ａｕ系ソースオーミック電極
１６，２６，７６ Ｐｔ／Ａｕ系ゲートショットキ電極
１７，２７，７７ Ｔｉ／Ａｌ／Ｐｔ／Ａｕ ドレーンオーミック電極
１８，２８，７８ ＧａＮデルタドープ層
Claims (7)
- 基板上に、ＡｌＮ層、ｎ型デルタドープＩＩＩ−Ｎ層、複数のＩＩＩ−Ｎ層が順次形成され、最上層のＩＩＩ−Ｎ層にソース電極、ゲート電極、およびドレーン電極が設けられていることを特徴とする、化合物半導体ＦＥＴ。
- 上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、
上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ層上に形成されたＡｌＧａＮ層とからなり、
上記ＡｌＧａＮ層に上記ソース電極、上記ゲート電極、および上記ドレーン電極が設けられていることを特徴とする、請求項１に記載の化合物半導体ＦＥＴ。 - 上記ｎ型デルタドープＩＩＩ−Ｎ層は、ｎ型デルタドープＧａＮ層であり、
上記複数のＩＩＩ−Ｎ層は、ＧａＮ層と、該ＧａＮ上に形成されたＡｌＧａＮ層とからなり、
上記ＡｌＧａＮ層上に絶縁層をさらに備え、かつ
上記ＡｌＧａＮ層に上記ソース電極および上記ドレン電極が設けられ、上記絶縁膜に上記ゲート電極が設けられていることを特徴とする、化合物半導体ＦＥＴ。 - 上記ｎ型デルタドープＩＩＩ−Ｎ層の不純物濃度は、上記ＡｌＮ層と上記ＩＩＩ−Ｎ層の界面における電界の不連続性を低減させる濃度であることを特徴とする、請求項１に記載の化合物半導体ＦＥＴ。
- 上記基板の材料はサファイアであり、
各半導体層はＣ面Ｇａ表面を持つ半導体であり、
上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、１×１０１３ｃｍ−２以上２×１０１３ｃｍ−２以下の範囲にあることを特徴とする、請求項１に記載の化合物半導体ＦＥＴ。 - 上記基板の材料はＳｉＣであり、
各半導体層はＣ面Ｇａ表面向きの半導体であり、
上記ｎ型デルタドープＩＩＩ−Ｎ層のシートドーピング濃度は、５×１０１２ｃｍ−２以上１．５×１０１３ｃｍ−２以下の範囲にあることを特徴とする化合物半導体ＦＥＴ。 - 請求項１から請求項６のいずれか１項に記載の化合物半導体ＦＥＴを備える、電子回路。
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