KR102376226B1 - 반도체 장치 - Google Patents

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šœ페이 야마자키
히데오미 스자와
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Abstract

산화물 반도체를 포함하고, 양호한 전기적 특성을 유지하면서 소형화된 반도체 장치를 제공한다. 반도체 장치에 있어서, 산화물 반도체층이 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층으로 둘러싸인다. 산화 알루미늄막의 과잉 산소는 반도체 장치의 제작 공정에서의 가열 처리에 의하여 채널을 포함하는 산화물 반도체층에 공급된다. 또한, 산화 알루미늄막은, 산소 및 수소에 대한 배리어를 형성한다. 이 때문에, 산화 알루미늄막을 포함하는 절연층으로 둘러싸인 산화물 반도체층으로부터의 산소의 이탈, 및 산화물 반도체층으로의 수소 등의 불순물의 혼입이 억제되고, 이 결과 산화물 반도체층이 고진성화될 수 있다. 또한, 산화물 반도체층 위와 아래의 게이트 전극층들이 문턱 전압을 효과적으로 제어한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서 등에 개시(開示)된 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 모든 형태의 장치를 말하며 전기 광학 장치, 화상 표시 장치, 반도체 회로, 및 전자 기기가 그 범주에 포함된다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 이들 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 기기에 널리 사용되고 있다. 실리콘계 반도체 재료는 트랜지스터에 적용 가능한 반도체 박막의 흔한 재료이지만, 또 다른 재료로서 산화물 반도체가 주목을 모으고 있다.
예를 들어, 산화 아연 또는 In-Ga-Zn계 산화물 반도체 등의 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
전자 친화력(또는 전도띠 하단의 준위)이 다른 산화물 반도체층들을 적층하여 트랜지스터의 캐리어 이동도를 증가시키는, 다른 기술도 개시되어 있다(특허문헌 3 및 4 참조).
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-096055호 일본 공개 특허 출원 제2011-124360호 일본 공개 특허 출원 제2011-138934호
산화물 반도체를 사용한 트랜지스터를 포함하는 반도체 장치의 신뢰성은 양산을 위하여 향상시킬 필요가 있다. 특히, 신뢰성의 저하는 반도체 장치의 전기적 특성의 변동 또는 저하에 의하여 초래된다.
상기를 감안하여, 본 발명의 일 형태의 목적은 산화물 반도체를 포함하고 신뢰성이 높은 반도체 장치를 제공하는 것이다.
트랜지스터의 고속 동작, 저소비 전력, 저비용, 및 고집적도 등의 달성을 위해서는 트랜지스터의 소형화도 필수적이다.
그래서, 본 발명의 일 형태의 다른 목적은 산화물 반도체를 포함하고 양호한 전기적 특성을 유지하면서 소형화된 반도체 장치를 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태는 이들 모든 목적을 달성할 필요는 없다. 다른 목적은 명세서 등의 기재로부터 명백해지며 명세서 등의 기재로부터 추출될 수 있다.
산화물 반도체를 사용하여 트랜지스터를 형성하는 경우, 산소 빈자리는 산화물 반도체에서 캐리어의 공급원으로서 기능한다. 산화물 반도체에 포함되는 산소 빈자리는 산화물 반도체의 에너지 갭 내의 깊은 에너지 준위에 존재하는 국재 상태로서 나타난다. 캐리어가 이러한 국재 상태에 포획되면, 트랜지스터의 전기적 특성이 열화되어 예를 들어, 트랜지스터가 노멀리-온이 되거나, 누설 전류가 증가되거나, 또는 스트레스의 인가에 의하여 문턱 전압이 변동된다. 그러므로, 트랜지스터의 신뢰성을 향상시키기 위해서는 산화물 반도체의 산소 빈자리의 양을 저감할 필요가 있다.
산화물 반도체층에 있어 수소, 실리콘, 질소, 탄소, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 산화물 반도체층에서 수소의 일부는 도너 준위를 형성하여 캐리어 밀도를 증가시킨다.
따라서, 산화물 반도체를 포함하는 반도체 장치가 안정된 전기적 특성을 가질 수 있게 하기 위해서는 충분한 산소의 공급에 의하여 산화물 반도체층의 산소 빈자리를 저감하고 수소 등의 불순물의 농도를 저감하는 몇 가지 조치를 취할 필요가 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 산화물 반도체층 아래의 게이트 절연층 및 산화물 반도체층 위의 보호 절연층으로서 기능하는 절연층으로부터 채널 형성 영역에 산소가 공급되어, 채널 형성 영역에 생길 수 있는 산소 빈자리가 채워진다.
본 발명의 일 형태에 있어서, 채널 형성 영역에 산소를 공급하는 게이트 절연층 및 보호 절연층으로서, 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층을 사용한다. 여기서 과잉 산소란, 예를 들어 화학량론적 조성을 초과하는 산소, 또는 반도체 장치의 제작 공정에서의 가열 처리의 온도 이하의 온도에서의 가열에 의하여 방출될 수 있는 산소를 말한다. 예를 들어, 과잉 산소를 포함하는 산화 알루미늄막으로서, AlOx(x는 1.5보다 큼)막이 제공될 수 있다. 산화 알루미늄막에 포함되는 과잉 산소는, 가열에 의하여 방출되어 산화물 반도체층에 공급될 수 있다. 따라서, 이러한 산화 알루미늄막을 포함하는 절연층을 산화물 반도체층 위아래에 제공하면 채널 형성 영역에 산소가 효과적으로 공급될 수 있다.
과잉 산소를 포함하는 산화 알루미늄막은, 산소를 포함하는 분위기에서 스퍼터링법 등으로 형성될 수 있다.
산화 알루미늄막은 산화 실리콘막 또는 산화 질화 실리콘막 등의 절연층, 또는 산화물 반도체층에 비하여 산소 및 수소의 투과성이 낮은 절연층이다. 즉, 산화 알루미늄막은 산소 및 수소에 대한 배리어를 생성한다. 따라서, 산화 알루미늄막을 포함하는 절연층에 의하여, 이 절연층으로 둘러싸인 영역으로부터의 산소 이탈에 기인하는 산소 빈자리의 생성이 최소화되고, 또한 수소 또는 수소 화합물의 혼입이 방지된다.
본 발명의 일 형태에 있어서, 산화물 반도체층의 상측 및 하측 중 한쪽에 제공되는 게이트 절연층과, 산화물 반도체층의 상측 및 하측 중 다른 쪽에 제공되는 보호 절연층은, 산화물 반도체층과, 상기 산화물 반도체층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층이 존재하지 않는 영역에서, 서로 접촉된다. 환언하면, 본 발명의 일 형태에 따른 반도체 장치에서, 산화물 반도체층은 산화 알루미늄막으로 둘러싸여 있다. 이러한 구조에 의하여, 산화물 반도체층의 프런트 채널 측 및 백 채널 측뿐만 아니라 산화물 반도체층 측면에서도 산소의 이탈 및/또는 수소 등의 불순물의 혼입이 최소화될 수 있고, 산소가 공급될 수 있다. 따라서, 상기 산화물 반도체층에 채널을 포함하는 트랜지스터의 전기적 특성의 변동을 저감하여, 신뢰성이 높은 반도체 장치를 제공할 수 있게 된다.
더 구체적으로는, 예를 들어 이하의 구조를 채용할 수 있다.
본 발명의 일 형태는, 제 1 게이트 전극층; 제 1 게이트 전극층 위에 있고 제 1 게이트 전극층과 접촉되는 제 1 게이트 절연층; 제 1 게이트 절연층을 개재(介在)하여 제 1 게이트 전극층과 중첩되는 산화물 반도체층; 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층; 소스 전극층 및 드레인 전극층 위에 있고 산화물 반도체층과 중첩되는 제 2 게이트 절연층; 제 2 게이트 절연층을 개재하여 산화물 반도체층과 중첩되는 제 2 게이트 전극층; 및 소스 전극층, 드레인 전극층, 및 제 2 게이트 전극층을 덮는 보호 절연층을 포함하는 반도체 장치이다. 제 1 게이트 절연층 및 보호 절연층은 각각 과잉 산소를 포함하는 산화 알루미늄막을 포함하고 소스 전극층, 드레인 전극층, 및 제 2 게이트 전극층이 존재하지 않는 영역에서 서로 접촉된다.
본 발명의 다른 일 형태는, 제 1 절연층; 제 1 절연층에 매몰되어 있고 노출된 상면을 가지는 제 1 게이트 전극층; 제 1 절연층 및 제 1 게이트 전극층 위에 있고 제 1 절연층 및 제 1 게이트 전극층과 접촉되는 제 1 게이트 절연층; 제 1 게이트 절연층을 개재하여 제 1 게이트 전극층과 중첩되는 산화물 반도체층; 산화물 반도체층에 전기적으로 접속되는 소스 전극층 및 드레인 전극층; 소스 전극층 및 드레인 전극층 위에 있고 산화물 반도체층과 중첩되는 제 2 게이트 절연층; 제 2 게이트 절연층을 개재하여 산화물 반도체층과 중첩되는 제 2 게이트 전극층; 및 소스 전극층, 드레인 전극층, 및 제 2 게이트 전극층을 덮는 보호 절연층을 포함하는 반도체 장치이다. 제 1 게이트 절연층 및 보호 절연층은 각각 과잉 산소를 포함하는 산화 알루미늄막을 포함하고 소스 전극층, 드레인 전극층, 및 제 2 게이트 전극층이 존재하지 않는 영역에서 서로 접촉된다.
상기 반도체 장치의 채널 폭 방향의 단면에 있어서 제 2 게이트 전극층은 제 2 게이트 절연층을 개재하여 산화물 반도체층의 측면 및 상면을 덮는 것이 바람직하다.
상술한 반도체 장치는, 제 1 게이트 절연층과 산화물 반도체층 사이에 있고 산화물 반도체층에 포함되는 금속 원소 중 적어도 하나를 구성 원소로서 포함하는 제 1 산화물층; 및 제 2 게이트 절연층과 산화물 반도체층 사이에 있고 산화물 반도체층에 포함되는 금속 원소 중 적어도 하나를 구성 원소로서 포함하는 제 2 산화물층을 더 포함하는 것이 바람직하다. 산화물 반도체층의 전도띠 하단의 에너지는 제 1 및 제 2 산화물층들의 전도띠 하단의 에너지보다 0.05eV 이상 2eV 이하 진공 준위에 가까운 것이 바람직하다.
상기 구조에 있어서 제 2 산화물층은 소스 전극층 및 드레인 전극층으로 덮이지 않은 산화물 반도체층을 덮도록 소스 전극층 및 드레인 전극층 위에 제공되는 것이 바람직하다.
본 발명의 일 형태에 따른 구조는 예를 들어, 이하의 효과를 만든다.
본 발명의 일 형태에 따른 반도체 장치에 있어서 산화물 반도체층은 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층들로 둘러싸여 있다. 산화 알루미늄막에 포함되는 과잉 산소는, 반도체 장치의 제작 공정에서의 가열 처리에 의하여, 채널이 형성되는 산화물 반도체층에 공급된다. 또한, 산화 알루미늄막은, 산소 및 수소에 대한 배리어를 형성하기 때문에, 산화 알루미늄막을 포함하는 절연층으로 둘러싸인 산화물 반도체층으로부터의 산소의 이탈, 및 산화물 반도체층으로의 수소 등의 불순물의 혼입이 최소화된다. 충분한 산소가 공급되고, 또한 수소 등의 불순물의 혼입을 억제하는 산화물 반도체층은, 고순도화된 진성의 산화물 반도체층이다.
상기 반도체 장치에 있어서 전계는 산화물 반도체층 아래의 제 1 게이트 전극층 및 산화물 반도체층 위의 제 2 게이트 전극층으로부터 산화물 반도체층에 수직으로 인가되고, 이 때문에 반도체 장치의 문턱 전압이 효과적으로 제어될 수 있다. 또한, 제 2 게이트 전극층은 제 2 게이트 절연층을 개재하여 산화물 반도체층 측면을 덮어 제공된다. 따라서, 채널 형성 영역에 전계가 수직 및 수평의 양쪽 방향으로 인가될 수 있기 때문에, 트랜지스터의 문턱 전압이 더 효과적으로 제어되고 서브스레숄드 스윙(S값)이 저감될 수 있다.
본 발명의 일 형태의 반도체 장치에 있어서, 상기 산화물 반도체층에 포함되는 금속 원소 중 적어도 하나를 구성 원소로서 포함하는 산화물층은, 산화물 반도체층과 중첩되는 제 1 게이트 절연층 및 보호 절연층 각각과 산화물 반도체층 사이에 제공되는 것이 바람직하다. 이에 의하여, 산화물 반도체층과 중첩되는 절연층들 각각과 산화물 반도체층의 계면에서의 트랩 상태의 형성이 억제된다. 이 결과 트랜지스터의 전기적 특성의 열화를 최소화할 수 있다.
즉, 본 발명의 일 형태는 이하의 구조를 가지는 것이 바람직하다. 산화물 반도체층의 상면 및 하면이 산화물 반도체층의 계면 상태의 생성을 방지하기 위한 배리어막으로서 기능하는 산화물층으로 덮이고; 산화물 반도체층의 채널 폭 방향의 측면과 그 하면이 게이트 절연층을 개재하여 게이트 전극층으로 덮이고; 또한 산화물 반도체층이 산화 알루미늄막을 포함하는 절연층들로 둘러싸여 있다. 이러한 구조에 의하여, 산화물 반도체층 내와 계면에서 캐리어를 생성시키는 산소 빈자리의 생성 및 불순물의 혼입을 최소화할 수 있게 된다. 따라서 고순도화된 진성의 산화물 반도체층을 얻을 수 있다. 고순도화된 진성의 산화물 반도체층이란, 진성 또는 실질적으로 진성인 산화물 반도체층을 말한다. 따라서, 상기 산화물 반도체층을 포함하는 트랜지스터의 전기적 특성의 변동을 저감할 수 있고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여 산화물 반도체를 포함하고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는 산화물 반도체를 포함하고 양호한 전기적 특성을 유지하면서 소형화된 반도체 장치를 제공할 수 있다.
첨부된 도면에 있어서:
도 1의 (A)~(C)는 반도체 장치의 일 형태를 도시한 평면도 및 단면도;
도 2의 (A)~(C)는 반도체 장치의 일 형태를 도시한 평면도 및 단면도;
도 3의 (A)~(C)는 반도체 장치의 제작 방법을 도시한 단면도;
도 4의 (A)~(C)는 반도체 장치의 제작 방법을 도시한 단면도;
도 5의 (A)~(C)는 반도체 장치의 일 형태를 도시한 평면도 및 단면도이고, 도 5의 (D)는 밴드 다이어그램;
도 6의 (A)~(C)는 반도체 장치의 일 형태를 도시한 평면도 및 단면도;
도 7은 반도체 장치의 예를 도시한 회로 다이어그램;
도 8은 반도체 장치의 예를 도시한 블록 다이어그램;
도 9는 반도체 장치의 예를 도시한 회로 다이어그램;
도 10은 반도체 장치의 예를 도시한 회로 다이어그램;
도 11의 (A)~(C)는 반도체 장치의 예를 도시한 도면; 및
도 12의 (A)~(C)는 전자 기기의 일 형태를 도시한 도면.
이하에서는, 개시된 발명의 실시형태에 대하여 첨부 도면을 참조하여 자세히 설명한다. 다만, 본 명세서에 개시된 발명은 이하의 설명에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 그래서, 본 명세서에 개시된 발명은 이하의 실시형태의 설명에 한정하여 분석되는 것은 아니다. 또한, 이하에서 설명하는 본 발명의 일 형태의 구조에 있어서, 동일한 부분 또는 같은 기능을 가지는 부분은, 다른 도면들에서 동일한 부호로 표기되고, 그 설명은 반복하지 않는다. 그리고, 같은 기능을 가지는 부분에는 동일한 해치(hatch) 패턴을 사용하고, 특별히 부호를 붙이지 않는 경우가 있다.
본 명세서 등에서 '제 1' 및 '제 2' 등의 서수는 구성 요소들의 혼동을 피하기 위하여 사용되는 것이며, 수를 한정하는 것은 아니다.
본 명세서 등에서 실질적으로 진성인 산화물 반도체층은 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만의 캐리어 밀도를 가진다. 고순도화된 진성의 산화물 반도체층에 의하여, 트랜지스터는 안정된 전기적 특성을 가질 수 있다.
또한, 본 명세서 등에 있어서, 구성 요소들의 위치 관계의 설명에서 '위' 및 '아래'라는 용어는 각각 반드시 '바로 위' 및 '바로 아래'를 의미하는 것은 아니다. 예를 들어, '게이트 절연층 위의 게이트 전극'이라는 표현은, 게이트 절연층과 게이트 전극 사이에 어느 구성 요소가 배치되어 있는 경우를 제외하지 않는다. '아래'라는 용어의 경우도 마찬가지이다.
본 명세서 등에서 막의 상면이란 기판 표면에 실질적으로 평행한 면들 중 기판 표면으로부터 떨어져 있는 하나를 말하고, 막의 하면이란 기판 표면에 실질적으로 평행한 면들 중 기판 표면에 가까운 다른 하나를 말한다.
본 명세서에 있어서 '평행'이라는 용어는 2개의 직선이 이루는 각이 -10° 이상 10° 이하임을 말하므로, 그 각이 -5° 이상 5° 이하의 경우도 포함된다. 또한, '수직'이라는 용어는 2개의 직선이 이루는 각이 80° 이상 100° 이하임을 말하므로, 그 각이 85° 이상 95° 이하의 경우도 포함된다.
본 명세서에 있어서, 삼방정 또는 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1의 (A)~(C), 도 2의 (A)~(C), 도 3의 (A)~(C), 및 도 4의 (A)~(C)를 참조하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체를 포함하는 트랜지스터를 나타낸다.
도 1의 (A)~(C)는 트랜지스터(250)의 구조예를 도시한 것이다. 도 1의 (A)는 트랜지스터(250)의 평면도이고, 도 1의 (B)는 도 1의 (A)의 선 V1-W1을 따른 단면도이고, 도 1의 (C)는 도 1의 (A)의 선 X1-Y1을 따른 단면도이다. 또한, 도 1의 (A)에서는, 복잡함을 피하기 위하여, 트랜지스터(250)의 구성 요소의 일부(예를 들어 절연층(212))를 도시하지 않았다. 본 명세서의 다른 평면도에 관해서도 마찬가지이다.
도 1의 (A)~(C)에 도시된 트랜지스터(250)는 기판(200) 위의 제 1 게이트 전극층(202); 제 1 게이트 전극층(202)과 접촉되는 절연층(206); 절연층(206)을 개재하여 제 1 게이트 전극층(202)과 중첩되는 산화물 반도체층(208); 산화물 반도체층(208)에 전기적으로 접속되는 소스 전극층(210a) 및 드레인 전극층(210b); 소스 전극층(210a) 및 드레인 전극층(210b) 위에 있고 산화물 반도체층(208)과 중첩되는 절연층(214); 절연층(214)을 개재하여 산화물 반도체층(208)과 중첩되는 제 2 게이트 전극층(216); 및 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 절연층(206) 위에 제공된 절연층(212)을 포함한다.
트랜지스터(250)에 있어서, 제 1 게이트 전극층(202)과 산화물 반도체층(208) 사이의 절연층(206)은 제 1 게이트 절연층으로서 기능하고; 제 2 게이트 전극층(216)과 산화물 반도체층(208) 사이의 절연층(214)은 제 2 게이트 절연층으로서 기능하고; 또한 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 산화물 반도체층(208) 위에 제공된 절연층(212)은 보호 절연층으로서 기능한다.
트랜지스터(250)에 있어서, 산화물 반도체층(208) 아래의 절연층(206) 및 산화물 반도체층(208) 위의 절연층(212)으로서 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층이 사용된다.
도 1의 (B) 및 (C)의 단면도에서와 같이, 채널 길이 방향(캐리어가 흐르는 방향)과 채널 폭 방향의 양쪽에서, 제 1 게이트 절연층으로서 기능하는 절연층(206) 및 보호 절연층으로서 기능하는 절연층(212)은 산화물 반도체층(208), 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)이 존재하지 않는 영역에서 서로 접촉된다. 환언하면 트랜지스터(250)의 산화물 반도체층(208)은 산화 알루미늄막을 포함하는 절연층들로 둘러싸여 있다.
상술한 바와 같이, 산화 알루미늄막에 포함되는 과잉 산소는 트랜지스터(250)의 제작 공정에서의 가열 처리에 의하여 방출되어 산화물 반도체층(208)에 공급된다. 이 가열 처리의 역할을, 산화물 반도체층(208) 위에 절연층 등을 형성하기 위한 가열 처리가 할 수도 있다. 산화 알루미늄막은 산소 및 수소에 대한 배리어를 형성한다. 따라서, 산소의 이탈이 최소화되고 충분한 양의 산소가 공급되기 때문에 산화물 반도체층(208)의 산소 빈자리의 양이 저감되고, 또한 산화물 반도체층(208)으로의 수소 등의 불순물의 혼입이 저감된다. 즉, 산화물 반도체층(208)은 고순도화된 진성의 산화물 반도체층이다. 고순도화되고 i형(진성)의 산화물 반도체층(208)을 포함하는 트랜지스터(250)는 전기적 특성의 변동이 적고 전기적으로 안정적이다.
산화물 반도체층(208)을 진성 또는 실질적으로 진성으로 하기 위해서는, 이차 이온 질량 분석법(SIMS: secondary ion mass spectrometry)으로 측정되는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 설정한다.
산화물 반도체층(208) 아래의 절연층(206) 및 산화물 반도체층(208) 위의 절연층(212)의 수소 농도는 저감되는 것이 바람직하다. 구체적으로, 절연층들(206, 212)의 수소 농도는 5×1019atoms/cm3 미만인 것이 바람직하고, 5×1018atoms/cm3 미만인 것이 더 바람직하다.
고순도화된 산화물 반도체층(208)을 채널 형성 영역에 사용한 트랜지스터(250)는 매우 낮은 오프-상태 전류를 가진다. 예를 들어, 고순도화된 산화물 반도체층을 포함하는 트랜지스터가 오프 상태일 때의 드레인 전류는 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하가 될 수 있거나, 또는 드레인 전류는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하가 될 수 있다. 또한, n채널 트랜지스터의 오프 상태란 게이트 전압이 문턱 전압보다 충분히 낮은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 낮으면 트랜지스터는 오프 상태이다.
트랜지스터의 소형화는 밀도의 증가(고집적화)로 이어진다. 예를 들어, 트랜지스터의 채널 길이를 100nm 이하, 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하로 한다.
반도체 장치의 밀도의 증가(고집적화)에는 트랜지스터의 소형화가 필수적이다. 그러나, 소형화된 트랜지스터는 열화된 전기적 특성을 가지는 것이 알려져 있다. 예를 들어, 실리콘을 포함하는 트랜지스터의 채널 길이의 축소에 기인하여, 서브스레숄드 스윙(S값)이 증가되거나, 또는 문턱 전압이 음의 방향으로 변동되는 등의 쇼트 채널 효과가 발생되는 것으로 알려져 있다.
그러나, 산화물 반도체를 포함하는 트랜지스터는, 다수 캐리어가 전자인 축적형 트랜지스터이기 때문에, 실리콘 트랜지스터 등의 반전형 트랜지스터에 비하여 쇼트 채널 효과로서 DIBL(drain-induced barrier lowering)이 일어나기 어렵다. 환언하면 산화물 반도체를 포함하는 트랜지스터는 쇼트 채널 효과의 영향이 적고 소형화에 적합하다.
전계는 산화물 반도체층(208) 아래의 제 1 게이트 전극층(202) 및 산화물 반도체층(208) 위의 제 2 게이트 전극층(216)으로부터 산화물 반도체층(208)에 수직으로 인가된다. 이러한 구조에 의하여, 채널 형성 영역에 수직 및 수평의 양쪽 방향으로 전계가 인가되기 때문에, 트랜지스터(250)의 문턱 전압이 효과적으로 제어될 수 있다. 또한, 트랜지스터(250)의 S값을 저감할 수 있다. 제 1 게이트 전극층(202) 및 제 2 게이트 전극층(216)은 동일한 전위라도 좋지만, 이에 한정되지 않는다.
트랜지스터(250)의 채널 폭이 지나치게 크면, 제 2 게이트 전극층(216)의 전계가 채널 형성 영역의 측면 방향으로부터 인가되기 어려워지기 때문에, 문턱 전압을 제어하기 어려워진다. 제 2 게이트 전극층(216)으로부터 산화물 반도체층(208)의 측면 방향으로 전계가 충분히 인가될 수 있게 하기 위해서는, 산화물 반도체층(208)의 막 두께가 채널 폭 이상인 것이 바람직하다.
일반적으로, 트랜지스터의 채널 폭의 축소는 온-상태 전류의 저하를 초래할 수 있다. 활성층의 측면에 채널이 형성되어 온-상태 전류가 증가되도록, 활성층의 두께를 공지의 방법으로 증가시킬 수 있다. 이 경우, 채널을 포함하는 영역의 표면적이 증대되어, 채널 형성 영역과 게이트 절연층의 계면에서의 캐리어의 산란이 더 초래되기 때문에, 온-상태 전류의 충분한 향상을 기대할 수 없다.
그러나, 본 실시형태의 트랜지스터(250)에서는 채널을 포함하는 산화물 반도체층(208)이, 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층들(206, 212)로 둘러싸인다. 그래서, 산화 알루미늄막에 포함되는 과잉 산소가 산화물 반도체층(208)에 공급될 수 있고, 산화물 반도체층(208)으로부터의 산소의 이탈, 및 산화물 반도체층(208)으로의 수소 등의 불순물의 혼입이 최소화될 수 있다. 산소 빈자리 및 수소는 산화물 반도체층(208)에서 캐리어를 생성하기 때문에, 과잉 산소를 포함하는 산화 알루미늄막에 의하여 채널을 포함하는 산화물 반도체층(208)의 계면에서 일어날 수 있는 캐리어의 산란을 저감한다.
따라서, 채널 폭이 축소되더라도, 산화물 반도체층(208)의 두께를 증가시켜 제 2 게이트 전극층(216)과 중첩되는 표면적을 증가시킴으로써, 온-상태 전류를 충분히 증가시킬 수 있다.
또한, 산화물 반도체층 내의 수소의 일부는 산소 빈자리에 포획된다. 그 결과 산화물 반도체층은 n형 도전성을 가지고 그 페르미 준위(Ef)가 전도띠 하단(Ec)에 가까워진다. 따라서, 대량의 수소를 포함하는 산화물 반도체층은, 트랜지스터의 전기적 특성이 변동될 수 있지만, 그 전계 효과 이동도의 향상에 기여한다. 한편, 진성 또는 실질적으로 진성의 산화물 반도체층(208)의 페르미 에너지는 중간 갭(산화물 반도체층의 에너지 갭의 중간)과 같거나 가깝다. 이 경우, 산화물 반도체층(208)의 캐리어 수는 감소되어, 전계 효과 이동도의 저하로 이어진다.
그러나, 트랜지스터(250)에서는, 산화물 반도체층(208)에 수직 및 수평의 양쪽 방향으로 게이트 전계가 인가된다. 즉, 산화물 반도체층(208) 전체에 게이트 전계가 인가되어, 전류가 산화물 반도체층(208)의 벌크를 흐른다. 이에 의해, 고순도화된 진성의 특성에 의하여 전기적 특성의 변동을 최소화하면서 트랜지스터(250)의 전계 효과 이동도를 향상시킬 수 있다.
트랜지스터의 채널 길이 및 채널 폭을 최소화하면, 레지스트 마스크를 이용하여 가공되는 배선 및 반도체층 등이 둥그스름한 단부(곡면을 가지는 단부)를 가지는 경우가 있다. 두께가 두꺼운 산화물 반도체층을 덮도록 얇은 절연층(예를 들어 게이트 절연층)을 형성하는 경우, 피복성이 낮으면 형상 불량이 초래되고 안정된 전기적 특성을 얻기 어려워지는 경우가 있다. 그러므로 절연층(214)에 의한 산화물 반도체층(208)의 피복성이 향상되도록, 산화물 반도체층(208)은 둥그스름한 단부를 가지는 것이 바람직하다.
도 2의 (A)~(C)는 본 실시형태의 트랜지스터의 다른 예로서 트랜지스터(260)의 구조의 예를 도시한 것이다. 도 2의 (A)는 트랜지스터(260)의 평면도이고, 도 2의 (B)는 도 2의 (A)의 선 V2-W2를 따른 단면도이고, 도 2의 (C)는 도 2의 (A)의 선 X2-Y2를 따른 단면도이다.
도 2의 (A)~(C)에 도시된 트랜지스터(260)는 기판(200) 위의 절연층(205); 절연층(205)에 매몰되어 있고 노출된 상면을 가지는 제 1 게이트 전극층(202); 절연층(205)으로 덮이지 않은 제 1 게이트 전극층(202)의 노출된 상면에 접촉되도록 절연층(205) 위에 제공된 절연층(206); 절연층(205) 및 절연층(206)을 개재하여 제 1 게이트 전극층(202)과 중첩되는 산화물 반도체층(208); 산화물 반도체층(208)에 전기적으로 접속되는 소스 전극층(210a) 및 드레인 전극층(210b); 소스 전극층(210a) 및 드레인 전극층(210b) 위에 있고 산화물 반도체층(208)과 중첩되는 절연층(214); 절연층(214)을 개재하여 산화물 반도체층(208)과 중첩되는 제 2 게이트 전극층(216); 및 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 절연층(206) 위에 제공된 절연층(212)을 포함한다.
트랜지스터(260)에 있어서, 제 1 게이트 전극층(202)과 산화물 반도체층(208) 사이의 절연층(206)은 제 1 게이트 절연층으로서 기능하고; 제 2 게이트 전극층(216)과 산화물 반도체층(208) 사이의 절연층(214)은 제 2 게이트 절연층으로서 기능하고; 또한 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 산화물 반도체층(208) 위에 제공된 절연층(212)은 보호 절연층으로서 기능한다.
도 2의 (A)~(C)에 도시된 트랜지스터(260)는, 제 1 게이트 전극층(202)의 구조가 도 1의 (A)~(C)의 트랜지스터(250)와 다르다. 트랜지스터(250)에서는 기판 위의 제 1 게이트 전극층(202)을 덮도록 절연층(206)이 형성된다. 한편, 트랜지스터(260)에서는 제 1 게이트 전극층(202)이 절연층(205)에 매몰되어 있고 노출된 상면을 가지고, 상기 노출된 상면은 제 1 게이트 절연층으로서 기능하는 절연층(206)과 접촉된다.
트랜지스터(260)의 다른 구성 요소는 트랜지스터(250)의 그것과 같을 수 있다.
도 3의 (A)~(C) 및 도 4의 (A)~(C)를 참조하여 트랜지스터(260)의 제작 방법의 예를 설명한다.
절연 표면을 가지는 기판(200) 위에 제 1 게이트 전극층(202)(동일한 층으로 형성되는 배선을 포함함)을 형성하고, 제 1 게이트 전극층(202) 위에 절연막(205a)을 형성한다(도 3의 (A) 참조).
나중에 수행되는 가열 처리에 견딜 정도의 내열성을 가지는 한, 절연 표면을 가지는 기판(200)으로서 사용될 수 있는 기판에 특별한 제한은 없다. 예를 들어, 바륨붕규산 유리 또는 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 사용할 수 있다. 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판; 또는 SOI 기판 등을 기판(200)으로서 사용할 수 있고, 또는 반도체 소자가 제공되어 있는 상술한 기판을 기판(200)으로서 사용할 수 있다.
기판(200)으로서 플렉시블(flexible) 기판을 사용하여 반도체 장치를 제작하여도 좋다. 플렉시블 반도체 장치를 제작하기 위해서는 트랜지스터(260)를 플렉시블 기판 위에 직접 형성하여도 좋고; 또는 트랜지스터(260)를 기판 위에 형성한 다음에 그 기판으로부터 박리하여 플렉시블 기판으로 옮겨도 좋다. 또한, 제작 기판으로부터 트랜지스터(260)를 박리하여 플렉시블 기판으로 옮기기 위하여, 제작 기판과 트랜지스터(260) 사이에 박리층을 제공하여도 좋다.
제 1 게이트 전극층(202)은, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 원소를 포함하는 금속막; 또는 상술한 원소 중 어느 것을 성분으로 포함하는 금속 질화물막(질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 형성될 수 있다. 또는, 제 1 게이트 전극층(202)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 또는 니켈 실리사이드막 등의 실리사이드막을 사용하여도 좋다. 제 1 게이트 전극층(202)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료로 형성될 수도 있다. 제 1 게이트 전극층(202)이 상술한 도전성 재료와 상술한 금속 재료의 적층 구조를 가질 수도 있다.
제 1 게이트 전극층(202)은 단층 구조 또는 적층 구조를 가질 수 있다. 제 1 게이트 전극층(202)에 있어서 절연막(205a)과 접촉되는 하나의 층으로서, 질소를 포함하는 금속 산화물막, 구체적으로는 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 또는 금속 질화물(예를 들어 InN 또는 SnN)막을 사용할 수 있다. 이러한 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지고, 이 막을 게이트 전극층으로서 사용하면, 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있다. 따라서, 소위 노멀리-오프의 스위칭 소자를 얻을 수 있다.
제 1 게이트 전극층(202)은 플라즈마 CVD법 또는 스퍼터링법 등으로 형성될 수 있다.
절연막(205a)은 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 등을 사용한 단층 구조 또는 적층 구조를 가질 수 있다. 또한, 절연막(205a)의 두께는 적어도 제 1 게이트 전극층(202)의 두께 이상인 것이 바람직하다.
그 다음에, 절연막(205a)에 에치 백(etch-back) 처리 또는 화학적 기계적 연마(CMP) 처리를 수행하여 제 1 게이트 전극층(202)의 일부를 노출시킨다. 또한, CMP 처리와 에치 백 처리를 조합하여 수행하여도 좋다. 에치 백 처리 또는 CMP 처리로 제 1 게이트 전극층(202) 위의 절연막(205a)을 제거하여, 제 1 게이트 전극층(202)이 매몰되어 있는 절연층(205)을 형성한다.
다음에, 절연층(205) 위에 절연층(205)과 접촉되는 절연층(206)을 형성한다(도 3의 (B) 참조).
절연층(206)은 과잉 산소를 포함하는 산화 알루미늄막을 적어도 포함한다. 절연층(206)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 및 질화 산화 실리콘막 중 어느 것과 산화 알루미늄막의 적층 구조를 가져도 좋다. 적층 구조의 경우, 산화 알루미늄막 이외의 절연막들도 과잉 산소를 포함하여도 좋다.
예를 들어, 절연층(206)은 과잉 산소를 포함하는 산화 알루미늄막과 과잉 산소를 포함하는 산화 실리콘막이 제 1 게이트 전극층(202)에 가까운 측으로부터 이 순서로 적층된 적층 구조를 가져도 좋다. 이 경우, 산화 실리콘막을 개재하여 산화물 반도체층의 반대 측의 산화 알루미늄막에 의하여 산화 실리콘막에 포함되는 과잉 산소의 외부 확산이 억제되고, 또한 나중에 형성되는 산화물 반도체층(208)에 산소가 효율적으로 공급될 수 있다.
절연층(206)에 포함되는 산화 알루미늄막은 산화 알루미늄 타깃을 사용한 스퍼터링법으로 형성되는 것이 바람직하다. 또는, 산화 알루미늄막은 알루미늄 타깃을 사용한 반응성 스퍼터링으로 형성되어도 좋다. 산소를 포함하는 분위기에서 산화 알루미늄막을 형성하면, 형성된 산화 알루미늄막이 과잉 산소를 포함할 수 있다. 성막 가스에서 산소의 비율은 30vol% 이상인 것이 바람직하다. 산소에 더하여 희가스(예를 들어 아르곤)가 포함되어도 좋다.
또는, 절연층(206)에 포함되는 산화 알루미늄막으로서, 0.1%~30%의 비율로 산화 실리콘을 포함하는 산화 알루미늄 타깃을 사용하여 산화 실리콘을 포함하는 산화 알루미늄막을 형성하여도 좋다. 산화 실리콘의 산소 투과성은 산화 알루미늄보다 높기 때문에 산화 실리콘을 포함하는 산화 알루미늄막에 포함되는 과잉 산소는 쉽게 방출된다. 또한, 산화 실리콘을 포함하는 산화 알루미늄막을 트랜지스터에 사용하면 응력 제거의 효과가 나타난다. 한편, 산화 실리콘의 비율이 높으면 산소에 대한 배리어 특성이 저하되기 때문에 산화 알루미늄 타깃은 산화 실리콘을 30% 이하의 비율, 예를 들어 5% 또는 10%의 비율로 포함하는 것이 바람직하다.
절연층(206)은 높은 기판 온도로 형성하면, 절연층(206)의 수소 농도가 저감될 수 있기 때문에 바람직하다. 기판 온도는 예를 들어, 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하이다.
다음에, 절연층(206) 위에 산화물 반도체막을 형성하고, 섬 형상으로 가공하여 산화물 반도체층(208)을 형성한다(도 3의 (C) 참조).
산화물 반도체막은 단층 구조 또는 적층 구조의 어느 쪽을 가져도 좋다. 또한, 산화물 반도체막은 비정질 구조 또는 결정 구조의 어느 쪽을 가져도 좋다.
산화물 반도체막은 스퍼터링법, 분자선 에피택시(MBE: molecular beam epitaxy)법, CVD법, 펄스 레이저 증착법, 또는 원자층 증착(ALD: atomic layer deposition)법 등으로 적절히 형성될 수 있다.
산화물 반도체막의 형성에 있어서, 산화물 반도체에 포함되는 수소의 농도는 가능한 한 저감되는 것이 바람직하다. 수소 농도를 저감하기 위해서는, 예를 들어 성막에 스퍼터링법을 사용하는 경우, 스퍼터링 장치의 성막 체임버에 공급하는 분위기 가스로서, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤); 산소; 또는 산소와 희가스의 혼합 가스를 적절히 사용한다.
성막 체임버에 잔류한 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 성막 체임버에 도입하는 식으로 산화물 반도체막을 형성함으로써, 성막된 산화물 반도체막의 수소 농도를 저감할 수 있다. 성막 체임버의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 또는 타이타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 배기 유닛은 콜드 트랩이 제공된 터보 분자 펌프라도 좋다. 크라이오 펌프는 수소 분자, 및 물(H2O) 등 수소 원자를 포함하는 화합물(바람직하게는 탄소 원자를 포함하는 화합물도) 등을 제거하는 능력이 높기 때문에, 상기 크라이오 펌프로 배기된 성막 체임버에서 형성되는 산화물 반도체막의 불순물 농도의 저감이 가능하다.
산화물 반도체막을 스퍼터링법으로 형성하는 경우, 성막에 사용하는 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용하면, 치밀한 산화물 반도체막을 형성할 수 있다.
산화물 반도체막의 불순물 농도를 저감함에 있어서는 기판(200)을 고온으로 유지하면서 산화물 반도체막을 형성하는 것도 효과적이다. 기판(200)의 가열 온도는, 150℃ 이상 450℃ 이하로 할 수 있고; 기판 온도는 200℃ 이상 350℃ 이하인 것이 바람직하다. 성막에 있어서 기판을 고온으로 가열하면 결정성을 가지는 산화물 반도체막을 형성할 수 있다.
산화물 반도체막에 사용되는 산화물 반도체는 적어도 인듐(In)을 포함한다. 특히 인듐과 아연(Zn)을 포함하는 것이 바람직하다. 상기 산화물 반도체는 In 및/또는 Zn에 더하여, 상술한 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 변동을 저감하는 스테빌라이저로서 기능하는 갈륨(Ga)을 포함하는 것이 바람직하다. 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr) 중에서 선택되는 1종류 이상의 원소를 스테빌라이저로서 포함하는 것이 바람직하다.
다른 스테빌라이저로서, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드 중 1종류 또는 복수 종류를 포함하여도 좋다.
산화물 반도체의 예로서는, 산화 인듐; 산화 주석; 산화 아연; In-Zn계 산화물, In-Mg계 산화물, 또는 In-Ga계 산화물 등의 2원계 금속 산화물; In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물; 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물이 있다.
예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 포함하는 산화물을 가리키고, In, Ga, 및 Zn의 조성비에 한정은 없다. In-Ga-Zn계 산화물은 In, Ga, 및 Zn 이외의 금속 원소를 포함하여도 좋다.
또한, 인듐을 포함하는 산화물 반도체를 포함하는 트랜지스터는 상술한 것에 한정되지 않고, 필요한 트랜지스터의 전기적 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 가지는 재료를 사용할 수 있다. 필요한 전기적 특성을 얻기 위하여, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소 대 산소의 원자수비, 원자간 거리, 및 밀도 등을 적절히 설정하는 것이 바람직하다.
산화물 반도체막의 형성 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃~650℃, 바람직하게는 300℃~500℃의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기에서 수행할 수 있다. 또는, 불활성 가스 분위기에서 가열 처리를 수행한 다음에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 또 가열 처리를 수행하는 식으로, 가열 처리를 수행하여도 좋다. 여기서의 가열 처리에 의하여 산화물 반도체막으로부터 수소 및 물 등의 불순물이 제거될 수 있다. 산화물 반도체막을 섬 형상의 산화물 반도체층(208)으로 가공한 후에 상기 가열 처리를 수행하여도 좋다.
다음에, 절연층(206) 및 섬 형상의 산화물 반도체층(208) 위에 도전막을 형성하고 가공하여 소스 전극층(210a) 및 드레인 전극층(210b)(동일한 층으로 형성되는 배선을 포함함)을 형성한다(도 4의 (A) 참조).
소스 전극층(210a) 및 드레인 전극층(210b)은 제 1 게이트 전극층(202)과 동일한 재료를 사용하여 형성될 수 있고, 단층 구조 또는 적층 구조를 가질 수 있다.
도시하지 않았지만, 소스 전극층(210a) 및 드레인 전극층(210b)은 복수의 단을 가진 계단 형상의 단부를 가져도 좋다. 상기 단부는 레지스트 마스크를 애싱(ashing)에 의하여 후퇴시키는 단계와 에칭 단계를 교대로 여러 번 수행함으로써 가공할 수 있다. 소스 전극층(210a) 및 드레인 전극층(210b)의 두께가 두꺼울수록, 단의 수를 증가시키는 것이 바람직하다. 소스 전극층(210a) 및 드레인 전극층(210b)이 상술한 복수의 단을 포함하는 형상을 가지면, 소스 전극층(210a) 및 드레인 전극층(210b) 위에 형성되는 절연층(212)의 피복성이 향상되므로, 트랜지스터가 더 양호한 전기적 특성 및 높은 장기 신뢰성을 가질 수 있다.
도전막을 소스 전극층(210a) 및 드레인 전극층(210b)으로 가공할 때, 도전막의 오버에칭에 의하여 산화물 반도체층(208)의 일부(소스 전극층(210a) 및 드레인 전극층(210b)으로 덮이지 않은 영역)가 에칭되어 얇아지는 경우가 있다.
다음에, 소스 전극층(210a) 및 드레인 전극층(210b)을 덮도록 절연층(206) 위에 절연막(214a)을 형성한다(도 4의 (B) 참조).
절연막(214a)은 절연막(205a)과 같은 재료 및 방법으로 형성될 수 있다.
다음에, 절연막(214a) 위에 도전막을 형성하고 가공하여 제 2 게이트 전극층(216)(동일한 층으로 형성되는 배선을 포함함)을 형성한다. 그 후, 제 2 게이트 전극층(216)을 마스크로서 이용하여 절연막(214a)을 가공함으로써 절연층(214)을 형성한다. 절연층(214)을 제 2 게이트 전극층(216)을 마스크로서 이용하여 자기 정렬(self-aligned)식으로 가공하면 마스크 수가 증가되지 않으므로 바람직하다.
다음에, 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 절연층(206) 위에 절연층(212)을 형성한다(도 4의 (C) 참조). 절연층(212)은 과잉 산소를 포함하는 산화 알루미늄막을 적어도 포함하고, 절연층(206)과 같은 구조 및 제작 방법으로 형성될 수 있다.
절연층(212)의 형성 후에 가열 처리를 수행하여도 좋다. 가열 처리의 조건은 상술한 산화물 반도체막 형성 후의 가열 처리와 같을 수 있다.
상술한 단계를 거쳐 본 실시형태의 트랜지스터(260)를 얻을 수 있다.
본 실시형태의 반도체 장치에서, 산화물 반도체층은 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층들로 둘러싸여 있다. 이에 의하여 산소가 산화물 반도체층에 공급될 수 있고, 산화물 반도체층으로부터의 산소의 이탈, 및 산화물 반도체층으로의 수소 등의 불순물의 혼입이 최소화된다.
따라서, 채널 형성 영역의 산소 빈자리에 기인하여 일어날 수 있는, 문턱 전압 등의 전기적 특성의 변동을 저감할 수 있다. 구체적으로, 예를 들어 안정적인 노멀리-오프 상태를 실현할 수 있다. 따라서, 양호한 전기적 특성 및 높은 장기 신뢰성을 가지는 반도체 장치를 제공할 수 있다.
본 실시형태의 반도체 장치에 있어서 전계는 산화물 반도체층 아래의 제 1 게이트 전극층 및 산화물 반도체층 위의 제 2 게이트 전극층으로부터 산화물 반도체층에 수직으로 인가되고, 이에 의하여 트랜지스터의 문턱 전압이 효과적으로 제어될 수 있다.
또한, 제 2 게이트 절연층을 개재하여 산화물 반도체층과 중첩되는 제 2 게이트 전극층은 채널 폭 방향에서 채널 형성 영역의 측면 및 하면과 중첩되도록 제공되어, 게이트 전극층이 산화물 반도체층의 측면 및 하면과 중첩되도록 형성된다. 이 결과, 측면 및 하면으로부터 채널 형성 영역에 전계가 인가되기 때문에, 트랜지스터의 문턱 전압이 더 효과적으로 제어되고 S값이 저감될 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 반도체 장치의 구조를 도 5의 (A)~(D) 및 도 6의 (A)~(C)를 참조하여 설명한다. 실시형태 1과 같은 구성 요소에 대해서는 실시형태 1의 기재를 참조할 수 있으므로 반복하지 않는 경우가 있다.
도 5의 (A)~(D)는 트랜지스터(270)의 구조예를 도시한 것이다. 도 5의 (A)는 트랜지스터(270)의 평면도이고, 도 5의 (B)는 도 5의 (A)의 선 V3-W3을 따른 단면도이고, 도 5의 (C)는 도 5의 (A)의 선 X3-Y3을 따른 단면도이다. 도 5의 (D)는 트랜지스터(270)에 포함되는 적층 구조의 전도띠 하단의 에너지를 개략적으로 나타낸 밴드 다이어그램이다.
도 5의 (A)~(C)에 도시된 트랜지스터(270)는 실시형태 1의 트랜지스터(260)와 같이, 기판(200) 위의 절연층(205); 절연층(205)에 매몰되어 있고 노출된 상면을 가지는 제 1 게이트 전극층(202); 제 1 게이트 전극층(202)의 상면과 접촉되도록 절연층(205) 위에 제공된 절연층(206); 절연층(206)을 개재하여 제 1 게이트 전극층(202)과 중첩되는 산화물 반도체층(208); 산화물 반도체층(208)에 전기적으로 접속되는 소스 전극층(210a) 및 드레인 전극층(210b); 소스 전극층(210a) 및 드레인 전극층(210b) 위에 있고 산화물 반도체층(208)과 중첩되는 절연층(214); 절연층(214)을 개재하여 산화물 반도체층(208)과 중첩되는 제 2 게이트 전극층(216); 및 소스 전극층(210a), 드레인 전극층(210b), 및 제 2 게이트 전극층(216)을 덮도록 절연층(206) 위에 제공된 절연층(212)을 포함한다.
본 실시형태에서의 트랜지스터(270)는 상술한 트랜지스터(260)의 구조에 더하여, 절연층(206)과 산화물 반도체층(208) 사이에 있고 산화물 반도체층(208)에 포함되는 금속 원소 중 적어도 하나를 구성 원소로서 포함하는 제 1 산화물층(207)과, 절연층(214)과 산화물 반도체층(208) 사이에 있고 산화물 반도체층(208)에 포함되는 금속 원소 중 적어도 하나를 구성 원소로서 포함하는 제 2 산화물층(209)을 포함한다.
트랜지스터(270)에서, 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)의 적층 구조는 이하와 같이 형성될 수 있다. 실시형태 1에 기재된 트랜지스터(260)의 제작 단계를 거쳐 절연층(205) 위에 절연층(205)과 접촉되는 절연층(206)을 형성한 다음에, 제 1 산화물층(207)이 되는 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물층(209)이 되는 제 2 산화물막을 연속적으로 형성한다. 그 후, 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 레지스트 마스크를 이용하여 제 2 산화물막, 산화물 반도체막, 및 제 1 산화물막을 에칭함으로써 섬 형상으로 가공한다.
상술한 바와 같이, 트랜지스터(270)의 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)은 동일한 레지스트 마스크를 이용하여 가공된다. 따라서, 제 1 산화물층(207)의 상단은 산화물 반도체층(208)의 하단과 실질적으로 일치되고, 산화물 반도체층(208)의 상단은 제 2 산화물층(209)의 하단과 실질적으로 일치된다. 환언하면, 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)이 실질적으로 동일한 상면 형상을 가진다.
상술한 공정에서 제 1 산화물막, 산화물 반도체막, 및 제 2 산화물막을 대기에 노출시키지 않고 연속적으로 형성하면, 수소 또는 수분 등의 불순물이 각 층의 계면에 흡착되는 것을 방지할 수 있으므로 바람직하다.
트랜지스터(270)의 산화물 반도체층(208)은 적어도 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 포함하는 In-M-Zn 산화물로 표기되는 층을 포함한다. 산화물 반도체층(208)이 인듐을 포함하면, 트랜지스터의 캐리어 이동도가 증가되므로 바람직하다.
산화물 반도체층(208) 아래의 제 1 산화물층(207)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)로 표기되고 산화물 반도체층(208)보다 원자수비에서의 M의 비율이 높은 산화물층을 포함한다. 구체적으로는, 제 1 산화물층(207)의 원자수비에서의 원소 M의 양은, 산화물 반도체층(208)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다. 원소 M은 인듐보다 산소와 강하게 결합하기 때문에, 산화물층에 산소 빈자리가 생성되는 것을 억제하는 기능을 가진다. 즉, 제 1 산화물층(207)은 산화물 반도체층(208)에 비하여 산소 빈자리가 생성되기 어렵다.
제 1 산화물층(207)과 같이, 산화물 반도체층(208) 위의 제 2 산화물층(209)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)로 표기되고 산화물 반도체층(208)보다 원자수비에서의 M의 비율이 높은 산화물층을 포함한다. 구체적으로는, 제 2 산화물층(209)의 원자수비에서의 원소 M의 양은, 산화물 반도체층(208)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상이다.
환언하면 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)이 각각 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속 원소)을 포함하는 In-M-Zn 산화물이며, 제 1 산화물층(207)은 In:M:Zn의 원자수비가 x1:y1:z1이고, 산화물 반도체층(208)은 In:M:Zn의 원자수비가 x2:y2:z2이고, 제 2 산화물층(209)은 In:M:Zn의 원자수비가 x3:y3:z3인 경우, y1/x1 및 y3/x3이 각각 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 크다. 이 때, 산화물 반도체층(208)에서 y2가 x2 이상이면 트랜지스터가 안정된 전기적 특성을 가질 수 있다. 다만, y2가 x2의 3배 이상인 경우, 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y2는 x2의 3배 미만인 것이 바람직하다.
제 1 산화물층(207)에 In-M-Zn 산화물을 사용하는 경우, Zn과 O를 제외하고 생각할 때 In의 비율과 M의 비율이 각각 50atomic％ 미만과 50atomic％ 이상인 것이 바람직하고, 각각 25atomic％ 미만과 75atomic％ 이상인 것이 더 바람직하다. 산화물 반도체층(208)에 In-M-Zn 산화물을 사용하는 경우, Zn과 O를 제외하고 생각할 때 In의 비율과 M의 비율이 각각 25atomic％ 이상과 75atomic％ 미만인 것이 바람직하고, 각각 34atomic％ 이상, 66atomic％ 미만인 것이 더 바람직하다. 제 2 산화물층(209)에 In-M-Zn 산화물을 사용하는 경우, Zn과 O를 제외하고 생각할 때 In의 비율과 M의 비율이 각각 50atomic％ 미만과 50atomic％ 이상인 것이 바람직하고, 각각 25atomic％ 미만과 75atomic％ 이상인 것이 더 바람직하다.
제 1 산화물층(207)과 제 2 산화물층(209)은 다른 구성 원소를 포함하여도 좋고, 또는 동일한 구성 원소를 동일한 원자수비 또는 다른 원자수비로 포함하여도 좋다.
제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)에는 예를 들어, 인듐, 아연, 및 갈륨을 포함하는 산화물 반도체를 사용할 수 있다.
제 1 산화물층(207) 및 제 2 산화물층(209)은 각각 산화물 반도체층(208)에 포함되는 금속 원소 중 1종류 이상을 포함하고, 전도띠 하단의 에너지가 산화물 반도체층(208)의 전도띠 하단의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 산화물 반도체를 포함하는 것이 바람직하다.
이러한 구조에서 제 1 게이트 전극층(202) 및/또는 제 2 게이트 전극층(216)에 전계가 인가되면, 제 1 게이트 절연층의 일부로서 기능하는 절연층(206)과 제 2 게이트 전극층으로서 기능하는 절연층(214) 사이에 개재된, 제 1 산화물층(207)과 산화물 반도체층(208)과 제 2 산화물층(209)의 적층 구조에서, 산화물 반도체층(208)의 전도띠 하단의 에너지가 가장 낮기 때문에, 산화물 반도체층(208)에 채널이 형성된다. 환언하면, 제 1 산화물층(207) 및 제 2 산화물층(209)은 트랜지스터의 채널이 산화물 반도체층(208)과 다른 구성 원소(산소를 제외함)를 포함하는 절연층(206) 및 절연층(214)과 접촉되는 것을 방지한다.
도 5의 (D)는 절연층(206), 제 1 산화물층(207), 산화물 반도체층(208), 제 2 산화물층(209), 및 절연층(214)을 포함하는 적층 구조의 밴드 구조를 개략적으로 도시한 것이다. 도 5의 (D)에서 Evac는 진공 준위의 에너지를 나타내고, Ec는 전도띠 하단의 에너지를 나타낸다.
도 5의 (D)는 산화물층들 사이에 개재된 산화물 반도체층이 웰을 형성하고, 상기 적층 구조를 가지는 트랜지스터에서 채널이 산화물 반도체층에 형성되는 것을 도시하고 있다. 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)에서 전도띠 하단의 에너지는 연속적으로 변화되기 때문에, U형 웰 또는 라운드 웰(round well)이 형성될 수 있는 것으로 생각된다. 이러한 구조의 채널을 매몰 채널이라고 할 수도 있다.
도 5의 (D)에 나타낸 바와 같이, 전도띠 하단의 에너지는 연속적으로 변화되어 산화물 반도체층(208)과 제 1 산화물층(207) 및 제 2 산화물층(209) 각각과의 계면 부근에서 곡선을 이룬다. In-M-Zn 산화물로 표기되는 산화물층의 에너지 밴드 갭은 원소 M의 비율이 증가될수록 커진다. 따라서, 산화물 반도체층(208)과 제 1 산화물층(207) 및 제 2 산화물층(209) 각각과의 계면 부근에 각 층의 혼합 영역(혼합층)이 형성된다. 그러므로, 원소 M의 비율은 상기 혼합 영역에서 서서히 변화되어, 도 5의 (D)에 나타낸 것과 같은 라운드 웰이 얻어질 것이다. 또한, 제 1 산화물층(207), 산화물 반도체층(208), 및 제 2 산화물층(209)은 같은 조성을 가지기 때문에 이들 층에는 산소가 쉽게 확산된다. 한편, 절연층(206)과 제 1 산화물층(207) 및 제 2 산화물층(209)과 절연층(214)은 다른 조성을 가지기 때문에 이들 층들 사이에는 혼합 영역이 형성되기 어렵다. 따라서, 에너지 밴드 다이어그램에서 연속적인 변화가 관찰되지 않는다.
전도띠 하단의 에너지가 산화물 반도체층(208)과 제 1 산화물층(207) 및 제 2 산화물층(209) 각각과의 계면 부근에 라운드 웰을 가지면, 상기 계면 부근에서의 전계 집중이 저감될 수 있다.
도 5의 (D)는 제 1 산화물층(207)의 전도띠 하단의 에너지가 제 2 산화물층(209)의 전도띠 하단의 에너지보다 진공 준위에 더 가까운 예를 도시한 것이다. 그러나, 제 1 산화물층(207) 및 제 2 산화물층(209)은 전도띠 하단의 에너지가 동일하여도 좋고, 또는 제 2 산화물층(209)의 전도띠 하단의 에너지가 제 1 산화물층(207)의 전도띠 하단의 에너지보다 진공 준위에 더 가까워도 좋다.
제 1 산화물층(207) 및 제 2 산화물층(209)은 각각 산화물 반도체층(208)에 포함되는 금속 원소 중 1종류 이상을 포함하기 때문에, 이들 층을 포함하는 적층 구조를 동일한 주성분을 포함하는 산화물 적층으로 볼 수도 있다. 동일한 주성분을 포함하는 산화물 적층은, 층들을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히, 전도띠 하단의 에너지가 층들 사이에서 연속적으로 변화되는 U형(round) 웰 구조)을 가지도록 형성된다. 이것은, 각 계면에 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 혼합되어 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 포획되거나 또는 재결합되어 소멸되기 때문이다.
연속 접합을 형성하기 위해서는, 로드록 체임버(load lock chamber)가 제공된 멀티 체임버 성막 장치(스퍼터링 장치)를 사용하여, 층들을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치의 각 체임버는, 산화물 반도체에 있어 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오 펌프 등의 흡착형 진공 펌프로 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)되는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 이용하여, 배기계로부터 체임버 내로 가스가 역류하는 것을 방지하는 것이 바람직하다.
고순도화된 진성의 산화물 반도체를 얻기 위해서는 체임버의 고진공 배기뿐만 아니라 스퍼터링 가스가 고순도인 것도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스 또는 아르곤 가스를 이슬점 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화하면, 산화물 반도체에 수분 등이 혼입되는 것을 가능한 한 방지할 수 있어 바람직하다.
산화물 반도체층(208) 위와 아래에 제공되는 제 1 산화물층(207) 및 제 2 산화물층(209)은 각각 배리어층으로서 기능하고, 산화물 적층에 접촉되는 각 절연층(절연층(206) 및 절연층(214))과 산화물 적층의 계면에 형성되는 트랩 준위가, 트랜지스터의 캐리어의 주된 경로로서 기능하는 산화물 반도체층(208)에 악영향을 주는 것을 방지할 수 있다.
구체적으로, 산화물 반도체층(208)보다 산소 빈자리가 생성되기 어려운 제 1 산화물층(207) 및 제 2 산화물층(209)이 산화물 반도체층(208) 위와 아래에 접촉하도록 제공됨으로써, 산화물 반도체층(208) 내의 산소 빈자리의 양을 저감할 수 있다. 이에 의하여 산소 빈자리에 기인하는 산화물 반도체층(208)의 계면에서의 트랩 준위의 형성이 방지된다. 예를 들어, 산화물 반도체층(208)에서 일정 광전류 측정법(CPM: constant photocurrent method)으로 측정되는, 국재 준위(局在準位)로 인한 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만으로 설정된다.
또한, 산화물 반도체층(208)의 백 채널 측이 다른 구성 원소를 포함하는 절연층(214)(예를 들어 산화 실리콘막을 포함하는 절연층)과 접촉되는 경우, 2층의 계면에 계면 상태가 형성되고 상기 계면 상태가 채널을 형성하는 경우가 있다. 이 경우, 문턱 전압이 다른 제 2 트랜지스터가 형성되는 경우가 있고, 이에 따라 트랜지스터의 외견상 문턱 전압이 변동될 수 있다. 그러나, 트랜지스터(280)에서는 제 2 산화물층(209)이 산화물 반도체층(208)에 포함되는 금속 원소 중 1종류 이상을 포함하기 때문에, 산화물 반도체층(208)의 백 채널 측과의 계면에 계면 상태가 형성되기 어렵다. 제 2 산화물층(209)에 의하여, 문턱 전압 등의 트랜지스터의 전기적 특성의 변동을 저감하는 것이 가능해진다.
게이트 절연층으로서 기능하는 절연층(206)과 산화물 반도체층(208)의 계면에 채널이 형성되면, 상기 계면에서 계면 산란이 일어나 트랜지스터의 전계 효과 이동도가 저하된다. 그러나, 트랜지스터(280)에서 제 1 산화물층(207)이 산화물 반도체층(208)에 포함되는 금속 원소 중 1종류 이상을 포함하기 때문에, 산화물 반도체층(208)의 프런트 채널 측과의 계면에서 캐리어의 산란이 일어나기 어렵고 트랜지스터의 전계 효과 이동도가 증가될 수 있다.
또한, 제 1 산화물층(207) 및 제 2 산화물층(209)은 각각 절연층(206) 및 절연층(212)의 구성 원소가 산화물 반도체층(208)에 혼입되어 불순물 상태가 형성되는 것을 억제하는 배리어층으로서도 기능한다.
예를 들어, 산화물 반도체층(208)에 포함되는 실리콘의 농도는 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하이다. 산화물 반도체층(208)에 포함되는 탄소의 농도는 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하이다.
또한, 산화물 반도체층의 불순물 농도는 이차 이온 질량 분석법(SIMS)으로 측정될 수 있다.
제 1 산화물층(207) 및 제 2 산화물층(209) 각각의 두께는, 산화물 반도체에 있어 불순물로서 작용하는 절연층들(206, 214)의 구성 원소가 산화물 반도체층(208)에 혼입되는 것을 방지하도록 결정된다. 산화물 반도체층(208)의 두께의 증대는 트랜지스터(280)의 온-상태 전류의 증가로 이어진다. 따라서, 산화물 반도체층(208)의 두께는 적어도 제 1 산화물층(207) 및 제 2 산화물층(209) 각각의 두께보다 큰 것이 바람직하다.
제 1 산화물층(207)은 게이트 전극층과 채널로서 기능하는 산화물 반도체층(208) 사이에 제공되기 때문에, 트랜지스터의 온-상태 전류를 향상시키기 위해서는 제 1 산화물층(207)의 두께가 가능한 한 얇은 것이 바람직하다. 구체적으로는, 제 1 산화물층(207)의 두께는 예를 들어 0.3nm 이상 10nm 미만, 바람직하게는 0.3nm 이상 5nm 이하이다.
산화물 반도체층에 불순물로서 수소 또는 수분이 포함되면, 도너로서 기능하고 n형 영역을 형성한다. 따라서, 웰형 구조를 얻기 위해서는, 절연층(206)을 제 1 산화물층(207) 아래에, 절연층(212)을 제 2 산화물층(209) 위에 제공하면, 절연층들(206, 212) 각각이 외부로부터 수소 또는 수분이 혼입되는 것을 방지하는 산화 알루미늄막을 포함하기 때문에 유용하다.
제 1 산화물층(207) 또는 제 2 산화물층(209)의 전도띠 하단과 산화물 반도체층(208)의 전도띠 하단의 에너지 차가 작으면 산화물 반도체층(208)의 전자가 그 에너지 차를 넘어 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 포획되면 절연막과의 계면에 음의 고정 전하가 발생되어 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
따라서, 제 1 산화물층(207) 또는 제 2 산화물층(209)의 전도띠 하단과 산화물 반도체층(208)의 전도띠 하단의 에너지 차가 바람직하게는 0.1eV 이상, 더 바람직하게는 0.15eV 이상이면 트랜지스터의 문턱 전압의 변동이 저감되고 안정된 전기적 특성을 얻을 수 있다.
도 6의 (A)~(C)는 본 실시형태의 트랜지스터의 또 다른 구조예를 도시한 것이다. 도 6의 (A)는 트랜지스터(280)의 평면도이고, 도 6의 (B)는 도 6의 (A)의 선 V4-W4를 따른 단면도이고, 도 6의 (C)는 도 6의 (A)의 선 X4-Y4를 따른 단면도이다.
도 6의 (A)~(C)에 도시된 트랜지스터(280)는, 제 2 산화물층(209)이 소스 전극층(210a) 및 드레인 전극층(210b)으로 덮이지 않은 산화물 반도체층(208)을 덮도록 소스 전극층(210a) 및 드레인 전극층(210b) 위에 제공되는 점에서 도 5의 (A)~(D)에서의 트랜지스터(270)와 다르다. 트랜지스터(280)의 다른 구성 요소는 트랜지스터(270)의 그것과 같을 수 있다.
트랜지스터(280)에서, 제 1 산화물층(207)이 되는 제 1 산화물막과 산화물 반도체막을 절연층(206) 위에 연속적으로 형성한다. 그 후, 레지스트 마스크를 이용한 에칭에 의하여 제 1 산화물막 및 산화물 반도체막을 섬 형상으로 가공하여, 제 1 산화물층(207) 및 산화물 반도체층(208)을 형성한다. 그리고, 제 1 산화물층(207) 및 산화물 반도체층(208)의 일부와 접촉하도록 소스 전극층(210a) 및 드레인 전극층(210b)을 형성한다. 제 2 산화물층(209)이 되는 제 2 산화물막 및 절연막(214a)을, 소스 전극층(210a) 및 드레인 전극층(210b)으로 덮이지 않은 산화물 반도체층(208)을 덮도록 소스 전극층(210a) 및 드레인 전극층(210b) 위에 소스 전극층(210a) 및 드레인 전극층(210b)과 접촉하도록 제공한다. 다음에, 제 2 게이트 전극층(216)을 마스크로서 이용하여 제 2 산화물막 및 절연막(214a)을 가공하여, 제 2 산화물층(209) 및 절연층(214)을 형성한다.
상술한 공정에서 제 1 산화물막과 산화물 반도체막, 또는 제 2 산화물막과 절연막(214a)을 대기에 노출시키지 않고 연속적으로 형성하면, 수소 또는 수분 등의 불순물이 각 층의 계면에 흡착되는 것을 방지할 수 있으므로 바람직하다.
상술한 바와 같이, 트랜지스터(280)의 제 1 산화물층(207) 및 산화물 반도체층(208)은 동일한 레지스트 마스크를 이용하여 가공된다. 따라서, 제 1 산화물층(207)의 상단은 산화물 반도체층(208)의 하단과 실질적으로 일치된다. 환언하면 제 1 산화물층(207) 및 산화물 반도체층(208)은 실질적으로 동일한 상면 형상을 가진다. 제 2 산화물층(209) 및 절연층(214)은 제 2 게이트 전극층(216)을 마스크로서 이용하여 가공된다. 따라서, 제 2 산화물층(209)의 상단은 절연층(214)의 하단과 실질적으로 일치되고, 절연층(214)의 상단은 제 2 게이트 전극층(216)의 하단과 실질적으로 일치된다. 환언하면 제 2 산화물층(209), 절연층(214), 및 제 2 게이트 전극층(216)은 실질적으로 동일한 상면 형상을 가진다.
트랜지스터(280)에서, 제 1 산화물층(207) 및 산화물 반도체층(208)을 섬 형상으로 가공한 후에, 섬 형상의 제 1 산화물층(207) 및 섬 형상의 산화물 반도체층(208)을 덮도록, 제 2 산화물층(209)이 되는 제 2 산화물막을 형성한다. 이 결과 산화물 반도체층(208) 및 제 1 산화물층(207)의 채널 폭 방향의 측면이 제 2 산화물층(209)으로 덮인다. 이에 의하여 산화물 반도체층(208)의 채널 폭 방향의 측면에서의 계면 상태의 형성이 방지된다.
본 실시형태의 트랜지스터에서, 산화물 반도체층(208)과 산화물 반도체층(208)과 중첩되는 게이트 절연층 및 보호 절연층 각각과의 사이에 산화물 반도체층(208)에 포함되는 금속 원소 중 적어도 하나를 포함하는 산화물층들이 제공된다. 이에 의하여 산화물 반도체층(208)과 산화물 반도체층(208)과 중첩되는 절연층들 각각과의 계면에서의 트랩 상태의 형성이 억제된다. 이 결과, 트랜지스터의 전기적 특성의 열화를 최소화할 수 있다.
본 실시형태의 트랜지스터에 있어서 전계는 산화물 반도체층(208) 아래의 제 1 게이트 전극층(202) 및 산화물 반도체층(208) 위의 제 2 게이트 전극층(216)으로부터 산화물 반도체층(208)에 수직으로 인가되고, 이에 의하여 트랜지스터의 문턱 전압이 효과적으로 제어될 수 있다.
또한, 본 실시형태에서 제 2 게이트 절연층을 개재하여 산화물 반도체층(208)과 중첩되는 제 2 게이트 전극층(216)은, 산화물 반도체층(208)의 채널 형성 영역의 측면 및 하면과 중첩하도록 제공된다. 이 결과 전계는 측면 및 하면으로부터 채널 형성 영역에 인가되고, 이에 의하여 트랜지스터의 문턱 전압이 효과적으로 제어되고 S값이 저감될 수 있다.
또한, 본 실시형태의 트랜지스터에서, 산화물 반도체층(208)은 과잉 산소를 포함하는 산화 알루미늄막을 각각 포함하는 절연층들(206, 212)로 둘러싸인다. 이에 의하여 절연층들(206, 212)로 둘러싸인 산화물 반도체층(208)에 충분한 산소가 공급될 수 있고, 산화물 반도체층(208)으로부터의 산소의 이탈, 및 산화물 반도체층(208)으로의 수소 등의 불순물의 혼입이 최소화된다.
산화물 반도체층(208)이, 산화물 반도체층(208)에 포함되는 금속 원소 중 적어도 하나를 포함하는 산화물층들과 접촉되고, 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층들로 둘러싸이는 것이 더 효과적이다. 이 경우, 채널을 포함하는 산화물 반도체층(208)의 계면에서 일어날 수 있는 캐리어의 산란을 더 저감할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 2에서의 트랜지스터에 적용될 수 있는 산화물 반도체층의 예에 대하여 설명한다.
산화물 반도체층은 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 크게 분류된다. 비단결정 산화물 반도체층은, CAAC-OS(c-axis aligned crystalline oxide semiconductor)층, 다결정 산화물 반도체층, 미결정 산화물 반도체층, 및 비정질 산화물 반도체층 등을 포함한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 포함하는 산화물 반도체층 중 하나이다.
CAAC-OS막의 투과형 전자 현미경(TEM: transmission electron microscope) 이미지에서, 결정부들의 경계, 즉 결정립계는 명확하게 관찰하기 곤란하다. 따라서, CAAC-OS막에서 결정립계에 기인하는 전자 이동도의 저하는 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에서, 금속 원자가 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 면(이하, CAAC-OS막이 형성되는 면을 형성 표면이라고도 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
한편, 샘플 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에서, 금속 원자가 결정부에서 삼각형 또는 육각형의 형상으로 배열되어 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열의 규칙성은 없다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에 배향이 발견된다.
CAAC-OS막에 포함되는 결정부의 대부분은 각각, 한 변이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 경우가 있다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 서로 연결되어 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM 이미지에서 면적이 2500nm2 이상, 5㎛2 이상, 또는 1000㎛2 이상인 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 수행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면 회절각(2θ)이 31° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, c축이 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배열되어 있는 것을 가리킨다.
한편, CAAC-OS막을, c축에 실질적으로 수직인 방향으로 X선이 샘플에 입사하는 in-plane법으로 분석하면, 2θ가 56° 부근일 때 피크가 나타나는 경우가 많다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. 여기서, 2θ를 56° 부근에 고정시키고, 샘플 표면의 법선 벡터를 축(φ축)으로 샘플을 회전시키는 조건 하에서 분석(φ 스캔)을 수행한다. 샘플이 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크가 나타난다. 6개의 피크는 (110)면과 등가인 결정면에서 유래한다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 부근에 고정시키고 φ 스캔을 수행하여도 피크가 명료하게 관찰되지 않는다.
상술한 결과로부터, c축 배향을 가지는 CAAC-OS막에서는, 상이한 결정부들 사이에서 a축 및 b축의 방향이 다르지만, c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되어 있다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은, 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막의 성막과 동시에 형성되거나, 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화되는 경우, c축이 형성 표면의 법선 벡터 또는 CAAC-OS막의 상면의 법선 벡터에 평행하게 배향되지 않을 수 있다.
또한, CAAC-OS막 내에서의 c축 배향된 결정부의 분포는 반드시 균일하지는 않다. 예를 들어, CAAC-OS막의 결정부를 형성하는 결정 성장이 CAAC-OS막의 상면 부근으로부터 일어나는 경우, 상면 부근에서의 c축 배향된 결정부의 비율은 형성 표면 부근보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변화되어, CAAC-OS막에서 c축 배향된 결정부의 비율이 영역에 따라 달라지는 경우가 있다.
또한, InGaZnO4 결정을 가지는 CAAC-OS막을 out-of-plane법으로 분석하면, 2θ가 31° 부근인 피크에 더하여, 36° 부근에서도 2θ의 피크가 관찰될 수 있다. 2θ가 36° 부근인 피크는 CAAC-OS막의 일부에, c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 31° 부근에 2θ의 피크가 나타나고, 36° 부근에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체층이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체층의 주성분 외의 원소이다. 특히 산화물 반도체층에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(예를 들어 실리콘)는, 산화물 반도체층으로부터 산소를 빼앗음으로써 산화물 반도체층의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체층에 포함되면 산화물 반도체층의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체층에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체층이다. 산화물 반도체층 내의 산소 빈자리는 예를 들어 캐리어 트랩으로서 기능하거나, 또는 수소를 포획하여 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리가 적은) 산화물 반도체층, 즉 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체층은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 상기 산화물 반도체층을 사용한 트랜지스터는 음의 문턱 전압(노멀리-온이라고도 함)을 가지는 일이 적다. 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체층은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체층을 사용한 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 또한, 산화물 반도체층의 캐리어 트랩에 포획된 전하는 방출될 때까지 긴 시간이 걸려 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체층을 사용한 트랜지스터는 불안정한 전기적 특성을 가지는 경우가 있다.
CAAC-OS막을 사용한 트랜지스터는 가시광 또는 자외광의 조사로 인한 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체층에 대하여 설명한다.
TEM으로 얻은 이미지에서, 미결정 산화물 반도체층의 결정부는 명확히 보이지 않는 경우가 있다. 미결정 산화물 반도체층에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 나노 결정(nc: nanocrystal)이라고 한다. 나노 결정을 포함하는 산화물 반도체층을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. TEM으로 얻은 nc-OS막의 이미지에서, 예를 들어 결정부의 경계가 명확히 관찰되지 않는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS막은 상이한 결정부들 사이에서 결정의 배향에 규칙성이 없다. 그러므로, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체층과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법으로 nc-OS막의 구조 분석을 수행하면, 결정면을 가리키는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하여 얻은 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에서는 헤일로 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하여 얻은 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 휘도가 높은 원형(고리형)의 패턴이 나타나는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 고리형 영역 내에 복수의 스폿이 보이는 경우가 있다.
nc-OS막은 비정질 산화물 반도체층보다 규칙성이 높은 산화물 반도체층이기 때문에, nc-OS막은 비정질 산화물 반도체층보다 결함 상태의 밀도가 낮다. 다만, nc-OS막에서 상이한 결정부들 사이에서 결정의 배향에 규칙성이 없으므로 nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
또한, 산화물 반도체층은 예를 들어, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 및 CAAC-OS막 중 2층 이상을 포함하는 적층막이어도 좋다.
이하에서, CAAC-OS막의 형성 방법의 예를 설명한다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링 타깃을 사용하여 스퍼터링법으로 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면을 따라 타깃으로부터 분리되는, 환언하면 a-b면에 평행한 면을 가지는 스퍼터링 입자(평판상(flat-plate-like) 또는 펠릿상(pellet-like)의 스퍼터링 입자)가 스퍼터링 타깃으로부터 벗겨지는 경우가 있다. 이 경우 상기 평판상 또는 펠릿상의 스퍼터링 입자가 결정 상태를 유지하면서 기판에 도달되어 CAAC-OS막이 형성될 수 있다.
평판상 또는 펠릿상의 스퍼터링 입자는 예를 들어, a-b면에 평행한 면의 원상당(equivalent circle) 직경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만이다. 또한, 평판상 또는 펠릿상의 스퍼터링 입자에서, a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서, '면의 원상당 직경'이라는 용어는, 면과 동일한 면적을 가지는 정원(正圓)의 직경을 말한다.
CAAC-OS막의 성막에는 이하의 조건을 사용하는 것이 바람직하다.
성막 중에 기판 온도를 증가시킴으로써 기판 표면에 스퍼터링 입자가 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어나기 쉬워진다. 구체적으로, 성막 중의 기판 온도는 100℃ 이상 740℃ 이하이다. 성막 중에 기판 온도를 증가시킴으로써, 평판상 또는 펠릿상의 스퍼터링 입자가 기판에 도달할 때 기판 표면에서 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전되어, 스퍼터링 입자들끼리 반발하면서 기판에 부착되므로, 스퍼터링 입자가 서로 불규칙하게 겹치는 일이 없어 두께가 균일한 CAAC-OS막을 형성할 수 있다. 성막의 온도가 지나치게 높으면 타깃에 포함되는 아연이 승화될 수 있기 때문에, 기판 온도는 200℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하인 것이 바람직하다.
성막 중에 CAAC-OS막에 불순물이 혼입되는 양을 저감함으로써, 불순물에 의하여 결정 상태가 파괴되는 것을 방지할 수 있다. 예를 들어, 성막 체임버 내에 존재하는 불순물(예를 들어 수소, 물, 이산화탄소, 또는 질소)의 농도를 저감하여도 좋다. 또한, 성막 가스의 불순물 농도를 저감하여도 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 증가시키고 전력을 최적화시킴으로써 성막 시의 플라즈마 대미지를 저감하는 것이 바람직하다. 성막 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.
또는, 이하의 방법으로 CAAC-OS막을 형성한다.
먼저, 제 1 산화물 반도체막을 두께 1nm 이상 10nm 미만으로 형성한다. 제 1 산화물 반도체막은 스퍼터링법으로 형성된다. 구체적으로, 기판 온도는 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하이고, 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%이다.
다음에, 가열 처리를 수행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행할 수 있다. 불활성 분위기에서 가열 처리를 수행한 다음에 산화성 분위기에서 가열 처리를 수행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리에 의하여, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 동시에, 불활성 분위기에서의 가열 처리에 의하여 제 1 산화물 반도체막에 산소 빈자리가 생성될 수 있다. 이 경우, 산화성 분위기에서의 가열 처리에 의하여 상기 산소 빈자리를 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하 등, 감압하에서 수행할 수 있다. 감압하에서의 가열 처리에 의하여 제 1 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
두께 1nm 이상 10nm 미만의 제 1 산화물 반도체막은, 제 1 산화물 반도체막의 두께가 10nm 이상인 경우에 비하여, 가열 처리에 의하여 결정화되기 쉽다.
다음에, 제 1 산화물 반도체막과 동일한 조성을 가지는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법으로 형성된다. 구체적으로, 기판 온도는 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하이고, 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%이다.
다음에 가열 처리를 수행하여, 제 1 CAAC-OS막을 사용한 제 2 산화물 반도체막의 고상 성장을 수행함으로써, 결정성이 높은 제 2 CAAC-OS막을 형성한다. 가열 처리의 온도는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하이다. 가열 처리의 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하이다. 가열 처리는 불활성 분위기 또는 산화성 분위기에서 수행할 수 있다. 불활성 분위기에서 가열 처리를 수행한 다음에 산화성 분위기에서 가열 처리를 수행하는 것이 바람직하다. 불활성 분위기에서의 가열 처리에 의하여, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감할 수 있다. 동시에, 불활성 분위기에서의 가열 처리에 의하여 제 2 산화물 반도체막에 산소 빈자리가 생성될 수 있다. 이 경우, 산화성 분위기에서의 가열 처리에 의하여 상기 산소 빈자리를 저감할 수 있다. 또한, 가열 처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하 등, 감압하에서 수행할 수 있다. 감압하에서의 가열 처리에 의하여 제 2 산화물 반도체막의 불순물 농도를 더 짧은 시간에 저감할 수 있다.
상술한 방식으로 총 두께 10nm 이상의 CAAC-OS막을 얻을 수 있다. 상기 CAAC-OS막은 산화물 적층의 산화물 반도체층으로서 적합하게 사용될 수 있다.
다음에, 예를 들어 기판을 가열하지 않는 경우 등, 형성 표면이 저온(예를 들어 130℃ 미만, 100℃ 미만, 70℃ 미만, 또는 실온(20℃~25℃))인 경우의 산화물막의 형성 방법에 대하여 설명한다.
형성 표면이 저온인 경우, 스퍼터링 입자가 형성 표면에 불규칙하게 떨어진다. 예를 들어 마이그레이션이 일어나지 않는 것으로 인하여, 스퍼터링된 입자는 다른 스퍼터링된 입자가 이미 퇴적되어 있는 영역도 포함하는 형성 표면에 무질서하게 퇴적된다. 즉, 퇴적에 의하여 얻어지는 산화물막은 두께가 균일하지 않고 결정의 배향이 무질서할 수 있다. 상술한 바와 같이 하여 얻어진 산화물막은, 스퍼터링된 입자의 결정성을 어느 정도 유지하기 때문에, 결정부(나노 결정)를 가진다.
예를 들어 성막 시의 압력이 높은 경우, 비상 중의 스퍼터링된 입자가 아르곤 등의 다른 입자(예를 들어 원자, 분자, 이온, 또는 라디칼)와 충돌되는 빈도가 높아진다. 비상 중의 스퍼터링된 입자가 다른 입자와 충돌(재스퍼터링됨(resputtered))되면 스퍼터링된 입자의 결정 구조가 무너질 수 있다. 예를 들어, 스퍼터링된 입자가 다른 입자와 충돌되면, 판상 또는 펠릿상의 형상을 유지하지 못하여, 스퍼터링된 입자가 세분화(예를 들어 원자화)될 수 있다. 이 때, 스퍼터링된 입자로부터 얻어진 원자가 형성 표면에 퇴적됨으로써, 비정질 산화물 반도체막이 형성될 수 있다.
다결정 산화물을 포함하는 타깃을 사용하는 스퍼터링법이 아니라, 액체를 사용하는 성막 방법, 또는 타깃 등의 고체를 기화시키는 성막 방법을 사용하는 경우에는, 원자들이 개별적으로 비상하여 형성 표면 위에 퇴적되기 때문에 비정질 산화물막이 형성되는 경우가 있다. 예를 들어, 레이저 어블레이션법(laser ablation method)에서는, 타깃으로부터 방출된 원자, 분자, 이온, 라디칼, 또는 클러스터 등이 비상하여 형성 표면 위에 퇴적되기 때문에, 비정질 산화물막이 형성되는 경우가 있다.
본 발명의 일 형태의 트랜지스터에서 산화물층들 사이에 산화물 반도체층이 개재되는 경우, 제 1 산화물층, 산화물 반도체층, 및 제 2 산화물층은 각각 상술한 어느 결정 상태를 가져도 좋다. 다만, 채널로서 기능하는 산화물 반도체층으로서, CAAC-OS막을 사용하는 것이 바람직하다.
본 실시형태에서 기재된 구조 및 방법 등은, 다른 실시형태에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 또는 2에 기재된 트랜지스터를 사용한 회로의 예에 대하여 도 11의 (A)~(C)를 참조하여 설명한다.
도 11의 (A)는 반도체 장치의 회로 다이어그램이고, 도 11의 (C)는 반도체 장치의 단면도이다. 도 11의 (C)의 왼쪽은 트랜지스터(260)의 채널 길이 방향의 단면도이고, 오른쪽은 트랜지스터(260)의 채널 폭 방향의 단면도이다. 회로 다이어그램에서 'OS'는 산화물 반도체를 포함하는 트랜지스터임을 나타내고 있다.
도 11의 (C)에 도시된 반도체 장치에서, 제 1 반도체 재료를 포함하는 트랜지스터(2200)는 하부에, 제 2 반도체 재료를 포함하는 트랜지스터는 상부에 제공되어 있다. 여기서는, 제 2 반도체 재료를 포함하는 트랜지스터로서, 실시형태 1에 기재된 트랜지스터(260)를 사용하는 예에 대하여 설명한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 가지는 것이 바람직하다. 예를 들어, 제 1 반도체 재료는 산화물 반도체 이외의 반도체 재료(실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 또는 갈륨 비소 등)일 수 있고, 제 2 반도체 재료는 실시형태 1에 기재된 산화물 반도체 중 어느 것일 수 있다. 예를 들어, 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 포함하는 트랜지스터는, 용이하게 고속 동작이 가능하다. 한편, 산화물 반도체를 포함하는 트랜지스터는, 오프-상태 전류가 낮다.
여기서 트랜지스터(2200)는 p채널 트랜지스터이지만, n채널 트랜지스터를 사용하여 다른 구성을 가지는 회로를 형성할 수 있음은 물론이다. 실시형태 1 또는 2에 기재된 산화물 반도체를 포함하는 트랜지스터를 사용하는 것을 제외하고는, 반도체 장치에 사용되는 재료 및 반도체 장치의 구조 등, 반도체 장치의 구체적인 구조를 여기서 기재된 것으로 한정할 필요는 없다.
도 11의 (A) 및 (C)는 p채널 트랜지스터와 n채널 트랜지스터가 직렬로 접속되고 각 트랜지스터의 게이트가 접속되는, 소위 CMOS 회로의 구성예를 도시한 것이다.
도 11의 (C)에 도시된 바와 같이 트랜지스터(260)는 트랜지스터(2200) 위에 적층된다. 2개의 트랜지스터의 적층에 의하여 회로가 차지하는 면적이 축소되어, 복수의 회로를 더 고집적화할 수 있다. 또한, 트랜지스터(260)의 제 1 게이트 전극은 트랜지스터(2200)의 게이트 전극층과 공통적으로 사용될 수 있다. 이것은 반도체 장치의 고집적화 및 반도체 장치의 제작 공정의 단축에 있어 효과적이다.
도 11의 (C)에서는 트랜지스터(260)의 소스 및 드레인 중 한쪽이 플러그를 통하여 트랜지스터(2200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
본 발명의 일 형태의 산화물 반도체를 포함하는 트랜지스터는, 증가된 온-상태 전류를 가지기 때문에 회로의 고속 동작을 가능하게 한다.
트랜지스터(260)와 트랜지스터(2200)의 전극들 사이의 접속을 도 11의 (C)에 도시된 구성으로부터 변화시키면 다양한 회로를 형성할 수 있다. 예를 들어, 도 11의 (B)에 도시된 바와 같이 트랜지스터(260)의 소스 및 드레인 중 한쪽을 트랜지스터(2200)의 소스 및 드레인 중 한쪽에 접속하고, 트랜지스터(260)의 소스 및 드레인 중 다른 쪽을 트랜지스터(260)의 소스 및 드레인 중 다른 쪽에 접속함으로써, 소위 아날로그 스위치를 얻을 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 1 또는 2에 기재된 트랜지스터를 사용한 반도체 장치(메모리 장치)의 예에 대하여 도면을 참조하여 설명한다. 반도체 장치(메모리 장치)는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있고, 기록 사이클 수에 제한이 없다.
도 7은 반도체 장치의 회로 다이어그램이다.
도 7에 도시된 반도체 장치는, 제 1 반도체 재료를 사용한 트랜지스터(3200), 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 커패시터(3400)를 포함한다. 또한, 트랜지스터(3300)로서 실시형태 1 또는 2에 기재된 트랜지스터를 사용할 수 있다. 도 7에서는 산화물 반도체를 포함하는 트랜지스터(3300)를 명시하기 위하여 트랜지스터(3300) 곁에 'OS'를 표기하였다.
트랜지스터(3300)는 산화물 반도체를 포함하는 반도체층에 형성된 채널을 포함한다. 트랜지스터(3300)의 오프-상태 전류가 낮기 때문에, 이러한 트랜지스터를 사용하여, 저장된 데이터가 오랫동안 유지될 수 있다. 환언하면 리프레시 동작이 불필요하거나 또는 리프레시 동작의 빈도가 매우 낮고 소비 전력이 충분히 낮은 반도체 메모리 장치를 얻을 수 있다.
도 7에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽은, 커패시터(3400)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 커패시터(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 7에서의 반도체 장치에서는, 트랜지스터(3200)의 게이트 전극의 전위가 유지될 수 있고, 이에 의하여 다음과 같이 데이터의 기록, 유지, 및 판독을 수행할 수 있다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 설정하여 트랜지스터(3300)를 온 상태로 한다. 이에 따라, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 커패시터(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서, 다른 전위 레벨을 제공하는 2종류의 전하(이하 Low 레벨 전하, High 레벨 전하라고 표기함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프 상태가 되는 전위로 설정하여, 트랜지스터(3300)를 오프 상태로 한다. 이에 따라, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프-상태 전류는 매우 낮기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급하면서, 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(3200)의 게이트 전극에 유지된 전하의 양에 따라, 제 2 배선(3002)의 전위가 변동된다. 이것은, 일반적으로 트랜지스터(3200)로서 n채널 트랜지스터를 사용하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 주어지는 경우의 외견상 문턱 전압(Vth_H)이 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 주어지는 경우의 외견상 문턱 전압(Vth_L)보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 온 상태로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth_H와 Vth_L의 사이의 전위(V0)로 설정함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 High 레벨 전하가 공급되고, 제 5 배선(3005)의 전위가 V0(>Vth_H)이면, 트랜지스터(3200)는 온 상태가 된다. 기록에 있어서 Low 레벨 전하가 공급되는 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth_L)이더라도 트랜지스터(3200)는 오프 상태로 유지된다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써, 게이트 전극에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우에는, 원하는 메모리 셀의 데이터만을 판독할 수 있을 필요가 있다. 데이터를 판독하지 않는 경우, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '오프 상태'가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선(3005)에 공급할 수 있다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '온 상태'가 되는 전위, 즉 Vth_L보다 높은 전위를 제 5 배선(3005)에 공급할 수 있다.
본 실시형태에 기재된 반도체 장치는, 산화물 반도체를 사용한 채널 형성 영역을 가지는 트랜지스터를 포함하기 때문에 오프-상태 전류가 매우 낮고, 이에 따라 매우 장기간에 걸쳐 데이터가 유지될 수 있다. 환언하면 리프레시 동작이 불필요하거나 또는 리프레시 동작의 빈도가 매우 낮고, 이에 따라 소비 전력이 충분히 낮은 반도체 장치를 얻을 수 있다. 또한, 전력이 공급되지 않을 때(다만, 전위는 고정되는 것이 바람직함)에도 장기간에 걸쳐 저장된 데이터가 유지될 수 있다.
또한, 본 실시형태의 반도체 장치에서는, 데이터의 기록에 높은 전압이 불필요하고, 소자의 열화 문제가 없다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연층의 열화 등의 문제가 일어나지 않는다. 즉, 개시된 발명의 반도체 장치에서는 종래의 비휘발성 메모리와 달리, 재기록 횟수에 대한 제한이 없다. 이 결과 반도체 장치의 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작이 용이하게 실현될 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고, 높은 전기적 특성을 가지는 반도체 장치를 제공할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 또는 2에 기재된 트랜지스터를 적용할 수 있고 상술한 실시형태에 기재된 메모리 장치를 포함하는 CPU에 대하여 설명한다.
도 8은 실시형태 1 또는 2에 기재된 트랜지스터를 적어도 일부에 포함하는 CPU의 구성예를 도시한 블록 다이어그램이다.
도 8에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. 재기록 가능한 ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공될 수 있다. 도 8에서의 CPU는 구성을 간략화한 예에 불과하고, 실제의 CPU는 응용에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는, 도 8에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고, 복수의 상기 코어를 포함하고 코어들이 병렬로 동작하는 구성을 가져도 좋다. 또한, CPU가 내부 연산 회로 또는 데이터 버스에서 처리 가능한 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 수행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 중, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 판단하여 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)에 기초하여 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 포함하며, 내부 클럭 신호(CLK2)를 상기 회로에 공급한다.
도 8에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서는, 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
도 8에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 커패시터에서의 데이터 유지가 선택되면 커패시터에 데이터가 재기록되고 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 9는 레지스터(1196)로서 사용될 수 있는 메모리 소자의 회로 다이어그램의 예이다. 메모리 소자(700)는 전원이 정지되면 저장된 데이터가 휘발되는 회로(701), 전원이 정지되어도 저장된 데이터가 휘발되지 않는 회로(702), 스위치(703), 스위치(704), 논리 소자(706), 커패시터(707), 및 선택 기능을 가지는 회로(720)를 포함한다. 회로(702)는 커패시터(708), 트랜지스터(709), 및 트랜지스터(710)를 포함한다. 또한, 메모리 소자(700)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 회로(702)로서 상술한 실시형태에 기재된 메모리 장치를 사용할 수 있다. 메모리 소자(700)에 대한 전원 전압의 공급이 정지될 때, 회로(702)의 트랜지스터(709)의 게이트에 접지 전위(0V) 또는 트랜지스터(709)가 오프 상태가 되는 전위가 계속 입력된다. 예를 들어, 트랜지스터(709)의 게이트가 저항 소자 등의 부하를 통하여 접지된다.
여기서, 스위치(703)가 하나의 도전형을 가지는 트랜지스터(713)(예를 들어 n채널 트랜지스터)이고 스위치(704)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(714)(예를 들어 p채널 트랜지스터)인 예를 나타낸다. 스위치(703)의 제 1 단자는 트랜지스터(713)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(703)의 제 2 단자는 트랜지스터(713)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(703)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(713)의 온/오프 상태)은 트랜지스터(713)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(704)의 제 1 단자는 트랜지스터(714)의 소스 및 드레인 중 한쪽에 대응하고, 스위치(704)의 제 2 단자는 트랜지스터(714)의 소스 및 드레인 중 다른 쪽에 대응하고, 스위치(704)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(714)의 온/오프 상태)은 트랜지스터(714)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(709)의 소스 및 드레인 중 한쪽은 커패시터(708)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(710)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 표기한다. 트랜지스터(710)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 선(예를 들어 GND선)에 전기적으로 접속되고, 다른 쪽은 스위치(703)의 제 1 단자(트랜지스터(713)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)는 스위치(704)의 제 1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(704)의 제 2 단자(트랜지스터(714)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽), 스위치(704)의 제 1 단자(트랜지스터(714)의 소스 및 드레인 중 한쪽), 논리 소자(706)의 입력 단자, 및 커패시터(707)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 표기한다. 커패시터(707)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(707)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(707)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어 GND선)에 전기적으로 접속된다. 커패시터(708)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(708)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(708)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 선(예를 들어 GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용하는 경우, 커패시터(707) 및 커패시터(708)를 반드시 제공할 필요는 없다.
트랜지스터(709)의 제 1 게이트(제 1 게이트 전극)에 제어 신호(WE)가 입력된다. 스위치(703) 및 스위치(704) 각각에 대하여, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽의 제 1 단자와 제 2 단자가 도통 상태일 때, 스위치들 중 다른 쪽의 제 1 단자와 제 2 단자는 비도통 상태이다.
트랜지스터(709)의 소스 및 드레인 중 다른 쪽에, 회로(701)에 유지된 데이터에 대응하는 신호가 입력된다. 도 9는 회로(701)로부터 출력되는 신호가 트랜지스터(709)의 소스 및 드레인 중 다른 쪽에 입력되는 경우의 예를 도시한 것이다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(706)에 의하여 반전되고, 반전된 신호가 회로(720)를 통하여 회로(701)에 입력된다.
도 9의 예에서는 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(706) 및 회로(720)를 통하여 회로(701)에 입력되지만, 본 실시형태는 이에 한정되지 않는다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 논리값이 반전되지 않고 회로(701)에 입력되어도 좋다. 예를 들어 회로(701)가, 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 포함하는 경우, 스위치(703)의 제 2 단자(트랜지스터(713)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
도 9에서의 트랜지스터(709)로서 실시형태 1 또는 2에 기재된 트랜지스터를 사용할 수 있다. 제 1 게이트에 제어 신호(WE)를 입력할 수 있고 제 2 게이트에 제어 신호(WE2)를 입력할 수 있다. 제어 신호(WE2)는 정전위를 가지는 신호이다. 상기 정전위로서는 예를 들어, 접지 전위(GND) 또는 트랜지스터(709)의 소스 전위보다 낮은 전위가 선택된다. 제어 신호(WE2)는 트랜지스터(709)의 문턱 전압을 제어하기 위한 전위 신호이고, 트랜지스터(709)의 Icut가 더 저감될 수 있다.
도 9에서, 메모리 소자(700)에 포함되는, 트랜지스터(709)를 제외한 트랜지스터들은 각각 산화물 반도체 외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터일 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 트랜지스터의 채널이 형성될 수 있다. 또는, 메모리 소자(700)에서의 모든 트랜지스터를, 산화물 반도체층에 채널이 형성되는 트랜지스터로 하여도 좋다. 또는, 메모리 소자(700)에서 트랜지스터(709) 외에, 산화물 반도체층에 채널이 형성되는 트랜지스터가 포함될 수 있고, 나머지 트랜지스터에 산화물 반도체 외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터가 사용될 수 있다.
도 9에서의 회로(701)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(706)로서는 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
메모리 소자(700)에 전원 전압이 공급되지 않는 동안, 본 발명의 일 형태의 반도체 장치는 회로(701)에 저장된 데이터를 회로(702)에 제공된 커패시터(708)에 의하여 유지할 수 있다.
산화물 반도체층에 채널이 형성되는 트랜지스터의 오프-상태 전류는 매우 낮다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프-상태 전류는 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터에 비하여 매우 낮다. 그러므로, 이러한 산화물 반도체를 포함하는 트랜지스터를 트랜지스터(709)에 사용하면, 메모리 소자(700)에 전원 전압이 공급되지 않는 기간에도 커패시터(708)에 유지된 신호가 장기간 유지된다. 따라서, 메모리 소자(700)는 전원 전압의 공급이 정지되는 기간에도 저장된 내용(데이터)을 유지할 수 있다.
메모리 소자(700)는 스위치(703) 및 스위치(704)에 의하여 프리차지 동작을 하여, 전원 전압의 공급이 재개되고 나서 회로(701)가 원래의 데이터를 다시 유지할 때까지의 시간을 단축한다.
회로(702)에 있어서, 커패시터(708)에 의하여 유지된 신호가 트랜지스터(710)의 게이트에 입력된다. 따라서, 메모리 소자(700)에 대한 전원 전압의 공급이 재개된 후, 커패시터(708)에 의하여 유지된 신호가 트랜지스터(710)의 상태(온 상태 또는 오프 상태)로 변환되고, 회로(702)로부터 판독될 수 있다. 따라서, 커패시터(708)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되더라도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 메모리 장치에 상술한 메모리 소자(700)를 적용함으로써, 전원 전압의 공급 정지로 인하여 메모리 장치 내의 데이터가 소실되는 것을 방지할 수 있다. 또한, 메모리 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원 공급을 정지할 수 있어 소비 전력이 저감된다.
본 실시형태에서는 메모리 소자(700)를 CPU에 사용하지만, 메모리 소자(700)는 DSP(digital signal processor), 커스텀 LSI, 또는 PLD(programmable logic device) 등의 LSI, 및 RF-ID(radio frequency identification)에도 사용할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1 또는 2에 기재된 트랜지스터를 포함하고, 물체의 데이터를 판독하는 이미지 센서 기능을 가지는 반도체 장치에 대하여 설명한다.
도 10은 이미지 센서 기능을 가지는 반도체 장치의 등가 회로의 예를 도시한 것이다.
포토다이오드(602)의 한쪽 전극은 포토다이오드 리셋 신호선(658)에 전기적으로 접속되고, 다른 쪽 전극은 트랜지스터(640)의 게이트에 전기적으로 접속된다. 트랜지스터(640)의 소스 및 드레인 중 한쪽이 포토센서 기준 신호선(672)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽이 트랜지스터(656)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(656)의 게이트는 게이트 신호선(659)에 전기적으로 접속되고, 그 소스 및 드레인 중 다른 쪽은 포토센서 출력 신호선(671)에 전기적으로 접속된다.
포토다이오드(602)는, 예를 들어 p형 반도체층, 고저항(i형) 반도체층, 및 n형 반도체층을 가지는 pin형 포토다이오드일 수 있다.
포토다이오드(602)에 입사하는 광의 검출에 의하여, 물체의 데이터를 판독할 수 있다. 또한, 물체의 데이터를 판독할 때에, 백 라이트 등의 광원을 사용할 수 있다.
또한, 트랜지스터(640) 및 트랜지스터(656)로서, 산화물 반도체에 채널이 형성되는 실시형태 1 또는 2에 기재된 트랜지스터를 사용할 수 있다. 도 10에서는 산화물 반도체를 포함하는 트랜지스터를 명시하기 위하여 트랜지스터(640) 및 트랜지스터(656) 곁에 'OS'를 표기하였다.
트랜지스터(640) 및 트랜지스터(656)는 각각 채널을 포함하는 산화물 반도체층이 과잉 산소를 포함하는 산화 알루미늄막을 포함하는 절연층들로 둘러싸인, 상술한 실시형태에 기재된 트랜지스터이다. 또한, 산화물 반도체층이 게이트 전극층에 의하여 전기적으로 덮이는 것이 바람직하다. 이 결과, 트랜지스터(640) 및 트랜지스터(656)는, 전기적 특성의 변동이 억제되고 전기적으로 안정적이다. 이들 트랜지스터를 사용함으로써, 도 10에 도시된 이미지 센서 기능을 가지는 반도체 장치는 높은 신뢰성을 가질 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에서 설명한 트랜지스터, 메모리 장치, 또는 CPU 등(DSP, 커스텀 LSI, PLD, RF-ID를 포함함)을 적용 가능한 전자 기기의 예에 대하여 설명한다.
상술한 실시형태에서 설명한 트랜지스터, 메모리 장치, 및 CPU 등은 다양한 전자 기기(게임기를 포함함)에 적용될 수 있다. 전자 기기의 예로서는 텔레비전 및 모니터 등의 표시 장치, 조명 장치, 퍼스널 컴퓨터, 워드 프로세서, 화상 재생 장치, 포터블 오디오 플레이어, 라디오, 테이프 리코더, 스테레오, 전화, 코드리스 폰, 휴대 전화, 자동차 전화, 트랜스시버, 무선기, 게임기, 계산기, 휴대 정보 단말, 전자 공책, 전자책 단말기, 전자 번역기, 음성 입력 장치, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, IC칩, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 시스템, 식기 세척기, 식기 건조기, 빨래 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치 및 X선 진단 장치 등의 의료 기기 등을 들 수 있다. 또한, 전자 기기의 예로서 연기 감지기, 열 감지기, 가스 경보 장치, 및 방범 경보 장치 등의 경보 장치를 들 수 있다. 또한, 전자 기기의 예로서 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 및 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 연료 엔진, 및 비수계 이차 전지로부터의 전력을 사용한 전동기에 의하여 움직이는 이동체 등도 전자 기기의 범주에 포함된다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 둘 다 포함하는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한궤도식 바퀴로 바꾼 궤도 차량, 전동 어시스트 자전거를 포함하는 모터 자전거, 오토바이, 전동 휠체어, 골프 카트, 보트나 배, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 및 우주선을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 12의 (A)~(C)에 도시하였다.
도 12의 (A)에 도시된 텔레비전 수상기(8000)에서, 하우징(8001)에 표시부(8002)가 포함되어 있다. 표시부(8002)는 화상을 표시할 수 있고 스피커부(8003)는 음성을 출력할 수 있다. 상술한 실시형태에서 기재된 트랜지스터 중 어느 것을 화소, 또는 하우징(8001)에 포함된 표시부(8002)를 동작시키기 위한 구동 회로에 사용할 수 있다.
액정 표시 장치, 유기 EL 소자 등의 발광 소자가 각 화소에 제공된 발광 장치, 전기 영동 표시 장치, DMD(digital micromirror device), 또는 PDP(plasma display panel) 등의 반도체 표시 장치를 표시부(8002)에 사용할 수 있다.
텔레비전 수상기(8000)에는 수신기 및 모뎀 등이 제공되어도 좋다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 모뎀을 통하여 텔레비전 수상기(8000)를 유선 또는 무선의 통신 네트워크에 접속하면, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들간 등)의 데이터 통신을 할 수도 있다.
또한, 텔레비전 수상기(8000)는 정보 통신을 위한 CPU(8004) 또는 메모리를 포함하여도 좋다. CPU(8004) 또는 메모리에 상술한 실시형태에 기재된 트랜지스터, 메모리 장치, 또는 CPU를 사용함으로써 전력을 절약할 수 있다.
도 12의 (A)에 도시된 경보 장치(8100)는 주택용 화재 경보기이며 연기 또는 열의 센서부(8102)와 마이크로컴퓨터(8101)를 포함한다. 또한, 마이크로컴퓨터(8101)는 상술한 실시형태 중 어느 것에 기재된 트랜지스터, 메모리 장치, 또는 CPU를 포함한다.
도 12의 (A)에 도시된 실내기(8200) 및 실외기(8204)를 포함하는 에어컨디셔너는 상술한 실시형태 중 어느 것에 기재된 트랜지스터, 메모리 장치, 또는 CPU 등을 포함하는 전자 기기의 예이다. 구체적으로, 실내기(8200)는 하우징(8201), 공기 배출구(8202), 및 CPU(8203) 등을 포함한다. 도 12의 (A)에서 CPU(8203)가 실내기(8200)에 제공되어 있지만, CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200) 및 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 상술한 실시형태 중 어느 것에 기재된 트랜지스터를 에어컨디셔너의 CPU에 사용함으로써 에어컨디셔너의 전력 절감을 실현할 수 있다.
도 12의 (A)에 도시된 전기 냉동 냉장고(8300)는 상술한 실시형태 중 어느 것에 기재된 트랜지스터, 메모리 장치, 또는 CPU 등을 포함하는 전자 기기의 예이다. 구체적으로 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), 및 CPU(8304) 등을 포함한다. 도 12의 (A)에서 CPU(8304)는 하우징(8301) 내에 제공되어 있다. 상술한 실시형태 중 어느 것에 기재된 트랜지스터를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전기 냉동 냉장고(8300)의 전력 절감을 실현할 수 있다.
도 12의 (B) 및 (C)는 전자 기기의 예인 전기 자동차의 예를 도시한 것이다. 전기 자동차(9700)에는, 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력의 출력은 회로(9702)에 의하여 조정되고 전력이 구동 장치(9703)에 공급된다. 회로(9702)는, 도시되지 않은 ROM, RAM, 또는 CPU 등을 포함하는 처리 장치(9704)에 의하여 제어된다. 상술한 실시형태에 기재된 트랜지스터 중 어느 것을 전기 자동차(9700)의 CPU에 사용함으로써 전기 자동차(9700)의 전력 절감을 실현할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기를 단독으로 포함하거나, 또는 내연 기관과 조합하여 포함한다. 처리 장치(9704)는 전기 자동차(9700)의 운전자에 의한 조작의 데이터(예를 들어 가속, 감속, 또는 정지) 또는 주행 중의 데이터(예를 들어 오르막길 또는 내리막길의 데이터, 구동륜에 대한 부하의 데이터) 등의 입력 데이터에 따라 회로(9702)에 제어 신호를 출력한다. 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 도시되어 있지 않지만 직류를 교류로 변환시키는 인버터도 포함된다.
본 실시형태는 본 명세서에서의 다른 실시형태 중 어느 것과 적절히 조합될 수 있다.
200: 기판, 202: 게이트 전극층, 204: 절연층, 205: 절연층, 205a: 절연막, 206: 절연층, 207: 산화물층, 208: 산화물 반도체층, 209: 산화물층, 210a: 소스 전극층, 210b: 드레인 전극층, 212: 절연층, 214: 절연층, 214a: 절연막, 216: 게이트 전극층, 260: 트랜지스터, 270: 트랜지스터, 280: 트랜지스터, 602: 포토다이오드, 640: 트랜지스터, 656: 트랜지스터, 658: 포토다이오드 리셋 신호선, 659: 게이트 신호선, 671: 포토센서 출력 신호선, 672: 포토센서 기준 신호선, 700: 메모리 소자, 701: 회로, 702: 회로, 703: 스위치, 704: 스위치, 706: 논리 소자, 707: 커패시터, 708: 커패시터, 709: 트랜지스터, 710: 트랜지스터, 713: 트랜지스터, 714: 트랜지스터, 720: 회로, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 2200: 트랜지스터, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 커패시터, 8000: 텔레비전 수상기, 8001: 하우징, 8002: 표시부, 8003: 스피커부, 8004: CPU, 8100: 경보 장치, 8101: 마이크로컴퓨터, 8102: 센서부, 8200: 실내기, 8201: 하우징, 8203: CPU, 8204: 실외기, 8300: 전기 냉동 냉장고, 8301: 하우징, 8302: 냉장실용 도어, 8303: 냉동실용 도어, 8304: CPU, 9700: 전기 자동차, 9701: 이차 전지, 9702: 회로, 9703: 구동 장치, 9704: 처리 장치
본 출원은 2013년 5월 20일에 일본 특허청에 출원된 일련 번호 2013-106331의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (8)

  1. 반도체 장치로서,
    절연층에 매몰된 제 1 도전층;
    상기 제 1 도전층 및 상기 절연층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 층;
    상기 제 1 층 위의 제 2 층;
    상기 제 1 층의 측면과 접촉하고, 상기 제 2 층의 상면 및 측면과 접촉하는 제 3 층;
    상기 제 3 층 위의 제 2 절연층;
    상기 제 2 절연층 위의 제 2 도전층; 및
    상기 제 2 도전층 위의 산화 알루미늄막
    을 포함하고,
    상기 제 1 층, 상기 제 2 층 및 상기 제 3 층 중 하나는 인듐, 갈륨, 및 아연을 포함하고,
    상기 제 2 도전층은 상기 제 2 층의 상기 상면 및 상기 측면을 덮는, 반도체 장치.
  2. 반도체 장치로서,
    절연층에 매몰된 제 1 도전층;
    상기 제 1 도전층 및 상기 절연층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 층;
    상기 제 1 층 위의 제 2 층;
    상기 제 1 층의 측면과 접촉하고, 상기 제 2 층의 상면 및 측면과 접촉하는 제 3 층;
    상기 제 3 층 위의 제 2 절연층;
    상기 제 2 절연층 위의 제 2 도전층; 및
    상기 제 2 도전층 위의 산화 알루미늄막
    을 포함하고,
    상기 제 1 층, 상기 제 2 층 및 상기 제 3 층 중 하나는 산화물 반도체를 포함하고,
    상기 제 2 도전층은 상기 제 2 층의 상기 상면 및 상기 측면을 덮는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화 알루미늄막은 과잉 산소를 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화 알루미늄막은 상기 제 1 절연층과 접촉하는 영역을 갖는, 반도체 장치.
  5. 반도체 장치로서,
    절연층에 매몰된 제 1 도전층;
    상기 제 1 도전층 및 상기 절연층 위의 제 1 절연층;
    상기 제 1 절연층 위의 제 1 층;
    상기 제 1 층 위의 제 2 층;
    상기 제 1 층의 측면과 접촉하고, 상기 제 2 층의 상면 및 측면과 접촉하는 제 3 층;
    상기 제 3 층 위의 제 2 절연층; 및
    상기 제 2 절연층 위의 제 2 도전층
    을 포함하고,
    상기 제 1 층, 상기 제 2 층 및 상기 제 3 층 각각은 인듐, 갈륨, 및 아연 중 적어도 하나를 포함하고,
    상기 제 2 도전층은 상기 제 2 층의 상기 상면 및 상기 측면을 덮는, 반도체 장치.
  6. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 층 및 상기 제 3 층 각각은 상기 제 2 층보다 더 높은 원자수비의 갈륨을 갖는, 반도체 장치.
  7. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 층은 상기 제 1 층 및 상기 제 3 층보다 두꺼운, 반도체 장치.
  8. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 텔레비전 수상기, 경보 장치, 에어컨디셔너, 냉장고, 및 전기 자동차로 이루어지는 군에서 선택되는 하나에 포함되는, 반도체 장치.
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