JP6314034B2 - 半導体装置 - Google Patents

Description

本明細書等で開示する発明は、半導体装置及び半導体装置の作製方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、画像表示装置、半導体回路及び電子機器は、すべて半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。

また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献３及び特許文献４参照）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報

酸化物半導体を用いたトランジスタを有する半導体装置において、高信頼性の達成は、製品化にむけて重要事項である。特に、半導体装置の電気特性の変動や低下は信頼性の低下を招く要因である。

このような問題に鑑み、本発明の一態様は、酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供することを課題の一とする。

また、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、高集積化等を達成するためにはトランジスタの微細化が必須である。

そこで、本発明の一態様は、酸化物半導体を用いた半導体装置であって、良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。

酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供給源の一つとして、酸素欠損があげられる。酸化物半導体に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタのノーマリオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動（シフト）など、電気特性の不良を引き起こす要因となる。よって、トランジスタの信頼性を向上させるためには、酸化物半導体に含まれる酸素欠損を低減することが必要となる。

また、酸化物半導体層において、水素、シリコン、窒素、炭素及び主成分以外の金属元素は不純物となる。例えば、酸化物半導体層中で水素の一部はドナー準位を形成し、キャリア密度を増大させる。

そのため、酸化物半導体を用いた半導体装置において安定した電気特性を得るためには、酸化物半導体層に十分な酸素を供給することで酸素欠損を低減し、且つ、水素等の不純物濃度を低減する措置を講じることが求められる。

そこで、本発明の一態様の半導体装置では、酸化物半導体層の下側に設けられたゲート絶縁層、及び酸化物半導体層の上側に設けられた保護絶縁層として機能する絶縁層から、チャネル形成領域へ酸素を供給することで、チャネル形成領域に生じうる酸素欠損を補填する。

本発明の一態様において、チャネル形成領域へ酸素を供給するためのゲート絶縁層及び保護絶縁層としては、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層を適用するものとする。ここで、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素、または、半導体装置の作製工程中に加わる熱処理温度以下の温度の加熱より放出されうる酸素をいう。例えば、過剰酸素を含む酸化アルミニウム膜として、ＡｌＯ_ｘ（ｘは１．５より大きい）膜を設けることができる。酸化アルミニウム膜に含まれる過剰酸素は、加熱によって放出され酸化物半導体層へと供給することが可能であるため、このような酸化アルミニウム膜を含む絶縁層を酸化物半導体層の下側及び上側に設けることで、チャネル形成領域に効果的に酸素を供給することができる。

なお、過剰酸素を含有する酸化アルミニウム膜は、例えば、酸素を含む雰囲気にてスパッタリング法等によって成膜することで形成することができる。

また、酸化アルミニウム膜は、酸化シリコン膜、酸化窒化シリコン膜等の絶縁層、または酸化物半導体層と比較して酸素及び水素に対する透過性が低い絶縁層である。換言すると、酸素及び水素に対するバリア性を有する絶縁層である。よって、酸化アルミニウム膜を含む絶縁層を設けることで、当該絶縁層で囲まれた領域の酸素の脱離による酸素欠損の形成を抑制し、且つ、水素又は水素化合物の混入を抑制することが可能となる。

本発明の一態様において、酸化物半導体層の上側又は下側の一方に設けられたゲート絶縁層と、酸化物半導体層の上側又は下側の他方に設けられた保護絶縁層は、酸化物半導体層と、該酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層とが存在しない領域において、互いに接する領域を有する。すなわち、本発明の一態様の半導体装置は、酸化物半導体層を包み込むように酸化アルミニウム膜が設けられた構成を有する。このような構成を有することで、酸化物半導体層のフロントチャネル側及びバックチャネル側界面に加えて、酸化物半導体層側面における酸素の脱離及び／または水素等の不純物の混入を抑制し、且つ酸素の供給を行うことが可能となる。よって、当該酸化物半導体層にチャネルが形成されるトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を形成することが可能となる。

より具体的には、例えば以下の構成とすることができる。

本発明の一態様は、第１のゲート電極層と、第１のゲート電極層上に接して設けられた第１のゲート絶縁層と、第１のゲート絶縁層を介して第１のゲート電極層と重なる酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に位置し、酸化物半導体層と重なる第２のゲート絶縁層と、第２のゲート絶縁層を介して酸化物半導体層と重なる第２のゲート電極層と、ソース電極層、ドレイン電極層及び第２のゲート電極層を覆う保護絶縁層と、を有し、第１のゲート絶縁層及び保護絶縁層は、過剰酸素を含有する酸化アルミニウム膜を含み、且つソース電極層、ドレイン電極層及び第２のゲート電極層の存在しない領域において互いに接する領域を有する半導体装置である。

また、本発明の一態様は、第１の絶縁層と、第１の絶縁層中に埋め込まれ、上面が露出した第１のゲート電極層と、第１の絶縁層及び第１のゲート電極層上に接する第１のゲート絶縁層と、第１のゲート絶縁層を介して第１のゲート電極層と重なる酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に位置し、酸化物半導体層と重なる第２のゲート絶縁層と、第２のゲート絶縁層を介して酸化物半導体層と重なる第２のゲート電極層と、ソース電極層、ドレイン電極層及び第２のゲート電極層を覆う保護絶縁層と、を有し、第１のゲート絶縁層及び保護絶縁層は、過剰酸素を含有する酸化アルミニウム膜を含み、且つソース電極層、ドレイン電極層及び第２のゲート電極層の存在しない領域において互いに接する領域を有する半導体装置である。

上記の半導体装置において、チャネル幅の方向の断面において、第２のゲート電極層は、第２のゲート絶縁層を介して酸化物半導体層の側面及び上面を覆うことが好ましい。

また、上記の半導体装置において、第１のゲート絶縁層と酸化物半導体層との間に設けられ、酸化物半導体層を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む第１の酸化物層と、第２のゲート絶縁層と酸化物半導体層との間に設けられ、酸化物半導体層を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む第２の酸化物層と、を有し、酸化物半導体層の伝導帯下端のエネルギーは、第１の酸化物層及び第２の酸化物層の伝導帯下端のエネルギーよりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。

また、上述の構成において、第２の酸化物層は、ソース電極層とドレイン電極層から露出した酸化物半導体層を覆うように、ソース電極層及びドレイン電極層上に設けられることが好ましい。

本発明の一態様にかかる構成の効果は、例えば以下のように説明することができる。

本発明の一態様の半導体装置は、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層を、酸化物半導体層を包み込むように設ける。酸化アルミニウム膜に含まれる過剰酸素は、半導体装置の作製工程における加熱処理によって、チャネルが形成される酸化物半導体層へ供給される。さらに、酸化アルミニウム膜は、酸素及び水素に対するバリア性を有するため、酸化アルミニウム膜を含む絶縁層で包まれた酸化物半導体層からの酸素の脱離、及び酸化物半導体層への水素等の不純物の混入を抑制することが可能となる。十分に酸素が供給され、且つ水素等の不純物の混入を抑制された酸化物半導体層は、高純度真性化された酸化物半導体層である。

また、上記の半導体装置において、酸化物半導体層の下側及び上側に重なるように設けられた第１のゲート電極層及び第２のゲート電極層によって、酸化物半導体層は、垂直方向の電界が上下方向から印加される。よって、半導体装置のしきい値電圧を良好に制御することが可能となる。また、上述の第２のゲート電極層を、第２のゲート絶縁層を介して酸化物半導体層の側面を覆うように形成することで、チャネル形成領域に対して垂直方向及び側面方向から全体的に電界を印加することが可能となり、しきい値電圧の制御性をさらに良好とすることができる。また、トランジスタのサブスレッショルド係数（Ｓ値）を小さくすることができる。

また、本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる第１のゲート絶縁層及び保護絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができるため、トランジスタの電気特性の劣化を抑制することができる。

すなわち、本発明の一態様は、酸化物半導体層の上面及び底面が酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層によって覆われ、チャネル幅方向における酸化物半導体層の側面及び底面がゲート絶縁層を介してゲート電極層によって覆われ、且つ、酸化物半導体層を包み込むように酸化アルミニウム膜を含む絶縁層を設けた構成とすることがより好ましい。このような構成とすることで、酸化物半導体層中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。

本発明の一態様によって、酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供することができる。

また、本発明の一態様によって、酸化物半導体を用いた半導体装置であって、良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供することができる。

半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の一態様を説明する平面図、断面図及びバンド図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一例を説明する回路図。 半導体装置の一例を説明するブロック図。 半導体装置の一例を説明する回路図。 半導体装置の一例を説明する回路図。 半導体装置の一例を説明する図。 電子機器の一態様を説明する図。

以下では、開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は、以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発明の一態様の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０^１７／ｃｍ^３未満、１×１０^１５／ｃｍ^３未満、または１×１０^１３／ｃｍ^３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。

また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。「下」についても同様である。

また、本明細書等において、膜の上面とは、基板表面と略平行な面のうち、基板表面からの距離が離れた側の面を示し、膜の底面とは、基板表面と略平行な面のうち、基板表面に近い側の面を示す。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を、図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体を有するトランジスタを示す。

図１にトランジスタ２５０の構成例を示す。図１（Ａ）は、トランジスタ２５０の平面図であり、図１（Ｂ）は、図１（Ａ）のＶ１−Ｗ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＸ１−Ｙ１における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２５０の構成要素の一部（例えば、絶縁層２１２等）を省略して図示している。本明細書の以降の平面図においても同様である。

図１に示すトランジスタ２５０は、基板２００上に設けられた第１のゲート電極層２０２と、第１のゲート電極層２０２に接して設けられた絶縁層２０６と、絶縁層２０６を介して第１のゲート電極層２０２と重なる酸化物半導体層２０８と、酸化物半導体層２０８と電気的に接続するソース電極層２１０ａ及びドレイン電極層２１０ｂと、ソース電極層２１０ａ及びドレイン電極層２１０ｂ上に位置し、酸化物半導体層２０８と重なる絶縁層２１４と、絶縁層２１４を介して酸化物半導体層２０８と重なる第２のゲート電極層２１６と、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように、絶縁層２０６上に設けられた絶縁層２１２と、を有する。

トランジスタ２５０において、第１のゲート電極層２０２と、酸化物半導体層２０８との間に設けられた絶縁層２０６は、第１のゲート絶縁層として機能する。また、第２のゲート電極層２１６と酸化物半導体層２０８との間に設けられた絶縁層２１４は、第２のゲート絶縁層として機能する。また、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように酸化物半導体層２０８の上側に設けられた絶縁層２１２は、保護絶縁層として機能する。

トランジスタ２５０において、酸化物半導体層２０８の下側に設けられた絶縁層２０６と、酸化物半導体層２０８の上側に設けられた絶縁層２１２には、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層を適用する。

図１（Ｂ）及び図１（Ｃ）の断面図に示すように、第１のゲート絶縁層として機能する絶縁層２０６と、保護絶縁層として機能する絶縁層２１２とは、チャネル長方向（キャリアが流れる方向）及びチャネル幅方向の双方において、酸化物半導体層２０８、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６が存在しない領域で、互いに接する領域を有している。すなわち、トランジスタ２５０に含まれる酸化物半導体層２０８は、酸化アルミニウム膜を含む絶縁層によって包まれた構成を有する。

上述したように、酸化アルミニウム膜に含まれる過剰酸素は、トランジスタ２５０の作製工程中の加熱処理によって放出され、酸化物半導体層２０８へと供給される。また、該加熱処理と、酸化物半導体層２０８上に絶縁層等を成膜する際の加熱処理とを兼ねることも可能である。さらに、酸化アルミニウム膜は、酸素及び水素に対するバリア性を有する膜である。よって、酸化物半導体層２０８は、酸素の脱離が抑制され、且つ酸素が十分に供給されることで酸素欠損が低減されるとともに、水素等の不純物の混入が低減された、酸化物半導体層である。換言すると、酸化物半導体層２０８は、高純度真性化された酸化物半導体層である。高純度化し、ｉ型（真性）化した酸化物半導体層２０８を有するトランジスタ２５０は、電気特性変動が抑制されており、電気的に安定である。

なお、酸化物半導体層２０８を真性または実質的に真性とするためには、二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）における分析において、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

なお、酸化物半導体層２０８の下側に設けられる絶縁層２０６及び酸化物半導体層２０８の上側に設けられる絶縁層２１２は、含有する水素濃度を低減することが好ましい。具体的には、絶縁層２０６及び絶縁層２１２に含まれる水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満とすることが好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることがより好ましい。

高純度化された酸化物半導体層２０８をチャネル形成領域に用いたトランジスタ２５０のオフ電流は極めて小さい。例えば、高純度化された酸化物半導体層を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、さらに好ましくは１×１０^−２４Ａ以下、または８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、さらに好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。

なお、トランジスタを微細化することで、高密度化（高集積化）が実現される。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下とする。

半導体装置の高密度化（高集積化）を達成するためには、トランジスタの微細化が必須であるものの、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られている。例えば、シリコンを用いたトランジスタでは、チャネル長を短縮すると、サブスレッショルド係数（Ｓ値）の劣化、しきい値電圧がマイナス側へ変動等の短チャネル効果が生じることが知られている。

しかしながら、酸化物半導体を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタであるため、シリコン等の反転型トランジスタと比較して短チャネルでのＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）が起こりにくい。酸化物半導体を用いたトランジスタでは、短チャネル効果に対する耐性を有すると言い換えることもでき、酸化物半導体を用いたトランジスタは、微細化に適したトランジスタである。

また、トランジスタ２５０において、酸化物半導体層２０８の下側に重なるように設けられた第１のゲート電極層２０２及び酸化物半導体層２０８の上側に重なるように設けられた第２のゲート電極層２１６によって、酸化物半導体層２０８は、垂直方向の電界が上下方向から印加される。このような構成とすることで、チャネル形成領域に対して垂直方向及び側面方向の全体的に電界が印加されるようになるため、トランジスタ２５０のしきい値電圧の制御を良好に行うことができる。また、トランジスタ２５０のＳ値を小さくすることができる。第１のゲート電極層２０２と第２のゲート電極層２１６の電位は、例えば同電位とすることができる。ただし、第１のゲート電極層２０２及び第２のゲート電極層２１６の電位はこれに限られない。

なお、トランジスタ２５０のチャネル幅を拡大しすぎると、チャネル形成領域の側面方向から第２のゲート電極層２１６の電界が印加されにくくなり、しきい値電圧の制御性が低下する。酸化物半導体層２０８の側面方向に、第２のゲート電極層２１６からの電界を十分に印加するためには、酸化物半導体層２０８の膜厚を、チャネル幅以上とすることが好ましい。

一般に、トランジスタのチャネル幅を縮小すると、オン電流の低下が懸念される。オン電流の向上を目的として、活性層の側面にもチャネルが形成されるよう活性層を厚膜化する方法も知られているが、チャネルが形成される表面積が増大することで、チャネル形成領域とゲート絶縁層との界面にキャリアの散乱が増加するため、十分なオン電流の向上を見込むのは容易ではない。

しかしながら、本実施の形態のトランジスタ２５０においては、チャネルが形成される酸化物半導体層２０８を包み込む態様で、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層２０６、２１２を有することで、酸化アルミニウム膜に含まれる過剰酸素を酸化物半導体層２０８に供給し、且つ、酸化物半導体層２０８からの酸素の脱離及び水素等の不純物の混入を抑制することができる。酸化物半導体層２０８にとって、酸素欠損及び水素はキャリアの生成要因となるため、過剰酸素を含む酸化アルミニウム膜を設けることで、チャネルが形成される酸化物半導体層２０８の界面で生じうるキャリアの散乱を抑えることができる。

したがって、チャネル幅を縮小した場合であっても、酸化物半導体層２０８の膜厚を厚膜化して第２のゲート電極層２１６と重なる表面積を増加させることで、オン電流を十分に向上させることが可能となる。

なお、酸化物半導体層中の水素の一部は、酸素欠損に捕獲され、酸化物半導体層をｎ型化するため、フェルミ準位（Ｅｆ）が伝導帯下端（Ｅｃ）に近づく。よって、水素が多量に含まれた酸化物半導体層は、電気特性の変動が懸念される一方で、トランジスタの電界効果移動度の向上が実現される。一方、酸化物半導体層２０８を真性又は実質的に真性とすると、酸化物半導体層２０８のフェルミエネルギーはミッドギャップ（酸化物半導体層のエネルギーギャップの中間のエネルギー）と一致する、又は限りなく近づく。この場合、酸化物半導体層２０８に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。

しかしながら、トランジスタ２５０においては、酸化物半導体層２０８に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層２０８の全体的にゲート電界が印加させることとなり、電流は酸化物半導体層２０８のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタ２５０の電界効果移動度の向上を図ることが可能となる。

また、トランジスタのチャネル長及びチャネル幅を微細化すると、レジストマスクを用いて加工される配線、半導体層等の端面が丸みを帯びる（曲面を有する）場合がある。厚膜化した酸化物半導体層を覆うように、薄膜の絶縁層（例えば、ゲート絶縁層）を形成する場合、被覆性の低下による形状不良を招き、安定した電気特性が得られないことがあるが、酸化物半導体層２０８の端面が曲面を有することで、酸化物半導体層２０８上に設けられる絶縁層２１４の被覆性を向上させることができるため、好ましい。

図２に本実施の形態のトランジスタの別の構成例として、トランジスタ２６０の構成例を示す。図２（Ａ）は、トランジスタ２６０の平面図であり、図２（Ｂ）は、図２（Ａ）のＶ２−Ｗ２における断面図であり、図２（Ｃ）は、図２（Ａ）のＸ２−Ｙ２における断面図である。

図２に示すトランジスタ２６０は、基板２００上の絶縁層２０５と、絶縁層２０５中に埋め込まれ上面が露出した第１のゲート電極層２０２と、絶縁層２０５から露出した第１のゲート電極層２０２の上面に接するように絶縁層２０５上に設けられた絶縁層２０６と、絶縁層２０５及び絶縁層２０６を介して第１のゲート電極層２０２と重なる酸化物半導体層２０８と、酸化物半導体層２０８と電気的に接続するソース電極層２１０ａ及びドレイン電極層２１０ｂと、ソース電極層２１０ａ及びドレイン電極層２１０ｂ上に位置し、酸化物半導体層２０８と重なる絶縁層２１４と、絶縁層２１４を介して酸化物半導体層２０８と重なる第２のゲート電極層２１６と、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように、絶縁層２０６上に設けられた絶縁層２１２と、を有する。

トランジスタ２６０において、第１のゲート電極層２０２と、酸化物半導体層２０８との間に設けられた絶縁層２０６は、第１のゲート絶縁層として機能する。また、第２のゲート電極層２１６と酸化物半導体層２０８との間に設けられた絶縁層２１４は、第２のゲート絶縁層として機能する。また、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように酸化物半導体層２０８の上側に設けられた絶縁層２１２は、保護絶縁層として機能する。

図２に示すトランジスタ２６０は、第１のゲート電極層２０２の構成において図１のトランジスタ２５０と相違する。すなわち、トランジスタ２５０では、基板上に形成された第１のゲート電極層２０２を覆うように絶縁層２０６を形成している。一方、トランジスタ２６０では、第１のゲート電極層２０２は、絶縁層２０５に埋め込まれ、上面が露出した構成を有し、当該露出した上面において第１のゲート絶縁層として機能する絶縁層２０６と接している。

トランジスタ２６０において、その他の構成要素は、トランジスタ２５０と同様の構成とすることができる。

以下、図３及び図４を用いて、トランジスタ２６０の作製方法の一例を説明する。

絶縁表面を有する基板２００上に第１のゲート電極層２０２（これと同じ層で形成される配線を含む）を形成し、第１のゲート電極層２０２上に絶縁膜２０５ａを形成する（図３（Ａ）参照）。

絶縁表面を有する基板２００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板２００として用いてもよい。

また、基板２００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ２６０を直接作製してもよいし、他の作製基板にトランジスタ２６０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ２６０との間に剥離層を設けるとよい。

第１のゲート電極層２０２の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、第１のゲート電極層２０２としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、第１のゲート電極層２０２は単層構造又は積層構造とすることができる。なお、絶縁膜２０５ａと接する第１のゲート電極層２０２の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリオフのスイッチング素子を実現できる。

第１のゲート電極層２０２は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。

絶縁膜２０５ａとしては、酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜等を用いて、単層構造または積層構造とすることができる。なお、絶縁膜２０５ａの膜厚は、少なくとも第１のゲート電極層２０２の膜厚以上とすることが好ましい。

次いで、絶縁膜２０５ａにエッチバック処理またはＣＭＰ（化学的機械研磨）処理を施して、第１のゲート電極層２０２の一部を露出させる。なお、ＣＭＰ処理とエッチバック処理を組み合わせて用いてもよい。ここでのエッチバック処理またはＣＭＰ処理により、第１のゲート電極層２０２上に設けられた絶縁膜２０５ａが除去され、第１のゲート電極層２０２を埋め込む絶縁層２０５が形成される。

次いで、絶縁層２０５上に接して、絶縁層２０６を形成する（図３（Ｂ）参照）。

絶縁層２０６は、少なくとも過剰酸素を含有する酸化アルミニウム膜を含む。また、酸化アルミニウム膜と、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜との積層構造としてもよい。なお、積層構造とする場合には、酸化アルミニウム膜の他に含まれる絶縁膜も、酸化アルミニウム膜と同様に過剰酸素を含有していてもよい。

例えば、第１のゲート電極層２０２に近い側から過剰酸素を含有する酸化アルミニウム膜と、過剰酸素を含有する酸化シリコン膜とを順に積層することにより、絶縁層２０６を積層構造としてもよい。この場合、酸化物半導体層に対して酸化シリコン膜の外側に設けられた酸化アルミニウム膜によって、酸化シリコン膜に含まれる過剰酸素の外方拡散を抑制しつつ、後に形成される酸化物半導体層２０８へ効果的に酸素を供給することができる。

また、絶縁層２０６に含まれる酸化アルミニウム膜は、酸化アルミニウムターゲットを用いたスパッタリング法によって形成することが好ましい。または、アルミニウムターゲットを用いた反応性スパッタリングによって、酸化アルミニウム膜を形成してもよい。酸化アルミニウム膜の成膜を、酸素を含む雰囲気において行うことで、成膜後の酸化アルミニウム膜に過剰酸素を含有させることができる。成膜ガス中の酸素割合は３０体積％以上とすることが好ましい。なお、酸素に加えて希ガス（例えば、アルゴン）を含有していてもよい。

または、絶縁層２０６に含まれる酸化アルミニウム膜を成膜する際の酸化アルミニウムターゲットに、０．１％以上３０％以下の割合で酸化シリコンを含有させて、酸化シリコンを含む酸化アルミニウム膜を形成してもよい。酸化シリコンは、酸化アルミニウムと比較して酸素の透過性が高いため、酸化アルミニウム膜が酸化シリコンを含有すると、該酸化アルミニウム膜に含まれる過剰酸素が放出されやすくなる。また、酸化シリコンを含有する酸化アルミニウム膜をトランジスタに適用することで、応力緩和の効果を奏する。一方、酸化シリコンの含有割合が高いと酸素に対するバリア性が低下するため、酸化アルミニウムターゲットに含まれる酸化シリコンの割合は３０％以下とすることが好ましい。例えば、５％または１０％の割合で酸化シリコンを添加すればよい。

また、絶縁層２０６の成膜時の基板温度を高めることで、絶縁層２０６中に含まれる水素濃度を低減することが可能であるため好ましい。基板温度は、例えば１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。

次いで、絶縁層２０６上に酸化物半導体層２０８となる酸化物半導体膜を成膜し、島状に加工して酸化物半導体層２０８を形成する（図３（Ｃ）参照）。

酸化物半導体膜は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。

酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。

酸化物半導体膜を成膜する際、できる限り酸化物半導体に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体膜の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、水素分子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該ポンプで排気した成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができる。

また、基板２００を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。基板２００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性の酸化物半導体膜を形成することができる。

酸化物半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気特性（電界効果移動度、しきい値等）に応じて適切な組成のものを用いればよい。また、必要とする電気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

酸化物半導体膜を形成後、熱処理を行うことが好ましい。熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲気で行えばよい。また、熱処理の雰囲気は、不活性ガス雰囲気で熱処理を行った後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。ここでの加熱処理によって、酸化物半導体膜から水素や水などの不純物を除去することができる。なお、当該熱処理は、酸化物半導体膜を島状の酸化物半導体層２０８に加工した後に行ってもよい。

次に、絶縁層２０６及び島状の酸化物半導体層２０８上に導電膜を形成し、該導電膜を加工してソース電極層２１０ａ及びドレイン電極層２１０ｂ（これと同じ層に形成される配線を含む。）を形成する（図４（Ａ）参照）。

ソース電極層２１０ａ及びドレイン電極層２１０ｂは、第１のゲート電極層２０２と同様の材料を用いることが可能であり、単層構造または積層構造とすることができる。

なお、図示しないが、ソース電極層２１０ａ及びドレイン電極層２１０ｂの端部は階段状に複数の段を設けた形状としてもよい。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。ソース電極層２１０ａ及びドレイン電極層２１０ｂの膜厚が厚いほど、当該段数を増やすことが好ましい。ソース電極層２１０ａ及びドレイン電極層２１０ｂを上記のような複数の段を設けた形状とすることで、それらの上方に形成される絶縁層２１２の被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができるためである。

なお、ソース電極層２１０ａ及びドレイン電極層２１０ｂの加工の際に、導電膜のオーバーエッチングによって、酸化物半導体層２０８の一部（ソース電極層２１０ａ及びドレイン電極層２１０ｂから露出した領域）がエッチングされ膜厚が減少することがある。

次いで、ソース電極層２１０ａ及びドレイン電極層２１０ｂを覆うように、絶縁層２０６上に絶縁膜２１４ａを形成する（図４（Ｂ）参照）。

絶縁膜２１４ａは、絶縁膜２０５ａと同様の材料、同様の作製方法によって形成することが可能である。

次いで、絶縁膜２１４ａ上に、第２のゲート電極層２１６となる導電膜を形成し、これを加工して第２のゲート電極層２１６（これと同じ層で形成される配線を含む）を形成する。その後、第２のゲート電極層２１６をマスクとして絶縁膜２１４ａを加工して、絶縁層２１４を形成する。第２のゲート電極層２１６をマスクとして自己整合的に絶縁層２１４の加工を行うと、マスク枚数を増加することがないため好適である。

その後、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように、絶縁層２０６上に絶縁層２１２を形成する（図４（Ｃ）参照）。絶縁層２１２は、少なくとも過剰酸素を含有する酸化アルミニウム膜を含む絶縁層とし、絶縁層２０６と同様の構成、同様の作製方法によって形成することができる。

なお、絶縁層２１２を形成後、熱処理を行ってもよい。熱処理の条件は、先の酸化物半導体膜を形成後の熱処理と同様とすることができる。

以上によって、本実施の形態のトランジスタ２６０を形成することができる。

本実施の形態で示す半導体装置は、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層を、酸化物半導体層を包み込むように設けることで、酸化物半導体層に酸素を供給し、且つ、酸化物半導体層からの酸素の脱離、及び酸化物半導体層への水素等の不純物の混入を抑制することが可能となる。

よって、チャネル形成領域の酸素欠損に起因して起こりうるしきい値電圧の変動等の電気特性の変動を抑制することができる。具体的には、例えば、しきい値電圧のノーマリオフ化を安定に成就することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。

また、本実施の形態で示す半導体装置は、酸化物半導体層の下側及び上側に重なるように設けられた第１のゲート電極層及び第２のゲート電極層によって、酸化物半導体層の垂直方向の上下からゲート電極層の電界が印加される。よって、トランジスタのしきい値電圧を良好に制御することが可能となる。

さらに、第２のゲート絶縁層を介して酸化物半導体層と重なる第２のゲート電極層を、チャネル幅方向においてチャネル形成領域の側面及び底面と重なるように設けることで、酸化物半導体層の側面及び底面と重なるゲート電極層を形成する。これによって、チャネル形成領域に対して側面方向及び底面方向から電界が印加されるため、トランジスタのしきい値電圧をより良好に制御し、且つＳ値を小さくすることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる半導体装置の構成について、図５及び図６を参照して説明する。なお、実施の形態１と共通する構成については、実施の形態１を参酌することが可能であり、繰り返しの説明を省略することがある。

図５に本実施の形態のトランジスタ２７０の構成例を示す。図５（Ａ）は、トランジスタ２７０の平面図であり、図５（Ｂ）は、図５（Ａ）のＶ３−Ｗ３における断面図であり、図５（Ｃ）は、図５（Ａ）のＸ３−Ｙ３における断面図である。また、図５（Ｄ）は、トランジスタ２７０に含まれる積層構造の伝導帯下端のエネルギーを模式的に示すバンド図である。

図５に示すトランジスタ２７０は、実施の形態１のトランジスタ２６０と同様に、基板２００上に、絶縁層２０５と、絶縁層２０５中に埋め込まれ、上面が露出した第１のゲート電極層２０２と、第１のゲート電極層２０２の上面に接するように絶縁層２０５上に設けられた絶縁層２０６と、絶縁層２０６を介して第１のゲート電極層２０２と重なる酸化物半導体層２０８と、酸化物半導体層２０８と電気的に接続するソース電極層２１０ａ及びドレイン電極層２１０ｂと、ソース電極層２１０ａ及びドレイン電極層２１０ｂ上に位置し、酸化物半導体層２０８と重なる絶縁層２１４と、絶縁層２１４を介して酸化物半導体層２０８と重なる第２のゲート電極層２１６と、ソース電極層２１０ａ、ドレイン電極層２１０ｂ及び第２のゲート電極層２１６を覆うように、絶縁層２０６上に設けられた絶縁層２１２と、を有する。

また、本実施の形態のトランジスタ２７０は、上述のトランジスタ２６０の構成に加えてさらに、絶縁層２０６と酸化物半導体層２０８との間に設けられ、酸化物半導体層２０８を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む第１の酸化物層２０７と、絶縁層２１４と酸化物半導体層２０８との間に設けられ、酸化物半導体層２０８を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む第２の酸化物層２０９と、を有する。

トランジスタ２７０では、実施の形態１で示したトランジスタ２６０の作製工程において、絶縁層２０５上に接して絶縁層２０６を形成した後、第１の酸化物層２０７となる第１の酸化物膜と、酸化物半導体膜と、第２の酸化物層２０９となる第２の酸化物膜とを連続的に成膜し、フォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いた第２の酸化物膜、酸化物半導体膜及び第１の酸化物膜のエッチングによって島状に加工することで、第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９の積層構造を形成することができる。

なお、上述の通り、トランジスタ２７０に含まれる第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９は同じレジストマスクを用いて加工されるため、第１の酸化物層２０７の上端部と酸化物半導体層２０８の下端部は略一致し、酸化物半導体層２０８の上端部と第２の酸化物層２０９の下端部は略一致する。または、第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９は、略一致した上面形状を有する。

なお、上記において第１の酸化物膜、酸化物半導体膜、及び第２の酸化物膜を大気開放することなく連続的に形成すると、各層の界面への水素や水分等の不純物の吸着を防止することができるため、好ましい。

トランジスタ２７０に含まれる酸化物半導体層２０８としては、少なくともインジウム、亜鉛及びＭ（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層２０８がインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。

酸化物半導体層２０８の下層の第１の酸化物層２０７としてはＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層２０８よりもＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層２０７として、酸化物半導体層２０８よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層２０７は酸化物半導体層２０８よりも酸素欠損が生じにくい酸化物層である。

また、酸化物半導体層２０８の上層の第２の酸化物層２０９としては、第１の酸化物層２０７と同様にＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層２０８よりもＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層２０９として、酸化物半導体層２０８よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。

つまり、第１の酸化物層２０７、酸化物半導体層２０８、第２の酸化物層２０９が、少なくともインジウム、亜鉛およびＭ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層２０７をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層２０８をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第２の酸化物層２０９をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層２０８において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

なお、第１の酸化物層２０７がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層２０８がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層２０９がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。

なお、第１の酸化物層２０７と、第２の酸化物層２０９とは、異なる金属元素を構成元素として含む層としてもよいし、同じ金属元素を同一の原子数比で、又は異なる原子数比で含む層としてもよい。

第１の酸化物層２０７、酸化物半導体層２０８、及び第２の酸化物層２０９には、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。

また、第１の酸化物層２０７及び第２の酸化物層２０９は、酸化物半導体層２０８を構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層２０８よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、第１のゲート電極層２０２及び／または第２のゲート電極層２１６に電界を印加すると、第１のゲート絶縁層の一部として機能する絶縁層２０６と、第２のゲート電極層として機能する絶縁層２１４に挟まれた、第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９からなる積層構造のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層２０８にチャネルが形成される。すなわち、第１の酸化物層２０７及び第２の酸化物層２０９が形成されていることよって、トランジスタのチャネルを、酸化物半導体層２０８と構成元素（ただし、酸素を除く）が異なる絶縁層である絶縁層２０６及び絶縁層２１４と接しない構造とすることができる。

図５（Ｄ）に、絶縁層２０６、第１の酸化物層２０７、酸化物半導体層２０８、第２の酸化物層２０９及び絶縁層２１４を含む積層構造のバンド構造を模式的に示す。図５（Ｄ）において、Ｅｖａｃは真空準位のエネルギー、Ｅｃは伝導帯下端のエネルギーを示す。

図５（Ｄ）より、酸化物層に挟まれた酸化物半導体層がウェル（井戸）となり、当該積層構造を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）、または、ラウンドウェルとも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

図５（Ｄ）に示すように、第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９の界面近傍において、伝導帯下端のエネルギーが曲線を描くように連続的に変化する。Ｉｎ−Ｍ−Ｚｎ酸化物で表記される酸化物層において、組成に対するＭの割合が高いほど該酸化物層のエネルギーバンドギャップが広くなるため、第１の酸化物層２０７、酸化物半導体層２０８、及び第２の酸化物層２０９の界面近傍で各々の層の混合領域（混合層）が形成され、該混合領域においては前述の元素Ｍの組成が徐々に変化することで、図５（Ｄ）に示すようなラウンドウェルが形成されると理解される。また、第１の酸化物層２０７、酸化物半導体層２０８、第２の酸化物層２０９の組成が近似することにより、酸素が相互に拡散しやすい。一方で、構成元素の異なる絶縁層２０６と第１の酸化物層２０７との間、及び第２の酸化物層２０９と絶縁層２１４との間には、上述の混合領域が形成されにくいため、エネルギーバンド図においても連続的な変化は見られない。

第１の酸化物層２０７、酸化物半導体層２０８及び第２の酸化物層２０９の界面近傍において、伝導帯下端のエネルギーにラウンドウェルが形成されることで、該界面近傍における電界集中を緩和することができる。

なお、図５（Ｄ）では第１の酸化物層２０７の伝導帯下端のエネルギーが第２の酸化物層２０９の伝導帯下端のエネルギーよりも真空準位に近い場合を例に示したが、双方が同じ伝導帯下端のエネルギーを有する酸化物層であってもよいし、第２の酸化物層２０９が第１の酸化物層２０７の伝導帯下端のエネルギーよりも真空準位に近い伝導帯下端のエネルギーを有していてもよい。

第１の酸化物層２０７及び第２の酸化物層２０９は、酸化物半導体層２０８を構成する金属元素を一種以上含む酸化物層であるから、これらの積層構造は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型（ラウンド）の井戸構造）が形成されるように作製する。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ以上１×１０^−４Ｐａ以下）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

なお、高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。

酸化物半導体層２０８の上層又は下層に設けられる第１の酸化物層２０７及び第２の酸化物層２０９はバリア層として機能し、酸化物積層に接する絶縁層（絶縁層２０６及び絶縁層２１４）と、酸化物積層との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層２０８へと及ぶことを抑制することができる。

具体的には、酸化物半導体層２０８と比較して酸素欠損の生じにくい第１の酸化物層２０７及び第２の酸化物層２０９を酸化物半導体層２０８の上下に接して設けることで、酸化物半導体層２０８における酸素欠損を低減することができる。これによって、酸化物半導体層２０８の界面に酸素欠損に起因するトラップ準位が形成されることを抑制する。例えば、酸化物半導体層２０８は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０^−３／ｃｍ未満、好ましくは１×１０^−４／ｃｍ未満とすることができる。

また、酸化物半導体層２０８のバックチャネル側に構成元素の異なる絶縁層２１４（例えば、酸化シリコン膜を含む絶縁層）が接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、トランジスタ２８０においては酸化物半導体層２０８を構成する金属元素を一種以上含んで第２の酸化物層２０９が構成されるため、酸化物半導体層２０８のバックチャネル側界面に界面準位を形成しにくくなる。よって第２の酸化物層２０９を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

また、ゲート絶縁層として機能する絶縁層２０６と酸化物半導体層２０８との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、トランジスタ２８０においては、酸化物半導体層２０８を構成する金属元素を一種以上含んで第１の酸化物層２０７が構成されるため、酸化物半導体層２０８のフロントチャネル側界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。

また、第１の酸化物層２０７及び第２の酸化物層２０９は、絶縁層２０６及び絶縁層２１２の構成元素が、酸化物半導体層２０８へ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。

例えば、酸化物半導体層２０８に含まれるシリコンの濃度は３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。また、酸化物半導体層２０８に含まれる炭素の濃度は３×１０^１８／ｃｍ^３以下、好ましくは３×１０^１７／ｃｍ^３以下とする。

なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。

なお、第１の酸化物層２０７及び第２の酸化物層２０９は、酸化物半導体にとって不純物となる絶縁層２０６及び絶縁層２１４の構成元素が酸化物半導体層２０８に混入することを抑制する厚さ以上とする。また、酸化物半導体層２０８の膜厚を大きくすることで、トランジスタ２８０のオン電流を向上させることができるため、酸化物半導体層２０８の膜厚は、少なくとも第１の酸化物層２０７及び第２の酸化物層２０９の膜厚よりも大きく形成することが好ましい。

また、第１の酸化物層２０７は、ゲート電極層とチャネルとして機能する酸化物半導体層２０８との間に設けられる層であるため、トランジスタのオン電流を向上させるためには可能な限り薄くすることが好ましい。具体的には、第１の酸化物層２０７の膜厚は、例えば、０．３ｎｍ以上１０ｎｍ未満、好ましくは０．３ｎｍ以上５ｎｍ以下とすることができる。

また、水素や水分が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、第１の酸化物層２０７の下側に水素や水分が外部から侵入することを防止する酸化アルミニウム膜を含む絶縁層２０６を設け、第２の酸化物層２０９の上側に水素や水分が外部から侵入することを防止する酸化アルミニウム膜を含む絶縁層２１２を設けることは、井戸型構造を実現する上で有用である。

なお、第１の酸化物層２０７または第２の酸化物層２０９の伝導帯下端のエネルギーと、酸化物半導体層２０８の伝導帯下端のエネルギーとのエネルギー差が小さい場合、酸化物半導体層２０８の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、第１の酸化物層２０７または第２の酸化物層２０９の伝導帯下端のエネルギーと、酸化物半導体層２０８の伝導帯下端のエネルギーとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。

図６に本実施の形態のトランジスタの別の構成例を示す。図６（Ａ）は、トランジスタ２８０の平面図であり、図６（Ｂ）は、図６（Ａ）のＶ４−Ｗ４における断面図であり、図６（Ｃ）は、図６（Ａ）のＸ４−Ｙ４における断面図である。

図６に示すトランジスタ２８０は、第２の酸化物層２０９が、ソース電極層２１０ａ及びドレイン電極層２１０ｂから露出した酸化物半導体層２０８を覆うように、ソース電極層２１０ａ及びドレイン電極層２１０ｂ上に設けられる点において、図５のトランジスタ２７０と相違する。その他の構成は、トランジスタ２７０と同様とすることができる。

トランジスタ２８０では、絶縁層２０６上に、第１の酸化物層２０７となる第１の酸化物膜と、酸化物半導体膜を連続的に成膜し、レジストマスクを用いたエッチングによって第１の酸化物膜及び酸化物半導体膜を島状に加工することで、第１の酸化物層２０７及び酸化物半導体層２０８が形成される。また、第１の酸化物層２０７及び酸化物半導体層２０８の一部に接するソース電極層２１０ａ及びドレイン電極層２１０ｂを形成後、該ソース電極層２１０ａ及びドレイン電極層２１０ｂから露出した酸化物半導体層２０８を覆うようにソース電極層２１０ａ及びドレイン電極層２１０ｂ上に接して、第２の酸化物層２０９となる第２の酸化物膜及び絶縁膜２１４ａとを連続的に形成し、第２のゲート電極層２１６をマスクとして第２の酸化物膜及び絶縁膜２１４ａを加工することで、第２の酸化物層２０９及び絶縁層２１４が形成される。

なお、上記において第１の酸化物膜及び酸化物半導体膜、または、第２の酸化物膜及び絶縁膜２１４ａを大気開放することなく連続的に形成すると、２層の界面への水素や水分等の不純物の吸着を防止することができるため、好ましい。

なお、上述の通り、トランジスタ２８０に含まれる第１の酸化物層２０７、酸化物半導体層２０８は同じレジストマスクを用いて加工されるため、第１の酸化物層２０７の上端部と酸化物半導体層２０８の下端部は略一致する。または、第１の酸化物層２０７及び酸化物半導体層２０８は、略一致した上面形状を有する。また、第２の酸化物層２０９及び絶縁層２１４は、第２のゲート電極層２１６をマスクとして加工されるため、第２の酸化物層２０９の上端部と絶縁層２１４の下端部は略一致し、絶縁層２１４の上端部と第２のゲート電極層２１６の下端部は略一致する。または、第２の酸化物層２０９、絶縁層２１４及び第２のゲート電極層２１６は、略一致した上面形状を有する。

トランジスタ２８０は、第１の酸化物層２０７及び酸化物半導体層２０８を島状に加工した後に、島状の第１の酸化物層２０７及び島状の酸化物半導体層２０８を覆うように第２の酸化物層２０９となる第２の酸化物膜を形成することで、酸化物半導体層２０８及び第１の酸化物層２０７のチャネル幅方向の側面が、第２の酸化物層２０９によって覆われた構成を有する。これによって、酸化物半導体層２０８のチャネル幅方向の側面においても界面準位の生成を抑制することが可能である。

本実施の形態で示すトランジスタは、酸化物半導体層２０８と、該酸化物半導体層２０８と重なるゲート絶縁層及び保護絶縁層との間に、酸化物半導体層２０８を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することにより、酸化物半導体層２０８と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。よって、トランジスタの電気特性の劣化を抑制することができる。

また、本実施の形態で示すトランジスタは、酸化物半導体層２０８の下側及び上側に重なるように設けられた第１のゲート電極層２０２及び第２のゲート電極層２１６によって、酸化物半導体層２０８の垂直方向の上下からゲート電極層の電界が印加される。よって、トランジスタのしきい値電圧を良好に制御することが可能となる。

また、本実施の形態において、第２のゲート絶縁層を介して酸化物半導体層２０８と重なる第２のゲート電極層２１６は、酸化物半導体層２０８のチャネル形成領域の側面及び底面と重なるように設けられているため、チャネル形成領域に対して側面方向及び底面方向から電界が印加される。よって、トランジスタのしきい値電圧をより良好に制御し、且つＳ値を小さくすることができる。

さらに本実施の形態のトランジスタは、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層２０６、２１２を、酸化物半導体層２０８を包み込むように設けることで、酸化アルミニウム膜を含む絶縁層２０６、２１２で包まれた酸化物半導体層２０８へ十分に酸素を供給するとともに、酸化物半導体層２０８からの酸素の脱離、及び酸化物半導体層２０８への水素等の不純物の混入を抑制することが可能となる。

また、酸化物半導体層２０８を、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層で包み込むとともに、酸化物半導体層２０８に接して、酸化物半導体層２０８を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む酸化物層を設けることで、チャネルが形成される酸化物半導体層２０８の界面で生じうるキャリアの散乱をより抑制することができるため、効果的である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２のトランジスタに適用可能な酸化物半導体層の一例について説明する。

酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することが困難である。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）、すなわち高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体層について説明する。

微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以下に、ＣＡＡＣ−ＯＳ膜の成膜方法の例について説明する。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

平板状またはペレット状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状またはペレット状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下として成膜する。成膜時の基板温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。一方、成膜雰囲気の温度が高すぎると、ターゲットに含まれる亜鉛が昇華してしまうことがあるため、基板温度は、好ましくは２００℃以上５００℃以下、より好ましくは２００℃以上３５０℃以下とする。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。

まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。

第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。

以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用いることができる。

次に、例えば、基板加熱しないことなどにより被形成面が低温（例えば、１３０℃未満、１００℃未満、７０℃未満または室温（２０℃以上２５℃以下）程度）である場合の酸化物膜の形成方法について説明する。

被形成面が低温の場合、スパッタ粒子は被成膜面に不規則に降り注ぐ。スパッタ粒子は、例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一でなく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、スパッタ粒子の結晶性を、ある程度維持するため、結晶部（ナノ結晶）を有する。

また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子は、アルゴンなどの他の粒子（原子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子は、飛翔中に他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合がある。例えば、スパッタ粒子は、他の粒子と衝突することで、平板状の形状を維持することができず、細分化（例えば各原子に分かれた状態）される場合がある。このとき、スパッタ粒子から分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成される場合がある。

また、出発点に多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、液体を用いて成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜する方法の場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。また、例えば、レーザアブレーション法では、ターゲットから放出された原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。

本発明の一態様のトランジスタおいて、酸化物半導体層を挟む酸化物層を設ける場合、第１の酸化物層、酸化物半導体層又は第２の酸化物層にはそれぞれ、上述のいずれの結晶状態の酸化物層又は酸化物半導体層を適用してもよい。但し、チャネルとして機能する酸化物半導体層には、ＣＡＡＣ−ＯＳ膜を適用することが好ましい。

以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１又は２のいずれかで一例を示したトランジスタを利用した回路の一例について、図面を参照して説明する。

図１１（Ａ）に半導体装置の回路図を、図１１（Ｃ）に半導体装置の断面図をそれぞれ示す。図１１（Ｃ）は、左側にトランジスタ２６０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

図１１（Ｃ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ２６０を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態１又は２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１１（Ａ）、（Ｃ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。

なお、図１１（Ｃ）に示すように、トランジスタ２６０は、トランジスタ２２００上に積層して設けられている。このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。さらに、トランジスタ２６０の第１のゲート電極層は、トランジスタ２２００のゲート電極層と共通の電極とすることができる。これによって、半導体装置のさらなる高集積化が図れ、また半導体装置の作製工程の短縮化を図ることができるため、好ましい。

なお、図１１（Ｃ）では、トランジスタ２６０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方がプラグによって電気的に接続されている。

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。

なお、図１１（Ｃ）に示す構成において、トランジスタ２６０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１１（Ｂ）に示すように、トランジスタ２６０のソースまたはドレインの一方とトランジスタ２２００のソースまたはドレインの一方を接続し、トランジスタ２６０のソースまたはドレインの他方とトランジスタ２２００のソースまたはドレインの他方を接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、実施の形態１又は２のいずれかで一例を示したトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図７に半導体装置の回路図を示す。

図７に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１又は２で説明したトランジスタを用いることができる。なお、図７では、トランジスタ３３００が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図７において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図７に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気特性を付与された半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、少なくとも実施の形態１又は２のいずれかで一例を示したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図８は、実施の形態１又は２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図９では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。

なお、図９では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図９におけるトランジスタ７０９は、実施の形態１又は２で説明したトランジスタを用いることができる。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。

また、図９において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図９における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様の半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、実施の形態１又は２のいずれかで一例を示したトランジスタを用いた、対象物の情報を読み取るイメージセンサ機能を有する半導体装置について説明する。

図１０に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。

なお、トランジスタ６４０及びトランジスタ６５６には、実施の形態１又は２のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１０では、トランジスタ６４０及びトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０及びトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、チャネルが形成される酸化物半導体層を、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層で包み込む構成を有する。また、酸化物半導体層をゲート電極層によって電気的に囲い込む構成を有することが好ましい。よって、トランジスタ６４０及びトランジスタ６５６は、電気特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１０で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、上記実施の形態で説明したトランジスタ、記憶装置、またはＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。

上記実施の形態で説明したトランジスタ、記憶装置、またはＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１２に示す。

図１２（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。

図１２（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電気機器の一例である。

また、図１２（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１２（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。

また、図１２（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１２（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１２（Ｂ）、（Ｃ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

２００ 基板
２０２ ゲート電極層
２０５ 絶縁層
２０５ａ 絶縁膜
２０６ 絶縁層
２０７ 酸化物層
２０８ 酸化物半導体層
２０９ 酸化物層
２１０ａ ソース電極層
２１０ｂ ドレイン電極層
２１２ 絶縁層
２１４ 絶縁層
２１４ａ 絶縁膜
２１６ ゲート電極層
２５０ トランジスタ
２６０ トランジスタ
２７０ トランジスタ
２８０ トランジスタ
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

1. 第１の酸化物層と、
   前記第１の酸化物層上の第２の酸化物層と、
   前記第２の酸化物層に接する領域を有するソース電極層と、
   前記第２の酸化物層に接する領域を有するドレイン電極層と、
   前記ソース電極層上及び前記ドレイン電極層上に位置し、且つ、前記第２の酸化物層の上面と、前記ソース電極層と、前記ドレイン電極層と、それぞれ接する領域を有する第３の酸化物層と、
   前記第３の酸化物層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の導電層と、を有し、
   前記第１の絶縁層は、トランジスタのゲート絶縁層として機能する領域を有し、
   前記第１の導電層は、前記トランジスタのゲート電極層として機能する領域を有し、
   前記第１乃至第３の酸化物層は、それぞれインジウム、ガリウム及び亜鉛を有し、
   前記第１の酸化物のガリウムの原子数比は、前記第２の酸化物のガリウムの原子数比よりも高く、
   前記第３の酸化物のガリウムの原子数比は、前記第２の酸化物のガリウムの原子数比よりも高く、
   前記トランジスタのチャネル幅方向の断面において、前記第３の酸化物層は、前記第２の酸化物層の側面と接する領域と、前記第１の酸化物層の側面と接する領域を有することを特徴とする半導体装置。
2. 第１の酸化物層と、
   前記第１の酸化物層上の第２の酸化物層と、
   前記第２の酸化物層に接する領域を有するソース電極層と、
   前記第２の酸化物層に接する領域を有するドレイン電極層と、
   前記ソース電極層上及び前記ドレイン電極層上に位置し、且つ、前記第２の酸化物層の上面と、前記ソース電極層と、前記ドレイン電極層と、それぞれ接する領域を有する第３の酸化物層と、
   前記第３の酸化物層上の第１の絶縁層と、
   前記第１の絶縁層上の第１の導電層と、
   前記第１の酸化物層の下方の第２の絶縁層と、
   前記第２の絶縁層の下方の第２の導電層と、を有し、
   前記第１の絶縁層は、トランジスタの第１のゲート絶縁層として機能する領域を有し、
   前記第１の導電層は、前記トランジスタの第１のゲート電極層として機能する領域を有し、
   前記第２の絶縁層は、前記トランジスタの第２のゲート絶縁層として機能する領域を有し、
   前記第２の導電層は、前記トランジスタの第２のゲート電極層として機能する領域を有し、
   前記第１乃至第３の酸化物層は、それぞれインジウム、ガリウム及び亜鉛を有し、
   前記第１の酸化物のガリウムの原子数比は、前記第２の酸化物のガリウムの原子数比よりも高く、
   前記第３の酸化物のガリウムの原子数比は、前記第２の酸化物のガリウムの原子数比よりも高く、
   前記トランジスタのチャネル幅方向の断面において、前記第３の酸化物層は、前記第２の酸化物層の側面と接する領域と、前記第１の酸化物層の側面と接する領域を有することを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２の酸化物層は、前記第１の酸化物層の膜厚より大きい膜厚を有し、
   前記第２の酸化物層は、前記第３の酸化物層の膜厚より大きい膜厚を有することを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第１の導電層上に接する酸化アルミニウム膜を有することを特徴とする半導体装置。

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