TWI622174B - 半導體裝置 - Google Patents

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Abstract

本發明的一個實施方式提供一種包含氧化物半導體的半導體裝置，該半導體裝置在維持良好的電特性的同時實現了微型化。一個實施方式在此半導體裝置中，以包圍氧化物半導體層的方式設置包含含有過剩的氧的氧化鋁膜的絕緣層。氧化鋁膜所包含的過剩的氧藉由半導體裝置的製程中的加熱處理而被供應給其中形成通道的氧化物半導體層。並且，由於氧化鋁膜具有對氧及氫的阻擋性，所以可以抑制氧從被包含氧化鋁膜的絕緣層包圍的氧化物半導體層脫離以及氫等雜質混入氧化物半導體層，並可以使氧化物半導體層高純度本質化。另外，由設置在氧化物半導體層上側及下側的閘極電極層良好地控制臨界電壓。

Description

半導體裝置
本說明書等所公開的發明係關於一種半導體裝置及半導體裝置的製造方法。
本說明書等中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，因此其種類包含電光裝置、影像顯示裝置、半導體電路以及電子裝置。
使用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體的技術受到關注。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(簡單地記載為顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知，但是，作為其他材料，氧化物半導體受到關注。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體來製造電晶體的技術(參照專利文獻1及專利文獻2)。
另外，公開了為了提高電晶體的載子移動率 而層疊電子親和力(或者導帶底的能階)不同的氧化物半導體層的技術(參照專利文獻3及專利文獻4)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2011-124360號公報
[專利文獻4]日本專利申請公開第2011-138934號公報
對於包含使用氧化物半導體的電晶體的半導體裝置來說，量產時可靠性必須提升。尤其是，半導體裝置的電特性的變動或降低會導致可靠性的降低。
鑒於上述問題，本發明的一個實施方式的目的之一是提供一種包含氧化物半導體的可靠性高的半導體裝置。
另外，為了實現電晶體的工作的高速化、電晶體的低功耗化、廉價化、高積體化等，必須要實現電晶體的微型化。
於是，本發明的一個實施方式的目的之一是提供一種包含氧化物半導體的半導體裝置，該半導體裝置在維持良好的電特性的同時實現微型化。
注意，這些目的的記載不妨礙其他目的的存在。本發明的一個實施方式不需要達到上述所有目的。另外，上述以外的目的從說明書等的記載看來顯而易見，且 可以從說明書等的記載中抽出上述以外的目的。
當使用氧化物半導體製造電晶體時，氧缺陷作為氧化物半導體的載子的供應源之一。包含在氧化物半導體中的氧缺陷作為存在於氧化物半導體的能隙內的深能階的局部能階。載子被這種局部能階俘獲而導致電晶體的常導通化、洩漏電流的增大以及因施加壓力引起的臨界電壓的變動(漂移)等電特性不良的主要原因。因此，為了提高電晶體的可靠性，必須減少氧化物半導體中的氧缺陷。
另外，在氧化物半導體層中，氫、矽、氮、碳以及主要成分以外的金屬元素都是雜質。例如，氫的一部分在氧化物半導體層中形成施體能階，而使載子密度增大。
因此，為了使包含氧化物半導體的半導體裝置具有穩定的電特性，需要採取措施對氧化物半導體層供應充分的氧來降低氧缺陷，並且降低氫等雜質的濃度。
於是，在本發明的一個實施方式的半導體裝置中，藉由將氧從設置在氧化物半導體層的下側的閘極絕緣層以及設置在氧化物半導體層的上側的用作保護絕緣層的絕緣層供應到通道形成區，填補有可能形成在通道形成區中的氧缺陷。
在本發明的一個實施方式中，作為對通道形成區供應氧的閘極絕緣層及保護絕緣層，適當使用包含含有過剩的氧的氧化鋁膜的絕緣層。在此，過剩的氧例如是 指超過化學計量組成的氧，或者由於在半導體裝置的製程中進行的加熱處理溫度以下的溫度的加熱而有可能被釋放出的氧。例如，作為包含過剩的氧的氧化鋁膜，可以設置AlOx(x大於1.5)膜。氧化鋁膜所包含的過剩的氧可以藉由加熱被釋放，並供應給氧化物半導體層，因此藉由將包含這樣的氧化鋁膜的絕緣層設置於氧化物半導體層的下側及上側，可以對通道形成區有效地供應氧。
可以在包含氧的氛圍下藉由濺射法等來形成含有過剩的氧的氧化鋁膜。
氧化鋁膜是與氧化矽膜、氧氮化矽膜等絕緣層或氧化物半導體層相比對氧及氫的透過性低的絕緣層。換言之，氧化鋁膜是具有對氧及氫的阻擋性的絕緣層。藉由設置包含氧化鋁膜的絕緣層，因而能夠抑制由該絕緣層包圍的區域的氧脫離所導致的氧缺陷的形成，並且能夠抑制氫或氫化合物的混入。
在本發明的一個實施方式中，在氧化物半導體層以及與該氧化物半導體層電連接的源極電極層及汲極電極層不存在的區域中，設置在氧化物半導體層的上側或下側中的一側的閘極絕緣層以及設置在氧化物半導體層的上側或下側中的另一側的保護絕緣層具有彼此接觸的區域。也就是說，在本發明的一個實施方式的半導體裝置中，以包圍氧化物半導體層的方式設置有氧化鋁膜。藉由具有這樣的結構，除了氧化物半導體層的前通道一側及背通道一側的介面以外，還可以抑制氧化物半導體層側面的 氧脫離及/或氫等雜質的混入，並進行氧的供應。由此，能夠抑制其通道形成在該氧化物半導體層中的電晶體的電特性變動，形成可靠性高的半導體裝置。
更具體地，例如可以採用以下結構。
本發明的一個實施方式是一種半導體裝置，包括：第一閘極電極層；在第一閘極電極層上並與其接觸的第一閘極絕緣層；隔著第一閘極絕緣層與第一閘極電極層重疊的氧化物半導體層；與氧化物半導體層電連接的源極電極層及汲極電極層；位於源極電極層及汲極電極層上且與氧化物半導體層重疊的第二閘極絕緣層；隔著第二閘極絕緣層與氧化物半導體層重疊的第二閘極電極層；以及覆蓋源極電極層、汲極電極層及第二閘極電極層的保護絕緣層，其中第一閘極絕緣層及保護絕緣層各包含含有過剩的氧的氧化鋁膜，並且在源極電極層、汲極電極層及第二閘極電極層不存在的區域中具有彼此接觸的區域。
另外，本發明的一個實施方式是一種半導體裝置，包括：第一絕緣層；被埋入第一絕緣層中且露出頂面的第一閘極電極層；在第一絕緣層及第一閘極電極層上並與其接觸的第一閘極絕緣層；隔著第一閘極絕緣層與第一閘極電極層重疊的氧化物半導體層；與氧化物半導體層電連接的源極電極層及汲極電極層；位於源極電極層及汲極電極層上且與氧化物半導體層重疊的第二閘極絕緣層；隔著第二閘極絕緣層與氧化物半導體層重疊的第二閘極電極層；以及覆蓋源極電極層、汲極電極層及第二閘極電極 層的保護絕緣層，其中第一閘極絕緣層及保護絕緣層各包含含有過剩的氧的氧化鋁膜，並且在源極電極層、汲極電極層及第二閘極電極層不存在的區域中具有彼此接觸的區域。
在上述半導體裝置中，較佳為在通道寬度的方向上的剖面中，第二閘極電極層隔著第二閘極絕緣層覆蓋氧化物半導體層的側面及頂面。
另外，在上述半導體裝置中，較佳為還包括：設置在第一閘極絕緣層與氧化物半導體層之間，且包含構成氧化物半導體層的金屬元素中的至少一個金屬元素作為構成元素的第一氧化物層；以及設置在第二閘極絕緣層與氧化物半導體層之間，且包含構成氧化物半導體層的金屬元素中的至少一個金屬元素作為構成元素的第二氧化物層，其中較佳為氧化物半導體層的導帶底的能量比第一氧化物層及第二氧化物層的導帶底的能量更接近真空能階0.05eV以上且2eV以下。
在上述結構中，較佳為以覆蓋從源極電極層及汲極電極層露出的氧化物半導體層的方式在源極電極層及汲極電極層上設置第二氧化物層。
根據本發明的一個實施方式的結構的效果例如可以說明為如下。
在本發明的一個實施方式的半導體裝置中，以包圍氧化物半導體層的方式設置包含含有過剩的氧的氧化鋁膜的絕緣層。氧化鋁膜所包含的過剩的氧藉由半導體 裝置的製程中的加熱處理而被供應給其中形成通道的氧化物半導體層。並且，由於氧化鋁膜形成對氧及氫的阻障，所以可以抑制氧從被包含氧化鋁膜的絕緣層包圍的氧化物半導體層脫離以及氫等雜質混入氧化物半導體層。被供應有充分的氧且阻擋氫等雜質的混入的氧化物半導體層是高純度本質化的氧化物半導體層。
在上述半導體裝置中，以在氧化物半導體層的下側的第一閘極電極層及在氧化物半導體層的上側的第二閘極電極層對氧化物半導體層施加垂直方向的電場。由此，可以良好地控制半導體裝置的臨界電壓。另外，藉由以隔著第二閘極絕緣層覆蓋氧化物半導體層的側面的方式形成上述第二閘極電極層，可以對通道形成區從垂直方向及水平方向全方面地施加電場，由此可以使臨界電壓控制性更加良好。另外，也可以減小電晶體的次臨界擺幅(S值)。
在本發明的一個實施方式的半導體裝置中，較佳為在氧化物半導體層與重疊於該氧化物半導體層的第一閘極絕緣層及保護絕緣層之間包含作為構成元素包含構成氧化物半導體層的金屬元素中的至少一個金屬元素的氧化物層。由此，可以抑制在氧化物半導體層與重疊於該氧化物半導體層的絕緣層的介面形成陷阱能階，所以可以抑制電晶體的電特性劣化。
也就是說，本發明的一個實施方式更佳為具有如下結構：氧化物半導體層的頂面及底面被用作防止氧 化物半導體層的介面能階形成的阻障膜的氧化物層覆蓋；氧化物半導體層的側面及底面在通道寬度方向上隔著閘極絕緣層被閘極電極層覆蓋；並且以包圍氧化物半導體層的方式設置包含氧化鋁膜的絕緣層。藉由採用這樣的結構，可以抑制氧化物半導體層中及介面的載子的生成要因的氧缺陷的生成及雜質的混入，所以可以使氧化物半導體層高純度本質化。高純度本質化是指使氧化物半導體層本質化或實質上本質化。由此，可以抑制包括該氧化物半導體層的電晶體的電特性變動，並提供可靠性高的半導體裝置。
本發明的一個實施方式可以提供一種使用氧化物半導體的可靠性高的半導體裝置。
另外，本發明的一個實施方式可以提供一種使用氧化物半導體的半導體裝置，該半導體裝置在維持良好的電特性的同時實現了微型化。
200‧‧‧基板
202‧‧‧閘極電極層
204‧‧‧絕緣層
205‧‧‧絕緣層
205a‧‧‧絕緣膜
206‧‧‧絕緣層
207‧‧‧氧化物層
208‧‧‧氧化物半導體層
209‧‧‧氧化物層
210a‧‧‧源極電極層
210b‧‧‧汲極電極層
212‧‧‧絕緣層
214‧‧‧絕緣層
214a‧‧‧絕緣膜
216‧‧‧閘極電極層
260‧‧‧電晶體
270‧‧‧電晶體
280‧‧‧電晶體
602‧‧‧光電二極體
640‧‧‧電晶體
656‧‧‧電晶體
658‧‧‧光電二極體重設信號線
659‧‧‧閘極信號線
671‧‧‧光感測器輸出信號線
672‧‧‧光感測器基準信號線
700‧‧‧記憶元件
701‧‧‧電路
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703‧‧‧開關
704‧‧‧開關
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707‧‧‧電容元件
708‧‧‧電容元件
709‧‧‧電晶體
710‧‧‧電晶體
713‧‧‧電晶體
714‧‧‧電晶體
720‧‧‧電路
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
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3300‧‧‧電晶體
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8102‧‧‧檢測部
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8201‧‧‧外殼
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8203‧‧‧CPU
8204‧‧‧室外機
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8301‧‧‧外殼
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8304‧‧‧CPU
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9702‧‧‧電路
9703‧‧‧驅動裝置
9704‧‧‧處理裝置
在圖式中：圖1A至圖1C是說明半導體裝置的一個實施方式的平面圖及剖面圖；圖2A至圖2C是說明半導體裝置的一個實施方式的平面圖及剖面圖；圖3A至圖3C是說明半導體裝置的製造方法的剖面圖； 圖4A至圖4C是說明半導體裝置的製造方法的剖面圖；圖5A至圖5D是說明半導體裝置的一個實施方式的平面圖、剖面圖及能帶圖；圖6A至圖6C是說明半導體裝置的一個實施方式的平面圖及剖面圖；圖7是說明半導體裝置的一個例子的電路圖；圖8是說明半導體裝置的一個例子的方塊圖；圖9是說明半導體裝置的一個例子的電路圖；圖10是說明半導體裝置的一個例子的電路圖；圖11A至圖11C是說明半導體裝置的一個例子的圖；圖12A至圖12C是說明電子裝置的一個實施方式的圖。
下面，參照圖式詳細地說明所公開的發明的實施方式。注意，所屬技術領域中具有通常知識者可以很容易地理解一個事實，就是本說明書所公開的發明的方式及詳細內容可以被變換為各種各樣的形式而不侷限於以下說明。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，在以下所示的本發明的一個實施方式的結構中，在不同圖式之間共同使用同一符號表示同一部分或具有同樣功能的部分並省略其重複說 明。另外，當表示具有相同功能的部分時有時使用相同的陰影圖案，而不特別附加元件符號。
另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了避免組件之間的混淆而附記的，而不是為了在數目方面上進行限定的。
在本說明書等中，實質上本質的氧化物半導體層的載子密度低於1×1017/cm3，低於1×1015/cm3或低於1×1013/cm3。藉由使氧化物半導體層高純度本質化，可以使電晶體具有穩定的電特性。
另外，在本說明書等中，“上”或“下”不侷限於組件的位置關係為“直接在...之上”或“直接在...之下”。例如，“閘極絕緣層上的閘極電極”未排除閘極絕緣層和閘極電極之間包含另一組件的情況。“下”也是同樣的。
在本說明書等中，膜的頂面是指在與基板表面大致平行的面中遠離基板表面一側的面，膜的底面是指在與基板表面大致平行的面中接近基板表面一側的面。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態，因此也包括角度為85°以上且95°以下的情況。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1
在本實施方式中，參照圖1A至圖4C說明半導體裝置及半導體裝置的製造方法的一個實施方式。在本實施方式中，顯示包括氧化物半導體的電晶體作為半導體裝置的一個例子。
圖1A至圖1C顯示電晶體250的結構例子。圖1A是電晶體250的平面圖，圖1B是沿著圖1A中的V1-W1的剖面圖，圖1C是沿著圖1A中的X1-Y1的剖面圖。注意，在圖1A中，為了簡化起見，省略電晶體250的一部分的組件(例如，絕緣層212等)。這在本說明書的後面的平面圖中也是同樣的。
圖1A至圖1C所示的電晶體250包括：設置在基板200上的第一閘極電極層202；與第一閘極電極層202接觸的絕緣層206；隔著絕緣層206與第一閘極電極層202重疊的氧化物半導體層208；與氧化物半導體層208電連接的源極電極層210a及汲極電極層210b；位於源極電極層210a及汲極電極層210b上且與氧化物半導體層208重疊的絕緣層214；隔著絕緣層214與氧化物半導體層208重疊的第二閘極電極層216；以及以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式設置在絕緣層206上的絕緣層212。
在電晶體250中，設置在第一閘極電極層202與氧化物半導體層208之間的絕緣層206用作第一閘極絕緣層。設置在第二閘極電極層216與氧化物半導體層208 之間的絕緣層214用作第二閘極絕緣層。以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式設置在氧化物半導體層208上側的絕緣層212用作保護絕緣層。
在電晶體250中，將包含含有過剩的氧的氧化鋁膜的絕緣層應用於設置在氧化物半導體層208下側的絕緣層206以及設置在氧化物半導體層208上側的絕緣層212。
如圖1B及圖1C中的剖面圖所示，在氧化物半導體層208、源極電極層210a、汲極電極層210b及第二閘極電極層216不存在的區域中，用作第一閘極絕緣層的絕緣層206與用作保護絕緣層的絕緣層212在通道長度方向(載子流過的方向)及通道寬度方向的兩個方向上彼此接觸。也就是說，電晶體250所包括的氧化物半導體層208被包含氧化鋁膜的絕緣層包圍。
如上所述，氧化鋁膜所包含的過剩的氧藉由電晶體250的製程中的加熱處理被釋放，並被供應到氧化物半導體層208。另外，該加熱處理也可以兼作在氧化物半導體層208上形成絕緣層等的加熱處理。並且，氧化鋁膜形成對氧及氫阻障。因此，氧化物半導體層208的氧脫離得到了抑制，並且藉由對其供應充分的氧而使氧缺陷減少，與此同時，氫等雜質的混入也得到了減少。換言之，氧化物半導體層208是高純度本質化的氧化物半導體層。包含高度純化並且i型(本質)化的氧化物半導體層208 的電晶體250的電特性變動得到了抑制，所以其電性穩定。
另外，為了使氧化物半導體層208本質或實質上本質，在利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)的分析中，將氫濃度設定為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。
較佳為降低設置在氧化物半導體層208下側的絕緣層206及設置在氧化物半導體層208上側的絕緣層212所包含的氫的濃度。明確而言，將絕緣層206及絕緣層212所包含的氫的濃度較佳為設定為小於5×1019atoms/cm3，更佳為設定為小於5×1018atoms/cm3。
將被高度純化的氧化物半導體層208用於通道形成區的電晶體250的關態電流(off-state current)極小。例如，包含被高度純化的氧化物半導體層的電晶體處於關閉狀態時的汲極電流，室溫(25℃左右)下的汲極電流可以為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，85℃下的汲極電流可以為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。注意，關於n通道型電晶體，“電晶體處於關閉狀態”是指閘極電壓充分小於臨界電壓的狀態。明確而言，在閘極電壓比臨界電壓小1V以上，2V以上或3V以上時，電晶體成為關閉狀態。
使電晶體微型化可以實現高密度化(高積體化)。例如，將電晶體的通道長度設定為100nm以下，較佳為40nm以下，更佳為30nm以下。
雖然為了實現半導體裝置的高密度化(高積體化)就必須使電晶體微型化，但是電晶體的微型化導致電晶體的電特性劣化是眾所周知的。例如，已知在包含矽的電晶體中，如縮短通道長度，則發生次臨界擺幅(S值)增加、臨界電壓向負方向變動等的短通道效應。
然而，由於包含氧化物半導體的電晶體是以電子為多數載子的累積型電晶體，所以與矽等的反轉型電晶體相比不容易發生短通道中的DIBL(Drain-Induced Barrier Lowering：汲極引致能障下降)。也可以說包含氧化物半導體的電晶體具有對短通道效應的抗性，包含氧化物半導體的電晶體是適合微型化的電晶體。
另外，在電晶體250中，以在氧化物半導體層208下側的第一閘極電極層202及以在氧化物半導體層208上側的第二閘極電極層216對氧化物半導體層208從上下方向施加垂直方向的電場。藉由採用這樣的結構，可以對通道形成區從垂直方向及側面方向全方面地施加電場，由此可以更加良好地控制電晶體250的臨界電壓。另外，還可以減小電晶體250的S值。第一閘極電極層202及第二閘極電極層216的電位例如可以相同。但是，第一閘極電極層202及第二閘極電極層216的電位不侷限於此。
若電晶體250的通道寬度太大，則難以從通道形成區的側面方向施加第二閘極電極層216的電場，從而臨界電壓的控制性降低。為了從第二閘極電極層216對氧化物半導體層208的側面方向充分地施加電場，較佳為將氧化物半導體層208膜厚度設定為通道寬度以上。
一般而言，若縮小電晶體的通道寬度，則有通態電流下降的可能性。為了提高通態電流，將活性層的厚度增加以在活性層側面形成通道的方法是眾所周知的，但是包含通道的區域的表面積增大會使通道形成區與閘極絕緣層的介面的載子的散射增加，從而難以期待通態電流的充分的提高。
然而，在本實施方式的電晶體250中，藉由以包圍形成通道的氧化物半導體層208的方式設置包含含有過剩的氧的氧化鋁膜的絕緣層206、212，可以對氧化物半導體層208供應氧化鋁膜所包含的過剩的氧，並且抑制氧從氧化物半導體層208脫離以及氫等雜質混入氧化物半導體層208。氧化物半導體層208中的氧缺陷及氫是載子的生成要因，藉由設置包含過剩的氧的氧化鋁膜，可以抑制在包含通道的氧化物半導體層208的介面發生載子的散射。
因此，即使縮小通道寬度，藉由使氧化物半導體層208的膜厚度變厚而使與第二閘極電極層216重疊的表面積增加，也能夠充分地提高通態電流。
注意，氧化物半導體層中的氫的一部分被氧 缺陷俘獲而使氧化物半導體層成為n型，費米能階(Ef)靠近導帶底(Ec)。包含大量氫的氧化物半導體層雖有電特性變動的可能性，但可以實現電晶體的場效移動率的提高。另一方面，若使氧化物半導體層208成為本質或實質上本質，氧化物半導體層208的費米能量與能帶間隙中心(氧化物半導體層的能隙中間的能量)則一致，或盡可能地接近。此時，由於氧化物半導體層208所包含的載子數減少，所以場效移動率有可能降低。
然而，在電晶體250中，對氧化物半導體層208施加垂直方向及水平方向的兩者的閘極電場。也就是說，對氧化物半導體層208全方面地施加閘極電場，所以電流流過整個氧化物半導體層208。由此，在抑制因高純度本質化而產生的電特性變動的同時，可以提高電晶體250的場效移動率。
若對電晶體的通道長度及通道寬度進行微型化，利用光阻遮罩加工的佈線以及半導體層等的端部則有時具有圓度(曲面)。當以覆蓋被厚的氧化物半導體層以形成薄膜的絕緣層(例如，閘極絕緣層)時，有時會引起覆蓋性的下降所導致的形狀不良而得不到穩定的電特性。因此較佳的是藉由使氧化物半導體層208的端部具有曲面，可以提高設置在氧化物半導體層208上的絕緣層214的覆蓋性。
作為本實施方式的電晶體的另一個結構例子，圖2A至圖2C顯示電晶體260的結構例子。圖2A是 電晶體260的平面圖，圖2B是沿著圖2A中的V2-W2的剖面圖，圖2C是沿著圖2A中的X2-Y2的剖面圖。
圖2A至圖2C所示的電晶體260包括：基板200上的絕緣層205；被埋入絕緣層205中且露出頂面的第一閘極電極層202；以與從絕緣層205露出的第一閘極電極層202的頂面接觸的方式設置在絕緣層205上的絕緣層206；隔著絕緣層205及絕緣層206與第一閘極電極層202重疊的氧化物半導體層208；與氧化物半導體層208電連接的源極電極層210a及汲極電極層210b；位於源極電極層210a及汲極電極層210b上且與氧化物半導體層208重疊的絕緣層214；隔著絕緣層214與氧化物半導體層208重疊的第二閘極電極層216；以及以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式設置在絕緣層206上的絕緣層212。
在電晶體260中，設置在第一閘極電極層202與氧化物半導體層208之間的絕緣層206用作第一閘極絕緣層。設置在第二閘極電極層216與氧化物半導體層208之間的絕緣層214用作第二閘極絕緣層。並且，以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式設置在氧化物半導體層208上側的絕緣層212用作保護絕緣層。
圖2A至圖2C所示的電晶體260與圖1A至圖1C的電晶體250的不同之處在於第一閘極電極層202的結構。在電晶體250中，以覆蓋形成在基板上的第一閘 極電極層202的方式形成有絕緣層206。另一方面，在電晶體260中，第一閘極電極層202被埋入絕緣層205中且具有露出的頂面，並且在該露出的頂面與用作第一閘極絕緣層的絕緣層206接觸。
在電晶體260中，其他組件與電晶體250相同。
以下，參照圖3A至圖4C說明電晶體260的製造方法的一個例子。
在具有絕緣表面的基板200上形成第一閘極電極層202(包括與其形成在同一層的佈線)，在第一閘極電極層202上形成絕緣膜205a(參照圖3A)。
對可以用作具有絕緣表面的基板200的基板沒有特別的限制，但是基板200需要至少具有能夠承受後面進行的加熱處理製程的程度的耐熱性。例如，可以使用玻璃基板如硼矽酸鋇玻璃和硼矽酸鋁玻璃等、陶瓷基板、石英基板、藍寶石基板等。可以使用由矽或碳化矽等形成的單晶半導體基板或多晶半導體基板、由矽鍺等形成的化合物半導體基板、SOI(Silicon On Insulator：絕緣覆矽)基板等，或將設置有半導體元件的基板用作基板200。
作為基板200也可以使用撓性基板來製造半導體裝置。在製造具有撓性的半導體裝置時，既可以在撓性基板上直接製造電晶體260，也可以在其他製造基板上製造電晶體260，然後從製造基板將其剝離並轉置到撓性基板上。注意，為了從製造基板剝離電晶體並轉置到撓性 基板上，較佳為在製造基板與電晶體260之間設置剝離層。
第一閘極電極層202的材料可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外，作為第一閘極電極層202，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。或者，第一閘極電極層202也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。另外，第一閘極電極層202也可以採用上述導電材料和上述金屬材料的疊層結構。
第一閘極電極層202可以採用單層結構或疊層結構。此外，作為與絕緣膜205a接觸的第一閘極電極層202的一層可以使用包含氮的金屬氧化物，明確地說，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜或金屬氮化膜(InN、SnN等)。這些膜具有5eV(電子伏特)以上，較佳為5.5eV(電子伏特)以上的功函數。當將這些膜用作閘極電極層時，可以使電晶體的臨界電壓向正方向變動，而能夠實現所謂的常關閉(normally-off)的切換元件。
可以利用電漿CVD法或濺射法等來形成第一 閘極電極層202。
絕緣膜205a，可具有氧化矽膜、氧氮化矽膜或氮氧化矽膜等的單層結構或疊層結構。注意，絕緣膜205a的厚度較佳為至少為第一閘極電極層202的厚度以上。
接著，對絕緣膜205a進行回蝕刻處理或CMP(化學機械研磨)處理來使第一閘極電極層202的一部分露出來。注意，也可以組合CMP處理和回蝕刻處理來使用。藉由該回蝕刻處理或CMP處理，第一閘極電極層202上的絕緣膜205a被去除，並形成將第一閘極電極層202埋入於其內的絕緣層205。
接著，以與絕緣層205的頂面接觸的方式形成絕緣層206(參照圖3B)。
絕緣層206至少包含含有過剩的氧的氧化鋁膜。絕緣層206可具有氧化鋁膜與氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜的疊層結構。當採用疊層結構時，除了氧化鋁膜以外的所包含的絕緣膜也可以與氧化鋁膜同樣地含有過剩的氧。
例如，也可以藉由從近於第一閘極電極層202一側依次層疊含有過剩的氧的氧化鋁膜及含有過剩的氧的氧化矽膜，使絕緣層206成為疊層結構。此時，從氧化物半導體層來看設置在與氧化矽膜相反一側的氧化鋁膜可以抑制氧化矽膜所包含的過剩的氧向外擴散，與此同時，亦 對後面形成的氧化物半導體層208有效地供應氧。
另外，較佳為藉由使用氧化鋁靶材的濺射法來形成絕緣層206所包含的氧化鋁膜。或者，也可以藉由使用鋁靶材的反應性濺射法來形成氧化鋁膜。藉由在含有氧的氛圍中形成氧化鋁膜，可以使成膜後的氧化鋁膜包含過剩的氧。較佳為將沉積氣體中的氧的比例設定為30vol.%以上。除了氧以外還可以含有稀有氣體(例如氬)。
或者，也可以在形成絕緣層206所包含的氧化鋁膜時，使氧化鋁靶材以0.1%以上且30%以下的比例包含氧化矽，由此形成含有氧化矽的氧化鋁膜。由於氧化矽的氧穿透率比氧化鋁高，所以如果氧化鋁膜含有氧化矽，該氧化鋁膜所包含的過剩的氧則容易被釋放。另外，藉由將含有氧化矽的氧化鋁膜應用於電晶體，可以得到緩和應力的效果。另一方面，若氧化矽的含有率高，對氧的阻擋性則會下降，所以氧化鋁靶材所包含的氧化矽的比例較佳為30%以下。例如，以5%或10%的比例來添加氧化矽即可。
藉由提高絕緣層206的成膜時的基板溫度可以降低絕緣層206中的氫濃度，所以是較佳的。基板溫度例如為100℃以上且500℃以下，較佳為150℃以上且450℃以下。
接著，在絕緣層206上形成將成為氧化物半導體層208的氧化物半導體膜，將其加工成島狀來形成氧 化物半導體層208(參照圖3C)。
氧化物半導體膜既可以是單層結構，又可以是疊層結構。另外，氧化物半導體膜既可以是非晶結構又可以是結晶結構。
作為氧化物半導體膜的成膜方法，可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。
在形成氧化物半導體膜時，較佳為盡可能地降低氧化物半導體中的氫濃度。為了降低氫濃度，例如，在利用濺射法進行沉積時，作為供應到濺射裝置的沉積室內的氛圍氣體適當地使用：氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣體(典型的有氬)；氧；或者稀有氣體和氧的混合氣體。
藉由在去除殘留在沉積室內的水分的同時導入去除了氫及水分的濺射氣體來形成氧化物半導體膜，可以降低所形成的氧化物半導體膜中的氫濃度。為了去除殘留在沉積室內的水分，較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵。此外，也可以使用具備冷阱的渦輪分子泵。由於低溫泵對如氫分子、水(H2O)等包含氫原子的化合物(較佳為還包括包含碳原子的化合物)等進行排出的能力較高，所以可以降低利用該低溫泵進行排氣之後的沉積室中形成的氧化物半導體膜所包含的雜質濃度。
另外，在藉由濺射法形成氧化物半導體膜的情況下，使用於沉積的金屬氧化物靶材的相對密度(填充率)為90%以上且100%以下，較佳為95%以上且99.9%以下。藉由使用相對密度高的金屬氧化物靶材，可以形成緻密的氧化物半導體膜。
另外，為了降低有可能包含在氧化物半導體膜中的雜質的濃度，在將基板200保持為高溫的狀態下形成氧化物半導體膜也是有效的。將加熱基板200的溫度設定為150℃以上且450℃以下，較佳為將基板溫度設定為200℃以上且350℃以下即可。藉由在進行沉積時以高溫加熱基板，可以形成具有結晶氧化物半導體膜。
用作氧化物半導體膜的氧化物半導體較佳為至少包含銦(In)。尤其是較佳為包含銦(In)及鋅(Zn)。除了上述元素以外，較佳為還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用該氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑，較佳為選自錫(Sn)、鉿(Hf)、鋁(Al)和鋯(Zr)中的一種或多種。
作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)和鎦(Lu)中的一種或多種。
例如，作為氧化物半導體可以包含：氧化 銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如In-Ga-Zn類氧化物是指作為主要成分含有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。In-Ga-Zn類氧化物也可以包含In、Ga、Zn以外的金屬元素。
注意，包含含有銦的氧化物半導體的電晶體不侷限於此，可以根據所需要的電特性(場效移動率、臨界電壓等)而使用適當的組成的材料。較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離以及密度等，以得到所需要的電特性。
在形成氧化物半導體膜後，較佳為進行加熱處理。可以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，並在惰性氣體氛圍、包 含10ppm以上的氧化性氣體的氛圍或減壓氛圍下進行加熱處理。此外，也可以在惰性氣體氛圍中進行加熱處理之後，在包含10ppm以上的氧化性氣體的氛圍中進行加熱處理以便填補所釋放的氧氣。藉由在此進行加熱處理，可以從氧化物半導體膜去除氫或水等雜質。可以在將氧化物半導體膜加工成島狀的氧化物半導體層208後進行該加熱處理。
接著，在絕緣層206及島狀的氧化物半導體層208上形成導電膜，並對該導電膜進行加工來形成源極電極層210a及汲極電極層210b(包括與它們形成在同一層中的佈線)(參照圖4A)。
源極電極層210a及汲極電極層210b可以使用與第一閘極電極層202同樣的材料形成，且可具有單層結構或疊層結構。
雖然未圖示，但是源極電極層210a及汲極電極層210b的端部也可以具有設置有多個步階的步階形狀。該端部可以藉由多次交替進行利用灰化使光阻遮罩縮小的製程及蝕刻製程來形成。較佳的是源極電極層210a及汲極電極層210b具有較厚的厚度時，增加該步階數。藉由使源極電極層210a及汲極電極層210b成為上述的設置有多個步階的形狀，形成在其上方的絕緣層212的覆蓋性得到提高，從而可以提高電晶體的電特性及長期可靠性。
在對源極電極層210a及汲極電極層210b進 行加工時，可能因對導電膜的過蝕刻而氧化物半導體層208的一部分(不被源極電極層210a及汲極電極層210b覆蓋的區域)被蝕刻，從而使其膜厚度減少。
接著，以覆蓋源極電極層210a及汲極電極層210b的方式在絕緣層206上形成絕緣膜214a(參照圖4B)。
可以使用與絕緣膜205a同樣的材料及製造方法來形成絕緣膜214a。
接著，在絕緣膜214a上形成導電膜，並對該導電膜進行加工來形成第二閘極電極層216(包括與其形成在同一層中的佈線)。然後，以第二閘極電極層216作為遮罩對絕緣膜214a進行加工來形成絕緣層214。較佳的是使用第二閘極電極層216作為遮罩而自對準地對絕緣層214進行加工，因為不需要增加遮罩數量。
然後，以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式在絕緣層206上形成絕緣層212(參照圖4C)。將絕緣層212設定為至少包含含有過剩的氧的氧化鋁膜的絕緣層，並且可以使用與絕緣層206同樣的材料及製造方法來形成。
在形成絕緣層212後也可以進行加熱處理。加熱處理的條件可以與上述形成氧化物半導體膜後的加熱處理相同。
藉由上述步驟，可以形成本實施方式的電晶體260。
在本實施方式所示的半導體裝置中，藉由以包圍氧化物半導體層的方式設置包含含有過剩的氧的氧化鋁膜的絕緣層，能夠對氧化物半導體層供應氧，並且抑制氧從氧化物半導體層脫離以及氫等雜質混入氧化物半導體層。
因此，可以抑制因通道形成區的氧缺陷可能引起的臨界電壓變動等電特性變動。明確而言，例如，可以實現穩定的常關閉狀態。因此，可以提供一種呈現良好的電特性且長期可靠性高的半導體裝置。
在本實施方式所示的半導體裝置中，以在氧化物半導體層的下側的第一閘極電極層及在氧化物半導體層的上側的第二閘極電極層對氧化物半導體層從上下方向施加垂直方向的閘極電極層的電場。由此，可以良好地控制電晶體的臨界電壓。
並且，以在通道寬度方向上與通道形成區的側面及底面重疊的方式來設置隔著第二閘極絕緣層與氧化物半導體層重疊的第二閘極電極層，由此形成與氧化物半導體層的側面及底面重疊的閘極電極層。由此，從側面方向及底面方向對通道形成區施加電場，因此可以更加良好地控制電晶體的臨界電壓，並且減小S值。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，參照圖5A至圖6C說明與實施方式1不同的半導體裝置的結構。注意，關於與實施方式1相同的結構可以參照實施方式1，並且有時省略其重複的描述。
圖5A至圖5D顯示本實施方式的電晶體270的結構例子。圖5A是電晶體270的平面圖，圖5B是沿著圖5A中的V3-W3的剖面圖，圖5C是沿著圖5A中的X3-Y3的剖面圖。另外，圖5D是示意性地顯示電晶體270所包括的疊層結構的導帶底的能量的能帶圖。
與實施方式1中的電晶體260同樣地，圖5A至圖5D所示的電晶體270包括：設置在基板200上的絕緣層205；被埋入絕緣層205中且露出頂面的第一閘極電極層202；以與第一閘極電極層202的頂面接觸的方式設置在絕緣層205上的絕緣層206；隔著絕緣層206與第一閘極電極層202重疊的氧化物半導體層208；與氧化物半導體層208電連接的源極電極層210a及汲極電極層210b；位於源極電極層210a及汲極電極層210b上且與氧化物半導體層208重疊的絕緣層214；隔著絕緣層214與氧化物半導體層208重疊的第二閘極電極層216；以及以覆蓋源極電極層210a、汲極電極層210b及第二閘極電極層216的方式設置在絕緣層206上的絕緣層212。
在本實施方式的電晶體270中，除了上述電晶體260的結構，還包括：設置在絕緣層206與氧化物半導體層208之間，且作為構成元素包含構成氧化物半導體 層208的金屬元素中的至少一個金屬元素的第一氧化物層207；以及設置在絕緣層214與氧化物半導體層208之間，且作為構成元素包含構成氧化物半導體層208的金屬元素中的至少一個金屬元素的第二氧化物層209。
在電晶體270中，第一氧化物層207、氧化物半導體層208及第二氧化物層209可以以下方式形成。在實施方式1所示的電晶體260的製程中，在以與絕緣層205上接觸的方式形成絕緣層206後，連續地形成將成為第一氧化物層207的第一氧化物膜、氧化物半導體膜以及將成為第二氧化物層209的第二氧化物膜。之後，藉由光微影製程形成光阻遮罩，使用光阻遮罩對第二氧化物膜、氧化物半導體膜及第一氧化物膜進行蝕刻以將它們加工成島狀，由此可以形成第一氧化物層207、氧化物半導體層208及第二氧化物層209的疊層結構。
如上所述，由於電晶體270中的第一氧化物層207、氧化物半導體層208及第二氧化物層209是使用同一個光阻遮罩被進行加工的，所以第一氧化物層207的上端部分與氧化物半導體層208的下端部分大致一致，並且氧化物半導體層208的上端部分與第二氧化物層209的下端部分大致一致。亦即，第一氧化物層207、氧化物半導體層208及第二氧化物層209具有大致一致的頂面形狀。
在上述製程中，較佳的是，以不接觸於大氣的方式連續形成第一氧化物膜、氧化物半導體膜及第二氧 化物膜，可以防止氫或水分等雜質由各層的介面吸收。
電晶體270所包括的氧化物半導體層208包括至少包含銦、鋅及M(M為Al、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬元素)的以In-M-Zn氧化物表示的層。較佳的是，氧化物半導體層208包含銦時，因為電晶體的載子移動率得到提高。
氧化物半導體層208的下層的第一氧化物層207包含以In-M-Zn氧化物(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬元素)表示的M的原子數比比氧化物半導體層208高的氧化物層。具體地，作為第一氧化物層207，使用上述元素的原子數比比氧化物半導體層208高1.5倍以上、較佳為2倍以上、更佳為3倍以上的氧化物層。上述元素與氧的鍵合比銦與氧的鍵合更堅固，所以具有抑制氧缺陷產生在氧化物層中的功能。也就是說，與氧化物半導體層208相比，第一氧化物層207是不容易產生氧缺陷的氧化物層。
此外，與第一氧化物層207同樣，氧化物半導體層208的上層的第二氧化物層209包含以In-M-Zn氧化物(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬元素)表示的M的原子數比比氧化物半導體層208高的氧化物層。具體地，作為第二氧化物層209，使用上述元素的原子數比比氧化物半導體層208高1.5倍以上、較佳為2倍以上、更佳為3倍以上的氧化物層。
就是說，在各第一氧化物層207、氧化物半導 體層208以及第二氧化物層209是至少包含銦、鋅及M(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬元素)的In-M-Zn氧化物的情況下，當將第一氧化物層207設定為In：M：Zn=x1：y1：z1[原子數比]、將氧化物半導體層208設定為In：M：Zn=x2：y2：z2[原子數比]以及將第二氧化物層209設定為In：M：Zn=x3：y3：z3[原子數比]時，較佳為y1/x1及y3/x3比y2/x2大。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為y2/x2的2倍以上，更佳為y2/x2的3倍以上。此時，當在氧化物半導體層208中y2為x2以上時，可以使電晶體的電特性穩定。唯，當y2為x2的3倍以上時，電晶體的場效移動率變低，所以y2較佳為小於x2的3倍。
當第一氧化物層207為In-M-Zn氧化物時，除了Zn和O以外的In和M的原子數比較佳為In低於50atomic%且M為50atomic%以上，更佳為In低於25atomic%且M為75atomic%以上。此外，當氧化物半導體層208是In-M-Zn氧化物時，除了Zn和O以外的In和M的原子數比較佳為In為25atomic%以上且M低於75atomic%，更佳為In為34atomic%以上且M低於66atomic%。當第二氧化物層209為In-M-Zn氧化物時，除了Zn和O以外的In和M的原子數比較佳為In低於50atomic%且M為50atomic%以上，更佳為In低於25atomic%且M為75atomic%以上。
此外，第一氧化物層207及第二氧化物層209 既可以是作為構成元素包含不同金屬元素的層，又可以是以相同的原子數比或以不同的原子數比包含相同的金屬元素的層。
作為第一氧化物層207、氧化物半導體層208以及第二氧化物層209，例如可以使用包含銦、鋅及鎵的氧化物半導體。
各第一氧化物層207及第二氧化物層209較佳為包含構成氧化物半導體層208的金屬元素中的一種以上，並且，各第一氧化物層207及第二氧化物層209較佳為使用導帶底的能量比氧化物半導體層208的導帶底的能量更接近真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物半導體形成。
在上述結構中，當對第一閘極電極層202及/或第二閘極電極層216施加電場時，在被用作第一閘極絕緣層的一部分的絕緣層206與用作第二閘極電極層的絕緣層214夾著的由第一氧化物層207、氧化物半導體層208及第二氧化物層209形成的疊層結構中，通道形成在導帶底的能量最小的氧化物半導體層208中。也就是說，藉由形成有第一氧化物層207及第二氧化物層209，可以使電晶體的通道不接觸於構成元素(但不包括氧)與氧化物半導體層208不同的絕緣層206及絕緣層214。
圖5D示意性地顯示包括絕緣層206、第一氧化物層207、氧化物半導體層208、第二氧化物層209及 絕緣層214的疊層結構的能帶結構。在圖5D中，Evac表示真空能階的能量，Ec表示導帶底的能量。
由圖5D顯示被氧化物層夾著的氧化物半導體層成為井(well)，在具有該疊層結構的電晶體中，通道形成在氧化物半導體層中。由於在第一氧化物層207、氧化物半導體層208及第二氧化物層209中導帶底的能量連續地變化，所以也可以稱之為U字形井(U-shape Well)或弧形井(round well)。另外，也可以將具有上述結構的通道稱為埋入通道。
如圖5D所示，在各第一氧化物層207與氧化物半導體層208的介面以及氧化物半導體層208與第二氧化物層209的介面附近，導帶底的能量如曲線連續地變化。在以In-M-Zn氧化物表示的氧化物層中，組成中的M的比例越高，該氧化物層的能量能帶間隙越大。因此在第一氧化物層207與氧化物半導體層208的介面以及氧化物半導體層208與第二氧化物層209的介面附近形成各個層的混合區域(混合層)，由於在該混合區域中上述元素M的組成漸漸地變化，由此形成圖5D所示的弧形井。另外，由於第一氧化物層207、氧化物半導體層208及第二氧化物層209的組成相似，所以氧容易相互擴散。另一方面，在構成元素不同的絕緣層206與第一氧化物層207之間以及第二氧化物層209與絕緣層214之間不容易形成上述混合區域，因此在能帶圖中也沒有連續的變化。
當導帶底的能量在各第一氧化物層207與氧 化物半導體層208的介面以及氧化物半導體層208與第二氧化物層209的介面附近具有弧形井時，可以緩減該介面附近的電場集中。
雖然在圖5D中例示了第一氧化物層207的導帶底的能量比第二氧化物層209的導帶底的能量更接近真空能階的情況，但是兩者既可以是具有相同的導帶底的能量的氧化物層，也可以第二氧化物層209的導帶底的能量比第一氧化物層207的導帶底的能量更接近真空能階。
各第一氧化物層207和第二氧化物層209為包含一種以上的構成氧化物半導體層208的金屬元素的氧化物層，因此可以說包括這些層的疊層結構是主要成分相同而層疊的氧化物疊層。主要成分相同而層疊的氧化物疊層不是僅將各層層疊，而是具有連續接面(在此，尤其是指各層之間的導帶底端的能量連續變化的U字形(弧形)井結構)。這是因為：當有可能形成缺陷中心或再結合中心等缺陷能階的雜質混雜於各層之間的介面時，能帶失去連續性，因此載子在介面被俘獲或者因復合而消失。
為了形成連續接面，需要使用具備負載鎖定室的多室沉積裝置(濺射裝置)以不使各層暴露於大氣的方式連續地層疊。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa以上且1×10-4Pa以下)來盡可能地去除有可能成為氧化物半導體的雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到處理室內。
注意，為了獲得高純度本質氧化物半導體，不僅需要對室內進行高真空抽氣，而且需要進行濺射氣體的高度純化。作為用作濺射氣體的氧氣體或氬氣體，藉由使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體。
設置在氧化物半導體層208的上或下的第一氧化物層207及第二氧化物層209用作阻障層，其可以抑制在接觸於氧化物疊層的絕緣層(絕緣層206及絕緣層214)與氧化物疊層之間的介面形成的陷阱能階對用作電晶體的載子的主要路徑(載子路徑)的氧化物半導體層208的負面影響。
具體地，藉由以與氧化物半導體層208的上側及下側接觸的方式設置與氧化物半導體層208相比不容易產生氧缺陷的第一氧化物層207及第二氧化物層209，可以減少氧化物半導體層208中的氧缺陷。由此抑制起因於氧缺陷的陷阱能階形成在氧化物半導體層208的介面。例如，可以使氧化物半導體層208的利用恆定光電流法(也稱為CPM：Constant Photocurrent Method)測定出的起因於局域能階的吸收係數低於1×10-3/cm，較佳為低於1×10-4/cm。
另外，在其構成要素與氧化物半導體層208不同的絕緣層214(例如，包含氧化矽膜的絕緣層)接觸於氧化物半導體層208的背通道一側的情況下，在兩層之 間的介面會形成介面能階，該介面能階有可能形成通道。在此情況下，有可能出現具有不同臨界電壓的第二電晶體，而使電晶體的外觀上的臨界電壓發生變動。然而，由於在電晶體280中第二氧化物層209包含一種以上的構成氧化物半導體層208的金屬元素，因此在氧化物半導體層208的背通道一側的介面不容易形成介面能階。因而，藉由設置第二氧化物層209，可以降低電晶體的臨界電壓等電特性的偏差。
當在用作閘極絕緣層的絕緣層206與氧化物半導體層208之間的介面形成通道時，在該介面產生介面散射而使電晶體的場效移動率下降。然而，由於在電晶體280中第一氧化物層207包含一種以上的構成氧化物半導體層208的金屬元素，因此在氧化物半導體層208的前通道一側的介面不容易產生載子散射，而可以提高電晶體的場效移動率。
另外，各第一氧化物層207及第二氧化物層209還用作阻障層，該阻障層用來抑制絕緣層206及絕緣層212的構成元素混入氧化物半導體層208而形成因雜質引起的能階。
例如，包含在氧化物半導體層208中的矽的濃度為3×1018/cm3以下，較佳為3×1017/cm3以下。另外，包含在氧化物半導體層208中的碳的濃度為3×1018/cm3以下，較佳為3×1017/cm3以下。
注意，氧化物半導體層中的雜質濃度可以藉 由利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)來測定。
另外，將各第一氧化物層207及第二氧化物層209的厚度設定為能夠抑制對於氧化物半導體來說是雜質的絕緣層206及絕緣層214的構成元素混入氧化物半導體層208的厚度以上。另外，藉由增加氧化物半導體層208的厚度可以提高電晶體280的通態電流，所以氧化物半導體層208的厚度較佳為至少大於各第一氧化物層207及第二氧化物層209的厚度。
另外，由於第一氧化物層207設置在閘極電極層與用作通道的氧化物半導體層208之間，所以較佳為盡可能地使其厚度小以提高電晶體的通態電流。明確而言，第一氧化物層207的厚度例如為0.3nm以上且低於10nm，較佳為0.3nm以上且5nm以下。
若雜質的氫或水分等包含在氧化物半導體層中，則形成施體而形成n型區域，所以從實現井結構的角度來看，在第一氧化物層207下側設置包含防止氫或水分從外部侵入的氧化鋁膜的絕緣層206，並且在第二氧化物層209上側設置包含防止氫或水分從外部侵入的氧化鋁膜的絕緣層212是有效的。
在第一氧化物層207或第二氧化物層209的導帶底的能量與氧化物半導體層208的導帶底的能量的能量差小的情況下，有時氧化物半導體層208的電子越過該能量差到達陷阱能階。電子被陷阱能階俘獲，使得絕緣膜 的介面產生負的固定電荷，這導致電晶體的臨界電壓向正方向變動。
因此，藉由將第一氧化物層207或第二氧化物層209的導帶底的能量與氧化物半導體層208的導帶底的能量的能量差分別設定為0.1eV以上，較佳為0.15eV以上，可以減少電晶體的臨界電壓的變動，得到穩定的電特性。
圖6A至圖6C顯示本實施方式的電晶體的另一個結構例子。圖6A是電晶體280的平面圖，圖6B是沿著圖6A中的V4-W4的剖面圖，圖6C是沿著圖6A中的X4-Y4的剖面圖。
圖6A至圖6C所示的電晶體280與圖5A至圖5D所示的電晶體270的不同之處在於：第二氧化物層209以覆蓋從源極電極層210a及汲極電極層210b露出的氧化物半導體層208的方式設置在源極電極層210a及汲極電極層210b上。電晶體280的其他組件可以與電晶體270相同。
在電晶體280中，在絕緣層206上連續地形成將成為第一氧化物層207的第一氧化物膜以及氧化物半導體膜，之後，藉由使用光阻遮罩的蝕刻將第一氧化物膜及氧化物半導體膜加工成島狀，由此形成第一氧化物層207及氧化物半導體層208。在形成與第一氧化物層207及氧化物半導體層208的一部分接觸的源極電極層210a及汲極電極層210b後，以覆蓋從該源極電極層210a及汲 極電極層210b露出的氧化物半導體層208且與源極電極層210a及汲極電極層210b的頂面接觸的方式連續地形成將成為第二氧化物層209的第二氧化物膜及絕緣膜214a，以第二閘極電極層216為遮罩對第二氧化物膜及絕緣膜214a進行加工，由此形成第二氧化物層209及絕緣層214。
在上述製程中，較佳的是，若以不接觸於大氣的方式連續形成第一氧化物膜及氧化物半導體膜或者第二氧化物膜及絕緣膜214a，則可以防止氫或水分等雜質在各層的介面的吸收。
另外，如上所述，由於電晶體280所包括的第一氧化物層207及氧化物半導體層208是使用同一個光阻遮罩被進行加工的，所以第一氧化物層207的上端部分與氧化物半導體層208的下端部分大致一致。或者，即第一氧化物層207及氧化物半導體層208具有大致一致的頂面形狀。另外，由於第二氧化物層209及絕緣層214是以第二閘極電極層216為遮罩被加工的，所以第二氧化物層209的上端部分與絕緣層214的下端部分大致一致，絕緣層214的上端部分與第二閘極電極層216的下端部分大致一致。即，第二氧化物層209、絕緣層214及第二閘極電極層216具有大致一致的頂面形狀。
在電晶體280中，在將第一氧化物層207及氧化物半導體層208加工成島狀後，藉由以覆蓋島狀的第一氧化物層207及島狀的氧化物半導體層208的方式形成 將成為第二氧化物層209的第二氧化物膜，氧化物半導體層208及第一氧化物層207的通道寬度方向的側面被第二氧化物層209覆蓋。由此，能夠在氧化物半導體層208的通道寬度方向的側面也抑制介面能階的生成。
在本實施方式所示的電晶體中，藉由在氧化物半導體層208與重疊於該氧化物半導體層208的閘極絕緣層及保護絕緣層之間設置作為構成元素包含構成氧化物半導體層208的金屬元素之中至少一個金屬元素的氧化物層，可以抑制在氧化物半導體層208與重疊於該氧化物半導體層的各絕緣層的介面形成陷阱能階。由此，可以抑制電晶體的電特性的劣化。
在本實施方式所示的電晶體中，以與氧化物半導體層208的下側及上側重疊的方式設置的第一閘極電極層202及第二閘極電極層216從垂直於氧化物半導體層208的上下方向施加閘極電極層的電場。由此，能夠良好地控制電晶體的臨界電壓。
此外，在本實施方式中，以與氧化物半導體層208的通道形成區的側面及底面重疊的方式設置隔著第二閘極絕緣層與氧化物半導體層208重疊的第二閘極電極層216，因此對通道形成區從側面方向及底面方向施加電場。由此，能夠更良好地控制電晶體的臨界電壓，並且減小S值。
並且，在本實施方式的電晶體中，藉由以包圍氧化物半導體層208的方式設置各包含含有過剩的氧的 氧化鋁膜的絕緣層206、212，可以向被包含氧化鋁膜的絕緣層206、212包圍的氧化物半導體層208充分地供應氧，與此同時，抑制氧從氧化物半導體層208脫離以及氫等雜質混入氧化物半導體層208。
藉由以包含含有過剩的氧的氧化鋁膜的絕緣層包圍氧化物半導體層208，並且以與氧化物半導體層208接觸的方式設置作為構成元素包含構成氧化物半導體層208的金屬元素之中至少一個金屬元素的氧化物層，可以進一步地抑制有可能在形成通道的氧化物半導體層208的介面發生的載子散射，所以是有效的。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，說明可以應用於實施方式1或實施方式2的電晶體的氧化物半導體層的一個例子。
氧化物半導體層大致分為非單晶氧化物半導體層和單晶氧化物半導體層。非單晶氧化物半導體層包含CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor，即C軸配向晶體氧化物半導體)層、多晶氧化物半導體層、微晶氧化物半導體層以及非晶氧化物半導體層等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包括多個c軸配向的結晶部的 氧化物半導體層之一。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，難以觀察到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
由利用TEM所得到的大致平行於樣本面的方向上的CAAC-OS膜的影像(剖面TEM影像)可知，在結晶部中金屬原子排列為層狀。各金屬原子層具有反應被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀，並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知，在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間，金屬原子的排列沒有規律性。
由剖面TEM影像以及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
CAAC-OS膜所包含的結晶部幾乎都是可以收容在一個邊長小於100nm的立方體內的尺寸。因此，有時包含在CAAC-OS膜中的結晶部為能夠收容在一個邊長小於10nm、小於5nm或小於3nm的立方體內的尺寸。但是，有時包含在CAAC-OS膜中的多個結晶部聯結，從而形成一個大結晶區。例如，在平面TEM影像中有時會觀 察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體層時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，在CAAC-OS膜中，c軸配向的結晶部的分佈不一定是均勻的。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的c軸配向的結晶部的比例高於被形成面附近的c軸配向的結晶部的比例。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域發生變化，所以有時局部性地形成c軸配向的結晶部的比例不同的區域。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是具有低雜質濃度的氧化物半導體層。雜質是指氫、碳、矽以及過渡金屬元素等氧化物半導體層的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體層的金屬元素強的矽等元素會奪取氧化物半導體層中的氧，從而打亂氧化物半導體層的原子排 列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體層內，也會打亂氧化物半導體層的原子排列，導致結晶性下降。注意，包含在氧化物半導體層中的雜質有時會成為載子陷阱或載子發生源。
CAAC-OS膜是具有低缺陷能階密度的氧化物半導體層。例如，氧化物半導體層中的氧缺陷有時會成為載子陷阱，或因俘獲氫而成為載子發生源。
在具有低雜質濃度且低缺陷能階密度(具有少氧缺陷的個數)，即高純度本質或實質上高純度本質的氧化物半導體層中載子發生源少，所以可以具有低載子密度。因此，採用該氧化物半導體層的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，在高純度本質或實質上高純度本質的氧化物半導體層中載子陷阱少。因此，採用該氧化物半導體層的電晶體的電特性變動小，於是成為可靠性高的電晶體。注意，被氧化物半導體層的載子陷阱俘獲的電荷直到被釋放需要的時間長，有時表現會像固定電荷。所以，採用雜質濃度高且缺陷能階密度高的氧化物半導體層的電晶體有時電特性不穩定。
此外，在採用CAAC-OS膜的電晶體中，由可見光或紫外光的照射導致的電特性變動小。
接下來，說明微晶氧化物半導體層。
在使用TEM觀察微晶氧化物半導體層時的影像中，有時無法明確地確認到結晶部。微晶氧化物半導體 層中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體層稱為nc-OS(nanocrystalline Oxide Semiconductor)膜。例如在使用TEM觀察nc-OS膜時，有時無法明確地確認到晶粒介面。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體層沒有差別。例如，在藉由其中利用使用直徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在藉由使用其探針的直徑大於結晶部的電子束(例如，50nm以上)來獲得的nc-OS膜的選區電子繞射中，觀察到類似光暈圖案。同時，在藉由使用其探針的直徑近於或小於結晶部的電子束(例如，1nm以上且30nm以下)來獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
因為nc-OS膜是比非晶氧化物半導體層規律性高的氧化物半導體層，nc-OS膜的缺陷能階密度比非晶氧化物半導體層低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性，所以，nc-OS膜的缺陷能階密度比CAAC-OS膜高。
注意，氧化物半導體層例如也可以是包括非晶氧化物半導體層、微晶氧化物半導體層和CAAC-OS膜中的兩種以上的疊層膜。
以下說明CAAC-OS膜的成膜方法的例子。
CAAC-OS膜例如使用多晶的氧化物半導體濺射靶材且利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子有時剝離。此時，由於該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS膜。
平板狀或顆粒狀的濺射粒子例如平行於a-b面的面的等效圓直徑為3nm以上且10nm以下，厚度(垂直於a-b面的方向的長度)為0.7nm以上且小於1nm。注意，平板狀或顆粒狀的濺射粒子也可以是平行於a-b面的面的形狀為正三角形或正六角形。在此，面的等效圓直徑是指等於面的面積的正圓的直徑。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由增高沉積時的基板溫度使濺射粒子在到 達基板之後發生遷移。明確而言，在將基板溫度設定為100℃以上且740℃以下的狀態下進行沉積。藉由增高沉積時的基板溫度，使平板狀或顆粒狀的濺射粒子在到達基板時在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。此時，在濺射粒子帶正電時濺射粒子互相排斥而附著到基板上，由此濺射粒子不會不均勻地重疊，從而可以形成厚度均勻的CAAC-OS膜。另一方面，若沉積氛圍的溫度太高，靶材所包含的鋅則有可能昇華，因此基板溫度較佳為200℃以上且500℃以下，更佳為200℃以上且350℃以下。
藉由減少沉積時的雜質混入，可以抑制因雜質導致的結晶狀態的損壞。例如，降低存在於沉積室內的雜質(氫、水、二氧化碳或氮等)的濃度即可。另外，可降低沉積氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的沉積氣體。
另外，較佳為藉由增高沉積氣體中的氧比例並使電力最佳化，來減輕沉積時的電漿損傷。將沉積氣體中的氧比例設定為30vol.%以上，較佳為設定為100vol.%。
或者，CAAC-OS膜使用以下方法而形成。
首先，形成其厚度為1nm以上且小於10nm的第一氧化物半導體膜。第一氧化物半導體膜使用濺射法形成。明確而言，第一氧化物半導體膜的形成條件如下：基板溫度為100℃以上且500℃以下，較佳為150℃以上 且450℃以下；以及沉積氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第一氧化物半導體膜形成為高結晶性第一CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第一氧化物半導體膜的雜質濃度。同時，藉由在惰性氛圍中進行加熱處理，有可能在第一氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。注意，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第一氧化物半導體膜的雜質濃度。
藉由將第一氧化物半導體膜的厚度設定為1nm以上且低於10nm，與厚度為10nm以上的情況相比可以藉由進行加熱處理而容易地使其結晶化。
接著，以10nm以上且50nm以下的厚度形成其組成與第一氧化物半導體膜相同的第二氧化物半導體膜。使用濺射法形成第二氧化物半導體膜。明確而言，第二氧化物半導體膜的形成條件如下：基板溫度為100℃以 上且500℃以下，較佳為150℃以上且450℃以下；以及沉積氣體中的氧比例為30vol.%以上，較佳為100vol.%。
接著，進行加熱處理，以使第二氧化物半導體膜從第一CAAC-OS膜進行固相成長，來形成高結晶性第二CAAC-OS膜。將加熱處理的溫度設定為350℃以上且740℃以下，較佳為450℃以上且650℃以下。另外，將加熱處理的時間設定為1分鐘以上且24小時以下，較佳為6分鐘以上且4小時以下。加熱處理可以在惰性氛圍或氧化性氛圍中進行。較佳的是，先在惰性氛圍中進行加熱處理，然後在氧化性氛圍中進行加熱處理。藉由在惰性氛圍中進行加熱處理，可以在短時間內降低第二氧化物半導體膜的雜質濃度。同時，藉由在惰性氛圍中進行加熱處理，有可能在第二氧化物半導體膜中形成氧缺陷。在此情況下，藉由在氧化性氛圍中進行加熱處理，可以減少該氧缺陷。另外，也可以在1000Pa以下、100Pa以下、10Pa以下或1Pa以下的減壓下進行加熱處理。在減壓下，可以在更短時間內降低第二氧化物半導體膜的雜質濃度。
經上述步驟，可以形成總厚度為10nm以上的CAAC-OS膜。可以將該CAAC-OS膜較佳為用作氧化物疊層中的氧化物半導體層。
接著，例如，說明被形成面由於不經過基板加熱等而處於低溫(例如，低於130℃，低於100℃，低於70℃或者室溫(20℃以上且25℃以下)左右)的情況下的氧化物膜的形成方法。
在被形成面處於低溫的情況下，濺射粒子不規則地飄落到被形成面。例如，由於濺射粒子不發生遷移，因此濺射粒子不規則地沉積到包括已經沉積有其他的濺射粒子的區域的區域上。換言之，藉由沉積濺射粒子而獲得的氧化物膜例如有時不具有均勻的厚度和一致的結晶定向。藉由上述方法獲得的氧化物膜由於維持一定程度的濺射粒子的結晶性，因此具有結晶部(奈米晶)。
例如，在沉積時的壓力高的情況下，飛著的濺射粒子碰撞到氬等其他粒子(原子、分子、離子、自由基等)的頻率升高。如果飛著的濺射粒子碰撞到其他的粒子(再次被濺射)，則有可能導致結晶結構的損壞。例如，濺射粒子在碰撞到其他的粒子時有可能無法維持平板形狀而被破壞成部分(例如分成各原子的狀態)。此時，有時由濺射粒子分離的各原子沉積到被形成面上而形成非晶氧化物膜。
當不採用作為出發點使用具有多晶氧化物的靶材的濺射法等，而採用使用液體進行沉積的方法或者使靶材等固體氣化而進行沉積的方法時，原子分離地飛著沉積到被形成面上，因此有時形成非晶氧化物膜。另外，例如，當採用雷射燒蝕法時，由於從靶材釋放的原子、分子、離子、自由基、簇(cluster)等飛著沉積到被形成面上，因此可能形成非晶氧化物膜。
在本發明的一個實施方式的電晶體中，當設置夾著氧化物半導體層的氧化物層時，第一氧化物層、氧 化物半導體層及第二氧化物層也可以分別具有應用上述結晶狀態中的任一種的氧化物層或氧化物半導體層。注意，作為用作通道的氧化物半導體層較佳為應用CAAC-OS膜。
如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式4
在本實施方式中，參照圖式說明利用實施方式1或2中的任一個所例示的電晶體的電路的一個例子。
圖11A顯示半導體裝置的電路圖，圖11C顯示半導體裝置的剖面圖。圖11C的左側顯示電晶體260的通道長度方向的剖面圖，右側顯示通道寬度方向的剖面圖。在電路圖中，OS表示在電晶體包含氧化物半導體。
在圖11C所示的半導體裝置中，下部具有包含第一半導體材料的電晶體2200，上部具有包含第二半導體材料的電晶體。在此，作為包含第二半導體材料的電晶體，說明應用在實施方式1中例示的電晶體260的例子。
在此，第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽、鍺、矽鍺、碳化矽或砷化鎵等)用於第一半導體材料，並且將在實施方式1中 說明的任何氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料包含單晶矽等的電晶體容易進行高速工作。另一方面，包含氧化物半導體的電晶體的關態電流小。
在此，雖然說明電晶體2200為p通道型的電晶體的情況，但是當然也可以使用n通道型的電晶體來構成不同的電路。除了使用氧化物半導體的實施方式1或2所示那樣的電晶體以外，用於半導體裝置的材料或半導體裝置的結構等半導體裝置的具體結構不需要侷限於在此所示的結構。
在圖11A及圖11C所示的結構中，顯示串聯連接p通道型電晶體與n通道型電晶體且將各閘極連接的所謂的CMOS電路的組態例子。
另外，如圖11C所示，電晶體260層疊在電晶體2200之上。藉由如此層疊兩個電晶體，電路的佔據面積得到減少，而能夠以更高的密度配置多個電路。並且，電晶體260的第一閘極電極層可以是與電晶體2200的閘極電極層共同的電極。由此，可以進一步實現半導體裝置的高積體化，還可以縮短半導體裝置的製程，所以是較佳的。
在圖11C中，電晶體260的源極和汲極中的一個與電晶體2200的源極和汲極中的另一個由插頭電連接。
本發明的一個實施方式的包含氧化物半導體 的電晶體的通態電流得到了提高，因此能夠實現電路的高速工作。
在圖11C所示的組態中，藉由使電晶體260或電晶體2200的電極連接結構不同，可以構成各種各樣的電路。例如圖11B所示的那樣，藉由採用連接電晶體260的源極和汲極中的一個與電晶體2200的源極和汲極中的一個，並且連接電晶體260的源極和汲極中的另一個與電晶體2200的源極和汲極中的另一個的電路結構，可以將電路用作所謂的類比開關。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用實施方式1或2所例示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖7顯示半導體裝置的電路圖。
圖7所示的半導體裝置包括使用第一半導體材料的電晶體3200、使用第二半導體材料的電晶體3300以及電容元件3400。注意，作為電晶體3300，可以使用實施方式1或2所說明的電晶體。在圖7中，為了能夠明確地知道電晶體3300包括氧化物半導體，在電晶體旁邊 記載“OS”。
在電晶體3300中，通道形成在包含氧化物半導體的半導體層中。由於電晶體3300的關態電流小，所以藉由使用這種電晶體可以長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以能夠充分降低耗電量。
在圖7中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。電晶體3200的閘極電極以及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的一個電極電連接，第五佈線3005與電容元件3400的另一個電極電連接。
在圖7所示的半導體裝置中，藉由有效地利用可以保持電晶體3200的閘極電極的電位的特徵，如下所示那樣，可以進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，對電晶體3200的閘極電極和電容元件3400供應第三佈線3003的電位。也就是說，對電晶體3200的閘極電極供應預定的電荷(寫入)。這裡，供應賦予兩種不同電位位準的電荷(以下，稱為Low位準電荷、High位準電荷)中的任一 種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持供應到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001供應預定的電位(恆電位)的狀態下，對第五佈線3005供應適當的電位(讀出電位)時，第二佈線3002根據保持在電晶體3200中的閘極電極的電荷量具有不同的電位。一般而言，這是因為如下緣故：在電晶體3200為n通道型的情況下，對電晶體3200的閘極電極供應High位準電荷時的外觀上的臨界值Vth_H低於對電晶體3200的閘極電極供應Low位準電荷時的外觀上的臨界值Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別供應到電晶體3200的閘極電極的電荷。例如，在寫入中，當被供應High位準電荷時，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應Low位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200也維持“關閉狀態”。因此，根據辨別第二佈線3002的電位可以讀出所保持的資訊。
注意，當將記憶單元配置為陣列狀時，需要只有所希望的記憶單元的資訊可以被讀取。此時，當不讀出資訊時，對第五佈線3005可供應無論閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，也就是小於Vth_H的電位。或者，對第五佈線3005供應無論閘極電極的狀態如何都使電晶體3200成為“導通狀態”的電位，也就是大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關態電流極小的電晶體，可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供應(注意，電位較佳為被固定)，也可以長期間保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如閘極絕緣層的劣化等的問題。換言之，與習知的非揮發性記憶體不同地，在根據所公開的本發明的半導體裝置中，對重寫的次數沒有限制，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易地實現高速工作。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6
在本實施方式中，說明至少可以使用實施方式1和2中的一個所示的一個例子的電晶體，並且包括上述實施方式所說明的記憶體裝置的CPU。
圖8是顯示將實施方式1或2所說明的電晶體用於至少其一部分的CPU的一個例子的結構的方塊圖。
圖8所示的CPU在基板1190上包括：ALU(Arithmetic logic unit：算術邏輯單元)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面1198(Bus I/F)；可改寫的ROM1199；以及ROM介面1189(ROM I/F)。作為基板1190，使用半導體基板、SOI基板及玻璃基板等。ROM1199和ROM介面1189可以設置在其他晶片上。當然，圖8所示的CPU只是將其組態簡化而顯示的一個例子而已，而實際上的CPU根據其用途具有多種組態。例如，也可以以包括圖8所示的CPU或算術電路的結構為核心，設置多個該核心並使其並行工作。另外，在CPU的內部算術邏輯單元或資料通路中能夠處理的位數例如為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令輸 入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確而言，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態從暫存器1196讀出或對暫存器1196寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195包含根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將內部時脈信號CLK2供應到上述各種電路。
在圖8所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖8所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選擇。換言之，在暫存器1196所具有的記憶單元中，選擇利用正反器進行資料的保持還是利用電容元件進 行資料的保持。當選擇利用正反器進行資料的保持時，進行對暫存器1196中的記憶單元的電源電壓的供應。當選擇利用電容元件進行資料保持時，進行對電容元件的資料改寫，而可以停止對暫存器1196內的記憶單元的電源電壓的供應。
圖9顯示可用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件700包括當電源關閉時丟失儲存資料的電路701、當電源關閉時不丟失儲存資料的電路702、開關703、開關704、邏輯元件706、電容元件707以及具有選擇功能的電路720。電路702包括電容元件708、電晶體709及電晶體710。另外，記憶元件700根據需要還可以包括其他元件，例如二極體、電阻元件或電感器等。
在此，電路702可以使用在上述實施方式中說明的記憶體裝置。在停止對記憶元件700供應電源電壓之後，接地電位(0V)或使電晶體709成為關閉狀態的電位繼續輸入到電路702中的電晶體709的閘極。例如，電晶體709的閘極藉由電阻器等負載接地。
在此顯示如下例子：開關703係具有一導電型(例如，n通道型)的電晶體713，而開關704係具有與此不同導電型(例如，p通道型)的電晶體714構成。這裡，開關703的第一端子對應於電晶體713的源極和汲極中的一個，開關703的第二端子對應於電晶體713的源極和汲極中的另一個，並且開關703的第一端子與第二端 子之間的導通或非導通(即，電晶體713的導通狀態或關閉狀態)由輸入到電晶體713的閘極中的控制信號RD選擇。開關704的第一端子對應於電晶體714的源極和汲極中的一個，開關704的第二端子對應於電晶體714的源極和汲極中的另一個，並且開關704的第一端子與第二端子之間的導通或非導通(即，電晶體714的導通狀態或關閉狀態)由輸入到電晶體714的閘極中的控制信號RD選擇。
電晶體709的源極和汲極中的一個電連接到電容元件708的一對電極中的一個及電晶體710的閘極。在此，將連接部分稱為節點M2。電晶體710的源極和汲極中的一個電連接到能夠供應低電位電源的佈線(例如，GND線)，而另一個電連接到開關703的第一端子(電晶體713的源極和汲極中的一個)。開關703的第二端子(電晶體713的源極和汲極中的另一個)電連接到開關704的第一端子(電晶體714的源極和汲極中的一個)。開關704的第二端子(電晶體714的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關703的第二端子(電晶體713的源極和汲極中的另一個)、開關704的第一端子(電晶體714的源極和汲極中的一個)、邏輯元件706的輸入端子和電容元件707的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件707的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電 源電位(VDD等)。電容元件707的一對電極中的另一個電連接到能夠供應低電位電源的佈線(例如，GND線)。可以對電容元件708的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件708的一對電極中的另一個電連接到能夠供應低電位電源的佈線(例如，GND線)。
當主動地利用電晶體或佈線的寄生電容等時，可以不設置電容元件707及電容元件708。
控制信號WE被輸入到電晶體709的第一閘極(第一閘極電極)。開關703及開關704的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路701中的資料的信號被輸入到電晶體709的源極和汲極中的另一個。圖9顯示從電路701輸出的信號輸入到電晶體709的源極和汲極中的另一個的例子。由邏輯元件706使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而形成反轉信號，將其經由電路720輸入到電路701。
雖然圖9顯示從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號藉由邏輯元 件706及電路720被輸入到電路701的例子，但是本發明的一個實施方式不侷限於此。也可以不使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路701。例如，當在電路701內設置有節點並在該節點中保持使從輸入端子輸入的信號的邏輯值反轉的信號時，可以將從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號輸入到該節點。
圖9所示的電晶體709可以使用在實施方式1或2中說明的電晶體。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。該固定電位例如可以選自接地電位GND和低於電晶體709的源極電位的電位等。控制信號WE2為具有用來控制電晶體709的臨界電壓的電位的信號，能夠進一步降低電晶體709的Icut。
在圖9所示的用於記憶元件700的電晶體中，電晶體709以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。或者，也可以作為用於記憶元件700的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件700也可以包括電晶體709以外的其通道形成在氧化物半導體層中的電晶體，並且作為剩下的電晶體使用其通道形成在由氧化物半導體以外的半導體構成的層或基 板1190中的電晶體。
圖9所示的電路701例如可以使用正反器電路。邏輯元件706例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不對記憶元件700供應電源電壓的期間，可以由設置在電路702中的電容元件708保持儲存在電路701中的資料。
通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，通道形成在氧化物半導體層中的電晶體的關態電流比通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將這種電晶體用作電晶體709，即使在不對記憶元件700供應電源電壓的期間中也可以長期間地儲存電容元件708中的信號。因此，記憶元件700在停止供應電源電壓的期間也可以保持儲存資料(資料)。
記憶元件700能夠藉由設置開關703及開關704來進行預充電工作，因此可以縮短直到在再次開始供應電源電壓之後電路701保持原來的資料為止的時間。
在電路702中，由電容元件708保持的信號被輸入到電晶體710的閘極。因此，在再次開始對記憶元件700供應電源電壓之後，可以將由電容元件708保持的信號轉換為電晶體710的狀態(導通狀態或關閉狀態)，並從電路702讀出。因此，即使在對應於保持在電容元件708中的信號的電位有些變動的情況下，也可以準確地讀 出原來的信號。
藉由將這種記憶元件700用於處理單元所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理單元整體或構成處理單元的一個或多個邏輯電路中在短時間內也可以停止供應電源而抑制功耗。
在本實施方式中，雖然說明了將記憶元件700用於CPU的例子，但是也可以將記憶元件700應用於DSP(Digital Signal Processor：數位訊號處理器)、客製化LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等LSI、RF-ID(Radio Frequency Identification：射頻識別)。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
在本實施方式中，說明包含實施方式1或2中的任一個例示的電晶體且具有讀取目標物的資訊的影像感測器功能的半導體裝置。
圖10顯示具有影像感測器功能的半導體裝置的等效電路一個例子。
光電二極體602的一個電極電連接到光電二 極體重設信號線658，而光電二極體602的另一個電極電連接到電晶體640的閘極。電晶體640的源極和汲極中的一個電連接到光感測器基準信號線672，而電晶體640的源極和汲極中的另一個電連接到電晶體656的源極和汲極中的一個。電晶體656的閘極電連接到閘極信號線659，電晶體656的源極和汲極中的另一個電連接到光感測器輸出信號線671。
作為光電二極體602，例如可以應用PIN型光電二極體，其中層疊有具有p型導電型的半導體層、高電阻的(具有i型導電型的)半導體層以及具有n型導電型的半導體層。
藉由檢測入射到光電二極體602的光，可以讀取目標物的資訊。注意，在讀取目標物的資訊時，可以使用背光等的光源。
注意，作為電晶體640及電晶體656，可以應用實施方式1或2中的任一個例示的其通道形成在氧化物半導體中的電晶體。在圖10中，為了能夠明確地知道電晶體640及電晶體656包括氧化物半導體，在電晶體旁邊記載“OS”。
各電晶體640及電晶體656是在上述實施方式中例示的電晶體，其中以包含含有過剩的氧的氧化鋁膜的絕緣層包圍形成其通道的氧化物半導體層。另外，較佳為採用以閘極電極層電性覆蓋氧化物半導體層的結構。因此，電晶體640及電晶體656是電特性的變動得到抑制而 在電性上穩定的電晶體。藉由包括該電晶體，作為圖10所示的具有影像感測器功能的半導體裝置可以提供可靠性高的半導體裝置。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8
在本實施方式中，說明可以使用在上述實施方式中說明的電晶體、記憶體裝置或CPU等(包括DSP、客製化LSI、PLD RF-ID)的電子裝置的例子。
在上述實施方式中說明的電晶體、記憶體裝置或CPU等可以應用於各種電子裝置(包括遊戲機)。作為電子裝置的例子，包含電視機、顯示器等顯示裝置、照明設備、個人電腦、文字處理機、影像再現裝置、可攜式音訊播放機、收音機、磁帶錄音機、音響、電話機、無線電話子機、行動電話機、車載電話、收發器、無線設備、遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動刮鬍刀、IC晶片、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、輻射計數器(radiation counters)、透析裝置、X射線診斷裝置等醫療設備等。另外，例如包含感煙探測器、感熱探測器、氣體警報裝 置、防盜警報裝置等警報裝置。再者，例如包含工業設備諸如引導燈、號誌燈、傳送帶、電梯、自動扶梯、工業機器人、蓄電系統等。另外，利用使用燃料的發動機或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替上述汽車的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖12A至12C顯示這些電子裝置的具體例子。
在圖12A所示的電視機8000中，外殼8001組裝有顯示部8002，利用顯示部8002可以顯示影像，並且從揚聲器部8003可以輸出聲音。可以將上述實施方式所例示的電晶體用於用來使安裝於外殼8001的顯示部8002工作的驅動電路或像素。
作為顯示部8002，可以使用半導體顯示裝置諸如液晶顯示裝置、在每個像素中具備有機EL元件等發光元件的發光裝置、電泳顯示裝置、DMD(數位微鏡裝置：Digital Micromirror Device)及PDP(電漿顯示面板：Plasma Display Panel)等。
電視機8000也可以具備接收機及數據機等。電視機8000可以藉由利用接收機，接收一般的電視廣 播。再者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通信。
此外，電視機8000也可以包含用來進行資訊通信的CPU8004、記憶體等。藉由作為CPU8004或記憶體使用上述實施方式所示的電晶體、記憶體裝置或CPU，可以實現低功耗化。
圖12A所示的警報裝置8100是住宅用火災警報器，其包括感煙或感熱檢測部8102和微型電腦8101。微型電腦8101是包括在上述實施方式中顯示的電晶體、記憶體裝置或CPU的電子裝置的一個例子。
圖12A所示的包括室內機8200和室外機8204的空調器是包括在上述實施方式中顯示的電晶體、記憶體裝置或CPU等的電子裝置的一個例子。明確而言，室內機8200具有外殼8201、出風口8202、CPU8203等。在圖12A中，例顯示CPU8203設置在室內機8200中的情況，但是CPU8203也可以設置在室外機8204中。或者，在室內機8200和室外機8204的兩者中設置有CPU8203。藉由將在上述實施方式中顯示的電晶體用於空調器的CPU，可以實現低功耗化。
圖12A所示的電冷藏冷凍箱8300是包括在上述實施方式中顯示的電晶體、記憶體裝置或CPU等的電子裝置的一個例子。明確而言，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304 等。在圖12A中，CPU8304設置在外殼8301的內部。藉由將在上述實施方式中顯示的電晶體用於電冷藏冷凍箱8300的CPU8304，可以實現低功耗化。
圖12B和圖12C例顯示電子裝置的一個例子的電動汽車。電動汽車9700安裝有二次電池9701。由電路9702調整二次電池9701的電力的輸出，而該電力被供應到驅動裝置9703。電路9702由具有未圖示的ROM、RAM、CPU等的處理裝置9704控制。藉由將在上述實施方式中顯示的電晶體用於電動汽車9700的CPU，可以實現低功耗化。
驅動裝置9703包括直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置9704根據電動汽車9700的駕駛員的操作資料(加速、減速、停止等)、行車資料(爬坡、下坡等資料，或者車輪所受到的負載資料等)等的輸入資料，向電路9702輸出控制信號。電路9702根據處理裝置9704的控制信號而調整從二次電池9701供應的電能並控制驅動裝置9703的輸出。當安裝交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的反相器。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。

Claims (10)

  1. 一種半導體裝置，包括：基板上的第一層；該第一層上的第二層；與該第二層的頂面及側面和該第一層的側面接觸的第三層；該第三層上的閘極電極層，閘極絕緣層夾於該第三層與該閘極電極層之間；以及該閘極電極層上的氧化鋁膜，其中，該第一層、該第二層及該第三層的各者包含銦、鎵及鋅。
  2. 一種半導體裝置，包括：基板上的第一層；該第一層上的第二層；與該第二層的頂面及側面和該第一層的側面接觸的第三層；該第三層上的閘極電極層，閘極絕緣層夾於該第三層與該閘極電極層之間；以及該閘極電極層上的氧化鋁膜，其中，該第一層、該第二層及該第三層的各者包含銦、鎵及鋅，並且其中，該閘極電極層覆蓋該第二層的該頂面及該側面。
  3. 根據申請專利範圍第1或2項之半導體裝置，還包括與該第二層的另一側面接觸的源極電極層及汲極電極層。
  4. 一種半導體裝置，包括：基板上的第一層；該第一層上的第二層；該第二層上的第三層；該第三層上的閘極電極層，閘極絕緣層夾於該第三層與該閘極電極層之間；該閘極電極層上的氧化鋁膜；以及部分夾於該第二層與該第三層之間的源極電極層及汲極電極層，其中，該第一層、該第二層及該第三層的各者包含銦、鎵及鋅。
  5. 一種半導體裝置，包括：基板上的第一層；該第一層上的第二層；該第二層上的第三層；該第三層上的閘極電極層，閘極絕緣層夾於該第三層與該閘極電極層之間；該閘極電極層上的氧化鋁膜；以及部分夾於該第二層與該第三層之間的源極電極層及汲極電極層，其中，該第一層、該第二層及該第三層的各者包含銦、鎵及鋅，並且其中，該閘極電極層覆蓋該第二層的頂面及側面。
  6. 根據申請專利範圍第1、2、4及5項中之任一項之半導體裝置，其中該第一層及該第三層的各者具有的鎵的原子數比的比率高於該第二層。
  7. 根據申請專利範圍第1、2、4及5項中之任一項之半導體裝置，其中該第二層厚於該第一層及該第三層。
  8. 根據申請專利範圍第1、2、4及5項中之任一項之半導體裝置，還包括該第一層下的另一閘極電極層。
  9. 根據申請專利範圍第1、2、4及5項中之任一項之半導體裝置，其中該氧化鋁膜包含過剩的氧。
  10. 根據申請專利範圍第1、2、4及5項中之任一項之半導體裝置，其中該半導體裝置被安裝在選自電視機、警報裝置、空調器、冰箱及電動汽車組成的群組中的一個。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112014002485T5 (de) 2013-05-20 2016-03-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9379192B2 (en) 2013-12-20 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
KR102658554B1 (ko) * 2013-12-27 2024-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US9705004B2 (en) 2014-08-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102456654B1 (ko) 2014-11-26 2022-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102524983B1 (ko) 2014-11-28 2023-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
CN107112049A (zh) 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10147823B2 (en) 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017115225A2 (en) * 2015-12-28 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Flexible device, display device, and manufacturing methods thereof
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US10504925B2 (en) 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN107154436B (zh) * 2017-05-08 2020-04-03 合肥市华达半导体有限公司 一种双栅电极的半导体晶体管及其制造方法
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110070928A1 (en) * 2009-09-22 2011-03-24 Samsung Electronics Co., Ltd. Method and system for announcement time of idle timeout for power saving operations in wireless networks
US20120002292A1 (en) * 2009-03-10 2012-01-05 Masaru Iwasawa User interface with a composite image that floats
US20120241739A1 (en) * 2011-03-25 2012-09-27 Semiconductor Energy Laboratory Co., Ltd. Field-effect transistor, and memory and semiconductor circuit including the same
US20120293231A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device
US20130009209A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI569454B (zh) * 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI617029B (zh) * 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
KR101768786B1 (ko) * 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101402294B1 (ko) * 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
EP2497115A4 (en) * 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011077966A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102959713B (zh) * 2010-07-02 2017-05-10 株式会社半导体能源研究所 半导体装置
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
US9024317B2 (en) * 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
TWI658516B (zh) * 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9006803B2 (en) * 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
SG11201504734VA (en) 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102969362B (zh) * 2011-09-01 2016-03-30 中国科学院微电子研究所 高稳定性非晶态金属氧化物tft器件
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE102014019794B4 (de) 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
DE112014002485T5 (de) 2013-05-20 2016-03-03 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120002292A1 (en) * 2009-03-10 2012-01-05 Masaru Iwasawa User interface with a composite image that floats
US20110070928A1 (en) * 2009-09-22 2011-03-24 Samsung Electronics Co., Ltd. Method and system for announcement time of idle timeout for power saving operations in wireless networks
US20120241739A1 (en) * 2011-03-25 2012-09-27 Semiconductor Energy Laboratory Co., Ltd. Field-effect transistor, and memory and semiconductor circuit including the same
US20120293231A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device
US20130009209A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2015005734A (ja) 2015-01-08
SG10201707381WA (en) 2017-10-30
US9666724B2 (en) 2017-05-30
CN109860278A (zh) 2019-06-07
US9209307B2 (en) 2015-12-08
DE112014002485T5 (de) 2016-03-03
TWI611583B (zh) 2018-01-11
TW201501315A (zh) 2015-01-01
TW201820636A (zh) 2018-06-01
TW201807825A (zh) 2018-03-01
KR102376226B1 (ko) 2022-03-17
US20160079432A1 (en) 2016-03-17
US9991397B2 (en) 2018-06-05
KR20160009552A (ko) 2016-01-26
SG10201601511RA (en) 2016-03-30
CN105264668A (zh) 2016-01-20
WO2014188893A1 (en) 2014-11-27
JP6314034B2 (ja) 2018-04-18
TWI637524B (zh) 2018-10-01
KR102098795B1 (ko) 2020-04-08
KR20210035343A (ko) 2021-03-31
US20170236941A1 (en) 2017-08-17
CN105264668B (zh) 2019-04-02
CN109888022A (zh) 2019-06-14
KR20200038333A (ko) 2020-04-10
US20140339538A1 (en) 2014-11-20

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