JP2016219761A - 構造体の作製方法、および半導体装置の作製方法 - Google Patents

Abstract

【課題】平坦性の高い構造体を提供する。【解決手段】基板上に第１層を形成し、第１層上に第２層を成膜し、第２層を部分的にエッチングすることにより第３層を形成し、第１層、および第３層上に第１絶縁層を成膜し、第１絶縁層上に第４層を成膜し、第４層上に第５層を成膜し、第４層が露出するまで第５層に対して第１研磨を行うことにより第６層を形成し、第４層が無くなるまで第６層、第４層、および第１絶縁層を第２研磨することにより、第２絶縁層を形成し、第３層がある部分の基板下面から第２絶縁層上面の垂直距離と、第３層がない部分の基板下面から第２絶縁層上面の垂直距離が揃っている構成とする。【選択図】図８

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置またはその作製方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。

絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。

特開２００６−１６５５２８号公報

半導体装置を安定動作させるうえで、トランジスタの電気特性を制御することはきわめて重要な要素である。

一方で、トランジスタの作製工程（特に成膜、加工など）は、微細化が進む度に困難を増している。各工程により生じるトランジスタの形状ばらつきが、トランジスタの諸特性、そしてトランジスタの信頼性に大きな影響を与えてしまう恐れがある。

とりわけ、微細化したトランジスタにおいて、平坦性の向上は、重要な要素である。凹凸を有することにより、残渣の発生や位置合わせ精度の低下などを引き起こしてしまう。平坦性を向上させることにより、トランジスタの形状を安定させることができ、特性ばらつきを抑制することができる。さらには、トランジスタの電気特性を向上させることができる。

したがって、本発明の一態様は、平坦性を向上させた構造体の製造方法を提供することを目的の一つする。または、電気特性が良好なトランジスタを提供することを目的の一つとする。または、トランジスタの作製工程に起因した特性のばらつきを低減することを目的の一つとする。または、トランジスタの信頼性を向上させることを目的の一つする。または、酸素欠損の少ない酸化物半導体層を有するトランジスタを提供することを目的の一つとする。または、酸化物半導体層近傍の界面準位を低減することができる構成のトランジスタを提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または上記半導体装置の作製方法を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

（１）
本発明の一態様は、基板上に第１層を形成し、第１層上に第２層を成膜し、第２層を部分的にエッチングすることにより第３層を形成し、第１層、および第３層上に第１絶縁層を成膜し、第１絶縁層上に第４層を成膜し、第４層上に第５層を成膜し、第４層が露出するまで第５層に対して第１研磨を行うことにより第６層を形成し、第４層が無くなるまで第６層、第４層、および第１絶縁層を第２研磨することにより、第２絶縁層を形成し、第３層がある部分の基板下面から第２絶縁層上面の垂直距離と、第３層がない部分の基板下面から第２絶縁層上面の垂直距離が揃っていること、を特徴とする、構造体の作製方法である。

（２）
本発明の別の一態様は、（１）において、第２研磨において、第６層、または１絶縁層のエッチング速度に比して、第４層のエッチング速度は１．５倍以上高いこと、を特徴とする、構造体の作製方法である。

（３）
本発明の別の一態様は、（１）または（２）において、第４層は、第３層よりも厚い領域を有すること、を特徴とする、構造体の作製方法である。

（４）
本発明の別の一態様は、基板上に第１層を形成し、第１層上に第２層を成膜し、第２層を部分的にエッチングすることにより第３層を形成し、第１層、および第３層上に第１絶縁層を成膜し、第１絶縁層上に導電層を成膜し、導電層が無くなるまで、導電層および第１絶縁層を研磨することにより、第２絶縁層を形成し、第３層がある部分の基板下面から第２絶縁層上面の垂直距離と、第３層がない部分の基板下面から第２絶縁層上面の垂直距離が揃っていること、を特徴とする、構造体の作製方法である。

（５）
本発明の別の一態様は、（４）において、研磨において、第１絶縁層のエッチング速度に比して、導電層のエッチング速度は１．５倍以上高いこと、を特徴とする、構造体の作製方法である。

（６）
本発明の別の一態様は、（４）または（５）において、導電層は、第３層よりも厚い領域を有すること、を特徴とする、構造体の作製方法である。

（７）
本発明の別の一態様は、第１層を形成し、第１層上に第２層を成膜し、第２層を部分的にエッチングすることにより第３層を形成し、第１層、および第３層上に第１絶縁層を成膜し、第１絶縁層上に導電層を成膜し、導電層上に第２絶縁層を成膜し、導電層が露出するまで第２絶縁層に対して第１研磨を行うことにより第３絶縁層を形成し、導電層が無くなるまで導電層、第３絶縁層、または第１絶縁層を第２研磨することにより第４絶縁層を形成し、第３層がある部分の基板下面から第４絶縁層上面の距離と、第３層がない部分の基板下面から第４絶縁層上面の距離を同じであること、を特徴とする、構造体の作製方法である。

（８）
本発明の別の一態様は、（７）において、第２研磨において、第３絶縁層、または１絶縁層のエッチング速度に比して、導電層のエッチング速度は１．５倍以上高いこと、を特徴とする、構造体の作製方法である。

（９）
本発明の別の一態様は、（７）または（８）において、導電層は、第３層よりも厚い領域を有すること、を特徴とする、構造体の作製方法である。

（１０）
本発明の別の一態様は、（７）乃至（９）のいずれか一において、第１絶縁層、第２絶縁層、第３絶縁層、および第４絶縁層は、シリコン、および酸素を有し、導電層は、タングステンを有すること、を特徴とする、構造体の作製方法である。

（１１）
本発明の別の一態様は、（７）乃至（９）のいずれか一において、第１絶縁層、第２絶縁層、第３絶縁層、および第４絶縁層は、シリコン、および酸素を有し、導電層は、タングステンを有すること、を特徴とする、構造体の作製方法である。

（１２）
本発明の別の一態様は、（６）乃至（１０）のいずれか一において、第２研磨に用いるスラリーは酸化剤を０．０２ｍｏｌ／ｌ以上０．２ｍｏｌ／ｌ以下有すること、を特徴とする、構造体の作製方法である。

（１３）
本発明の別の一態様は、基板上に第１絶縁層を成膜し、第１絶縁層上に第１酸化物絶縁層、第１酸化物半導体層、および第１導電層を成膜し、第１酸化物絶縁層、第１酸化物半導体層、および第１導電層を、第１マスクを用いて部分的にエッチングすることにより、第２酸化物絶縁層、第２酸化物半導体層、および第２導電層を形成し、第１絶縁層、および第２導電層上に、第２絶縁層を成膜し、第２絶縁膜上に第３導電層を成膜し、第３導電層上に第３絶縁層を成膜し、第３導電層が露出するまで第３絶縁層に対して第１研磨を行うことにより、第４絶縁層を形成し、第３導電層が無くなるまで第３導電層、第４絶縁層、または第２絶縁層を第２研磨することにより第５絶縁層を形成し、第２導電層がある部分の基板下面から第５絶縁層上面までの垂直距離と、第２導電層がない部分の基板下面から第５絶縁層上面までの垂直距離は揃っていて、第２のマスクを用いて、第５絶縁層および第２導電層を部分的にエッチングすることにより、第２酸化物半導体層に達する溝部、第６絶縁層、ソース電極層およびドレイン電極層を形成し、第６絶縁層および第２酸化物半導体層上に第３酸化物絶縁層を成膜し、第３酸化物絶縁層上に第７絶縁層を成膜し、第７絶縁層上に第４導電層を成膜し、第４導電層、第７絶縁層、および第３酸化物絶縁層を第３化学機械研磨することにより、ゲート電極層、ゲート絶縁層、および第４酸化物絶縁層を形成すること、を特徴とする、半導体装置の作製方法である。

（１４）
本発明の別の一態様は、（１３）おいて、第２研磨において、第４絶縁層、または２絶縁層のエッチング速度に比して、第３導電層の研磨速度は１．５倍以上高いこと、を特徴とする、半導体装置の作製方法である。

（１５）
本発明の別の一態様は、（１３）または（１４）において、第３導電層の厚さは、第２酸化物絶縁層下面から第２導電層上面までの長さよりも大きい領域を有すること、を特徴とする、半導体装置の作製方法である。

（１６）
本発明の別の一態様は、（１３）乃至（１５）のいずれか一において、第２絶縁層、第３絶縁層、第４絶縁層、第５絶縁層、および第６絶縁層は、シリコン、酸素を有し、第３導電層は、タングステンを有すること、を特徴とする、半導体装置の作製方法である。

（１７）
本発明の別の一態様は、（１３）乃至（１６）のいずれか一において、第１研磨は、アルカリ性のスラリーを用いて行い、第２研磨は、酸性であって、かつ酸化剤を有するスラリーを用いて行うこと、を特徴とする、半導体装置の作製方法である。

（１８）
本発明の別の一態様は、（１３）乃至（１７）のいずれか一において、第２研磨に用いるスラリーは酸化剤を０．０２ｍｏｌ／ｌ以上０．２ｍｏｌ／ｌ以下有すること、を特徴とする、半導体装置の作製方法である。

本発明の一態様を用いることにより、平坦性を向上させた構造体の製造方法を提供することができる。または、電気特性が良好なトランジスタを提供することができる。または、トランジスタの作製工程に起因した特性のばらつきを低減することができる。または、トランジスタの信頼性を向上させることができる。または、酸素欠損の少ない酸化物半導体層を有するトランジスタを提供することができる。または、酸化物半導体層近傍の界面準位を低減することができる。構成のトランジスタを提供することができる。または、低消費電力の半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。または上記半導体装置の作製方法を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

構造体を説明する上面図および断面図。 構造体の作製方法を説明する上面図および断面図。 ＣＭＰ装置概要図。 構造体の作製方法を説明する上面図および断面図。 構造体の作製方法を説明する上面図および断面図。 構造体の作製方法を説明する上面図および断面図。 構造体の作製方法を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 酸化物半導体層のバンド図。 ＡＬＤ成膜原理。 ＡＬＤ装置概要図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタの作製方法を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体装置の断面図および回路図。 半導体装置の断面図および回路図。 撮像装置を示す平面図。 撮像装置の画素を示す平面図。 撮像装置を示す断面図。 撮像装置を示す断面図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図および画素の回路図。 液晶表示装置の上面図および断面図 発光装置の上面図および断面図 表示モジュールを説明する図。 リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 観察サンプルの断面模式図。 サンプルの断面ＳＴＥＭ写真。 スラリー中の過酸化水素濃度に対する研磨速度 トランジスタの断面ＳＴＥＭ写真。 トランジスタの断面ＳＴＥＭ写真。 トランジスタのＩｄ−Ｖｄ特性、Ｉｄ−Ｖｇ特性。 トランジスタの信頼性試験前後のＩｄ−Ｖｇ特性。 Ｖ_ｔｈ、Ｖ_ｓｈのＬ長依存性 ＳＳのＬ長依存性 トランジスタのチャネル幅方向の断面における活性層の電子電流密度分布 オン電流のＬ長依存性 トランジスタの周波数特性評価結果 周波数特性のＬ長依存性 メモリ保持評価色とメモリ保持特性評価結果 緩和時間のアレニウスプロット

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、上記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有しておらず、上記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の電気的パスは、第２の電気的パスを有しておらず、上記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の電気的パスは、第４の電気的パスを有しておらず、上記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

＜図面を説明する記載に関する付記＞

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。

また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、「同一」とは、同一の面積を有してよいし、同一の形状を有してもよい。また、製造工程の関係上、完全に同一の形状とならないことも想定されるので、略同一であっても同一であると言い換えることができる。

＜言い換え可能な記載に関する付記＞

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されものを、表示装置と呼ぶ場合がある。

また、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

本明細書において、「端部」とは、設けられた各層の端の領域をいう。例えば、上面から見た場合には線として表記することがある。また、断面方向から見た場合には上面、側面、段差を有する側面などとして表すことがある。

本明細書において、「トレンチ」、または「溝」という用語を用いた場合、細い帯状の凹みをいう。

本明細書において、「揃っている」とは、平坦性が高いことを説明するために用いている。「Ａ地点と、Ｂ地点で、基板の下面からある膜の上面までの垂直距離が揃っている。」とした場合には、作製上生じてしまうばらつきも考慮して、距離が同一でない場合も含むことができる。

＜接続について＞

本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

（実施の形態１）
本実施の形態では、本発明の一態様の構造体３０と、その作製方法について図面を用いて説明する。

＜構造体３０＞
図１（Ａ）、図１（Ｂ）、図１（Ｃ）は、本発明の一態様の構造体３０の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）に示す一点鎖線Ａ１−Ａ２間、図１（Ｃ）は図１（Ａ）に示すＡ３−Ａ４間の断面図である。

構造体３０は、基板１００、層３１、層３３、絶縁層１７５ｂを有する。

層３１は、基板１００上に設けられる。

層３３は、層３１上に設けられる。

絶縁層１７５ｂは、層３１、および層３３上に設けられる。

構造体３０は、基板１００上の第３層がある部分の基板下面から第２絶縁層上面の垂直距離と、第３層がない部分の基板下面から第２絶縁層上面の垂直距離が揃っている。絶縁層１７５ｂの上面において、凹凸がなく、高い平坦性を有しているということもできる。

また、構造体３０は、層３３上の絶縁層１７５ｂの厚さを小さくしても、絶縁層１７５ｂにおいて平坦な上面を有することができる。これにより、絶縁層１７５ｂに微小でアスペクト比の小さい溝部を形成することができ、埋め込み性を向上させることができる。

＜構造体３０の作製方法＞
次に、構造体３０の作製方法について、図３乃至図６を用いて説明する。

本実施の形態において、構造体３０を構成する各層（絶縁層、酸化物半導体層、導電層等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。また、スパッタリング法では、ロングスロー方式とコリメート方式を組み合わせて用いることで、埋め込み性を向上させることができる。

《基板１００》
基板１００には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい
基板１００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート電極層１６０、ソース電極層１３０、およびドレイン電極層１４０の一つは、上記の他のデバイスと電気的に接続されていてもよい。

また、基板１００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板１００に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性基板である基板１００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１００としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板１００として好適である。

＜層３１の形成＞
基板１００上に層３１を形成する。層３１は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法、めっき法等により形成することができる。層３１は、導電層でもよいし、絶縁層でもよいし、基板やフィルムでもよい。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。

＜層３３の形成＞
次に、層３１上に層３３を成膜する。層３３は、スパッタ法やＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより膜を形成後、当該膜をパターニング法、ナノインプリンティング法などにより形成してもよいし、インクジェット法などの描画により形成してもよい。層３３は、導電層でもよいし、絶縁層でもよいし、半導体層でもよい。例えば、導電層の場合、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはこれらを主成分とする合金材料を用いることができる。

＜絶縁膜１７５ａの成膜＞
次に、層３１、および層３３上に絶縁層１７５ｂとなる絶縁膜１７５ａを成膜する。

絶縁膜１７５ａは、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法等により形成することができる。絶縁膜１７５ａは、酸素、窒素、フッ素、水素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化フッ化シリコン（ＳｉＯｘＦｙ）窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。

＜導電膜１７７ａの形成＞
次に、絶縁膜１７５ａ上に導電膜１７７ａを成膜する。導電膜１７７ａとしては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはこれらを主成分とする合金材料を用いることができる。第２の導電膜１６０ａは、スパッタ法やＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより形成することができる。また、導電膜１７７ａとしては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。

また、導電膜１７７ａは、層３３よりも厚い領域を有することが望ましい。 これにより、絶縁層１７５ｂを形成した後に、絶縁層１７５ｂの上面の高さを基板全域にわたって、揃えることができる。

＜絶縁膜１７９ａの成膜＞
次に、導電膜１７７ａ上に絶縁膜１７９ａを成膜する（図２参照）。

絶縁膜１７９ａは、絶縁膜１７５ａと同様の方法で形成することができる。

＜平坦化処理＞
次に、平坦化処理を行う。平坦化処理は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、ドライエッチング法などを用いて行うことができる。

本発明において、平坦化処理としては、ＣＭＰ法を用いることが望ましい。

＜ＣＭＰ法の原理について＞
ＣＭＰ法は、薬液による表面反応と機械的な研磨処理を組み合わせた加工方法であり、トランジスタの各層を研磨し、平坦化することができる。主に、スラリーと呼ばれる砥粒を含んだ薬液を用いて研磨処理を行う。

金属系の材料には、酸性のスラリーを用いて、酸化反応を促進しながら研磨処理を行うことが望ましい。また、シリコン、酸化シリコン、窒化シリコン膜などにおいては、アルカリ性のスラリーを用いて研磨処理を行ってもよいし、酸性のスラリーを用いてもよい。

＜ＣＭＰの装置構成＞
図３にＣＭＰの装置構成を示す。ＣＭＰ装置は、ヘッド１９０１、スラリー供給口１９０２、スラリー１９０３、研磨布１９０４、ステージ１９０５、筐体１９０７を有する。基板１９００をヘッド１９０１内のリテーナで保持しながら、研磨処理を行う。この時、基板背面からエアーを供給し、吸着せずに処理を行ってもよいし、基板を吸着しながら研磨処理を行ってもよい。

研磨時において、ヘッド１９０１とステージ１９０５はそれぞれ回転させて処理を行う。ヘッド１９０１とステージ１９０５はそれぞれ同一の回転数で処理を行ってもよいし、異なる回転数で処理を行ってもよい。なお、ヘッド１９０１とステージ１９０５の回転数を１０ｒｐｍ以下の差を設けることで、研磨ムラの抑制や膜厚分布が向上するため、望ましい。

また、研磨時において、加圧１９０６をしながら研磨することが望ましい。加圧することで、研磨量の面内分布の均一性、また研磨速度を向上させることができる。

また、研磨時において、用いる研磨布には溝を設けることが望ましい。溝を設けることで、スラリーや、研磨カスの残留が抑えられ、研磨量の面内均一性の向上や、研磨ムラの抑制、研磨によるキズの抑制の効果が得られる。

＜絶縁層１７５ｂの形成＞
本発明の一態様として、絶縁層１７５ｂの形成において、研磨処理は２ステップに分けて研磨することが好ましい。
＜第１の研磨処理＞

はじめに、第１の研磨処理を行う。第１の研磨処理の処理においては、絶縁膜１７９ａを研磨する。第１の研磨処理の処理においては、アルカリ性のスラリーを用いることが好ましい。

また、第１の研磨処理は、導電膜１７７ａが露出するまで行い、絶縁層１７９ｂを形成する（図４参照）。なお、アルカリ性のスラリーを用いることで、導電膜１７７ａの露出後、導電膜１７７ａのエッチング速度が低下するため、形状制御が容易となる。

また、第１の研磨処理で用いるスラリーは、コロイダルシリカを有してもよいし、ヒュームドシリカを有してもよい。

また、第１の研磨処理は、導電膜１７７ａが全面に露出するまで行ってもよい（図５参照）。

＜第２の研磨処理＞
次に、導電膜１７７ａ、および絶縁層１７９ｂに対して、第２の研磨処理を行う。第２の研磨処理の処理においては、酸性のスラリーを用いることが好ましい。また、当該スラリーには、酸化剤を有することが好ましい。スラリー中の酸化剤の濃度は、０．０１ｍｏｌ／ｌ以上０．３ｍｏｌ／ｌ以下、好ましくは０．０２ｍｏｌ／ｌ以上０．２ｍｏｌ／ｌ以下とすることが望ましい。 当該酸化剤としては、例えば過酸化水素を用いることができる。

続いて、第２の研磨処理を進めることで、絶縁膜１７５ａが露出し、導電層１７７ｂが形成される（図６参照）。この時、構造体３０を上面方向から見た場合、導電層１７７ｂが広い面積を占めた状態となる。

なお、第２の研磨処理において、膜種を検出できることが望ましい。検出感度は絶縁膜、導電膜などを判断できる程度でよい。検出方法は、光を用いた検出方法（反射率、透過率、屈折率等）でもよく、力を用いた検出方法（トルク検出など）を用いてもよい。

例えば、第２の研磨処理では、研磨する表面の光による検出（反射率）を行うことができる。上記検出を行うことで、導電層１７７ｂが消失するタイミングを正確に把握することができる。

第２の研磨処理において、導電層１７７ｂの終点検出を行い、絶縁層１７５ｂを形成する。 なお、導電層１７７ｂの消失するタイミングを正確に把握できることで、層３３上の絶縁層１７５ｂの膜厚を薄くしても、絶縁層１７５ｂの上面を平坦にすることができる。

また、第２の研磨処理において、導電膜１７７ａおよび導電層１７７ｂの研磨速度は、絶縁層１７９ｂおよび絶縁膜１７５ａのエッチング速度に比して、１．５倍以上、好ましくは２以上高くすることが好ましい 。これにより絶縁層１７５ｂの上面をより平坦にすることができる。

また、第２の研磨処理において、コロイダルシリカを含んだスラリーを用いることが望ましい。コロイダルシリカを含んだスラリーを用いることで、絶縁層１７５ｂの表面の凹凸を除去、低減することができる。

なお、上記に示した構造体３０の作製方法において、絶縁膜１７９ａを成膜せずに作成してもよい。この場合、導電膜１７７ａ、導電層１７７ｂは平坦化と終点検出の機能を有することができる。

以上により、構造体３０を形成することができる（図７参照）。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置と、その作製方法について図面を用いて説明する。

＜トランジスタの構成＞
図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、本発明の一態様のトランジスタ１０の上面図および断面図である。図８（Ａ）は上面図であり、図８（Ｂ）は図８（Ａ）に示す一点鎖線Ｂ１−Ｂ２間、図８（Ｃ）は図８（Ａ）に示すＢ３−Ｂ４間の断面図である。なお、図８（Ａ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。

トランジスタ１０は、基板１００と、絶縁層１１０と、酸化物絶縁層１２１と、酸化物半導体層１２２と、酸化物絶縁層１２３と、ソース電極層１３０と、ドレイン電極層１４０と、ゲート絶縁層１５０と、ゲート電極層１６０と、絶縁層１７５と、溝部１７４、絶縁層１７０と、を有する。

絶縁層１１０は、基板１００上に設けられる。酸化物絶縁層１２１は、絶縁層１１０上に設けられる。

酸化物半導体層１２２は、酸化物絶縁層１２１上に設けられる。

ソース電極層１３０、およびドレイン電極層１４０は、酸化物半導体層１２２上に設けられ、酸化物半導体層１２２と電気的に接続する。

絶縁層１７５は、絶縁層１１０、ソース電極層１３０、およびドレイン電極層１４０に設けられる。また、絶縁層１７５は、酸化物絶縁層１２１、酸化物半導体層１２２の側面と接する領域を有し、酸化物半導体層１２２の上面まで達する溝部１７４を有する。

酸化物絶縁層１２３は、絶縁層１１０、酸化物半導体層１２２、ソース電極層１３０、およびドレイン電極層１４０上に設けられる。また、酸化物絶縁層１２３は、酸化物絶縁層１２１、酸化物半導体層１２２、ソース電極層１３０およびドレイン電極層１４０の側面と接する領域を有する。

ゲート絶縁層１５０は、酸化物絶縁層１２３上に設けられる。

ゲート電極層１６０は、ゲート絶縁層１５０上に設けられる。

絶縁層１７０は、絶縁層１７５、酸化物絶縁層１２１、ゲート絶縁層１５０、ゲート電極層１６０上に設けられる。

なお、ソース電極層１３０、またはドレイン電極層１４０の上面の位置は、基板面に対してゲート電極層１６０の下面の位置よりも低くてもよいし、同じでもよいし、高くてもよい。

トランジスタ１０は、溝部１７４、絶縁層１７５を有する点、酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０が溝部１７４に埋め込まれている点で、トランジスタ１０と異なる。酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０は、溝部の側面および底面に沿って配置され、第１の絶縁層の側面と接する領域を有している。この構造とすることで、トランジスタ１０の構造で得られる効果に加えて、さらに使用するマスク数を削減することができ、トランジスタの製造工程を短縮することができる。また、ゲート電極層１６０とソース電極層１３０との間の寄生容量、ゲート電極層１６０とドレイン電極層１４０との間の寄生容量を低減させることができるため、トランジスタの遮断周波数特性が向上するなど、トランジスタの高速動作が可能となる。

トランジスタ１０は、図８（Ｂ）Ｂ３−Ｂ４断面図に示すように、チャネル幅方向において、ゲート電極層１６０はゲート絶縁層１５０を介して酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３の側面と対向する。即ち、ゲート電極層１６０に電圧が印加されると、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３は、チャネル幅方向においてゲート電極層１６０の電界で囲まれる。ゲート電極層１６０の電界で半導体層が囲まれるトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、トランジスタ１０は、セルフアラインでゲート電極、ソース電極、ドレイン電極を形成することができるため、位置合わせ精度が緩和され、微細なトランジスタを容易に作製することが可能となる。なお、このような構造をセルフアライン ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈａｎｎｅｌ ＦＥＴ、ＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）構造、またはトレンチゲートｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｔｒｅｃｈ ｇａｔｅ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）、ＴＧＳＡ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ）構造、またはゲートラストｓ−ｃｈａｎｎｅｌ（ｇａｔｅ ｌａｓｔ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）と呼ぶ。

また、トランジスタ１０は、ゲート電極層１６０とソース電極層１３０との間の寄生容量、ゲート電極層１６０とドレイン電極層１４０との間の寄生容量を低減させることができるため、トランジスタの遮断周波数特性が向上するなど、トランジスタの高速動作が可能となる。

また、上記に述べた構造は、酸化物半導体層１２２と、ソース電極層１３０、およびドレイン電極層１４０とが接するため、トランジスタ１０の動作時に酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、および酸化物絶縁層１２３内に生じる熱に対して、放熱効果が高い特徴を有する。

なお、トランジスタ１０において、オン状態では酸化物半導体層１２２の全体（バルク）にチャネルが形成されるため、ソースとドレイン間を流れる電流量が増大する。

＜チャネル長について＞
なお、トランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

＜チャネル幅について＞
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

＜ＳＣＷについて＞
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

＜微細化における特性向上＞
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

例えば、図８に示す本発明の一態様のトランジスタでは、前述したように、チャネルが形成される酸化物半導体層１２２を覆うように酸化物絶縁層１２３が形成されており、チャネル形成領域とゲート絶縁層が接しない構成となっている。そのため、チャネル形成領域とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。

また、本発明の一態様のトランジスタでは、チャネルとなる酸化物半導体層１２２のチャネル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物半導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体にゲート電界が印加されることとなり、電流は酸化物絶縁層１２３全体に流れるようになるため、さらにオン電流を高められる。

また、本発明の一態様のトランジスタは、酸化物絶縁層１２３を酸化物絶縁層１２１、酸化物半導体層１２２上に形成することで界面準位を形成しにくくする効果や、酸化物絶縁層１２３を中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

または、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２のチャネル幅方向を電気的に取り囲むようにゲート電極層１６０が形成されているため、酸化物半導体層１２２に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層１２２の全体にゲート電界が印加されることとなり、ドレイン電界の影響を抑えることができ、ショートチャネル効果を大幅に抑制することができる。したがって、微細化した場合においても、良好な特性を得ることができる。

または、本発明の一態様のトランジスタは、チャネルとなる酸化物半導体層１２２にワイドバンドギャップの材料を有することにより、ソースードレイン耐圧特性が高く、また様々な温度環境において安定した電気特性を有することができる。

なお、本実施の形態において、チャネルなどにおいて、酸化物半導体層などを用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などを、場合によっては、または、状況に応じて、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、などを有する材料で形成してもよい。

＜トランジスタの各構成＞
以下に本実施の形態のトランジスタの構成について示す。なお、実施の形態１と説明が重複する部分については、その説明を援用する。

《絶縁層１１０》
絶縁層１１０は、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。

絶縁層１１０は、基板１００からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１２２に酸素を供給する役割を担うことができる。したがって、絶縁層１１０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ法にて、酸素原子に換算しての酸素放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１００が他のデバイスが形成された基板である場合、絶縁層１１０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、酸素、フッ素。シリコンを有する絶縁膜とすることで、水素の拡散を抑える機能を有することができる。

《酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３》
酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３は、Ｉｎ若しくはＺｎを含む酸化物半導体膜であり、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）がある。

酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３として用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）、ＩＣＰ質量分析（ＩＣＰ−ＭＳ）で比較できる。

酸化物半導体層１２２は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であるため、トランジスタ１０のオフ電流を低減することができる。

酸化物半導体層１２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

なお、酸化物半導体層１２２の厚さは、少なくとも酸化物絶縁層１２１と比較して、薄く形成してもよいし、同じとしてもよいし、厚く形成してもよい。たとえば、酸化物半導体層１２２を厚くした場合、トランジスタのオン電流を高めることができる。また、酸化物絶縁層１２１は、酸化物半導体層１２２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体層１２２の厚さは、酸化物絶縁層１２１の厚さに対して、１倍よりも大きく、または２倍以上、または４倍以上、または６倍以上とすることができる。また、トランジスタのオン電流を高める必要のない場合には、酸化物絶縁層１２１の厚さを酸化物半導体層１２２の厚さ以上としてもよい。例えば、絶縁層１１０、あるいは絶縁層１８０に酸素を添加した場合、加熱処理により、酸化物半導体層１２２に含まれる酸素欠損量を低減することができ、半導体装置の電気特性を安定させることができる。

酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３、それぞれの組成が異なる場合、界面は、走査型透過電子顕微鏡ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察することができる場合がある。

また、酸化物半導体層１２２は、酸化物絶縁層１２１、酸化物絶縁層１２３よりもインジウムの含有量を多くするとよい。酸化物半導体層では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１２２にインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。

また、酸化物半導体層１２２がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、酸化物半導体層１２２を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／（ｘ１＋ｙ１＋ｚ１）は、１／３以上とすることが好ましい。また、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることが好ましい。これにより、酸化物半導体層１２２としてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、２：１：１．５、２：１：２．３、２：１：３、３：１：２、４：２：３、４：２：４．１等がある。

酸化物絶縁層１２１、酸化物絶縁層１２３として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄを、Ｉｎより高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物絶縁層１２１、酸化物半導体層１２２および酸化物絶縁層１２３のエネルギーギャップを大きくする。（２）酸化物絶縁層１２１、酸化物絶縁層１２３の電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半導体層１２２と比較して、絶縁性が高くなる。（５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄは、酸素との結合力が強い金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄをＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。

また、酸化物絶縁層１２１、および酸化物絶縁層１２３は、酸化物半導体層１２２を構成する元素の一種以上から構成される酸化物である。このため、酸化物半導体層１２２と酸化物絶縁層１２１、および酸化物絶縁層１２３との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタ１０の電界効果移動度が高くなる。

酸化物絶縁層１２１、酸化物絶縁層１２３は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｇａ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）であり、且つ酸化物半導体層１２２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物絶縁層１２１、酸化物絶縁層１２３の伝導帯下端のエネルギーと、酸化物半導体層１２２の伝導帯下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物絶縁層１２１、酸化物絶縁層１２３の電子親和力と、酸化物半導体層１２２との電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差を示す。

また、酸化物絶縁層１２１、酸化物絶縁層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、酸化物半導体層１２２と比較して、酸化物絶縁層１２１、酸化物絶縁層１２３に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の原子数比が高く、前述のＭで表した元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物絶縁層１２１、酸化物絶縁層１２３に生じることを抑制する機能を有する。即ち、酸化物絶縁層１２１、酸化物絶縁層１２３は酸化物半導体層１２２よりも酸素欠損が生じにくい酸化物半導体膜である。

また、酸化物絶縁層１２１、酸化物絶縁層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、酸化物絶縁層１２１、酸化物絶縁層１２３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／１０以上６以下、さらには０．２以上３以下であることが好ましい。

また、酸化物絶縁層１２１、酸化物絶縁層１２３は、酸化物半導体層１２２と比較して絶縁性が高いため、ゲート絶縁層と同様の機能を有する。

また、酸化物絶縁層１２３は、金属酸化物、例えば酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化シリコン、酸化ゲルマニウム、または酸化ジルコニアに置き換えることもできるし、酸化物絶縁層１２３上に当該金属酸化物を有することもできる。

また、酸化物絶縁層１２３は、酸化物半導体層１２２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物絶縁層１２１と同等またはそれ以下の厚さとすればよい。酸化物絶縁層１２３が厚いと、ゲート電極層１６０による電界が酸化物半導体層１２２に届きにくくなる恐れがあるため、酸化物絶縁層１２３は薄く形成することが好ましい。また、酸化物絶縁層１２３に含まれる酸素がソース電極層１３０、ドレイン電極層１４０に拡散し、ソース電極層１３０、ドレイン電極層１４０が酸化するのを防ぐため、酸化物絶縁層１２３の膜厚は薄い方が好ましい。例えば、酸化物絶縁層１２３は酸化物半導体層１２２の厚さよりも薄くすればよい。なお、これに限られず、酸化物絶縁層１２３の厚さはゲート絶縁層１５０の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。

例えば、酸化物絶縁層１２３の厚さは、１ｎｍ以上２０ｎｍ以下、または３ｎｍ以上１０ｎｍ以下とすることが好ましい。

また、酸化物絶縁層１２３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＧａ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、Ｈｆ、またはＮｄ）の場合、酸化物絶縁層１２１、酸化物絶縁層１２３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とすると、ｘ３／ｙ３＜ｘ１／ｙ１であって、ｚ３／ｙ３は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物絶縁層１２１、酸化物絶縁層１２３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：３：８、１：４：４、１：４：５、１：４：６、１：４：７、１：４：８、１：５：５、１：５：６、１：５：７、１：５：８、１：６：８、１：６：４、１：９：６等がある。なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。

また、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。

例えば、酸化物半導体層１２２となる酸化物半導体膜を成膜する場合、成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１を用いて成膜すると、酸化物半導体膜の金属元素の原子数比はＩｎ：Ｇａ：Ｚｎ＝１：１：０．６程度となり、亜鉛の原子数比が同一あるいは低下する場合がある。したがって、原子数比を記載した場合には、該原子数比の近傍を包含する。

＜水素濃度について＞
酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。したがって、水素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。

このため、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面において、酸素欠損と共に、水素ができる限り低減されていることが好ましい。例えば、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面において二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有することができる。

＜炭素、シリコン濃度について＞
また、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３において酸素欠損が増加し、ｎ型領域が形成されてしまう。このため、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面におけるシリコン、および炭素濃度は、低減することが望ましい。例えば、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、酸化物絶縁層１２３、およびそれぞれの界面においてＳＩＭＳにより得られるシリコンや炭素の濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。

＜アルカリ金属の濃度について＞
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体層と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面におけるアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。たとえば、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることが望ましい。これにより、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有することができる。

＜窒素濃度について＞
また、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびそれぞれの界面に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型領域が形成されてしまう。この結果、窒素が含まれている酸化物半導体層を用いたトランジスタはノーマリーオン特性となりやすい。したがって、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３およびそれぞれの界面において、窒素はできる限り低減されていることが好ましい、例えば、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、酸化物絶縁層１２３およびそれぞれの界面においてＳＩＭＳにより得られる窒素濃度は、１×１０^１５ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以上１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以上５×１０^１７ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。これにより、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有することができる。

ただし、酸化物半導体層１２２中に余剰の亜鉛を有する場合には、この限りではない。余剰の亜鉛は、酸化物半導体層１２２中に酸素欠損を形成する恐れがある。そのため、余剰亜鉛を有する場合には、酸化物半導体層１２２中に０．００１乃至３ａｔｏｍｉｃ％の窒素を有することにより、余剰亜鉛に起因した酸素欠損を不活化することができる場合がある。したがって、当該窒素によりトランジスタの特性バラつきが解消され、信頼性を向上させることができる。

＜キャリア密度について＞
酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３の不純物を低減することで、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３のキャリア密度を低減することができる。このため、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、キャリア密度が１×１０^１５個／ｃｍ^３以下、好ましくは１×１０^１３個／ｃｍ^３以下、さらに好ましくは８×１０^１１個／ｃｍ^３未満、より好ましくは１×１０^１１個／ｃｍ^３未満、最も好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上とする。

酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。

酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば微結晶構造でもよい。微結晶構造の酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む。または、微結晶構造の酸化物膜および酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する混相構造である。

酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば非晶質構造でもよい。非晶質構造の、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３が、ＣＡＡＣ−ＯＳ、微結晶構造、および非晶質構造の二以上の構造の領域を有する混合膜であってもよい。混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、を有する単層構造がある。または、混合膜として、例えば、非晶質構造の領域と、微結晶構造の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造がある。

なお、酸化物絶縁層１２１、酸化物半導体層１２２、および酸化物絶縁層１２３は、例えば、単結晶構造を有してもよい。

酸化物半導体層１２２と比較して酸素欠損の生じにくい酸化物絶縁層を酸化物半導体層１２２の上下に接して設けることで、酸化物半導体層１２２における酸素欠損を低減することができる。また、酸化物半導体層１２２は、酸化物半導体層１２２を構成する金属元素の一以上を有する酸化物絶縁層１２１、酸化物絶縁層１２３と接するため、酸化物絶縁層１２１と酸化物半導体層１２２との界面、酸化物半導体層１２２と酸化物絶縁層１２３との界面における界面準位密度が極めて低い。例えば、酸化物絶縁層１２１、酸化物絶縁層１２３、ゲート絶縁層１５０、絶縁層１１０、絶縁層１８０に酸素を添加した後、加熱処理を行うことで該酸素が酸化物絶縁層１２１および酸化物絶縁層１２３を経由して酸化物半導体層１２２へ酸素が移動するが、このときに界面準位において酸素が捕獲されにくく、効率よく酸化物絶縁層１２１または酸化物絶縁層１２３に含まれる酸素を酸化物半導体層１２２へ移動させることが可能である。この結果、酸化物半導体層１２２に含まれる酸素欠損を低減することが可能である。また、酸化物絶縁層１２１または酸化物絶縁層１２３にも酸素が添加されるため、酸化物絶縁層１２１、酸化物絶縁層１２３の酸素欠損を低減することが可能である。即ち、少なくとも酸化物半導体層１２２の局在準位密度を低減することができる。

また、酸化物半導体層１２２が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を含むゲート絶縁層）と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物半導体層１２２を構成する金属元素を一種以上含む酸化物絶縁層１２１および酸化物絶縁層１２３が酸化物半導体層１２２と接するため、酸化物絶縁層１２１と酸化物半導体層１２２の界面、および酸化物絶縁層１２３と酸化物半導体層１２２の界面に界面準位を形成しにくくなる。

また、酸化物絶縁層１２１、酸化物絶縁層１２３は、それぞれ絶縁層１１０、ゲート絶縁層１５０の構成元素が酸化物半導体層１２２へ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。

例えば、絶縁層１１０、またはゲート絶縁層１５０として、シリコンを含む絶縁膜を用いる場合、ゲート絶縁層１５０中のシリコン、または絶縁層１１０と、ゲート絶縁層１５０中に混入されうる炭素が、酸化物絶縁層１２１または酸化物絶縁層１２３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層１２２中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。

しかしながら、酸化物絶縁層１２１、酸化物絶縁層１２３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層１２２にまで到達しないため、不純物準位の影響は低減される。

よって、酸化物絶縁層１２１、酸化物絶縁層１２３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

また、ゲート絶縁層１５０と酸化物半導体層１２２が接して、その界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物半導体層１２２を構成する金属元素を一種以上含む酸化物絶縁層１２１、酸化物絶縁層１２３が酸化物半導体層１２２に接して設けられるため、酸化物半導体層１２２と酸化物絶縁層１２１、酸化物絶縁層１２３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。

本実施の形態においては、酸化物半導体層１２２の酸素欠損量、さらには酸化物半導体層１２２に接する酸化物絶縁層１２１、酸化物絶縁層１２３の酸素欠損量を低減することが可能であり、酸化物半導体層１２２の局在準位密度を低減することができる。この結果、本実施の形態に示すトランジスタ１０は、しきい値電圧の変動が少なく、信頼性が高い特性を有することができる。また、本実施の形態に示すトランジスタ１０は優れた電気特性を有する。

なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。

したがって、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３の積層構造とすることで、酸化物半導体層１２２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

なお、酸化物半導体層は必ずしも３層にする必要はなく、単層、２層、４層、さらには５層以上の構成としてもよい。単層とする場合、本実施の形態に示す、酸化物半導体層１２２に相当する層を用いればよい。

＜バンド図＞
ここで、バンド図について説明する。バンド図は、理解を容易にするためゲート絶縁層１５０、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、およびゲート絶縁層１５０の伝導帯下端のエネルギー（Ｅｃ）を示す。

図９（Ａ）、図９（Ｂ）に示すように、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３において、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３を構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３は組成が異なる膜の積層体ではあるが、物性的に連続であるということもできる。

主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

なお、図９（Ｂ）では、酸化物半導体層１２２のＥｃが同様である場合について示したが、それぞれが異なっていてもよい。なお、酸化物絶縁層１２１と、酸化物絶縁層１２３のＥｃについても同様である。

図９（Ｂ）より、酸化物半導体層１２２がウェル（井戸）となり、トランジスタ１０において、チャネルが酸化物半導体層１２２に形成されることがわかる。なお、酸化物半導体層１２２を底として伝導帯下端のエネルギーが連続的に変化するＵ字型の井戸構造のチャネルを埋め込みチャネルということもできる。

なお、酸化物半導体層１２２と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。そこで、酸化物絶縁層１２１、酸化物絶縁層１２３があることにより、酸化物半導体層１２２と当該トラップ準位とを遠ざけることができる。ただし、酸化物絶縁層１２１、または酸化物絶縁層１２３のＥｃと、酸化物半導体層１２２のＥｃとのエネルギー差が小さい場合、酸化物半導体層１２２の電子が該エネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。さらに、トランジスタの長期保存試験において、トラップが固定化されず、特性への変動を起こす懸念がある。

したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物絶縁層１２１、および酸化物絶縁層１２３のＥｃと、酸化物半導体層１２２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．２ｅＶ以上がより好ましい。

なお、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

また、図９（Ｂ）に示すようなバンド図において、酸化物絶縁層１２３を設けず、酸化物絶縁層１２３とゲート絶縁層１５０の間にＩｎ−Ｇａ酸化物（たとえば、原子数比がＩｎ：Ｇａ＝７：９３のＩｎ−Ｇａ酸化物）を設けてもよいし、あるいは酸化ガリウムなどを用いてもよい。また、酸化物絶縁層１２３が有した状態で酸化物絶縁層１２３とゲート絶縁層１５０の間にＩｎ−Ｇａ酸化物を設けてもよいし、あるいは酸化ガリウムなどを設けてもよい。

酸化物半導体層１２２は、酸化物絶縁層１２１、および酸化物絶縁層１２３よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層１２２として、酸化物絶縁層１２１および酸化物絶縁層１２３よりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．２ｅＶ以上０．４ｅＶ以下大きい酸化物を用いることができる。

本実施の形態に示すトランジスタは、酸化物半導体層１２２を構成する金属元素を一種以上含んでいる、酸化物絶縁層１２１、酸化物絶縁層１２３を有しているため、酸化物絶縁層１２１と酸化物半導体層１２２との界面、および酸化物絶縁層１２３と酸化物半導体層１２２との界面に界面準位を形成しにくくなる。よって、酸化物絶縁層１２１、酸化物絶縁層１２３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。

《ソース電極層１３０、ドレイン電極層１４０》
ソース電極層１３０、ドレイン電極層１４０には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）などの材料からなる単体、もしくは合金、またはこれらを主成分とする酸素、窒素、フッ素、シリコン、などの化合物を含む導電層の単層または積層とすることが好ましい。たとえば、積層する場合に、酸化物半導体層１２２と接触する下側の導電層は酸素と結合しやすい材料を有し、上側の導電層には耐酸化性の強い材料を有することができる。また、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、酸素と結合しやすい導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合しやすい導電材料側に拡散する現象が起こる。酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素が当該酸素欠損に入り込むことにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。

たとえば、下側の導電層としてＷを用いて、上側の導電層としてＰｔを用いた積層構造とすることで、接触した酸化物半導体層をｎ型にしつつ、絶縁層１７０と接することによる導電層の酸化を抑えることができる。

《ゲート絶縁層１５０》
ゲート絶縁層１５０には、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。また、ゲート絶縁層１５０は上記材料の積層であってもよい。なお、ゲート絶縁層１５０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、ゲート絶縁層１５０の積層構造の一例について説明する。ゲート絶縁層１５０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンに対して膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁層１５０に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体層などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。

一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。

そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁層１５０内の界面準位に電荷を捕獲させるためには、酸化物半導体膜からゲート電極層１６０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極層１６０の電位をソース電極層１３０やドレイン電極層１４０の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。

このようにゲート絶縁層１５０などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極層１６０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁層１５０内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。

《ゲート電極層１６０》
ゲート電極層１６０には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）およびタングステン（Ｗ）、シリコン（Ｓｉ）などの材料を用いることができる。また、当該ゲート電極層１６０は、ゲート電極層は積層とすることができる。例えば、上記材料を用いてもよいし、上記材料の窒化物など、窒素を含んだ材料を組み合わせて用いてもよい。

《絶縁層１７０》
絶縁層１７０には、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７０は上記材料の積層であってもよい。

絶縁層１７０には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３への混入防止、主成分材料である酸素の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３からの放出防止、絶縁層１１０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。

また、絶縁層１７０は、酸素供給能力を有する膜とすることが好ましい。絶縁層１７０を成膜時に、他の酸化物との界面に混合層が形成され、当該混合層に酸素が補填され、その後の加熱熱処理によって、酸素が酸化物半導体層中に拡散し、酸化物半導体層中の酸素欠損に対して、酸素を補填することができ、トランジスタ特性（例えば、閾値、信頼性など）を向上させることができる。

また、絶縁層１７０の下側に他の絶縁層を有してもよい。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。当該絶縁層は、化学量論組成よりも多くの酸素を有することが好ましい。当該絶縁層から放出される酸素はゲート絶縁層１５０を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

《絶縁層１７５》
絶縁層１７５には、酸素、窒素、フッ素、水素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化フッ化シリコン（ＳｉＯｘＦｙ）窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。例えば、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７５は上記材料の積層であってもよい。当該絶縁層は、化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１７５から放出される酸素はゲート絶縁層１５０を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

また、絶縁層１７５は、低誘電率の材料（Ｌｏｗ−ｋ材料）を用いてもよい。たとえば、数％のフッ素（Ｆ）を導入した酸化シリコン（ＳｉＯＦ）、数％の炭素（Ｃ）を導入した酸化シリコン（ＳｉＯＣ）、フッ素化シリケートガラス（ＦＳＧ）、有機シリケートガラス（ＯＳＧ）、水素化シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）、有機ポリマー、フッ素樹脂（ポリテトラフルオロエチレン）、ポリイミド、フッ素を添加したアモルファスカーボンなどを用いて形成することができる。

＜トランジスタの製造方法＞
次に、本実施の形態の半導体装置の製造方法について図１２乃至図２２を用いて説明する。なお、実施の形態１において説明した部分と重複する部分については、その説明を援用する。また、図１２乃至図２２に示すＢ１−Ｂ２方向は図８（Ａ）、図８（Ｂ）に示すチャネル長方向と呼称する場合がある。また、図１３乃至図２１に示すＢ３−Ｂ４方向は、図１（Ａ）および図１（Ｃ）に示すチャネル幅方向と呼称する場合がある。

本実施の形態において、トランジスタを構成する各層（絶縁層、酸化物半導体層、導電層等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。また、スパッタリング法では、ロングスロー方式とコリメート方式を組み合わせて用いることで、埋め込み性を向上させることができる。

＜熱ＣＶＤ法＞
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

＜ＡＬＤ法＞
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガス（プリカーサ）の１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のためのプリカーサが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上のプリカーサを順番にチャンバーに供給し、複数種のプリカーサが混ざらないように第１のプリカーサの後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２のプリカーサを導入する。また、不活性ガスを導入する代わりに真空排気によって第１のプリカーサを排出した後、第２のプリカーサを導入することができる。

図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）にＡＬＤ法の成膜過程を示す。第１のプリカーサ６０１が基板の表面に吸着して（図１０（Ａ）参照）、第１の単一層が成膜される（図１０（Ｂ）参照）。この際、プリカーサ中に含有する金属原子等が基板表面に存在する水酸基と結合することができる。金属原子にはメチル基やエチル基などのアルキル基が結合していてもよい。第１のプリカーサ６０１を排気した後に導入される第２のプリカーサ６０２と反応して（図１０（Ｃ）参照）、第２の単一層が第１の単一層上に積層されて薄膜が形成される（図１０（Ｄ）参照）。例えば、第２のプリカーサとして酸化剤が含まれていた場合には第１のプリカーサ中に存在する金属原子または金属原子と結合したアルキル基と、酸化剤との間で化学反応がおこり、酸化膜を形成することができる。

ＡＬＤ法は表面化学反応に基づいた成膜方法であり、プリカーサが被成膜表面に吸着し、自己停止機構が作用することで、一層形成される。例えば、トリメチルアルミニウムのようなプリカーサと当該被成膜表面に存在する水酸基（ＯＨ基）が反応する。この時、熱による表面反応のみが起こるため、プリカーサが当該被成膜表面と接触し、熱エネルギーを介して当該被成膜表面にプリカーサ中の金属原子等が吸着することができる。また、プリカーサは、高い蒸気圧を有し、成膜前の段階では熱的安定であり自己分解しない、基板へ化学吸着が速いなどの特徴を有する。また、プリカーサはガスとして導入されるため、交互に導入されるプリカーサが十分に拡散する時間を有することができれば、高アスペクト比の凹凸を有する領域であっても、被覆性よく成膜することができる。

また、ＡＬＤ法においては、ガス導入順序を制御しつつ、所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能である。また、排気能力を高めることで成膜速度を高めることができ、さらに膜中の不純物濃度を低減することができる。

また、ＡＬＤ法には、熱を用いたＡＬＤ法（熱ＡＬＤ法）、プラズマを用いたＡＬＤ法（プラズマＡＬＤ法）がある。熱ＡＬＤ法では、熱エネルギーを用いてプリカーサの反応を行うものであり、プラズマＡＬＤ法はプリカーサの反応をラジカルの状態で行うものである。

ＡＬＤ法は、極めて薄い膜が精度よく成膜できる。凹凸を有する面に対しても、表面被覆率が高く、膜密度が高い。

＜プラズマＡＬＤ＞
また、プラズマＡＬＤ法により成膜することで、熱を用いたＡＬＤ法（熱ＡＬＤ法）に比べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００℃以下でも成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、Ｎ_２をプラズマによりラジカル化することができるため、酸化物のみならず窒化物を成膜することができる。

また、プラズマＡＬＤでは、酸化剤の酸化力を高めることができる。これによりＡＬＤに膜形成を行う場合に膜中に残留するプリカーサ、あるいはプリカーサから脱離した有機成分を低減することができ、また膜中の炭素、塩素、水素などを低減することができ、不純物濃度の低い膜を有することができる。

また、プラズマＡＬＤを行う場合には、ラジカル種を発生させ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもでき、基板あるいは当該保護膜が形成される膜に対するプラズマダメージを抑えることができる。

上記より、プラズマＡＬＤ法を用いることで、他の成膜方法に比べて、プロセス温度が下げることができ、かつ表面被覆率を高めることができ、当該膜を成膜することができる。これにより、外部からの水、水素の侵入を抑えることができる。したがって、トランジスタ特性の信頼性向上することができる。

＜ＡＬＤ装置に関する説明＞
図１１（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は、成膜室（チャンバー１７０１）と、原料供給部１７１１ａ、原料供給部１７１１ｂと、流量制御器である高速バルブ１７１２ａ、高速バルブ１７１２ｂと、原料導入口１７１３ａ、原料導入口１７１３ｂと、原料排出口１７１４と、排気装置１７１５を有する。チャンバー１７０１内に設置される原料導入口１７１３ａ、１７１３ｂは供給管やバルブを介して原料供給部１７１１ａ、１７１１ｂとそれぞれ接続されており、原料排出口１７１４は、排出管やバルブや圧力調整器を介して排気装置１７１５と接続されている。

チャンバー内部にはヒータを備えた基板ホルダ１７１６があり、その基板ホルダ上に被成膜させる基板１７００を配置する。

原料供給部１７１１ａ、原料供給部１７１１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。或いは、原料供給部１７１１ａ、原料供給部１７１１ｂは、気体の原料ガスを供給する構成としてもよい。

また、原料供給部１７１１ａ、原料供給部１７１１ｂを２つ設けている例を示しているが特に限定されず、３つ以上設けてもよい。また、高速バルブ１７１２ａ、高速バルブ１７１２ｂは時間で精密に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ１７１２ａ、高速バルブ１７１２ｂは原料ガスの流量制御器であり、且つ、不活性ガスの流量制御器とも言える。

図１１（Ａ）に示す成膜装置では、基板１７００を基板ホルダ１７１６上に搬入し、チャンバー１７０１を密閉状態とした後、基板ホルダ１７１６のヒータ加熱により基板７００を所望の温度（例えば、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排気装置１７１５による排気と、不活性ガスの供給と、排気装置１７１５による排気とを繰りかえすことで薄膜を基板表面に形成する。

図１１（Ａ）に示す成膜装置では、原料供給部１７１１ａ、原料供給部１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を成膜することができる。また、原料供給部１７１１ａ、原料供給部１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。

例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部７１１ｂから供給する第２の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。なお、窒素は電荷捕獲準位を消失させる機能を有する。したがって、原料ガスが窒素を含むことで、電荷捕獲準位密度の低い酸化ハフニウムを成膜することができる。

例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部１７１１ｂから供給する第２の原料ガスがＨ_２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスに代えて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

＜マルチチャンバー成膜装置＞
また、図１１（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図１１（Ｂ）に示す。

図１１（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、不純物の混入防止やスループット向上を図っている。

図１１（Ｂ）に示す製造装置は、ロード室１７０２、搬送室１７２０、前処理室１７０３、成膜室であるチャンバー１７０１、アンロード室１７０６、搬送部１７０７を少なくとも有する。なお、製造装置のチャンバー（ロード室、処理室、搬送室、成膜室、アンロード室などを含む）は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、望ましくは減圧を維持させる。

また、チャンバー１７０４、チャンバー１７０５は、チャンバー１７０１と同じＡＬＤ法を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよいし、スパッタリング法を利用する成膜装置としてもよいし、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用する成膜装置としてもよい。

例えば、チャンバー１７０４としてプラズマＣＶＤ法を利用する成膜装置とし、チャンバー１７０５としてＭＯＣＶＤ法を利用する成膜装置とし、積層膜を成膜する一例を以下に示す。

図１１（Ｂ）では搬送室１７２０の上面図が六角形の例を示しているが、積層膜の層数に応じて、それ以上の多角形としてより多くのチャンバーと連結させた製造装置としてもよい。また、図１１（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また、図１１（Ｂ）では枚葉式の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。

＜絶縁層１１０の形成＞
まず、基板１００上に絶縁層１１０を成膜する。例えば、絶縁層１１０としてプラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコン膜を用いることができる。

次に、第１の加熱処理を行って、絶縁層１１０に含まれる水、水素等を脱離させてもよい。この結果、絶縁層１１０に含まれる水、水素等の濃度を低減することが可能であり、加熱処理によって、後に形成される第１の酸化物絶縁膜への水、水素等の拡散量を低減することができる。

なお、上記加熱処理は、他の成膜処理後においても行ってもよい。

＜第１の酸化物絶縁膜、酸化物半導体膜の形成＞
次に、絶縁層１１０上に、後に酸化物絶縁層１２１となる第１の酸化物絶縁膜、後に酸化物半導体層１２２となる酸化物半導体膜を成膜する。第１の酸化物絶縁膜と、酸化物半導体膜は、スパッタリング法、ＭＯＣＶＤ法、ＰＬＤ法などにより形成することができ、スパッタリング法を用いて形成することがより好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。また、スパッタリング法において、対向ターゲット方式（対向電極方式、気相スパッタリング方式、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）方式ともいう）法により作成することにより、成膜時のプラズマダメージを低減することができる。

例えば、酸化物半導体膜をスパッタリング法により形成する場合、スパッタリング装置における各チャンバーは、酸化物半導体層にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空化（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは４００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。

高純度真性の酸化物半導体層を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスを高純度化することも望ましい。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。

なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上４２０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。

第１の酸化物半導体層絶縁膜は、酸化物半導体膜よりも電子親和力が小さくなるように材料を選択することができる。

また、酸化物半導体膜は、第１の酸化物絶縁膜、第２の酸化物絶縁膜よりもインジウムの含有量を多く有してもよい。酸化物半導体層では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１２２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

また、第１の酸化物絶縁膜、酸化物半導体膜において、例えばスパッタリング法により成膜する場合、マルチチャンバー方式のスパッタ装置を用いることで、第１の酸化物絶縁膜と酸化物半導体膜は大気に露出することなく連続成膜することができる。その場合、第１の酸化物絶縁膜と酸化物半導体膜の界面には余計な不純物などが入り込むことを抑えることができ、界面準位を低減することができる。この結果として、トランジスタの電気特性、とりわけ信頼性試験において特性を安定化させることができる。

また、酸化物半導体膜中にダメージがあった場合に、酸化物絶縁層１２１があることにより主要な伝導パスとなる酸化物半導体層１２２をダメージ部から遠ざけることができ、結果としてトランジスタの電気特性、とりわけ信頼性試験において特性を安定化させることができる。

例えば、第１の酸化物絶縁膜として、スパッタリング法により、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）を用いて厚さ２０ｎｍ成膜したものを用いることができる。また、酸化物半導体膜としてスパッタリング法により、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）を用いて厚さ１５ｎｍ成膜した酸化物半導体膜を用いることができる。

なお、第１の酸化物絶縁膜、酸化物半導体膜成膜後に第２の加熱処理を行うことにより、酸化物半導体膜の酸素欠損量を低減することができる。

第２の加熱処理の温度は、２５０℃以上基板歪み点未満、好ましくは３００℃以上６５０℃以下、更に好ましくは３５０℃以上５５０℃以下とする。

第２の加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気または乾燥空気（露点が−８０℃以下、好ましくは−１００℃以下、好ましくは−１２０℃以下である空気）雰囲気で加熱してもよい。または減圧状態で行えばよい。なお、上記乾燥空気の他、不活性ガスおよび酸素に水素、水などが含まれないことが好ましく、代表的には露点が−８０℃以下、好ましくは−１００℃以下とすることが望ましい。処理時間は３分から２４時間、好ましくは１５分から３時間、より好ましくは３０分から２時間とするのが望ましい。

なお、加熱処理において、電気炉の代わりに、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、不活性ガスが用いられる。

なお、第２の加熱処理は、後述する酸化物絶縁層１２１、酸化物半導体層１２２を形成するエッチングの後に行ってもよい。

例えば、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気において、４５０℃で１時間の加熱処理を行うことができる。

以上の工程により、酸化物半導体膜の酸素欠損の低減、また水素、水などの不純物を低減することができる。また、局在準位密度が低減された酸化物半導体膜を形成することができる。

＜第１の導電膜の形成＞
次に、酸化物半導体層１２２上にソース電極層１３０、ドレイン電極層１４０となる第１の導電膜を形成する。第１の導電膜は、スパッタリング法、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、メタル化学気相堆積法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む。）、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を用いて形成することができる。

第１の導電膜の材料は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。たとえば、積層する場合に、酸化物半導体層１２２と接触する下側の導電層は酸素と結合しやすい材料を有し、上側の導電層には耐酸化性の強い材料を有することができる。また、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

例えば、厚さ２０乃至１００ｎｍのタングステン膜をスパッタリング法により第１の導電膜として形成することができる。

なお、第１の導電膜を加工して形成される導電層１３０ｂは、この後の工程において、ハードマスクとしての機能と、ソース電極、ドレイン電極の機能を有することができ、追加の成膜工程が不要であるため、半導体製造工程の短縮を図ることができる。

＜酸化物絶縁層１２１、酸化物半導体層１２２の形成＞
次に、リソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて、第１の導電膜の一部をエッチングし、導電層１３０ｂを形成する。続いて、導電層１３０ｂ上のレジストを除去し、導電層１３０ｂをハードマスクとして、酸化物半導体膜、第１の酸化物絶縁膜の一部をそれぞれエッチングし、酸化物半導体層１２２、酸化物絶縁層１２１を形成することができる（図１１参照）。なお、エッチング方法としては、ドライエッチング法を用いることができる。なお、導電層１３０ｂをハードマスクとして用いて酸化物半導体層をエッチングすることで、レジストマスクと比べてエッチングした後の酸化物半導体層のエッジラフネスを低減することができる。

＜絶縁膜１７５ａの成膜＞
次に、絶縁層１１０、導電層１３０ｂ上に絶縁層１７５となる絶縁膜１７５ａを成膜する（図１２参照）。絶縁膜１７５ａは、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法、スピンコーティング法等により形成することができる。絶縁膜１７５ａは、酸素、窒素、フッ素、水素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。

または、絶縁膜１７５ａは、低誘電率の材料（Ｌｏｗ−ｋ材料）を用いてもよい。たとえば、数％のフッ素（Ｆ）を導入した酸化シリコン（ＳｉＯＦ）、数％の炭素（Ｃ）を導入した酸化シリコン（ＳｉＯＣ）、フッ素化シリケートガラス（ＦＳＧ）、有機シリケートガラス（ＯＳＧ）、水素化シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）、有機ポリマー、フッ素樹脂（ポリテトラフルオロエチレン）、ポリイミド、フッ素を添加したアモルファスカーボンなどを用いて形成することができる。
＜絶縁層１７５ｂの形成＞
次に、絶縁膜１７５ａの平坦化処理を行い、絶縁層１７５ｂを形成する。

絶縁層１７５ｂの形成方法は、実施の形態１で説明した方法を用いることができ、詳細についてはその説明を援用する。図１４は、図２と対応する。図１５は、図４と対応する。図１６は、図５と対応する。図１７は、図６と対応する。図１８は、図７と対応する。

絶縁膜１７５ａ上に導電膜１７７ａ、絶縁膜１７９ａを形成する（図１４参照）。

第１の研磨処理により、絶縁膜１７９ａを研磨することで導電膜１７７ａ露出させ、絶縁層１７９ｂを形成する。（図１５参照）

また、第１の研磨処理により、導電膜１７７ａを全面に露出させてもよい。（図１６参照）

次に、第２の研磨処理により、導電膜１７７ａ、絶縁層１７９ｂを研磨し、絶縁膜１７５ａを露出させ、導電層１７７ｂを形成する。（図１７参照）。さらに、第２の研磨処理により、絶縁膜１７５ａ、および導電層１７７ｂを研磨し、絶縁層１７５ｂを形成する。

上記平坦化処理により、絶縁層１７５ｂ上面を平坦にすることができる。また、基板面内の導電層１３０ｂ上の絶縁層１７５ｂの膜厚、および絶縁層１１０上の絶縁層１７５ｂの膜厚を均一にすることができる（図１８参照）。

なお、第２の加熱処理は、平坦化した後に行ってもよい。

＜溝部１７４の形成、およびソース電極層１３０、ゲート絶縁層１５０の形成＞
次に、絶縁層１７５ｂ上にリソグラフィ工程によりレジストマスクを形成する。

なお、チャネル長が極めて短いトランジスタを形成する場合は、少なくともソース電極層１３０、ドレイン電極層１４０となる導電層１３０ｂを分断する領域において、電子ビーム露光、液浸露光、ＥＵＶ露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって当該領域をエッチングすればよい。なお、電子ビーム露光でレジストマスクを形成する場合、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を１００ｎｍ以下、さらには３０ｎｍ以下とするトランジスタを形成することができる。または、極めて波長の短い光（例えば極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ− ｖｉｏｌｅｔ））や、Ｘ線等を用いた露光技術によって微細な加工を行ってもよい。

また、酸化膜や導電膜を用いたハードマスクを形成してもよい。

上記マスクを用いて、絶縁層１７５ｂの一部をドライエッチング法によりエッチングし、溝加工処理を行う。選択的にエッチング処理が進行することで、絶縁層１７５、溝部１７４が形成される。

続いて、露出した導電層１３０ｂを分断する形で選択的にエッチングが進行し、ソース電極層１３０、ドレイン電極層１４０を形成することができる（図１９参照）。

なお、ソース電極層１３０、ドレイン電極層１４０を形成した後、エッチング残渣を除去するため、洗浄処理を行ってもよい。この洗浄処理を行うことで、ソース電極層１３０、ドレイン電極層１４０の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希釈したフッ酸、シュウ酸、リン酸などの酸性の溶液を用いて行うことができる。なお、洗浄処理により、酸化物半導体層１２２の一部がエッチングされ、酸化物半導体層１２２に凹部が形成される。

なお、酸化物絶縁層１２１、酸化物半導体層１２２、ソース電極層１３０、ドレイン電極層１４０の形成順序については、変更することができる。例えば、ソース電極層１３０、ドレイン電極を形成するための溝部１７４を先に設けてから、酸化物絶縁層１２１、酸化物半導体層１２２を形成してもよい。

例えば、絶縁膜１７５ａとして形成した酸化窒化シリコン膜を平坦化後、当該酸化窒化シリコン膜上にレジストマスクを形成し、当該レジストマスクと、炭素、フッ素を有するガスとを用いてドライエッチングすることにより酸化窒化シリコンの開口処理を行い、塩素、フッ素系のガスを用いて導電層１３０ｂをドライエッチングすることにより、ソース電極層１３０、ドレイン電極層１４０を形成することができる。

＜第２の酸化物絶縁膜１２３ａの形成＞
次に、酸化物半導体層１２２、絶縁層１７５上に酸化物絶縁層１２３として用いられる第２の酸化物絶縁膜１２３ａを成膜する。第２の酸化物絶縁膜１２３ａは、第１の酸化物絶縁膜と同様の方法で成膜することができ、第２の酸化物絶縁膜１２３ａは、酸化物半導体膜よりも電子親和力が小さくなるように材料を選択することができる。

例えば、第２の酸化物絶縁膜１２３ａとして、スパッタリング法により、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットを用いて厚さ５ｎｍ成膜した酸化物半導体膜を用いることができる。

＜絶縁膜１５０ａの形成＞
次に、第２の酸化物絶縁膜１２３ａ上にゲート絶縁層１５０となる絶縁膜１５０ａを形成する。絶縁膜１５０ａには、例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜１５０ａは、上記材料の積層であってもよい。絶縁膜１５０ａは、スパッタ法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、などを用いて形成することができる。また、絶縁膜１５０ａは、絶縁層１１０と同様の方法を適宜用いて絶縁膜を形成することができる。

例えば、絶縁膜１５０ａとしてプラズマＣＶＤ法により酸化窒化シリコンを１０ｎｍ形成することができる。

＜導電膜１６０ａの形成＞
次に、絶縁膜１５０ａ上にゲート電極層１６０となる導電膜１６０ａを成膜する（図２０参照）。導電膜１６０ａとしては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはこれらを主成分とする合金材料を用いることができる。導電膜１６０ａは、スパッタ法やＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより形成することができる。また、導電膜１６０ａとしては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。また、導電膜１６０ａは、単層でもよいし、積層でもよい。

例えば、導電膜１６０ａとしてＡＬＤ法により窒化チタンを１０ｎｍ、タングステンをメタルＣＶＤ法により１５０ｎｍの積層構造とすることができる。

＜平坦化処理＞
次に、平坦化処理を行う。平坦化処理は、ＣＭＰ法、ドライエッチング法などを用いて行うことができる。

なお、平坦化処理は、第３の絶縁膜１５０ａが露出した時点で終了してもよいし、第２の酸化物絶縁膜１２３ａが露出した時点で終了してもよいし、絶縁層１７５が露出した時点で終了してもよい。これにより、ゲート電極層１６０、ゲート絶縁層１５０、酸化物絶縁層１２３を形成することができる（図２１参照）。

トランジスタ１０においては、酸素欠損が生じにくい酸化物絶縁層１２３を設けることにより、チャネル幅方向における酸化物絶縁層１２３の側面からの酸素の脱離が抑制され、酸素欠損の生成を抑制することができる。その結果、電気的特性が向上され、信頼性の高いトランジスタを実現できる。

＜絶縁層１７０の形成＞
次に、絶縁層１７５、酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０上に絶縁層１７０を形成する。絶縁層１７０は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、またはスパッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよい。

また、絶縁層１７０は、スパッタリング法により形成した酸化アルミニウム膜とすることが好ましい。スパッタリング法で酸化アルミニウム膜を成膜する際に、成膜時に使用するガスとして、酸素ガスを有することが望ましい。また、酸素ガスは１体積％以上１００体積％以下、好ましくは４体積％以上１００体積％以下、さらに好ましくは１０体積％以上１００体積％以下有することが望ましい。酸素を１体積％以上とすることで、絶縁層１７０と接する絶縁層との間に混合層を形成し、当該接する絶縁層、あるいは当該混合層に余剰酸素を供給することができる。また、当該膜に接した層に対して余剰酸素を添加することができる。

例えば、絶縁層１７０として、酸化アルミニウムをターゲットに用いて、スパッタリング時に用いるガスとして、酸素ガスを５０体積％含有させて成膜を行い、厚さは２０ｎｍ乃至４０ｎｍとすることができる。

次に、第３の加熱処理を行ってもよい。当該加熱処理は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上５００℃以下、更に好ましくは３００℃以上４５０℃以下とすることができる。当該加熱処理により、絶縁層（例えば絶縁層１１０）に添加された余剰酸素（ｅｘＯ）１７３が拡散し、酸化物半導体層１２２まで移動し、酸化物半導体層１２２中に存在する酸素欠損に対して余剰酸素を添加することができる（図２２）。

本実施の形態では、酸素雰囲気下で、４００℃１時間の加熱処理を行うことができる。

＜余剰酸素の添加＞
また、余剰酸素を添加する処理は、絶縁層１７０を介した処理に限らず行ってもよい。酸素を添加する処理は、絶縁層１１０に行ってもよいし、第１の酸化物絶縁膜、第２の酸化物絶縁層膜に対して行ってもよいし、その他の絶縁層に行ってもよい。添加する酸素として、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸素を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン注入法等がある。

余剰酸素を添加する方法としてイオン注入法を用いる場合、酸素原子イオンを用いてもよいし、酸素分子イオンを用いてもよい。酸素分子イオンを用いると、添加される膜へのダメージを低減することが可能である。酸素分子イオンは、当該余剰酸素が添加される膜表面で分離し、酸素原子イオンとなって添加される。酸素分子から酸素原子に分離するためにエネルギーが使用されるため、酸素分子イオンを当該余剰酸素が添加される膜に添加した場合における酸素原子イオンあたりのエネルギーは、酸素原子イオンを当該余剰酸素が添加される膜に添加した場合と比較して低い。このため、当該余剰酸素が添加される膜のダメージを低減できる。

また、酸素分子イオンを用いることで、当該余剰酸素が添加される膜に注入される酸素原子イオンそれぞれのエネルギーが低減するため、酸素原子イオンが注入される位置が浅い。このため、のちの加熱処理において、酸素原子が移動しやすくなり、酸化物半導体膜に、より多くの余剰酸素を供給することができる。

また、酸素分子イオンを注入する場合は、酸素原子イオンを注入する場合と比較して、酸素原子イオンあたりのエネルギーが低い。このため、酸素分子イオンを用いて注入することで、加速電圧を高めることが可能であり、スループットを高めることが可能である。また、酸素分子イオンを用いて注入することで、酸素原子イオンを用いた場合と比較して、ドーズ量を半分にすることが可能である。この結果、スループットを高めることができる。

当該余剰酸素が添加される膜に酸素を添加する場合、当該余剰酸素が添加される膜に酸素原子イオンの濃度プロファイルのピークが位置するような条件を用いて、当該余剰酸素が添加される膜に酸素を添加することが好ましい。この結果、酸素原子イオンを注入する場合に比べて、注入時の加速電圧を下げることができ、当該余剰酸素が添加される膜のダメージを低減することが可能である。即ち、当該余剰酸素が添加される膜の欠陥量を低減することができ、トランジスタの電気特性の変動を抑制することが可能である。さらには、絶縁層１１０および酸化物絶縁層１２１界面における酸素原子の添加量が、１×１０^２１ａｔｏｍｓ／ｃｍ^３未満、または１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、または１×１０^１９ａｔｏｍｓ／ｃｍ^３未満となるように、当該余剰酸素が添加される膜に酸素を添加することで、絶縁層１１０に添加される酸素の量を低減できる。この結果、当該余剰酸素が添加される膜へのダメージを低減することが可能であり、トランジスタの電気特性の変動を抑制することができる。

また、酸素を有する雰囲気で発生させたプラズマに当該余剰酸素が添加される膜を曝すプラズマ処理（プラズマ浸漬イオン注入法）により、当該余剰酸素が添加される膜に酸素を添加してもよい。酸素を有する雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の酸化性気体を有する雰囲気がある。なお、基板１００側にバイアスを印加した状態で発生したプラズマに当該余剰酸素が添加される膜を曝すことで、当該余剰酸素が添加される膜への酸素添加量を増加させることが可能であり好ましい。このようなプラズマ処理を行う装置の一例として、アッシング装置がある。

例えば、加速電圧を６０ｋＶとし、ドーズ量が１×１０^１６ｉｏｎｓ／ｃｍ^２の酸素分子イオンをイオン注入法により絶縁層１１０に添加することができる。

以上の工程より、ソース電極層１３０、ドレイン電極層１４０上の絶縁層１７５の厚さを小さくしても、平坦な上面を有することができる。これにより、絶縁層１７５に溝部１７４を形成した場合にも、アスペクト比を低減することができ、埋め込み性を向上させることができる。したがって、本発明を用いることにより、トランジスタの形状を安定させることができ、トランジスタの電気特性を安定させることができる。

また、本発明を用いることで、容量素子の耐圧不良や、配線の接触不良も抑制することができ、半導体装置の安定動作が可能となる。

なお、本実施の形態で説明するトランジスタの製造方法は、従来の半導体製造設備に容易に導入することができる。

また、トランジスタ１０の作製において、溝部１７４を垂直に形成してもよい（図２３参照）。

＜トランジスタ１０の変形例１：トランジスタ１１＞
図８に示すトランジスタ１０と形状の異なるトランジスタ１１について、図２４を用いて説明する。

図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）は、トランジスタ１１の上面図および断面図である。図２４（Ａ）はトランジスタ１１の上面図であり、図２４（Ｂ）は、図２４（Ａ）の一点鎖線Ｃ１−Ｃ２間、図２４（Ｃ）は、Ｃ３−Ｃ４間の断面図である。

トランジスタ１１において、ソース電極層１３０と、ドレイン電極層１４０の端部の位置を酸化物半導体層１２２の外側に有している点で、トランジスタ１０と異なる。上記構造とすることで、オン電流を高めることができる。

＜トランジスタ１０の変形例２：トランジスタ１２＞
図８に示すトランジスタ１０と形状の異なるトランジスタ１２について、図２５を用いて説明する。

図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、トランジスタ１１の上面図および断面図である。図２５（Ａ）はトランジスタ１１の上面図であり、図２５（Ｂ）は、図２５（Ａ）の一点鎖線Ｄ１−Ｄ２間、図２５（Ｃ）は、Ｄ３−Ｄ４間の断面図である。

トランジスタ１２は、導電層１６５を有する点で、トランジスタ１０と異なる。上記構造により、トランジスタの閾値を制御することができるほか、オン電流を向上させることができる。

《導電層１６５》
導電層１６５には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）およびタングステン（Ｗ）、シリコン（Ｓｉ）などの材料を用いることができる。また、導電層１６５は、積層とすることができる。例えば、上記材料を用いてもよいし、上記材料の窒化物など、窒素を含んだ材料を組み合わせて用いてもよい。

導電層１６５は、ボトムゲートとしての機能を有し、ゲート電極層１６０と電気的に接続することで同電位を与えることもできるし、別電位を与えることもできる。

トランジスタ１１において、絶縁層１１０は、ゲート絶縁層１５０と同様の機能を有することができる。

例えば、トランジスタ１１において、絶縁層１１０として、酸化シリコン１０ｎｍ、酸化ハフニウム２０ｎｍ、酸化シリコン３０ｎｍの積層膜を用いることができる。

＜トランジスタ１０の変形例３：トランジスタ１３＞
図８に示すトランジスタ１０と形状の異なるトランジスタ１３について、図２６を用いて説明する。

図２６（Ａ）、図２６（Ｂ）、図２６（Ｃ）は、トランジスタ１３の上面図および断面図である。図２６（Ａ）はトランジスタ１３の上面図であり、図２６（Ｂ）は、図２６（Ａ）の一点鎖線Ｅ１−Ｅ２間、図２６（Ｃ）は、Ｅ３−Ｅ４間の断面図である。

トランジスタ１３は、絶縁層１７２を有している点で、トランジスタ１０と異なる。絶縁層１７２は、絶縁層１７５、酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０上に設けられ、絶縁層１７０の下側に設けられる。

《絶縁層１７２》
絶縁層１７２には、酸素、窒素、フッ素、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７２は上記材料の積層であってもよい。

絶縁層１７２には、酸化アルミニウム膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３への混入防止、主成分材料である酸素の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３からの放出防止、絶縁層１１０からの酸素の放出防止の効果を有する保護膜として用いることに適している。

また、絶縁層１７２は、保護膜としての機能を有することが好ましい。絶縁層１７２を設けることで、ゲート絶縁層１５０に対して、プラズマダメージから保護することができる。このことは、チャネル近傍に電子トラップが設けられることを抑えることができる。

なお、絶縁層１７２を設ける上でも、プラズマダメージを受ける恐れがあるため、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜したものを用いることが好ましい。

上記構造とすることで、ゲート絶縁層１５０、酸化物絶縁層１２３をプラズマダメージから保護することができ、ゲート電極層の酸化を抑制することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
（実施の形態３）

＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ_４に対し、２θを５６°近傍に固定してφスキャンした場合、図２７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２７（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２７（Ｅ）に示す。図２７（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２７（Ｅ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２７（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。

また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

図２８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。

図２８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

また、図２８（Ｂ）および図２８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２８（Ｄ）および図２８（Ｅ）は、それぞれ図２８（Ｂ）および図２８（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ^−１から５．０ｎｍ^−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。

図２８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。

図２８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形が形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、１×１０^−９個／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。

また、例えば、ＩｎＧａＺｎＯ_４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２９（Ｂ）に示す。図２９（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。

図２９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｆｉｎｅ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

図３０に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３０（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３０（Ｂ）は４．３×１０^８ｅ⁻／ｎｍ^２の電子（ｅ⁻）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３０（Ａ）および図３０（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。

なお、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図３１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３１より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ⁻）の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３１より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０^５ｅ⁻／（ｎｍ^２・ｓ）、照射領域の直径を２３０ｎｍとした。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
＜断面構造＞
図３２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図３２（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図３２（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図３２（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、Ｓ値（サブスレッショルド値）を小さくすることができ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図３２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。

このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。

絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。なお、当該ブロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側に設けてもよい。

なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図３２（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。

＜回路構成例＞
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続することにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。

＜ＣＭＯＳインバータ回路＞
図３２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。

＜ＣＭＯＳアナログスイッチ＞
また、図３２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。図３２（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置の例＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３３に示す。

図３３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１乃至３で説明したトランジスタを用いることができる。

図３３（Ｂ）に図３３（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。

トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図３３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図３３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

図３３（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図３３（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。

次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

本実施の形態に示す半導体装置を用いることで、低消費電力であり、また高容量（例えば１テラビット以上）の記憶装置を作製することができる。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。

＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。

図３４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。

また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。

また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に配置してもよい。また、周辺回路は、その一部または全部をＩＣ等の半導体装置で実装してもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。

また、図３４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。

＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。

図３５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図３５（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。

副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図３５（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。

また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図３５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図３５（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。

なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。

または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。

また、例えば、図３５（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。

なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。

また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。

また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。

また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図３６の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図３６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。

ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図３６（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。

図３６に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。

また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。

例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。

ここで、撮像装置２００が有する１つの画素２１１は、図３５に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。

＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。

図３７（Ａ）、図３７（Ｂ）は、撮像装置を構成する素子の断面図である。

図３７（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５３、およびシリコン基板３００に設けられた、アノード３６１と、カソード３６２を有するフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１、配線３７２、配線３７３と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。

また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。

なお、図３７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。

なお、トランジスタを用いて画素を構成する場合には、層３１０を、トランジスタを有する層とすればよい。または層３１０を省略し、トランジスタのみで画素を構成してもよい。

また、図３７（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。

また、図３７（Ｂ）は、撮像装置は層３４０側にフォトダイオード３６５をトランジスタの上に配置した構造とすることができる。図３７（Ｂ）において、例えば層３１０には、シリコン用いたトランジスタ３５１を有し、層３２０には配線３７１を有し、層３３０には酸化物半導体を用いたトランジスタ３５３、絶縁層３８０を有し、層３４０にはフォトダイオード３６５有しており、配線３７３と、プラグ３７０を介した配線３７４と電気的に接続している。

図３７（Ｂ）に示す素子構成とすることで、開口率を広くすることができる。

また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体３６８、ｉ型の半導体３６７、およびｐ型の半導体３６６が順に積層された構成を有している。ｉ型の半導体３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体３６６およびｎ型の半導体３６８には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態５）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図３８を用いて説明する。

本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。

ＲＦタグの構成について図３８を用いて説明する。図３８は、ＲＦタグの構成例を示すブロック図である。

図３８に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。

次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。

論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。

ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。

また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図３９は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

＜ＣＰＵの回路図＞
図３９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図３９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１乃至３に示したトランジスタを用いることができる。

図３９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

＜記録回路＞
図４０は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

なお、図４０におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、ゲート電圧ＶＧが０Ｖ時の電流）をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。

なお、図４０では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

また、図４０において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図４０における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。

＜表示装置回路構成例＞
図４１（Ａ）は、本発明の一態様の表示装置の上面図であり、図４１（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図４１（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。

画素部に配置するトランジスタは、実施の形態１乃至３に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。

アクティブマトリクス型表示装置の上面図の一例を図４１（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。

図４１（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。

＜液晶表示装置＞
また、画素の回路構成の一例を図４１（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。

トランジスタ７１６の走査線７１２と、トランジスタ７１７の走査線７１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は実施の形態１乃至３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。

また、トランジスタ７１６には、第１の画素電極が電気的に接続され、トランジスタ７１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。

トランジスタ７１６のゲート電極は走査線７１２と接続され、トランジスタ７１７のゲート電極は走査線７１３と接続されている。走査線７１２と走査線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。

また、容量配線７１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。

マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。

なお、図４１（Ｂ）に示す画素回路は、これに限定されない。例えば、図４１（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。

図４２（Ａ）、および図４２（Ｂ）は、液晶表示装置の上面図および断面図の一例である。なお、図４２（Ａ）では表示装置２０、表示領域２１、周辺回路２２、およびＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。図４２で示す表示パネルは反射型液晶を用いている。

図４２（Ｂ）に図４２（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間、およびＤ−Ｄ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間はＦＰＣとの接続部を示す。

液晶素子を用いた表示装置２０は、トランジスタ５０およびトランジスタ５２（実施の形態２で示したトランジスタ１０）の他、導電層１６５、導電層１９０、導電層１９５、絶縁層４２０、液晶層４９０、液晶素子８０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、導電層４８０、遮光層４１８、基板４００、接着層４７３、接着層４７４、接着層４７５、接着層４７６、偏光板１０３、偏光板４０３、保護基板１０５、保護基板４０２、異方性導電層５１０を有する。

＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図４１（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

図４１（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。

適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には実施の形態１乃至３で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、画素回路の構成は、図４１（Ｃ）に示す画素構成に限定されない。例えば、図４１（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。

図４１で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位を印加するなど、上記で例示した電位を入力可能な構成とすればよい。

図４３（Ａ）、および図４３（Ｂ）は発光素子を用いた表示装装置の上面図および断面図の一例である。なお、図４３（Ａ）では表示装置２４、表示領域２１、周辺回路２２、およびＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。

図４３（Ｂ）に図４３（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間およびＤ−Ｄ’間はＦＰＣとの接続部を示す。

発光素子を用いた表示装置２４は、トランジスタ５０およびトランジスタ５２（実施の形態２で示したトランジスタ１０）の他、絶縁層４２０、導電層１９０、導電層１９５、導電層４１０、光学調整層５３０、ＥＬ層４５０、導電層４１５、発光素子７０、容量素子６０、容量素子６２、スペーサ４４０、着色層４６０、接着層４７０、隔壁４４５、遮光層４１８、基板４００、異方性導電層５１０を有する。

本明細書等において、例えば、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図４４を用いて説明を行う。

＜表示モジュール＞
図４４に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテリー６０１１、タッチパネル６００４などは、設けられない場合もある。

本発明の一態様の半導体装置は、例えば、表示パネル６００６であったり、プリント基板に実装された集積回路に用いることができる。

上部カバー６００１および下部カバー６００２は、タッチパネル６００４および表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。

タッチパネル６００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル６００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。

バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。

フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。

プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合には、バッテリー６０１１を省略することができる。

また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。

＜リードフレーム型のインターポーザを用いたパッケージ＞
図４５（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図４５（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７５１がマウントされている面上に配置されている。そしてチップ１７５１はモールド樹脂１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止されるようにする。

パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図４５（Ｂ）に示す。図４５（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１８０１に、パッケージ１８０２と、バッテリー１８０４とが実装されている。また、表示素子が設けられたパネル１８００に、プリント配線基板１８０１がＦＰＣ１８０３によって実装されている。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態１０）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明する。

＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。

電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

また、本発明の一態様の電子機器又は照明装置は可撓性を有する場合、家屋やビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能である。

また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。

二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。

図４６（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。ＣＰＵにはノーマリーオフ型のＣＰＵを用いることで、低消費電力化することができ、従来よりも長い時間ゲームを楽しむことができる。表示部７１０３または表示部７１０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図４６（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図４６（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、操作ボタン７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなどに用いることができる。なお、図４６（Ｂ）に用いるディスプレイには反射型の液晶パネル、ＣＰＵにはノーマリーオフ型のＣＰＵを用いることで、低消費電力化することができて、日常における充電回数を減らすことができる。

図４６（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６、表示部７５０２などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、ノーマリーオフ型のＣＰＵを用いることで、充電回数を減らすことができる。また、表示部７５０２は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ、または８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。

図４６（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４およびレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における第１筐体７７０１と第２筐体７７０２との間の角度に従って切り替える構成としても良い。レンズ７７０５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。

図４６（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２を備えている。本発明の一態様に係る半導体装置は、表示部７９０２の表示パネルおよび内蔵されている制御回路に用いることができる。

図４７（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することができる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型でありながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。

図４７（Ｂ）に自動車９７００の外観を示す。図４７（Ｃ）に自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、および制御用の集積回路に用いることができる。例えば、図４７（Ｃ）に示す表示部９７１０乃至表示部９７１５に本発明の一態様の半導体を設けることができる。

表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、または入出力装置である。本発明の一態様の表示装置、または入出力装置は、表示装置、または入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、または入出力装置とすることができる。シースルー状態の表示装置、または入出力装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、または入出力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、または入出力装置に、表示装置、または入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。

表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。

また、図４７（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置、または入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置である。なお、表示装置を座面や背もたれ部分などに設置して、当該表示装置を、当該表示装置の発熱を熱源としたシートヒーターとして利用することもできる。

表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は加熱装置として用いることも可能である。

また、図４８（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。

結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等を接続することができる。

ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。

シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。

表示部８００２に、本発明の一態様の表示装置、または入出力装置を適用することができる。

図４８（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示している。

ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。

筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該結合部には電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。

ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。

筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。

なお、図４８（Ａ）（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の一態様の表示装置、または入出力装置を備えるファインダーが内蔵されていてもよい。

また、図４８（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。

ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。

ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。

また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。

本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態１１）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について図４９を用いながら説明する。

＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４９（Ａ）参照）、乗り物類（自転車等、図４９（Ｂ）参照）、包装用容器類（包装紙やボトル等、図４９（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等身の回り品（鞄や眼鏡等、図４９（Ｄ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図４９（Ｅ）、図４９（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わる半導体装置を用いたＲＦタグを、本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

本実施例では、本発明の一態様を用いて評価サンプルを作製し、サイズの異なるパターン上、及びパターン外の絶縁層膜厚の均一性について評価を行った。その結果について報告する。

本実施例では、実施の形態１、および実施の形態２で説明した方法をもとに図５０に示すような評価サンプルを作製した。評価サンプル作製後、パターン形成された導電層１３０ｂ上の絶縁層１７５ｂの膜厚、およびパターン外の絶縁層１１０上の絶縁層を測定した。なお、評価サンプルは、２条件について作製し、条件１が比較例、条件２が本発明とした。

評価サンプル作製における共通条件を以下に示す。

基板１００にはシリコン基板を用いた。

絶縁層１１０には、プラズマＣＶＤ法により１３０ｎｍ成膜した酸化窒化シリコンを用いた。当該酸化窒化シリコン膜の成膜条件は、成膜用ガス流量をシラン２．３ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により４０Ｐａとし、ＲＦ電源周波数を２７ＭＨｚとし、成膜時のパワーは５０Ｗとし、電極間の距離を１５ｍｍとし、成膜時の基板加熱温度を４００℃とした。

酸化物絶縁層１２１には、スパッタリング法によりＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の組成のターゲットを用いて２０ｎｍを成膜したものを用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス４０ｓｃｃｍ、酸素ガス５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２００℃とした。

酸化物半導体層１２２には、スパッタリング法によりＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成のターゲットを用いて１５ｎｍを成膜したものを用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を３００℃とした。

導電層１３０ｂには、スパッタリング法により２０ｎｍ成膜したタングステン膜を用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．８Ｐａとし、成膜時のパワーはＤＣ電源を用いて１ｋＷとし、スパッタリング用のガス流量をＡｒガス８０ｓｃｃｍ、加熱したＡｒガス１０ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を１３０℃とした。

当該タングステン膜上に有機樹脂、およびレジストを塗布し、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光機を用いたパターニングによりレジストマスクを形成した。当該有機樹脂および当該タングステン膜は、レジストマスクを介してＩＣＰドライエッチング法により加工処理を行った。処理条件は、エッチングガス流量として塩素６０ｓｃｃｍ、四フッ化メタン４０ｓｃｃｍ、ＩＣＰを２０００Ｗ、Ｂｉａｓを５０Ｗ、基板温度をー１０℃、圧力を０．６７Ｐａとして、１６ｓｅｃ処理を行い、導電層１３０ｂを形成した。

次に、導電層１３０ｂをハードマスクとして、ドライエッチング法による加工処理を行い、酸化物半導体層１２２、酸化物絶縁層１２１を形成した。当該加工処理条件は、エッチングガス流量としてメタン１６ｓｃｃｍ、アルゴン３２ｓｃｃｍ、ＩＣＰを６００Ｗ、Ｂｉａｓを５０Ｗ、基板温度を７０℃、圧力を１．０Ｐａとし、終点検出後追加３０ｓｅｃ処理とした。なお、処理後に存在するレジスト残渣に対して灰化処理を行った。

続いて、条件１と条件２において、それぞれ異なる作製工程について説明する。

（条件１の作製工程）
条件１では、上記共通工程後に、絶縁層１７５ｂとなる酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。当該成膜条件は、成膜用ガス流量をシラン５ｓｃｃｍ、一酸化二窒素１０００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により１３３．３０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜時のパワーは３５Ｗとし、電極間の距離を２０ｍｍとし、成膜時の基板加熱温度を３２５℃とし、２８０ｎｍ成膜した。

続いて、化学機械研磨（ＣＭＰ）法により平坦化処理を行った。

研磨布は、ニッタハース社製ＩＣ１０００／ＳＵＢＡ４００ ＸＹ−Ｐを用いた。研磨用ヘッドのテンプレートの高さは６５０μｍの物を用いた。研磨処理時、基板吸着せずにエアーを吹き付けながら処理を行った。また、研磨処理時のヘッドの回転数は９３ｒｐｍ、ステージの回転数は９０ｒｐｍとした。また、研磨処理時のスラリーは１５０ｍｌ／ｍｉｎとした。

当該研磨処理において、酸化窒化シリコンのスラリーとしてヒュームドシリカを含むキャボット社製のアルカリ性のスラリーであるＳｅｍｉ−Ｓｐｅｒｓｅ ２５を用いた。水によるスラリーの希釈率は２倍とした。ウェーハへの加圧は、２．５ｐｓｉであり、基板保持用治具（リテーナ）への加圧は２．０ｐｓｉとした。処理時間は９２ｓｅｃとした。

（条件２の作製工程）
条件２では、上記共通工程後に、絶縁層１７５ｂとなる酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。当該成膜条件は、条件１で用いたものと同様であり、１３０ｎｍ成膜した。

続いて、当該酸化窒化シリコン膜上に導電膜１７７ａとなる窒化シリコン膜とタングステン膜の積層膜を成膜した。

当該窒化チタン膜の成膜は、ＡＬＤ法を用いた。当該成膜条件は、四塩化チタン５０ｓｃｃｍで０．０５ｓｅｃ導入して絶縁層１７５ｂに吸着後、窒素ガスを４５００ｓｃｃｍで０．２ｓｅｃ導入してパージ処理を行い、次いでアンモニアガスを２７００ｓｃｃｍで０．３ｓｅｃ導入しゲート絶縁層に吸着後、窒素ガスを４０００ｓｃｃｍで０．３ｓｅｃ導入し、これを一つのサイクルとして、サイクル数により膜厚制御した。また、基板ステージ設定温度を４１２℃、圧力を６６７Ｐａ、基板ステージーガス射出ステージ間距離を３ｍｍとし、５ｎｍ成膜した。

当該タングステンの成膜は、メタルＣＶＤ法を用い、３ステップで実施した。

１ｓｔステップとして、成膜用ガス流量を６フッ化タングステン１６０ｓｃｃｍ、シラン４００ｓｃｃｍ、アルゴン６０００ｓｃｃｍ、窒素２０００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０００Ｐａとし、基板ステージの設定温度を３９０℃とし、３サイクルで３ｎｍ成膜した。

２ｎｄステップとして、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とし、１５ｓｅｃで４１ｎｍ成膜した。

３ｒｄステップとして、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とし、当該タングステン膜が５０ｎｍとなるように残りの膜厚分を成膜した。

続いて、上記タングステン膜上に絶縁膜１７９ａとなる、プラズマＣＶＤ法で成膜した酸化窒化シリコン膜を１３０ｎｍ成膜した。当該成膜条件は、絶縁層１７５ｂとなる酸化窒化シリコン膜と同様とした。

続いて、ＣＭＰ法による平坦化処理を２ステップに分けて行った。

研磨布は、ニッタハース社製ＩＣ１０００／ＳＵＢＡ４００ ＸＹ−Ｐを用いた。研磨用ヘッドのテンプレートの高さは６５０μｍの物を用いた。研磨処理時、基板吸着せずにエアーを吹き付けながら処理を行った。また、研磨処理時のヘッドの回転数は９３ｒｐｍ、ステージの回転数は９０ｒｐｍとした。また、研磨処理時のスラリーは１５０ｍｌ／ｍｉｎとした。

第１の研磨処理において、スラリーとしてヒュームドシリカを含むキャボット社製のアルカリ性のスラリーであるＳｅｍｉ−Ｓｐｅｒｓｅ ２５を用いた。水によるスラリーの希釈率は２倍とした。ウェーハへの加圧は、２．５ｐｓｉであり、基板保持用治具（リテーナ）への加圧は２．０ｐｓｉとした。処理時間は、５０ｓｅｃとした。第１の研磨処理により、タングステン膜を露出させた。

つづいて、第２の研磨処理において、スラリーとしてコロイダルシリカを含む酸性のスラリーであるキャボット社製のＷ７３００−Ｂ２１を用いた。水によるスラリーの希釈率は２倍とした。スラリーに対して、３１重量％の過酸化水素水を１体積％添加し、スラリー中の過酸化水素濃度０．０２９４ｍｏｌ／ｌとした。ウェーハへの加圧は、３．０ｐｓｉであり、基板保持用治具（リテーナ）への加圧は１．４０ｐｓｉとした。処理時間は、終点検出後追加５ｓｅｃとした。

条件１と条件２を用いて作製したサンプルのパターン上の絶縁層１７５の膜厚およびパターン外膜厚を表１、および表２に示す。なお、パターン上の膜厚については、導電層１３０ｂとなるタングステン膜上の絶縁層１７５ｂとなる、酸化窒化シリコン膜の膜厚を基板中央部、基板外周部の２点について測定した。パターンサイズは、３００ｎｍ×４０ｎｍのサイズのパターンと、３００ｎｍ×３００ｎｍのサイズのパターンを用いた。また、パターン外の膜厚は基板面内の絶縁層１１０となる酸化窒化シリコン膜と絶縁層１７５ｂとなる酸化窒化シリコン膜の膜厚の合計膜厚を測定した。

表１および表２より、条件１に比べて本発明である条件２では、異なるパターンサイズの導電層１３０ｂ上の絶縁層１７５ｂの膜厚、および基板１００面内の絶縁層１１０と絶縁層１７５ｂとの合計膜厚のそれぞれにおいて、より均一となることがわかった。

本実施例では、研磨処理条件の違いによる表面の平坦性の変化について、断面観察による評価を行ったので、その結果について説明する。

サンプルの作製方法は、実施例１の条件２と同様であり、第２の研磨処理におけるスラリーへの３１重量パーセント過酸化水素水の添加量のみ変えて評価を行った。表３に各条件における過酸化水素水の添加量、および添加後のスラリー中の過酸化水素濃度を示す。

断面観察は、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｔｔａｎｃｅ Ｅｌｅｃｔｒｏｎ ｓｃｏｐｅ）により行った。観察用の装置は日立ハイテクノロジーズ社製ＨＤ−２３００を用いた。図５１に各条件のサンプルの断面ＳＴＥＭ観察結果を示す。なお、条件２のサンプルを図５１（Ａ）、条件３のサンプルを図５１（Ｂ）、条件４のサンプルを図５１（Ｃ）に示す。

図５１より、条件２、条件３では、絶縁層１７５ｂが平坦化されていることが確認された。一方で、条件４では、導電層１３０ｂ上の絶縁層１７５ｂにおいて、わずかにくぼんでいることが確認された。

この違いについて検証するため、第２の研磨処理で用いたスラリー中の各過酸化水素濃度におけるタングステン膜および酸化窒化シリコンのエッチング速度を図５２に示す。なお、エッチング速度は、研磨速度ということもできる。

図５２より、酸化窒化シリコン膜のエッチング速度は、スラリー中の過酸化水素濃度が上昇してもほぼ一定である。一方で、タングステン膜のエッチング速度は、スラリー中の過酸化水素濃度が上昇するごとにエッチング速度が上昇していることがわかる。

ここで、条件２、条件３と条件４を比較すると、条件２、条件３においては、過酸化水素濃度が０．０２ｍｏｌ／Ｌよりも高く、タングステン膜のエッチング速度と酸化窒化シリコン膜のエッチング速度の選択比が１．５よりも大きい。一方で、条件４では過酸化水素濃度が０．０２ｍｏｌ／ｌよりも低く、選択比が１程度となっている。

したがって、過酸化水素濃度を０．０２ｍｏｌ／ｌ以上とする、またはタングステン膜のエッチング速度と酸化窒化シリコン膜のエッチング速度の選択比を１．５とすることで絶縁層１７５を平坦化することが可能となる。

本実施例では、図８に示したトランジスタ１０を作製し、断面観察による形状評価を行った。その結果について説明する。

観察サンプルは、実施の形態１、実施の形態２、および実施例１の条件２にて説明した方法により作製した。なお、共通する部分については、その説明を援用する。

平坦化処理後（絶縁層１７５ｂ形成後）、絶縁層１７５ｂとなる酸化窒化シリコン膜上に有機樹脂膜、および感光性レジストを塗布し、ＥＢ露光機を用いたパターニングによりレジストマスクを形成した。当該酸化窒化シリコン膜および当該有機樹脂膜は、レジストマスクを介してＩＣＰドライエッチング法により溝部１７４の加工処理を行った。

ＩＣＰドライエッチング法による加工処理は、２ステップにて行った。１ｓｔステップの処理条件は、上部電極―基板間距離を４０ｍｍ、圧力を６．５Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を１００Ｗ、エッチングガス流量として四フッ化メタン４０ｓｃｃｍ、上部電極６０℃、側壁部５０℃、下部電極２０℃として、１５ｓｅｃ処理を行った。

２ｎｄステップの処理条件は、上部電極―基板間距離を２５ｍｍ、圧力を３．３Ｐａ、ＲＦ電源の電力を上部側５００Ｗ、下側を１１５０Ｗ、エッチングガス流量としてアルゴン８００ｓｃｃｍ、酸素３０ｓｃｃｍ、ヘキサフルオロ１，３ブタジエン２２ｓｃｃｍ、チャンバー温度を下部２０℃として、３８ｓｅｃ処理を行った。

続いて、上記処理により露出したタングステン膜に対してＩＣＰドライエッチング法により加工処理を行った。エッチング条件は、圧力を２．０Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を２５Ｗ、エッチングガス流量として塩素４０ｓｃｃｍ、四フッ化メタン４０ｓｃｃｍ、基板温度をー１０℃として、２０ｓｅｃ処理を行った。

酸化物絶縁層１２３には、スパッタリング法を用いてＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の組成のターゲットを用いて５ｎｍを成膜したものを用いた。当該成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２００℃とした。

ゲート絶縁層１５０には、プラズマＣＶＤ法で成膜した酸化シリコンを用いた。当該酸化シリコン膜の成膜条件は、成膜用ガス流量をシラン１ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により２００Ｐａとし、ＲＦ電源周波数を６０ＭＨｚとし、成膜時のパワーは１５０Ｗとし、電極間の距離を２８ｍｍとし、成膜時の基板加熱温度を３５０℃とし、当該酸化シリコン膜を１０ｎｍ成膜した。

ゲート電極層１６１、ゲート電極層１６２として、メタルＣＶＤ法により５ｎｍ成膜した窒化チタンと、２５０ｎｍ成膜したタングステンを用いた。当該成膜方法は、導電層１７７と同様とした。

当該窒化チタン膜、当該タングステン膜を成膜後、ＣＭＰ法により絶縁層１７５が露出するまで平坦化処理を行った。平坦化処理は、２ステップの研磨処理を行った。

第１の研磨処理において、スラリーとしてコロイダルシリカを含む酸性のスラリーであるキャボット社製のＷ７３００−Ｂ２１を用いた。水によるスラリーの希釈率は２倍とした。スラリーに対して、３１重量％の過酸化水素水を２体積％の割合で添加した。ウェーハへの加圧は、３．０ｐｓｉであり、基板保持用治具（リテーナ）への加圧は１．４０ｐｓｉとした。処理時間は、６２．１ｓｅｃとした。

第２の研磨処理において、スラリーとしてヒュームドシリカを含むキャボット社製のアルカリ性のスラリーであるＳｅｍｉ−Ｓｐｅｒｓｅ ２５を用いた。水によるスラリーの希釈率は１０倍とした。ウェーハへの加圧は、３．０ｐｓｉであり、基板保持用治具（リテーナ）への加圧は２．０ｐｓｉとした。処理時間は、２０ｓｅｃとした。なお、この処理では、ヘッドの回転数を７３ｒｐｍ、ステージの回転数を７０ｒｐｍとした。

観察は、ＳＴＥＭにより行った。観察に用いた装置は、実施例２と同様である。図５３にトランジスタの断面ＳＴＥＭ観察結果を示す。

図５３より、トランジスタは、絶縁層１１０、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、ソース電極層１３０、ドレイン電極層１４０、ゲート絶縁層１５０、ゲート電極層１６０、絶縁層１７５を有しており、絶縁層１７５は溝部１７４を有し、ゲート絶縁層１５０、ゲート電極層１６０は、開口部に隙間なく埋め込まれていることがわかる。当該トランジスタのＬ長は、１７．１ｎｍである。

したがって、本発明を用いることで極めて微細なトランジスタを作製することができる。また、本発明を用いることで、トランジスタを安定して作製することができる。その結果、トランジスタの電気特性の向上（ばらつきの低減）が可能となり、半導体装置を安定して動作させることができる。

また、この構造を有することで、セルフアラインでゲート電極層１６０、ソース電極層１３０、ドレイン電極層１４０を形成することができるため、位置合わせ精度が緩和され、微細なトランジスタを作る上での難易度を下げることが可能となる。また、ゲート電極層１６０とソース電極層１３０間、あるいはゲート電極層１６０とドレイン電極層１４０間の寄生容量を低減することが可能となり、トランジスタ特性（例えば、周波数特性など）を向上させることができる。

本実施例では、本発明の一態様を用いて作製したトランジスタの電気特性について、図面を用いて説明する。

なお、本実施例において、他の実施形態および他の実施例と同様の処理条件を用いている部分については、それらの説明を援用する。

絶縁層１１０に対しては、イオン注入法により酸素を加速電圧６０ｋＶ、イオンドーズ量を２×１０^１６ｉｏｎｓ／ｃｍ^２の条件で添加処理を行った。

また、酸化物半導体層１２２には、スパッタリング法によりＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の組成のターゲットを用いて１５ｎｍを成膜したものを用いた。酸化物半導体層１２２の成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２００℃とした。

また、絶縁層１７５ｂとなる酸化窒化シリコン膜をプラズマＣＶＤ法により１２０ｎｍ成膜した。当該成膜条件は、実施例１で記載したものと同様とした。

また、絶縁膜１７９ａとなる酸化窒化シリコン膜をプラズマＣＶＤ法により１２０ｎｍ成膜した。当該成膜条件は、実施例１で記載したものと同様とした。

また、絶縁層１７５上にハードマスクとして、タングステン膜を２０ｎｍ成膜した。当該成膜条件は、他の実施例で記載したものと同様とした。

絶縁層１７５は、膜厚が３５ｎｍ程度となるように研磨量を調整した。

また、溝部１７４の加工処理において、絶縁層１７５ｂに対してＩＣＰドライエッチング法により４ステップの加工処理を行った。

１ｓｔステップの処理条件は、上部電極―基板間距離を８０ｍｍ、圧力を３Ｐａ、ＲＦ電源の電力を上部側５００Ｗ、下側を１００Ｗ、エッチングガス流量として四フッ化メタン８０ｓｃｃｍ、下部電極２０℃として、１３ｓｅｃ処理を行った。

２ｎｄステップの処理条件は、上部電極―基板間距離を８０ｍｍ、圧力を５．３Ｐａ、ＲＦ電源の電力を上部側５５０Ｗ、下側を３５０Ｗ、エッチングガス流量として、酸素１３ｓｃｃｍ、三フッ化メタン６７ｓｃｃｍ、下部電極２０℃として、２８ｓｅｃ処理を行った。

３ｒｄステップの処理条件は、上部電極―基板間距離を１００ｍｍ、圧力を１．３Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を１００Ｗ、エッチングガス流量として、４フッ化メタン２２ｓｃｃｍ、酸素２２ｓｃｃｍ、塩素１１ｓｃｃｍ、下部電極２０℃として、３ｓｅｃ処理を行った。

４ｔｈステップの処理条件は、上部電極―基板間距離を１００ｍｍ、圧力を０．６Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を１００Ｗ、エッチングガス流量として、４フッ化メタン２２ｓｃｃｍ、酸素２２ｓｃｃｍ、塩素１１ｓｃｃｍ、下部電極２０℃として、１０ｓｅｃ処理を行った。

続いて、上記処理により露出したタングステン膜に対してＩＣＰドライエッチング法により２ステップの加工処理を行った。

１ｓｔステップの処理条件は、上部電極―基板間距離を８０ｍｍ、圧力を１．３Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を２５Ｗ、エッチングガス流量として、四フッ化メタン３３ｓｃｃｍ、酸素１１ｓｃｃｍ、塩素１１ｓｃｃｍ、下部温度を２０℃として、３ｓｅｃ処理を行った。

２ｎｄステップの処理条件は、上部電極―基板間距離を８０ｍｍ、圧力を０．６Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を２５Ｗ、エッチングガス流量として、四フッ化メタン３３ｓｃｃｍ、酸素１１ｓｃｃｍ、塩素１１ｓｃｃｍ、下部温度を２０℃として、１１ｓｅｃ処理を行った。

絶縁層１７０には、酸化窒化シリコン膜５０ｎｍと、酸化アルミニウム膜４０ｎｍの積層を用いた。酸化窒化シリコン膜の成膜条件は絶縁層１７５ｂの成膜条件と同様とした。

当該酸化アルミニウム膜の成膜条件は酸化アルミニウム（Ａｌ_２Ｏ_３）のターゲットを用いて、成膜時のチャンバー内圧力を０．４Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス２５ｓｃｃｍ、酸素ガス２５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２５０℃とした。

さらに、絶縁層１７５、および絶縁層１７０に対して、開口処理を行った後、導電層を設けた。

（断面ＳＴＥＭによる観察結果）
図５４（Ａ）、図５４（Ｂ）に本発明の一態様を用いて作製したトランジスタの断面ＳＴＥＭによる観察結果を示す。観察に用いた装置は、他の実施例で用いたものと同様である。

図５４（Ａ）、図５４（Ｂ）に示すように、チャネル長が３０ｎｍ未満の微細なトランジスタを形成できていることが確認された。

（トランジスタ特性）
次に、図５５にチャネル幅３２ｎｍ、チャネル長２７ｎｍのトランジスタ特性を示す。図５５（Ａ）は、ドレイン電流（Ｉ_ｄ）−ドレイン電圧（Ｖ_ｄ）特性、図５５（Ｂ）はＩ_ｄ−ゲート電圧（Ｖ_ｇ）特性の評価結果である。

図５５（Ｂ）より、オフ電流（Ｉ_ｏｆｆ）は半導体パラメータアナライザの測定下限（０．１ｐＡ）未満であり、ＤＩＢＬ＝０．１２Ｖ／Ｖ、Ｖｄ＝１．２Ｖにおけるサブスレショルド係数（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ：ＳＳ）は９７ｍＶ／ｄｅｃであった。

なお、これらの優れた値は、チャネル長が２７ｎｍで、酸化膜換算膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）が１１ｎｍであるにも関わらず得られた。

次に、図５６に信頼性試験結果（＋ドレインＢＴ）を示す。本発明の一態様のトランジスタをメモリ保持として用いることを想定して、信頼性試験を行った。試験条件は、ドレイン電圧（Ｖ_ｄ）＝１．８ Ｖ、ゲート電圧（Ｖ_ｇ）＝０．０Ｖ、１５０°Ｃ、１時間とし、試験前後で室温でのＩ_ｄ−Ｖ_ｇ特性を評価した。

図５６より、今回行った試験においては、電気特性の劣化は略見られなかった。また、高温にもかかわらず、Ｉ_ｏｆｆが０．１ｐＡ未満であり、温度により影響を受けにくいことが確認された。

（電気特性のチャネル長依存性）
次に、閾値電圧（Ｖ_ｔｈ）、シフト電圧（Ｖ_ｓｈ）のチャネル長依存性を図５７に示す。チャネル幅は、３２ｎｍのものと、比較例として６２ｎｍのものを用いた。なお、Ｖ_ｓｈは、Ｉｄが１ｐＡとなる時のＶｇとした。

図５７に示すように、チャネル幅３２ｎｍでは、チャネル長を縮小してもＶ_ｔｈ、Ｖ_{ｓｈｉｆｔ}のロールオフは小さい傾向がある。そして、チャネル長２７ｎｍにおいてはＶ_{ｓｈｉｆｔ}が０Ｖよりも大きく、ノーマリーオフ特性が実現している。

次に、チャネル幅３２ｎｍ、６２ｎｍにおけるサブスレショルド特性（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ：ＳＳ）のチャネル長依存性の結果を図５８示す。

図５８より、チャネル幅６２ｎｍの場合、チャネル長の縮小によるＳＳの増大（劣化）が顕著であり、これと関係してＶ_ｓｈのロールオフが大きい。一方で、チャネル幅３２ｎｍの場合、ＳＳの変動が抑えられている。したがって、チャネル幅３２ｎｍの場合、短チャネル効果に対して非常に強いということができる。

（デバイス計算結果）
次に、上記結果に対して３Ｄデバイス計算による検証を行った。

計算には、Ｓｙｎｏｐｓｙｓ社のＳｅｎｔａｕｒｕｓを用いた。計算に用いたデバイス構造は、図に示した構造とした。活性層は酸化物半導体層１２２に相当する。また、Ｖ_ｇ＝−１Ｖ、Ｖ_ｄ＝１Ｖを設定して計算を行った。トランジスタのサイズは、チャネル幅を３０ｎｍと６０ｎｍとし、チャネル長を６０ｎｍとした。

図５９（Ａ）および図５９（Ｂ）に、トランジスタのチャネル幅方向の断面における活性層の電子電流密度分布を示す。

図５９（Ａ）および図５９（Ｂ）に示すように、チャネル幅が狭いとサイドゲートの寄与が強まり、バックチャネル側のリーク電流が低減される。これは、バックチャネル側の電子電流密度の制御性が高くなっていることを示す。したがって、本発明の一態様のトランジスタを用いて、さらにチャネル幅を狭くすることで、ＳＳが改善、ひいては短チャネル効果に対して強くなるということができる。

図６０にチャネル幅３２ｎｍ、および６２ｎｍにおけるオン電流のＬ長依存性を示す。図６０より、オン電流においては、チャネル幅が大きい方が有利となる。

（周波数特性）
続いて、周波数測定を行った。周波数測定は、Ｖｄ＝０．１、１．２Ｖ、または２．０Ｖ、Ｖｇ＝２．０Ｖの条件で行った。トランジスタは、チャネル長２７ｎｍ、チャネル幅６２ｎｍものを６００個並列して用いた。

図６１に周波数特性測定結果を示す。図６１（Ａ）に相互コンダクタンス（ｇｍ）の結果を示し、この結果をもとに、Ｖｄ＝０．１、１．２Ｖ、または２．０Ｖ、Ｖｇ＝２．０Ｖにおいて周波数測定を行った。そして、測定したＳパラメータをもとにした、ｄｅ−ｅｍｂｅｄｄｉｎｇ後のデータを図６１（Ｂ）に示す。なお、図６１（Ｂ）に示すｄｅ−ｅｍｂｅｄｄｉｎｇ後のデータとして、縦軸にｄＢ表記したもの（ＲＦ Ｇａｉｎ）を示す。

図６１より、外挿値から求めた遮断周波数（ｆ_Ｔ）は、Ｖｄ＝１．２Ｖで２１．４ＧＨｚ、Ｖｄ＝２．０Ｖで３４．４ＧＨｚとなり、非常に高い周波数が得られた。

なお、異なるチャネル長のトランジスタにおいて同様の評価を行ったところ、短チャネルであるほど、ｆ_Ｔが向上しており、スケーリングに沿った効果が得られている（図６２参照）。

したがって、本発明の一態様を用いることにより、短チャネル効果に強く、高速応答が可能なトランジスタできることが分かった。

本実施例では、本発明の一態様を用いて作製したトランジスタのメモリ保持特性結果について、図面を用いて説明する。

本実施例に用いたトランジスタは、他の実施例で示した作製方法と同様の方法を用いて作製した。また、メモリ保持評価回路の構成上、本実施例に用いたトランジスタの下にシリコンを活性層に用いたトランジスタ（Ｓｉトランジスタ）を設けた。Ｓｉトランジスタは、一般的な方法を用いて作製した。

また、メモリ保持評価は、図６３（Ａ）に示す回路を用いて行った。当該回路において、トランジスタのサイズは、チャネル幅５１ｎｍ、チャネル長５５ｎｍであった。また、保持容量を２０ｆＦとし、十分にノーマリーオフの状態にするため、Ｖｇ＝−１．５Ｖを印加した。

また、メモリ保持評価に際し、フローティングノード電圧 （Ｖ_ＦＮ） の電圧降下をモニタリングすることで、メモリ保持時間を測定した。なお、Ｖ_ＦＮをモニタリングする回路は、Ｓｉトランジスタを用いて作製した。

図６３（Ｂ）にメモリ保持特性評価結果を示す。

図６３（Ｂ）に示すように、１２５°Ｃで２４時間（８６４００ｓｅｃ）後においても０．３ Ｖしか低下しなかった。電圧降下の時間依存性から緩和時間Τを抽出し、アレニウスプロットしたものを図６４に示す。図６４より、活性化エネルギーＥａは１．１５ ｅＶが得られた。Τをメモリ保持時間の指標と考えると、８５°Ｃにおいて、１×１０^８ｓｅｃ（≒３年）以上の保持が実現できる。

したがって、本発明の一態様を用いることにより、メモリ保持特性の高いトランジスタを得ることができることがわかった。

１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
２０ 表示装置
２１ 表示領域
２２ 周辺回路
２４ 表示装置
３０ 構造体
３１ 層
３３ 層
５０ トランジスタ
５２ トランジスタ
６０ 容量素子
６２ 容量素子
７０ 発光素子
８０ 液晶素子
１００ 基板
１０３ 偏光板
１０５ 保護基板
１１０ 絶縁層
１２１ 酸化物絶縁層
１２２ 酸化物半導体層
１２３ 酸化物絶縁層
１２３ａ 酸化物絶縁膜
１３０ ソース電極層
１３０ｂ 導電層
１４０ ドレイン電極層
１５０ ゲート絶縁層
１５０ａ 絶縁膜
１６０ ゲート電極層
１６０ａ 導電膜
１６１ ゲート電極層
１６２ ゲート電極層
１６５ 導電層
１７０ 絶縁層
１７２ 絶縁層
１７４ 溝部
１７５ 絶縁層
１７５ａ 絶縁膜
１７５ｂ 絶縁層
１７７ 導電層
１７７ａ 導電膜
１７７ｂ 導電層
１７９ａ 絶縁膜
１７９ｂ 絶縁層
１８０ 絶縁層
１９０ 導電層
１９５ 導電層
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６２ カソード
３６３ 低抵抗領域
３６５ フォトダイオード
３６６ 半導体
３６７ 半導体
３６８ 半導体
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７４ 配線
３８０ 絶縁層
４００ 基板
４０２ 保護基板
４０３ 偏光板
４１０ 導電層
４１５ 導電層
４１８ 遮光層
４２０ 絶縁層
４３０ 絶縁層
４４０ スペーサ
４４５ 隔壁
４５０ ＥＬ層
４６０ 着色層
４７０ 接着層
４７３ 接着層
４７４ 接着層
４７５ 接着層
４７６ 接着層
４８０ 導電層
４９０ 液晶層
５１０ 異方性導電層
５３０ 光学調整層
６０１ プリカーサ
６０２ プリカーサ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１１ｂ 原料供給部
７１２ 走査線
７１３ 走査線
７１４ 信号線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１７００ 基板
１７０１ チャンバー
１７０２ ロード室
１７０３ 前処理室
１７０４ チャンバー
１７０５ チャンバー
１７０６ アンロード室
１７１１ａ 原料供給部
１７１１ｂ 原料供給部
１７１２ａ 高速バルブ
１７１２ｂ 高速バルブ
１７１３ａ 原料導入口
１７１３ｂ 原料導入口
１７１４ 原料排出口
１７１５ 排気装置
１７１６ 基板ホルダ
１７２０ 搬送室
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１８００ パネル
１８０１ プリント配線基板
１８０２ パッケージ
１８０３ ＦＰＣ
１８０４ バッテリー
１９００ 基板
１９０１ ヘッド
１９０２ スラリー供給口
１９０３ スラリー
１９０４ 研磨布
１９０５ ステージ
１９０６ 加圧
１９０７ 筐体
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域およびドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチパネル
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリー
７１０１ 筐体
７１０２ 筐体
７１０３ 表示部
７１０４ 表示部
７１０５ マイク
７１０６ スピーカー
７１０７ 操作キー
７１０８ スタイラス
７３０２ 筐体
７３０４ 表示部
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 金
７５０１ 筐体
７５０２ 表示部
７５０３ 操作ボタン
７５０４ 外部接続ポート
７５０５ スピーカー
７５０６ マイク
７７０１ 筐体
７７０２ 筐体
７７０３ 表示部
７７０４ 操作キー
７７０５ レンズ
７７０６ 接続部
７９０１ 電柱
７９０２ 表示部
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００５ 結合部
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８１２１ 筐体
８１２２ 表示部
８１２３ キーボード
８１２４ ポインティングデバイス
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリー
９７００ 自動車
９７０１ 車体
９７０２ 車輪
９７０３ ダッシュボード
９７０４ ライト
９７１０ 表示部
９７１１ 表示部
９７１２ 表示部
９７１３ 表示部
９７１４ 表示部
９７１５ 表示部
９７２１ 表示部
９７２２ 表示部
９７２３ 表示部

Claims (18)

1. 基板上に第１層を形成し、
   前記第１層上に第２層を成膜し、
   前記第２層を部分的にエッチングすることにより第３層を形成し、
   前記第１層、および前記第３層上に第１絶縁層を成膜し、
   前記第１絶縁層上に第４層を成膜し、
   前記第４層上に第５層を成膜し、
   前記第４層が露出するまで前記第５層に対して第１研磨を行うことにより第６層を形成し、
   前記第４層が無くなるまで前記第６層、前記第４層、および前記第１絶縁層を第２研磨することにより、第２絶縁層を形成し、
   前記第３層がある部分の前記基板下面から前記第２絶縁層上面の垂直距離と、前記第３層がない部分の前記基板下面から前記第２絶縁層上面の垂直距離が揃っていること、
   を特徴とする、構造体の作製方法。
2. 請求項１において、
   前記第２研磨において、前記第６層、または前記１絶縁層のエッチング速度に比して、前記第４層のエッチング速度は１．５倍以上高いこと、
   を特徴とする、構造体の作製方法。
3. 請求項１または２において、
   前記第４層は、前記第３層よりも厚い領域を有すること、
   を特徴とする、構造体の作製方法。
4. 基板上に第１層を形成し、
   前記第１層上に第２層を成膜し、
   前記第２層を部分的にエッチングすることにより第３層を形成し、
   前記第１層、および前記第３層上に第１絶縁層を成膜し、
   前記第１絶縁層上に導電層を成膜し、
   前記導電層が無くなるまで、前記導電層および前記第１絶縁層を研磨することにより、第２絶縁層を形成し、
   前記第３層がある部分の前記基板下面から前記第２絶縁層上面の垂直距離と、前記第３層がない部分の前記基板下面から前記第２絶縁層上面の垂直距離が揃っていること、
   を特徴とする、構造体の作製方法。
5. 請求項４において、
   前記研磨において、前記第１絶縁層のエッチング速度に比して、前記導電層のエッチング速度は１．５倍以上高いこと、
   を特徴とする、構造体の作製方法。
6. 請求項４または５において、
   前記導電層は、前記第３層よりも厚い領域を有すること、
   を特徴とする、構造体の作製方法。
7. 第１層を形成し、
   前記第１層上に第２層を成膜し、
   前記第２層を部分的にエッチングすることにより第３層を形成し、
   前記第１層、および前記第３層上に第１絶縁層を成膜し、
   前記第１絶縁層上に導電層を成膜し、
   前記導電層上に第２絶縁層を成膜し、
   前記導電層が露出するまで前記第２絶縁層に対して第１研磨を行うことにより第３絶縁層を形成し、
   前記導電層が無くなるまで前記導電層、前記第３絶縁層、または前記第１絶縁層を第２研磨することにより第４絶縁層を形成し、
   前記第３層がある部分の前記基板下面から前記第４絶縁層上面の距離と、前記第３層がない部分の前記基板下面から前記第４絶縁層上面の距離を同じであること、
   を特徴とする、構造体の作製方法。
8. 請求項７において、
   前記第２研磨において、前記第３絶縁層、または前記１絶縁層のエッチング速度に比して、前記導電層のエッチング速度は１．５倍以上高いこと、
   を特徴とする、構造体の作製方法。
9. 請求項７または８において、
   前記導電層は、前記第３層よりも厚い領域を有すること、
   を特徴とする、構造体の作製方法。
10. 請求項７乃至９のいずれか一において、
    前記第１絶縁層、前記第２絶縁層、前記第３絶縁層、および前記第４絶縁層は、シリコン、および酸素を有し、
    前記導電層は、タングステンを有すること、
    を特徴とする、構造体の作製方法。
11. 請求項７乃至１０のいずれか一において、
    前記第１研磨は、アルカリ性のスラリーを用いて行い、
    前記第２研磨は、酸性であって、かつ酸化剤を有するスラリーを用いて行うこと、
    を特徴とする、構造体の作製方法。
12. 請求項６乃至１０のいずれか一において、
    前記第２研磨に用いるスラリーは酸化剤を０．０２ｍｏｌ／ｌ以上０．２ｍｏｌ／ｌ以下有すること、
    を特徴とする、構造体の作製方法。
13. 基板上に第１絶縁層を成膜し、
    前記第１絶縁層上に第１酸化物絶縁層、第１酸化物半導体層、および第１導電層を成膜し、
    前記第１酸化物絶縁層、前記第１酸化物半導体層、および前記第１導電層を、第１マスクを用いて部分的にエッチングすることにより、第２酸化物絶縁層、第２酸化物半導体層、および第２導電層を形成し、
    前記第１絶縁層、および前記第２導電層上に、第２絶縁層を成膜し、
    前記第２絶縁膜上に第３導電層を成膜し、
    前記第３導電層上に第３絶縁層を成膜し、
    前記第３導電層が露出するまで前記第３絶縁層に対して第１研磨を行うことにより、第４絶縁層を形成し、
    前記第３導電層が無くなるまで前記第３導電層、前記第４絶縁層、または前記第２絶縁層を第２研磨することにより第５絶縁層を形成し、前記第２導電層がある部分の前記基板下面から前記第５絶縁層上面までの垂直距離と、前記第２導電層がない部分の前記基板下面から前記第５絶縁層上面までの垂直距離は揃っていて、
    第２のマスクを用いて、前記第５絶縁層および前記第２導電層を部分的にエッチングすることにより、前記第２酸化物半導体層に達する溝部、第６絶縁層、ソース電極層およびドレイン電極層を形成し、
    前記第６絶縁層および前記第２酸化物半導体層上に第３酸化物絶縁層を成膜し、
    前記第３酸化物絶縁層上に第７絶縁層を成膜し、
    前記第７絶縁層上に第４導電層を成膜し、
    前記第４導電層、前記第７絶縁層、および第３酸化物絶縁層を第３化学機械研磨することにより、ゲート電極層、ゲート絶縁層、および第４酸化物絶縁層を形成すること、
    を特徴とする、半導体装置の作製方法。
14. 請求項１３おいて、
    前記第２研磨において、前記第４絶縁層、または前記２絶縁層のエッチング速度に比して、前記第３導電層の研磨速度は１．５倍以上高いこと、
    を特徴とする、半導体装置の作製方法。
15. 請求項１３または１４において、
    前記第３導電層の厚さは、前記第２酸化物絶縁層下面から前記第２導電層上面までの長さよりも大きい領域を有すること、
    を特徴とする、半導体装置の作製方法。
16. 請求項１３乃至１５のいずれか一において、
    前記第２絶縁層、前記第３絶縁層、前記第４絶縁層、前記第５絶縁層、および前記第６絶縁層は、シリコン、酸素を有し、
    前記第３導電層は、タングステンを有すること、
    を特徴とする、半導体装置の作製方法。
17. 請求項１３乃至１６のいずれか一において、
    前記第１研磨は、アルカリ性のスラリーを用いて行い、
    前記第２研磨は、酸性であって、かつ酸化剤を有するスラリーを用いて行うこと、
    を特徴とする、半導体装置の作製方法。
18. 請求項１３乃至１７のいずれか一において、
    前記第２研磨に用いるスラリーは酸化剤を０．０２ｍｏｌ／ｌ以上０．２ｍｏｌ／ｌ以下有すること、
    を特徴とする、半導体装置の作製方法。