CN106486499B - 一种电路结构及制造方法和显示器面板 - Google Patents

一种电路结构及制造方法和显示器面板 Download PDF

Info

Publication number
CN106486499B
CN106486499B CN201610967204.1A CN201610967204A CN106486499B CN 106486499 B CN106486499 B CN 106486499B CN 201610967204 A CN201610967204 A CN 201610967204A CN 106486499 B CN106486499 B CN 106486499B
Authority
CN
China
Prior art keywords
regulating course
region
film transistor
active layer
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201610967204.1A
Other languages
English (en)
Other versions
CN106486499A (zh
Inventor
陆磊
王文
郭海成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN106486499A publication Critical patent/CN106486499A/zh
Application granted granted Critical
Publication of CN106486499B publication Critical patent/CN106486499B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8236—Combination of enhancement and depletion transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

一种电路结构，包含多个薄膜晶体管，所述薄膜晶体管结构包括衬底和位于衬底上的由金属氧化物构成、且与栅极叠层相毗邻的有源层；所述有源层部分区域上覆盖有第一调节层；其中第一调节层覆盖下的区域分别形成源区、漏区，非第一调节层覆盖下的区域形成沟道区；所述源区、漏区与沟道区相互连接且分别位于沟道区的两端，沟道区与栅极叠层相毗邻；部分薄膜晶体管整个沟道区上方设有第二调节层，在第二调节层覆盖下的形成耗尽型沟道区，构成耗尽型薄膜晶体管，在非第二调节层覆盖下的形成增强型沟道区，构成增强型薄膜晶体管；电连接耗尽型薄膜晶体管和增强型薄膜晶体管即构成电路。本发明还涉及上述电路结构的制造方法和具有该电路结构的显示器面板。

Description

一种电路结构及制造方法和显示器面板
技术领域
本发明涉及一种由金属氧化物薄膜晶体管构成的电路结构和制造方法，尤其是用于显示器面板的模块中的电路。
背景技术
作为构成显示器面板中电路不可或缺的有源器件，薄膜晶体管的性能直接影响显示器的性能。相比于传统的硅基薄膜晶体管，由金属氧化物构成有源层的薄膜晶体管具有诸多优势，比如低温工艺、高透明度、高迁移率、低漏电等，其被认为是显示器面板中硅基器件的最有希望替代者。但是，传统的金属氧化物薄膜晶体管在制造工艺、器件结构和电路应用方面还存在明显的不足。
传统的金属氧化物薄膜晶体管通过在有源层上淀积金属来作为电极。在电极和有源层的接触界面处通常会形成肖特基势垒，造成氧化物和金属界面的高接触电阻，同时本征态的金属氧化物半导体通常是高电阻率的，这会带来高的源漏寄生电阻的问题。现有的解决办法是通过对源区、漏区进行掺杂来降低源区、漏区的电阻率，但这通常以牺牲工艺稳定性和增加制备成本为代价。例如，源漏区域可以通过等离子处理将氢离子掺杂到源区、漏区中，但掺杂效果并不稳定。其他掺杂物，例如硼和磷，则需要极为昂贵的离子注入设备以及额外的激活过程。为此，在薄膜晶体管制造行业急需要一种成本低廉、制造工艺简单的方法来降低金属氧化物源漏区域的电阻率，从而提高器件性能。
另一方面，背沟道刻蚀结构和刻蚀阻挡层结构是背栅金属氧化物薄膜晶体管的两种主流结构。在传统背沟道刻蚀结构的薄膜晶体管中，暴露的沟道上界面会在刻蚀电极的时候受到损害，进而影响到器件的性能。虽然这样的损害可以通过在沟道区上添加一层刻蚀阻挡层来避免，但是这样不仅会增加一步额外的光刻过程、从而增加制备成本，更重要的是刻蚀阻挡层器件结构需要延长沟道长度和栅极电极的长度，这样会扩大薄膜晶体管的面积、进而极大地限制显示器的分辨率的进一步提升，背离了显示器的高分辨率发展趋势。归纳而言，背沟道刻蚀的器件结构的优势在于提供了简单的工艺过程、较低的制备成本和较小的器件尺寸，而刻蚀阻挡层的器件结构提供了更优的器件性能和改善的器件稳定性，但扩大了器件的面积，增加了制造成本。为此，金属氧化物薄膜晶体管制造业急需一种新型的薄膜晶体管结构，能够同时满足低成本、高性能、小尺寸等多重要求。
在显示面板的电路应用方面，金属氧化物薄膜晶体管相比于传统硅基薄膜晶体管也还存在一个明显的缺陷密度。虽然金属氧化物薄膜晶体管的性能经历了多年发展已经有了显著提升，特别是借助本发明的薄膜晶体管工艺和结构能得到进一步的提升。但是，目前主流的金属氧化物薄膜晶体管还都是n型薄膜晶体管，性能优良的p型金属氧化物薄膜晶体管还很难实现。而对电路的功耗和其它性能参数的进一步改良，不再能够单独依赖于薄膜晶体管自身性能的提升，而且还需要一种有源“上拉”器件。对于传统的硅基薄膜晶体管，这种有源“上拉”器件就是p型薄膜晶体管，但是对于金属氧化物薄膜晶体管来说情况完全不同。鉴于金属氧化物薄膜晶体管构成的电路目前只能基于n型器件，因此很难像硅基器件一样采用n型和p型薄膜晶体管互补的方式制备高性能的电路。为了实现性能相对良好的电路，广泛采用的替代方法是利用耗尽型的n型金属氧化物薄膜晶体管作为有源“上拉”器件，而用增强型的n型薄膜晶体管作为有源“下拉”器件。其中，耗尽型薄膜晶体管的阈值电压比增强型薄膜晶体管的阈值电压低。
采用这种方式制备的反向器电路已有很多报道。实现耗尽型的和增强型的薄膜晶体管的单片集成的方法主要包括：调整金属氧化物有源层的材料成分、调节有源层的厚度、采用多层结构的有源层等。然而上述方法对薄膜晶体管阈值电压的调节十分受限，并且其工艺复杂，器件性能严重受限于制备过程。另外一类调节阈值电压形成耗尽型和增强型薄膜晶体管的方式是通过引入一个额外的栅极叠层，从而形成双栅结构。额外的栅极叠层专门负责调节薄膜晶体管的阈值电压，因此调节范围更大。但是，这额外的栅极叠层需要配置额外的控制电路，极大地增加了制备电路的复杂度和成本，与现有的器件结构也不兼容，背离了目前显示器面板高分辨率的发展趋势。为此，显示面板制造业急需一种新型的调节金属氧化物薄膜晶体管阈值电压的方法，能够在保证薄膜晶体管的高性能指标的前提下增加了器件阈值电压的调制范围，同时保持了简单易行，成本低廉的制造工艺。
发明内容
本发明所要解决的技术问题在于克服上述现有技术之不足，提供一种有效调节金属氧化物薄膜晶体管的阈值电压，集成增强型薄膜晶体管和耗尽型薄膜晶体管的电路结构，可在增加薄膜晶体管阈值电压的调制范围的同时还保持了薄膜晶体管的高性能，并简化了现有的制造工艺，降低了制造成本，其可以有效地应用于集成电路，特别是显示器面板中的电路。
本发明提供的一种薄膜晶体管电路结构，所述薄膜晶体管的结构包括：衬底和位于所述衬底之上的由金属氧化物构成的有源层；所述有源层与栅极叠层相毗邻，所述有源层的部分区域上覆盖有第一调节层，所述第一调节层的厚度大于含氧元素的物质在所述第一调节层中的扩散长度；所述有源层在所述第一调节层覆盖下的区域分别形成源区、漏区，在非所述第一调节层覆盖下的区域形成沟道区；所述源区、所述漏区与所述沟道区相互连接，且分别位于所述沟道区的两端，所述沟道区与所述栅极叠层相毗邻；所述源区、所述漏区和所述沟道区的连接面自对准于所述第一调节层在所述有源层投影面积之内的边界的铅垂面；所述源区、所述漏区的电阻率小于所述沟道区的电阻率；部分薄膜晶体管的整个沟道区上方设置有第二调节层，在所述第二调节层覆盖下的形成耗尽型沟道区，在非所述第二调节层覆盖下的形成增强型沟道区，所述耗尽型沟道区的电阻率小于所述增强型沟道区的电阻率；所述第二调节层的厚度大于所述含氧元素的物质在所述第二调节层中的扩散长度；具有所述耗尽型沟道区的薄膜晶体管为耗尽型薄膜晶体管，具有所述增强型沟道区的薄膜晶体管为增强型薄膜晶体管；所述耗尽型薄膜晶体管和所述增强型薄膜晶体管相互电连接构成电路。
作为上述电路结构优选的方式：
所述源区、所述漏区与所述沟道区的连接面和所述第一调节层在所述有源层投影面积之内的边界的铅垂面的间距小于所述有源层厚度的100倍。
所述沟道区与所述源区、所述漏区的电阻率比值大于1000倍；所述增强型沟道区的电阻率为所述耗尽型沟道区的电阻率的2至100倍。
所述有源层包括以下材料中的一种或多种的组合：氧化锌、氮氧化锌、氧化锡、氧化铟、氧化镓、氧化铜、氧化铋、氧化铟锌、氧化锌锡、氧化铝锡、氧化铟锡、氧化铟镓锌、氧化铟锡锌、氧化铝铟锡锌、硫化锌、钛酸钡、钛酸锶或铌酸锂。
所述第一调节层的厚度为所述含氧元素的物质在所述第一调节层中的扩散长度的2至100倍之间，所述第二调节层的厚度为所述含氧元素的物质在所述第二调节层中的扩散长度的2至100倍之间。
所述第一调节层和所述第二调节层包括以下材料中的一种或多种的组合：氮化硅、氮氧化硅、氧化铝、氧化铪、硅、砷化镓，钛、钼、铝、铜、银、金、镍、钨、铬、铪、铂、铁、钛钨合金、钼铝合金、钼铜合金或铜铝合金；其中，所述氮氧化硅中的氮化硅比例大于20％。所述第一调节层的厚度为10至3000纳米，所述第二调节层的厚度为10至3000纳米。
所述栅极叠层可设置在所述有源层与所述衬底之间；或者，
将所述有源层设置在所述栅极叠层和所述衬底之间。进一步地，所述栅极叠层包括栅极电极和栅极绝缘层，所述栅极电极的厚度小于所述含氧元素的物质在所述栅极电极中的扩散长度，所述栅极绝缘层的厚度小于所述含氧元素的物质在所述栅极绝缘层中的扩散长度。所述栅极电极包含以下材料中的一种或多种的组合：氧化锌、氧化铟锡、氧化铝锌、氧化铟铝或氧化铟锌；所述栅极绝缘层包含以下材料中的一种或多种的组合：氧化硅、氮氧化硅，其中所述氮氧化硅中氮化硅的比例小于20％。所述栅极电极的厚度为10至3000纳米；所述栅极绝缘层的厚度为10至3000纳米。
所述含氧元素的物质包括：氧气、臭氧、一氧化二氮、水、双氧水、二氧化碳和以上物质的等离子体。本发明还提供了一种显示器面板，包括多组显示模块，所述显示模块包括上述所述的电路结构。
本发明还提供了另一种显示器面板，包括多组显示模块，所述显示模块包含：薄膜晶体管、中间绝缘层以及像素电极；所述薄膜晶体管与所述像素电极相电连接，所述中间绝缘层位于所述薄膜晶体管和所述像素电极之间，所述第二调节层的投影面积和所述中间绝缘层的投影面积完全重叠，所述薄膜晶体管相互电连接构成像素电路和显示驱动电路，所述像素电路和所述显示驱动电路的结构包括上述所述的电路结构。
本发明还提供了再一种显示器面板，包括多组显示模块，所述显示模块中包含：薄膜晶体管、以及像素电极；所述薄膜晶体管与所述像素电极相电连接，所述薄膜晶体管相互电连接构成像素电路和显示驱动电路，所述像素电路和所述显示驱动电路的结构包括上述所述的电路结构。
本发明还提供了一种薄膜晶体管电路制造方法，包含：
准备一个衬底；
在所述衬底之上设置有源层和与所述有源层相毗邻的栅极叠层，所述有源层由金属氧化物构成；
在所述有源层的部分区域上设置第一调节层，使所述第一调节层的厚度大于含氧元素的物质在所述第一调节层中的扩散长度；
进行第一退火处理，使所述有源层在所述第一调节层覆盖下的区域分别第一退火处理形成源区、漏区，在非所述第一调节层覆盖下的区域第一退火处理形成沟道区，所述沟道区与所述栅极叠层相毗邻，所述源区、所述漏区与所述沟道区相互连接，且分别位于所述沟道区的两端，所述源区、所述漏区和所述沟道区之间由所述第一退火处理形成的连接面自对准于所述第一调节层在所述有源层投影面积之内的边界的铅垂面，所述源区、所述漏区的电阻率小于所述沟道区的电阻率；
在部分所述薄膜晶体管的整个沟道区之上设置第二调节层，使所述第二调节层的厚度大于所述含氧元素的物质在所述调节层中的扩散长度；
进行第二退火处理，使在所述调节层覆盖下的沟道区第二退火处理形成耗尽型沟道区，在非所述第二调节层覆盖下的沟道区第二退火处理形成增强型沟道区，所述第二退火处理形成的所述耗尽型沟道区的电阻率小于所述第二退火处理形成的所述增强型沟道区的电阻率；
具有所述耗尽型沟道区的薄膜晶体管为耗尽型薄膜晶体管，具有所述增强型沟道区的薄膜晶体管为增强型薄膜晶体管；电连接所述耗尽型薄膜晶体管和所述增强型薄膜晶体管，即构成电路。
作为本发明上述所述的电路制作方法优选的方式：
所述源区、所述漏区和所述沟道区之间由所述第一退火处理形成的连接面和所述第一调节层在所述有源层投影面积之内的边界的铅垂面的间距小于所述有源层厚度的100倍。
所述第一退火处理和所述第二退火处理包括利用热、光、激光、微波对所述电路结构进行加热。
所述第一退火处理是在氧化气氛下，持续10秒至10小时，温度在100℃和600℃之间；所述第二退火处理是在所述氧化气氛下，持续5秒至5小时，温度在100℃和400℃之间。
所述氧化气氛包括：氧气、臭氧、一氧化二氮、水、二氧化碳和以上物质的等离子体。
根据上述方法，本发明还提供了一种显示器面板，包括多组显示模块，所述显示模块包括上述所述的电路制造方法所制造的电路。
相对于传统结构的金属氧化物薄膜晶体管，本发明中的薄膜晶体管具有以下优点：首先，本方案直接通过退火处理在有源层中形成了源区、漏区，既保持了和背沟道刻蚀结构一样的器件尺寸，又实现了刻蚀阻挡层结构器件的高性能。同时兼顾了高性能和小尺寸的优点，非常符合目前显示器的发展趋势，特别是在增强现实、虚拟现实方面的发展应用。其次，退火处理减小了源漏区域的电阻率，进而降低了电极与有源层之间的寄生接触电阻，显著提升了薄膜晶体管的开态性能。同时，由于退火处理还保持甚至提高了沟道区的高电阻率，从而显著地降低了薄膜晶体管的关态电流。更重要的是，退火处理会在很大程度上消除沟道区中的缺陷密度，极大地提升器件的可靠性。沟道区上方的第二绝缘层保护薄膜晶体管的沟道区免受外界环境的影响，器件的环境可靠性能得到进一步加强。本发明直接以电极覆盖部分有源层区域，通过退火处理来降低电极覆盖下的源区、漏区的电阻率，在省略了传统半导体工艺中的掺杂步骤和光刻步骤，节省了制备成本的同时，保证了源漏区域的低电阻率的稳定性。因此，此发明，兼具高性能、小尺寸、高可靠性、低成本等优点。
本发明中形成耗尽型和增强型金属氧化物薄膜式薄膜晶体管，构成集成电路的方法是基于使用特定调节层金属氧化物沟道区，利用退火处理调节沟道区的电阻率，进而调节薄膜晶体管的阈值电压。因为只在部分薄膜晶体管沟道区上方设置调节层，器件结构本身不会有太大的改变，此方法不仅大大简化了工艺、极大降低了成本，而且与现有金属氧化物薄膜晶体管的制备工艺完全兼容，同时能够最大化地利用既有的研究成果，更重要的是在最大程度地保持器件的高性能，有利于提高构成的电路的性能。同时，通过此方法，沟道区的电阻率的调节不仅范围大、而且精度高，有利于精确调制阈值电压以进一步针对性地优化电路性能。覆盖的调节层还可以增强对沟道区保护，使其进一步免受环境的影响，增强了器件的稳定性。更进一步，在显示器面板电路中，可以利用显示器面板中固有的中间绝缘层直接作为覆盖沟道区上的调节层或者中间绝缘层和调节层一起图形化的方式免去额外的光刻步骤，大大优化电路的制备工艺。
附图说明
图1为本发明中电路结构的第一种实施例的剖视图。
图2为本发明中电路结构的第二种实施例的剖视图。
图3为本发明中电路结构的第三种实施例的剖视图。
图4为本发明中电路结构的第四种实施例的剖视图。
图5为本发明中电路结构的第五种实施例的剖视图。
图6为本发明中显示面板结构的第一种实施例的剖视图。
图7为本发明中显示面板结构的第二种实施例的剖视图。
图8为本发明中显示面板结构的第三种实施例的剖视图。
具体实施方式
下面结合附图及实施例详细描述本发明。应当理解，此处所描述的具体实施例为非限制性示例实施例，且附图示出的特征不是必须按比例绘制。所给出的示例仅旨在有利于解释本发明，不应被理解为对本发明的限定。
参照图1，图1为本发明中由金属氧化物薄膜晶体管构成的电路的第一种实施例的剖视图。本实施例中，薄膜晶体管包括：衬底1；设置在衬底1上的有源层；所述有源层与衬底1之间设置有栅极叠层3，栅极叠层3则包括栅极电极31和设置在栅极电极31和所述有源层之间的栅极绝缘层32；所述有源层的不同区域上方分别覆盖有第一绝缘层6和第二绝缘层7；第二绝缘层7上形成有深至所述有源层的通孔，所述通孔内淀积有导体，从而由所述通孔中引出电极4，电极4与所述有源层的部分区域电相连；电极4上设置有第三绝缘层8。第三绝缘层8的投影面积和电极4的投影面积完全重叠。
在本发明中，所述的投影面积为具体实施例中的附图所示的垂直方向的投影面积。
本发明中，当绝缘层或导体层的厚度小于含氧元素的物质在该绝缘层或导体层中的扩散长度时，含氧元素的物质能在退火处理中透过该绝缘层或导体层进入金属氧化物有源层，从而保持、甚至提高金属氧化物的电阻率，此时该绝缘层或导体层是透氧层；当一个绝缘层或导体层的厚度大于含氧元素的物质在该绝缘层中的扩散长度时，该绝缘层或导体层能阻挡含氧元素的物质，从而降低金属氧化物的电阻率，此时该绝缘层或导体层是不透氧层。
所述含氧元素的物质包括：氧气、臭氧、一氧化二氮、水、双氧水、二氧化碳和上述物质的等离子体。
参照图1，衬底1包括但不限于以下材料：玻璃、聚合物衬底、柔性材料等。
参照图1，所述有源层包括以下材料中的一种或多种的组合：氧化锌、氮氧化锌、氧化锡、氧化铟、氧化镓、氧化铜、氧化铋、氧化铟锌、氧化锌锡、氧化铝锡、氧化铟锡、氧化铟镓锌、氧化铟锡锌、氧化铝铟锡锌、硫化锌、钛酸钡、钛酸锶或铌酸锂。
参照图1，第二绝缘层7、电极4和第三绝缘层8共同组成第一调节层5。其中，第一调节层5的厚度大于所述含氧元素的物质在所述第一调节层5中的扩散长度，第一调节层5能够阻挡所述含氧元素的物质，因而第一调节层5是不透氧层。优选地，第一调节层5的厚度是所述含氧元素的物质在第一调节层5中扩散长度的2至100倍。
参照图1，第一绝缘层6的厚度小于所述含氧元素的物质在第一绝缘层6中的扩散长度，所述含氧元素的物质在第一退火处理中能够透过第一绝缘层6进入沟道区22，因而第一绝缘层6是透氧层。第一绝缘层6包含以下材料的一种或多种组合：氧化硅、氮氧化硅；进一步地，所述氮氧化硅中氮化硅的比例小于20％。第一绝缘层6的厚度为10至3000纳米。优选地，第一绝缘层6的厚度在200纳米到500纳米之间。
参照图1，通过第一退火处理，所述有源层在第一调节层5覆盖下的区域的电阻率得以降低，形成源区21、漏区23。降低了的源区21、漏区23的电阻率有利于降低源区21、漏区23与电极4之间的接触电阻，从而提高薄膜晶体管的开态性能。与第一调节层5的特性相反，所述含氧元素的物质能够通过第一绝缘层6进入所述有源层，因此所述有源层在非第一调节层5覆盖下的区域的电阻率得到保持甚至提高，形成沟道区22。在薄膜晶体管工作过程中，通过对栅极电极施加一定的电压，能够改变沟道区的电阻率，进而控制通过沟道区的电流，从而实现薄膜晶体管器件的开关。薄膜晶体管的关态电流很大程度上取决于沟道区的电阻率和缺陷密度，更高的电阻率和更少的缺陷密度可以带来更低的关态电流和更好的器件性能。薄膜晶体管的开态电流受限于源区、漏区的电阻率，更低的源区、漏区的电阻率有利于降低寄生电阻，提高开态电流。在沟道区22上方的第一绝缘层6还能提高沟道区22的电阻率、降低沟道区22的缺陷密度，从而改善薄膜晶体管的关态特性，并且第一绝缘层6还能保护沟道区22免受外界环境的影响，提高薄膜晶体管的稳定性和可靠性。
参照图1，本实施例中，第一退火处理降低源区21和漏区23的电阻率，同时保持甚至提高沟道区22的高电阻率。所述有源层中的源区21、漏区23和沟道区22相互连接。由第一退火处理形成的源区21、漏区23和沟道区22之间的连接面无需借助任何光刻对准工艺，而自动对准于覆盖所述有源层的第一调节层5的边界，这类似于现有硅基场效应晶体管工艺中，掺杂形成的源区、漏区和沟道区的连接面自动对准于栅极电极边界。这种自对准通常都存在一定的偏差范围。本发明中，源区、漏区和沟道区的连接面自对准于第一调节层在有源层投影面积之内的边界的铅垂面，其对准的偏差小于有源层厚度的100倍。
参照图1，本发明中，所述第一退火处理包括利用热、光、激光、微波进行加热。所述第一退火处理是在氧化气氛下，持续10秒至10小时，温度大于100℃。在另一个方面，第一退火处理的温度在100℃和600℃之间。在另一个方面，第一退火处理的温度在100℃和500℃之间。其中，所述氧化气氛包括：氧气、臭氧、一氧化二氮、水、二氧化碳和上述物质的等离子体。
相对于传统的通过对源区和漏区进行掺杂的方式来降低源区和漏区的电阻率，本发明中第一退火处理所得的源区和漏区的电阻率比掺杂所得的电阻率更低，且电极保护下的源区和漏区的低电阻率更稳定。相对于传统掺杂方式，本发明的工艺更简单、成本也更低。但本发明不限制掺杂，有源层中可以掺入以下一种或多种杂质：氢、氮、氟、硼、磷、砷、硅、铟、铝或锑。这不妨碍器件的源区、沟道区和漏区的形成。也因此，本发明和现有掺杂工艺完全兼容，具有高可扩展性。
相对于传统薄膜晶体管的方法，本发明中退火处理还保持、甚至提高了沟道区的高电阻率，从而极大地降低了薄膜晶体管的关态电流，远低于目前主流的10-13安每微米，甚至降低到极低的10-18安每微米。更重要的是，退火还在很大程度上消除了沟道区中的缺陷密度，比如，氧空位缺陷密度、金属填隙缺陷密度等，这些缺陷密度广泛地存在于金属氧化物中，被认为是降低薄膜晶体管的性能和可靠性的重要因素，但在传统的器件结构中又很难彻底地消除。因为消除了这些缺陷密度，本发明中所公开的薄膜晶体管结构极大地增强了薄膜晶体管的性能和长期可靠性。比如，金属氧化物薄膜晶体管的电流开关比极大地提高、甚至高于1011；常见的回滞效应引起的阈值电压漂移被抑制到0.15V之内；栅极电极上施加一定的电压时所产生的阈值电压的漂移退化消除到0V左右。其次，沟道区上方覆盖的第一绝缘层不仅能够像刻蚀阻挡层一样完全保护沟道区免受电极刻蚀带来的损害，还能够很好地保护薄膜晶体管免受外界环境的影响、增强薄膜晶体管的环境稳定性。比如，在80摄氏度、80％相对湿度下保存10个小时所引起的阈值电压漂移等性能退化的问题，通过本发明中薄膜晶体管结构可以得到大大改善。
总结来说，本发明的新型薄膜晶体管相较于传统薄膜晶体管结构拥有诸多优点，包括：更简单的制造工艺，更低的制备成本，更高的工艺扩展性，更优的器件性能，可靠性和环境稳定性。
参照图1，电路结构包含衬底1和多个位于衬底1之上的由金属氧化物构成所述有源层的薄膜晶体管。所述薄膜晶体管结构中，部分薄膜晶体管的整个沟道区被第二绝缘调节层91完全覆盖。对所述薄膜晶体管结构进行第二退火处理，当沟道区22在非第二绝缘调节层91覆盖下时，所述含氧元素的物质能够透过第一绝缘层6进入沟道区22，进而保持、甚至提高沟道区22的电阻率，从而形成增强型沟道区222；相反地，第二绝缘调节层91能够为沟道区22阻挡所述含氧元素的物质，进而降低沟道区22的电阻率，从而形成耗尽型沟道区221，耗尽型沟道区221的电阻率小于增强型沟道区222的电阻率。优选地，增强型沟道区222的电阻率为耗尽型沟道区221的电阻率的2至100倍。具有耗尽型沟道区221的薄膜晶体管为耗尽型薄膜晶体管121，具有增强型沟道区222的薄膜晶体管为增强型薄膜晶体管122。耗尽型薄膜晶体管121和增强型薄膜晶体管122相互通过导线、电源电极111、接地电极112、输入电极113以及输出电极114电连接形成电路。
参照图1，第二绝缘调节层91的厚度大于所述含氧元素的物质在第二绝缘调节层91中的扩散长度，其能阻挡所述含氧元素的物质，因而第二绝缘调节层91为不透氧层；优选地，第二绝缘调节层91的厚度为所述含氧元素的物质在第二绝缘调节层91中扩散长度的2至100倍之间。第二绝缘调节层91包括以下材料中的一种或多种的组合：氮化硅、氮氧化硅、氧化铝、氧化铪；进一步地，所述氮氧化硅中的氮化硅比例大于20％。第二绝缘调节层91的厚度为10至3000纳米。优选地，第二绝缘调节层91的厚度在200纳米到500纳米之间。
参照图1，本发明中，所述第二退火处理包括利用热、光、激光、微波进行加热。其中，第二退火处理是在所述氧化气氛下进行，持续时间5秒至5小时之间，温度在100℃和500℃之间。在另一个方面，第二退火处理的温度在100℃和400℃之间。
为了单片集成耗尽型薄膜晶体管和增强型薄膜晶体管、进而实现电路，传统的做法是调节有源层的材料、组分、厚度和叠层。比如，构成耗尽型薄膜晶体管的有源层的金属氧化物材料比构成增强型薄膜晶体管有源层的材料有更低的电阻率。再比如，构成耗尽型薄膜晶体管有源层的金属氧化物比构成增强型薄膜晶体管有源层的金属氧化物拥有更多的导电杂质，如铟、铝。再比如，构成耗尽型薄膜晶体管有源层的金属氧化物的厚度大于构成增强型薄膜晶体管有源层的金属氧化物的厚度。再比如，薄膜晶体管的有源层由多种金属氧化物的叠层构成，叠层结构中靠近栅极绝缘层的那层金属氧化物，在耗尽型薄膜晶体管中拥有比在增强型薄膜晶体管中更低的电阻率。然而这些方法都需要对两种模式的薄膜晶体管的有源层做分别的调整，涉及到的材料调整和工艺调整都相对复杂。更重要的是，所有针对有源层的材料、组分、厚度和叠层的调整都不仅仅调节了器件的阈值电压、也必然会严重地影响器件的其它性能指标，因此很难保证同时制备出高性能的耗尽型薄膜晶体管和增强型薄膜晶体管。更甚者，在不严重退化器件性能的前提下，针对有源层的材料、组分、厚度和叠层的调整必然都很有限，很难做到对阈值电压的精确的较大范围的调节。
相比于传统的方法，本实施例的方法是基于控制金属氧化物沟道区上的覆盖层结构，利用退火处理调节沟道区的电阻率，进而调节薄膜晶体管的阈值电压。因为只需要在部分沟道区上方设置调节层，器件结构本身完全不变，不仅工艺大大简化、成本极大降低，而且与现有金属氧化物薄膜晶体管结构完全兼容、能够最大化地利用既有的研究成果，更重要的是器件的高性能得以最大程度地保证。同时，沟道区的电阻率的调节不仅范围大、而且精度高，有利于精确调整阈值电压以针对性地优化电路性能。其次，调节层还可以增强对沟道区保护，使其进一步免受环境的影响，增强了器件的稳定性。
参照图2，图2为本发明中由金属氧化物薄膜晶体管构成的电路的第二种实施例的剖视图。本实施例中，薄膜晶体管包括：衬底1；设置在衬底1上的有源层；所述有源层与衬底1之间设置有栅极叠层3，栅极叠层3则包括栅极电极31和设置在栅极电极31和所述有源层之间的栅极绝缘层32；所述有源层的不同区域上方分别覆盖有第一绝缘层6和不透氧第二绝缘层71；不透氧第二绝缘层71上形成有深至所述有源层的通孔，所述通孔内淀积有导体，从而由所述通孔中引出电极4，电极4与所述有源层的部分区域电相连；
参照图2，不透氧第二绝缘层71的厚度大于所述含氧元素的物质在不透氧第二绝缘层71中的扩散长度，其能阻挡所述含氧元素的物质，不透氧第二绝缘层71为不透氧层；优选地，不透氧第二绝缘层71的厚度为所述含氧元素的物质在不透氧第二绝缘层71中扩散长度的2至100倍之间。不透氧第二绝缘层71可以由以下材料制成：氮化硅、氮氧化硅、氧化铝、氧化铪；进一步地，所述氮氧化硅中的氮化硅比例大于20％。不透氧第二绝缘层71的厚度为10至3000纳米。优选地，不透氧第二绝缘层71的厚度在200纳米到500纳米之间。
参照图2，通过第一退火处理，所述有源层在不透氧第二绝缘层71覆盖下的区域的电阻率得以降低，形成源区21、漏区23。降低了的源区21、漏区23的电阻率有利于降低源区21、漏区23与电极4之间的接触电阻，从而提高薄膜晶体管的开态性能。与不透氧第二绝缘层71的特性相反，所述含氧元素的物质能够通过第一绝缘层6进入所述有源层，因此所述有源层在非不透氧第二绝缘层71覆盖下的区域的电阻率保持甚至提高了，形成沟道区22。在沟道区22上方的第一绝缘层6还能提高沟道区22的电阻率、降低沟道区22的缺陷密度，从而改善薄膜晶体管的关态特性，并且第一绝缘层6还能保护沟道区22免受外界环境的影响，提高薄膜晶体管的稳定性和可靠性。
参照图2，电路结构包含衬底1和多个位于衬底1之上的由金属氧化物构成所述有源层的薄膜晶体管。所述薄膜晶体管结构中，部分薄膜晶体管的整个沟道区被第二绝缘调节层91完全覆盖。对所述薄膜晶体管结构进行第二退火处理，当沟道区22在非第二绝缘调节层91覆盖下时，所述含氧元素的物质能够透过第一绝缘层6进入沟道区22，进而保持、甚至提高沟道区22的电阻率，从而形成增强型沟道区222；相反地，第二绝缘调节层91能够为沟道区22阻挡所述含氧元素的物质，进而降低沟道区22的电阻率，从而形成耗尽型沟道区221，耗尽型沟道区221的电阻率小于增强型沟道区222的电阻率。优选地，增强型沟道区222的电阻率为耗尽型沟道区221的电阻率的2至100倍。具有耗尽型沟道区221的薄膜晶体管为耗尽型薄膜晶体管121，具有增强型沟道区222的薄膜晶体管为增强型薄膜晶体管122。耗尽型薄膜晶体管121和增强型薄膜晶体管122相互通过导线、电源电极111、接地电极112、输入电极113以及输出电极114电连接形成电路。
参照图3，图3为本发明中由金属氧化物薄膜晶体管构成的电路的第三种实施例的剖视图。本实施例中，薄膜晶体管包括：衬底1；设置在衬底1上的有源层；所述有源层与衬底1之间设置有栅极叠层3，栅极叠层3则包括栅极电极31和设置在栅极电极31和所述有源层之间的栅极绝缘层32；所述有源层的不同区域上方分别覆盖有第一绝缘层6和第二绝缘层7；第二绝缘层7上形成有深至所述有源层的通孔，所述通孔内淀积有导体，从而由所述通孔中引出电极4，电极4与所述有源层的部分区域电相连；电极4、第一绝缘层6和第二绝缘层7上面设置有第三绝缘层8；第三绝缘层8的投影面积与第二绝缘层7的投影面积完全重叠。
参照图3，第三绝缘层8的厚度大于所述含氧元素的物质在第三绝缘层8中的扩散长度，其能阻挡所述含氧元素的物质，第三绝缘层8为不透氧层；优选地，第三绝缘层8的厚度为所述含氧元素的物质在第三绝缘层8中扩散长度的2至100倍之间。第三绝缘层8可以由以下材料制成：氮化硅、氮氧化硅、氧化铝、氧化铪；进一步地，所述氮氧化硅中的氮化硅比例大于20％。第三绝缘层8的厚度为10至3000纳米。优选地，第三绝缘层8的厚度在200纳米到500纳米之间。
参照图3，通过第一退火处理，所述有源层在第三绝缘层8覆盖下的区域的电阻率得以降低，形成源区21、漏区23。降低了的源区21、漏区23的电阻率有利于降低源区21、漏区23与电极4之间的接触电阻，从而提高薄膜晶体管的开态性能。与第三绝缘层8的特性相反，所述含氧元素的物质能够通过第一绝缘层6进入所述有源层，因此所述有源层在非第三绝缘层8覆盖下的区域的电阻率得到保持甚至提高，形成沟道区22。在沟道区22上方的第一绝缘层6还能提高沟道区22的电阻率、降低沟道区22的缺陷密度，从而改善薄膜晶体管的关态特性，并且第一绝缘层6还能保护沟道区22免受外界环境的影响，提高薄膜晶体管的稳定性和可靠性。
参照图3，电路结构包含衬底1和多个位于衬底1之上的由金属氧化物构成所述有源层的薄膜晶体管。所述薄膜晶体管结构中，部分薄膜晶体管的整个沟道区被第二调节层9完全覆盖。对所述薄膜晶体管结构进行第二退火处理，当沟道区22在非第二调节层9覆盖下时，所述含氧元素的物质能够透过第一绝缘层6进入沟道区22，进而保持、甚至提高沟道区22的电阻率，从而形成增强型沟道区222；相反地，第二调节层9能够为沟道区22阻挡所述含氧元素的物质，进而降低沟道区22的电阻率，从而形成耗尽型沟道区221，耗尽型沟道区221的电阻率小于增强型沟道区222的电阻率。优选地，增强型沟道区222的电阻率为耗尽型沟道区221的电阻率的2至100倍。具有耗尽型沟道区221的薄膜晶体管为耗尽型薄膜晶体管121，具有增强型沟道区222的薄膜晶体管为增强型薄膜晶体管122。耗尽型薄膜晶体管121和增强型薄膜晶体管122相互通过导线、电源电极111、接地电极112、输入电极113以及输出电极114电连接形成电路。
参照图3，第二调节层9的厚度大于所述含氧元素的物质在第二调节层9中的扩散长度，其能阻挡所述含氧元素的物质，第二调节层9为不透氧层；优选地，第二调节层9的厚度为所述含氧元素的物质在第二调节层9中扩散长度的2至100倍之间。第二调节层9包括以下材料中的一种或多种的组合：氮化硅、氮氧化硅、氧化铝、氧化铪、硅、砷化镓，钛、钼、铝、铜、银、金、镍、钨、铬、铪、铂、铁、钛钨合金、钼铝合金、钼铜合金或铜铝合金，其中所述氮氧化硅中的氮化硅比例大于20％。第二调节层9的厚度为10至3000纳米。优选地，第二调节层9的厚度在200纳米到500纳米之间。
参照图4，图4为本发明中由金属氧化物薄膜晶体管构成的电路的第四种实施例的剖视图。本实施例中，薄膜晶体管包括：衬底1；设置在衬底1上的有源层；所述有源层与衬底1之间设置有栅极叠层3，栅极叠层3则包括栅极电极31和设置在栅极电极31和所述有源层之间的栅极绝缘层32；所述有源层的不同区域上方分别覆盖有第一绝缘层6和第二绝缘层7；第二绝缘层7上形成有深至所述有源层的通孔，所述通孔内淀积有导体，从而由所述通孔中引出不透氧电极41，不透氧电极41与所述有源层的部分区域电相连；不透氧电极41的投影面积与第二绝缘层7的投影面积完全重叠。
参照图4，不透氧电极41的厚度大于所述含氧元素的物质在不透氧电极41中的扩散长度，不透氧电极41能阻挡所述含氧元素的物质，因而不透氧电极41是不透氧层。优选地，不透氧电极41的厚度为所述含氧元素的物质在不透氧电极41中扩散长度的2至100倍之间。不透氧电极41包括以下材料中的一种或多种的组合：钛、钼、铝、铜、银、金、镍、钨、铬、铪、铂、铁、钛钨合金、钼铝合金、钼铜合金或铜铝合金。不透氧电极41的厚度为10至3000纳米。优选地，不透氧电极41的厚度在200纳米到500纳米之间。
参照图4，第一退火处理中，所述有源层在不透氧电极41覆盖下的区域的电阻率得以降低，形成源区21、漏区23。降低了的源区21、漏区23的电阻率有利于降低源区21、漏区23与电极4之间的接触电阻，从而提高薄膜晶体管的开态性能。与不透氧电极41的特性相反，所述含氧元素的物质能够通过第一绝缘层6进入所述有源层，因此所述有源层在非不透氧电极41覆盖下的区域的电阻率得到了保持甚至提高，形成沟道区22。在沟道区22上方的第一绝缘层6还能提高沟道区22的电阻率、降低沟道区22的缺陷密度，从而改善薄膜晶体管的关态特性，并且第一绝缘层6还能保护沟道区22免受外界环境的影响，提高薄膜晶体管的稳定性和可靠性。
参照图4，电路结构包含衬底1和多个位于衬底1之上的由金属氧化物构成所述有源层的薄膜晶体管。所述薄膜晶体管结构中，部分薄膜晶体管的整个沟道区被第二绝缘调节层91完全覆盖。对所述薄膜晶体管结构进行第二退火处理，当沟道区22在非第二绝缘调节层91覆盖下时，所述含氧元素的物质能够透过第一绝缘层6进入沟道区22，进而保持、甚至提高沟道区22的电阻率，从而形成增强型沟道区222；相反地，第二绝缘调节层91能够为沟道区22阻挡所述含氧元素的物质，进而降低沟道区22的电阻率，从而形成耗尽型沟道区221，耗尽型沟道区221的电阻率小于增强型沟道区222的电阻率。优选地，增强型沟道区222的电阻率为耗尽型沟道区221的电阻率的2至100倍。具有耗尽型沟道区221的薄膜晶体管为耗尽型薄膜晶体管121，具有增强型沟道区222的薄膜晶体管为增强型薄膜晶体管122。耗尽型薄膜晶体管121和增强型薄膜晶体管122相互通过导线、电源电极111、接地电极112、输入电极113以及输出电极114电连接形成电路。
参照图5，图5为本发明中由金属氧化物薄膜晶体管构成的电路的第五种实施例的剖视图。本实施例中，薄膜晶体管包括：衬底1；设置在衬底1上的有源层；所述有源层之上之间设置有透氧栅极电极311和设置在透氧栅极电极311和所述有源层之间的透氧栅极绝缘层321；所述有源层的不同区域上方分别覆盖有第一绝缘层6和第二绝缘层7；第二绝缘层7和透氧栅极绝缘层321上形成有深至所述有源层的通孔，所述通孔内淀积有导体，从而由所述通孔中引出电极4，电极4与所述有源层的部分区域电相连。电极4之上还覆盖有第三绝缘层8；第三绝缘层8的投影面积和第二绝缘层7的投影面积完全重叠。
参照图5，透氧栅极电极311的厚度小于所述含氧元素的物质在透氧栅极电极311中的扩散长度，所述含氧元素的物质在第一退火处理中能够透过透氧栅极电极311进入沟道区22，因此透氧栅极电极311是透氧层。透氧栅极电极311包含以下材料的一种或多种组合：氧化锌、氧化铟锡、氧化铝锌、氧化铟锌。透氧栅极电极311的厚度为10至3000纳米。优选地，透氧栅极电极311的厚度在200纳米到500纳米之间。
参照图5，透氧栅极绝缘层321的厚度小于所述含氧元素的物质在透氧栅极绝缘层321中的扩散长度，所述含氧元素的物质在第一退火处理中能够透过透氧栅极绝缘层321进入沟道区22，因此透氧栅极绝缘层321是透氧层。透氧栅极绝缘层321包含以下材料的一种或多种组合：氧化硅、氮氧化硅；所述氮氧化硅中氮化硅的比例小于20％。透氧栅极绝缘层321的厚度为10至3000纳米。优选地，透氧栅极绝缘层321的厚度在200纳米到500纳米之间。
参照图5，通过第一退火处理，所述有源层在第三绝缘层8覆盖下的区域的电阻率得以降低，形成源区21、漏区23。降低了的源区21、漏区23的电阻率有利于降低源区21、漏区23与电极4之间的接触电阻，从而提高薄膜晶体管的开态性能。与第三绝缘层8的特性相反，所述含氧元素的物质能够通过第一绝缘层6、透氧栅极绝缘层321和透氧栅极电极311进入所述有源层，因此所述有源层在非第三绝缘层8覆盖下的区域的电阻率得到保持甚至提高，形成沟道区22。在沟道区22上方的第一绝缘层6还能提高沟道区22的电阻率、降低沟道区22的缺陷密度，从而改善薄膜晶体管的关态特性，并且第一绝缘层6还能保护沟道区22免受外界环境的影响，提高薄膜晶体管的稳定性和可靠性。
参照图5，电路结构包含衬底1和多个位于衬底1之上的由金属氧化物构成所述有源层的薄膜晶体管。所述薄膜晶体管结构中，部分薄膜晶体管的整个沟道区被第二调节层9完全覆盖。对所述薄膜晶体管结构进行第二退火处理，当沟道区22在非第二调节层9覆盖下时，所述含氧元素的物质能够透过第一绝缘层6进入沟道区22，进而保持、甚至提高沟道区22的电阻率，从而形成增强型沟道区222；相反地，第二调节层9能够为沟道区22阻挡所述含氧元素的物质，进而降低沟道区22的电阻率，从而形成耗尽型沟道区221，耗尽型沟道区221的电阻率小于增强型沟道区222的电阻率。优选地，增强型沟道区222的电阻率为耗尽型沟道区221的电阻率的2至100倍。具有耗尽型沟道区221的薄膜晶体管为耗尽型薄膜晶体管121，具有增强型沟道区222的薄膜晶体管为增强型薄膜晶体管122。耗尽型薄膜晶体管121和增强型薄膜晶体管122相互通过导线、电源电极111、接地电极112、输入电极113以及输出电极114电连接形成电路
参照图6，图6为本发明中显示面板结构的第一种实施例的剖视图。显示器面板由多个显示模块组成，显示模块中包括：设置于衬底1之上的薄膜晶体管；设置于所述薄膜晶体管之上的中间绝缘层13；第二绝缘调节层91和中间绝缘层13上形成有深至电极4的通孔，所述通孔内淀积有导体，从而由所述通孔中引出像素电极14，像素电极14与所述薄膜晶体管相电连接；中间绝缘层13和像素电极14之上设置光电材料15和公共电极16。其中，光电材料15包括但不限于：液晶、发光二极管、有机发光二极管、量子点发光二极管。其中，本实施例中显示面板采用图2所示电路结构形成像素电路和驱动电路。
参照图7，图7为本发明中显示面板结构的第二种实施例的剖视图。显示器面板由多个显示模块组成，显示模块中包括：设置于衬底1之上的薄膜晶体管；设置于所述薄膜晶体管之上的中间绝缘层13；第二绝缘调节层91和中间绝缘层13上形成有深至电极4的通孔，所述通孔内淀积有导体，从而由所述通孔中引出像素电极14，像素电极14与所述薄膜晶体管相电连接；中间绝缘层13和像素电极14之上设置光电材料15和公共电极16。其中，本实施例中显示面板类似图2所示电路结构形成像素电路和驱动电路。本实施例和图6所示实施例的区别在于，第二绝缘调节层91在增强型沟道区222上的部分无需通过单独的光刻步骤来移除，而是和中间绝缘层13的光刻一起完成。因而，相对于图6所示实施例，本实施例节省了一道光刻步骤，极大地简化了工艺、降低了成本。第二绝缘调节层91的投影面积与中间绝缘层13的投影面积完全重叠。
参照图8，图8为本发明中显示面板结构的第三种实施例的剖视图。本实施例的显示模块类似于图7所示显示模块。区别在于，本实施例的显示模块中没有中间绝缘层13，中间绝缘层13的功能由第二绝缘调节层91兼顾承担。因而，相对于图6所示实施例，本实施例也同样节省了一道光刻步骤，极大地简化了工艺、降低了成本。
最后应当说明的是，以上实施例仅为本发明的较佳实施例而已，而非对本发明保护范围的限制，本领域的普通技术人员应当理解，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种电路结构，包含多个薄膜晶体管，其特征在于，所述薄膜晶体管结构包括：衬底和位于所述衬底之上的由金属氧化物构成的有源层；所述有源层与栅极叠层相毗邻，所述有源层的部分区域上覆盖有第一调节层，所述第一调节层的厚度大于含氧元素的物质在所述第一调节层中的扩散长度；对所述第一调节层进行第一退火处理，所述有源层在第一调节层覆盖下的区域的电阻率降低，所述有源层在所述第一调节层覆盖下的区域分别形成源区、漏区，在非所述第一调节层覆盖下的区域形成沟道区；所述源区、所述漏区与所述沟道区相互连接，且分别位于所述沟道区的两端，所述沟道区与所述栅极叠层相毗邻；所述源区、所述漏区和所述沟道区的连接面自对准于所述第一调节层在所述有源层投影面积之内的边界的铅垂面；所述源区、所述漏区的电阻率小于所述沟道区的电阻率；部分薄膜晶体管的整个沟道区上方设置有第二调节层，对所述第二调节层进行第二退火处理，所述沟道区在所述第二调节层覆盖下的形成耗尽型沟道区，在非所述第二调节层覆盖下的形成增强型沟道区，所述耗尽型沟道区的电阻率小于所述增强型沟道区的电阻率；所述第二调节层的厚度大于所述含氧元素的物质在所述第二调节层中的扩散长度；具有所述耗尽型沟道区的薄膜晶体管为耗尽型薄膜晶体管，具有所述增强型沟道区的薄膜晶体管为增强型薄膜晶体管；所述耗尽型薄膜晶体管和所述增强型薄膜晶体管相互电连接构成电路。
2.根据权利要求1所述的电路结构，其特征在于，所述源区、所述漏区与所述沟道区的连接面和所述第一调节层在所述有源层投影面积之内的边界的铅垂面的间距小于所述有源层厚度的100倍。
3.根据权利要求1所述的电路结构，其特征在于，所述沟道区与所述源区、所述漏区的电阻率比值大于1000倍；所述增强型沟道区的电阻率为所述耗尽型沟道区的电阻率的2至100倍。
4.根据权利要求1所述的电路结构，其特征在于，所述有源层包括以下材料中的一种或多种的组合：氧化锌、氮氧化锌、氧化锡、氧化铟、氧化镓、氧化铜、氧化铋、氧化铟锌、氧化锌锡、氧化铝锡、氧化铟锡、氧化铟镓锌、氧化铟锡锌、氧化铝铟锡锌、硫化锌、钛酸钡、钛酸锶或铌酸锂。
5.根据权利要求1所述的电路结构，其特征在于，所述第一调节层的厚度为所述含氧元素的物质在所述第一调节层中的扩散长度的2至100倍之间，所述第二调节层的厚度为所述含氧元素的物质在所述第二调节层中的扩散长度的2至100倍之间。
6.根据权利要求1所述的电路结构，其特征在于，所述第一调节层和所述第二调节层包括以下材料中的一种或多种的组合：氮化硅、氮氧化硅、氧化铝、氧化铪、硅、砷化镓，钛、钼、铝、铜、银、金、镍、钨、铬、铪、铂、铁、钛钨合金、钼铝合金、钼铜合金或铜铝合金；进一步地，所述氮氧化硅中的氮化硅比例大于20％。
7.根据权利要求6所述的电路结构，其特征在于，所述第一调节层的厚度为10至3000纳米，所述第二调节层的厚度为10至3000纳米。
8.根据权利要求1所述的电路结构，其特征在于，所述栅极叠层设置在所述有源层与所述衬底之间。
9.根据权利要求1所述的电路结构，其特征在于，所述有源层设置在所述栅极叠层和所述衬底之间。
10.根据权利要求9所述的电路结构，其特征在于，所述栅极叠层包括栅极电极和栅极绝缘层，所述栅极电极的厚度小于所述含氧元素的物质在所述栅极电极中的扩散长度，所述栅极绝缘层的厚度小于所述含氧元素的物质在所述栅极绝缘层中的扩散长度。
11.根据权利要求10所述的电路结构，其特征在于，所述栅极电极包含以下材料中的一种或多种的组合：氧化锌、氧化铟锡、氧化铝锌、氧化铟铝、氧化铟锌；所述栅极绝缘层包含以下材料中的一种或多种的组合：氧化硅、氮氧化硅，其中所述氮氧化硅中氮化硅的比例小于20％。
12.根据权利要求10所述的电路结构，其特征在于，所述栅极电极的厚度为10至3000纳米；所述栅极绝缘层的厚度为10至3000纳米。
13.根据权利要求1所述的电路结构，其特征在于，所述含氧元素的物质包括：氧气、臭氧、一氧化二氮、水、双氧水、二氧化碳和以上物质的等离子体。
14.一种显示器面板，其特征在于，包括多组显示模块，所述显示模块包括权利要求1至13任一所述的电路结构。
15.一种薄膜晶体管电路制造方法，其特征在于，包括：
准备一个衬底；
在所述衬底之上设置有源层和与所述有源层相毗邻的栅极叠层，所述有源层由金属氧化物构成；
在所述有源层的部分区域上设置第一调节层，使所述第一调节层的厚度大于含氧元素的物质在所述第一调节层中的扩散长度；
进行第一退火处理，所述有源层在第一调节层覆盖下的区域的电阻率降低，使所述有源层在所述第一调节层覆盖下的区域分别第一退火处理形成源区、漏区，在非所述第一调节层覆盖下的区域第一退火处理形成沟道区，所述沟道区与所述栅极叠层相毗邻，所述源区、所述漏区与所述沟道区相互连接，且分别位于所述沟道区的两端，所述源区、所述漏区和所述沟道区之间由所述第一退火处理形成的连接面自对准于所述第一调节层在所述有源层投影面积之内的边界的铅垂面，所述源区、所述漏区的电阻率小于所述沟道区的电阻率；
在部分所述薄膜晶体管的整个沟道区之上设置第二调节层，使所述第二调节层的厚度大于所述含氧元素的物质在所述调节层中的扩散长度；
进行第二退火处理，使在所述调节层覆盖下的沟道区第二退火处理形成耗尽型沟道区，在非所述第二调节层覆盖下的沟道区第二退火处理形成增强型沟道区，所述耗尽型沟道区的电阻率小于所述增强型沟道区的电阻率；
具有所述耗尽型沟道区的薄膜晶体管为耗尽型薄膜晶体管，具有所述增强型沟道区的薄膜晶体管为增强型薄膜晶体管，电连接所述耗尽型薄膜晶体管和所述增强型薄膜晶体管，即构成电路。
16.根据权利要求15所述的电路制造方法，其特征在于，所述源区、所述漏区和所述沟道区之间由所述第一退火处理形成的连接面和所述第一调节层在所述有源层投影面积之内的边界的铅垂面的间距小于所述有源层厚度的100倍。
17.根据权利要求15所述的电路制造方法，其特征在于，所述第一退火处理和所述第二退火处理包括利用热、光、激光、微波加热。
18.根据权利要求15所述的电路制造方法，其特征在于，所述第一退火处理是在氧化气氛下，持续10秒至10小时，温度在100℃和600℃之间；所述第二退火处理是在所述氧化气氛下，持续5秒至5小时，温度在100℃和400℃之间。
19.根据权利要求18所述的电路制造方法，其特征在于，所述氧化气氛包括：氧气、臭氧、一氧化二氮、水、二氧化碳和以上物质的等离子体。
20.一种显示器面板，其特征在于，包括多组显示模块，所述显示模块包括权利要求15至19任一所述的电路制造方法所制造的电路。
CN201610967204.1A 2015-10-29 2016-10-28 一种电路结构及制造方法和显示器面板 Expired - Fee Related CN106486499B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562285436P 2015-10-29 2015-10-29
US62/285,436 2015-10-29

Publications (2)

Publication Number Publication Date
CN106486499A CN106486499A (zh) 2017-03-08
CN106486499B true CN106486499B (zh) 2019-08-06

Family

ID=57956711

Family Applications (6)

Application Number Title Priority Date Filing Date
CN201621191798.3U Expired - Fee Related CN206505923U (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及显示器面板
CN201610964470.9A Expired - Fee Related CN106449763B (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及制造方法和显示器面板
CN201610967204.1A Expired - Fee Related CN106486499B (zh) 2015-10-29 2016-10-28 一种电路结构及制造方法和显示器面板
CN201610967201.8A Expired - Fee Related CN106384735B (zh) 2015-10-29 2016-10-28 一种显示器面板及制造方法
CN201610967203.7A Expired - Fee Related CN106449732B (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及制造方法和显示器面板
CN201610964428.7A Expired - Fee Related CN106409841B (zh) 2015-10-29 2016-10-28 一种电路结构及制作方法和显示器面板

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201621191798.3U Expired - Fee Related CN206505923U (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及显示器面板
CN201610964470.9A Expired - Fee Related CN106449763B (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及制造方法和显示器面板

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN201610967201.8A Expired - Fee Related CN106384735B (zh) 2015-10-29 2016-10-28 一种显示器面板及制造方法
CN201610967203.7A Expired - Fee Related CN106449732B (zh) 2015-10-29 2016-10-28 一种薄膜晶体管及制造方法和显示器面板
CN201610964428.7A Expired - Fee Related CN106409841B (zh) 2015-10-29 2016-10-28 一种电路结构及制作方法和显示器面板

Country Status (2)

Country Link
CN (6) CN206505923U (zh)
WO (5) WO2017071660A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107425049A (zh) * 2017-05-23 2017-12-01 华南理工大学 一种类岛状电子传输的薄膜晶体管及制备方法
CN107546259A (zh) * 2017-09-06 2018-01-05 深圳市华星光电技术有限公司 Igzo薄膜晶体管及其制作方法
CN109273352B (zh) * 2018-10-25 2021-03-30 山东大学 一种高性能多元非晶金属氧化物薄膜晶体管的制备方法
CN109817723B (zh) * 2019-01-24 2022-07-05 北京京东方技术开发有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN110161761A (zh) * 2019-05-10 2019-08-23 香港科技大学 液晶显示面板及其制作方法以及显示设备
CN112802904A (zh) * 2020-12-29 2021-05-14 重庆先进光电显示技术研究院 薄膜晶体管器件的制作方法、薄膜晶体管器件及显示装置
CN113707724B (zh) * 2021-07-14 2024-03-26 山东师范大学 一种氧化物薄膜晶体管及其制备方法与应用
CN113745156A (zh) * 2021-08-23 2021-12-03 Tcl华星光电技术有限公司 显示面板及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646683A (zh) * 2012-02-02 2012-08-22 京东方科技集团股份有限公司 一种阵列基板及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155095A (zh) * 1989-11-29 1997-07-23 纳幕尔杜邦公司 电-光调制器
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6531365B2 (en) * 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
KR100845557B1 (ko) * 2002-02-20 2008-07-10 삼성전자주식회사 액티브 매트릭스형 유기전계발광 표시장치 및 그 제조방법
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
US8222646B2 (en) * 2005-07-08 2012-07-17 The Hong Kong University Of Science And Technology Thin-film transistors with metal source and drain and methods of fabrication
KR101236427B1 (ko) * 2006-05-10 2013-02-22 삼성디스플레이 주식회사 박막 트랜지스터용 게이트 절연막의 제조방법 및 이를이용한 박막 트랜지스터의 제조방법
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
CN101217112A (zh) * 2007-01-04 2008-07-09 中国科学院微电子研究所 一种纳米尺度W/TiN复合难熔金属栅制备方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5331382B2 (ja) * 2008-05-30 2013-10-30 富士フイルム株式会社 半導体素子の製造方法
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN101478005B (zh) * 2009-02-13 2010-06-09 北京大学深圳研究生院 一种金属氧化物薄膜晶体管及其制作方法
KR101608887B1 (ko) * 2009-04-17 2016-04-05 삼성전자주식회사 인버터와 그 제조방법 및 인버터를 포함하는 논리회로
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
CN102549757A (zh) * 2009-09-30 2012-07-04 佳能株式会社 薄膜晶体管
KR20110093113A (ko) * 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US9093539B2 (en) * 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102683423A (zh) * 2012-05-08 2012-09-19 东莞彩显有机发光科技有限公司 一种顶栅结构金属氧化物薄膜晶体管及其制作方法
CN104934481B (zh) * 2014-03-21 2017-10-13 北京大学深圳研究生院 一种薄膜晶体管及其制备方法
CN104157699B (zh) * 2014-08-06 2019-02-01 北京大学深圳研究生院 一种背沟道刻蚀型薄膜晶体管及其制备方法
CN104851809A (zh) * 2015-04-09 2015-08-19 信利（惠州）智能显示有限公司 薄膜晶体管及其制作方法、以及阵列基板与显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646683A (zh) * 2012-02-02 2012-08-22 京东方科技集团股份有限公司 一种阵列基板及其制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Bottom-Gate Indium-Gallium-Zinc Oxide Thin-Film Transistor With an Inherent Etch-Stop and Annealing-Induced Source and Drain Regions;Lei Lu;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20150228;第574-578页
Implementation of Multi-threshold Voltage a-IGZO TFTs with Oxygen Plasma Treatment;Xin He;《International Conference on Solid State Devices and Materials》;20131231;第192-193页

Also Published As

Publication number Publication date
CN106449732B (zh) 2020-04-21
WO2017071661A1 (zh) 2017-05-04
CN106449763B (zh) 2019-06-25
CN106449763A (zh) 2017-02-22
CN106409841A (zh) 2017-02-15
WO2017071662A1 (zh) 2017-05-04
CN106384735A (zh) 2017-02-08
CN106486499A (zh) 2017-03-08
WO2017071659A1 (zh) 2017-05-04
CN206505923U (zh) 2017-09-19
CN106384735B (zh) 2020-04-21
WO2017071660A1 (zh) 2017-05-04
CN106449732A (zh) 2017-02-22
WO2017071658A1 (zh) 2017-05-04
CN106409841B (zh) 2019-06-25

Similar Documents

Publication Publication Date Title
CN106486499B (zh) 一种电路结构及制造方法和显示器面板
US7491987B2 (en) Junction field effect thin film transistor
CN102969361B (zh) 光照稳定性非晶态金属氧化物tft器件以及显示器件
CN103035732B (zh) 一种vdmos晶体管及其制备方法
CN105097841B (zh) Tft基板的制作方法及tft基板
JP2010093070A (ja) 電界効果型トランジスタ及びその製造方法
US20180083142A1 (en) Manufacture method of tft substrate and manufactured tft substrate
KR101603246B1 (ko) 박막 트랜지스터
CN106601786A (zh) 薄膜晶体管及其制备方法、阵列基板
US10504939B2 (en) Integration of silicon thin-film transistors and metal-oxide thin film transistors
KR101424755B1 (ko) 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법
US20120200342A1 (en) gate controlled pn field-effect transistor and the control method thereof
CN109119427A (zh) 背沟道蚀刻型tft基板的制作方法及背沟道蚀刻型tft基板
CN207517701U (zh) 一种薄膜晶体管及显示器面板
CN107768309B (zh) 混合型cmos器件及其制作方法
CN206259354U (zh) 一种薄膜晶体管及显示器面板
CN103545375A (zh) 近源栅近漏栅分立控制型无掺杂场效应晶体管
KR101420967B1 (ko) 디스플레이 소자의 구동회로에 사용되는 인버터 및 이의 제조 방법
CN113488525B (zh) 一种具有电荷积累效应的超结ea-sj-finfet器件
CN102723340B (zh) 一种SOI BJT双应变平面BiCMOS集成器件及制备方法
US20240063256A1 (en) Semiconductor device and method for fabricating same
CN110571271B (zh) 半导体装置及其制造方法
TWI636568B (zh) 一種薄膜電晶體結構
Yu et al. High-Voltage Amorphous IGZO TFTs with a Drift Region Implemented by an Ultrathin ITO Capping Layer
CN106558611B (zh) 一种基于多重栅极结构的金氧半场效晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190806

Termination date: 20211028

CF01 Termination of patent right due to non-payment of annual fee