CN106601786A - 薄膜晶体管及其制备方法、阵列基板 - Google Patents
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Abstract
本发明提出一种薄膜晶体管及其制备方法、阵列基板，其中该薄膜晶体管包括：基板、有源层、栅极绝缘层、栅极、层间绝缘层及源漏极，其特征在于，还包括设置在所述有源层上方的至少一层金属氧化物半导体层。上述薄膜晶体管及其制备方法、阵列基板，通过引入金属氧化物半导体，在晶体管的垂直方向构建弱反型异质结，纵向异质结弱反型的特性在水平方向引入窄带高阻区，避开了结型场效应晶体管耗尽型的特性，达到了抑制漏电流、调节阀值电压的目的。同时纵向异质结反型电荷积累的特点在水平方向表现出大电流特性，实现了高开关比，从而实现了N沟道薄膜晶体管性能方面的提升。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、包括该薄膜晶体管的阵列基板。
背景技术
LTPS(Low Temperature Poly-silicon，低温多晶硅)技术一种将激光投射于非晶硅结构的玻璃基板上，使得非晶硅结构的玻璃基板吸收激光能量，转变为多晶硅结构的技术。由于LTPS薄膜具有较低的缺陷态密度和较高的载流子迁移率(50-300cm2/VS)，以低温多晶硅薄膜为电子元件的显示器表现出高分辨率、反应速度快、高亮度和高开口率等优点，因此LTPS技术目前在显示技术应用比较广泛。
其中，基于LTPS技术的晶体管容易产生热载流子，热载流子产生的界面态增大了薄膜晶体管的漏电流，同时降低了器件的可靠性。漏电流是薄膜晶体管的一个重要参数，高的漏电流会造成画面闪烁、灰阶下降、对比度降低等产品不良。为保证器件的可靠性。为了减小漏电流，现有技术通常利用低剂量的离子注入来降低水平方向的电场抑制热生载流子。然而该方法需要昂贵的离子植入设备，生产效率较低，生产成本较高。此外离子注入引起的晶格损伤需要高温退火来消除，增加了工艺复杂性，降低了生产效率。
发明内容
有鉴于此，有必要提供一种薄膜晶体管及其制备方法、阵列基板，能够抑制漏电流、调节阀值电压，提升薄膜晶体管性能。
本发明公开了一种薄膜晶体管，其包括基板、有源层、栅极绝缘层、栅极、层间绝缘层及源漏极，还包括设置在所述有源层上方的至少一层金属氧化物半导体层。
作为一种实施方式，在所述基板上顺序设置所述有源层、所述至少一层金属氧化物半导体层、所述栅极绝缘层、所述栅极、所述层间绝缘层及所述源漏极。
作为一种实施方式，所述薄膜晶体管为底栅结构，在所述基板上顺序设置所述栅极、所述栅极绝缘层、所述有源层、所述至少一层金属氧化物半导体层、所述层间绝缘层及所述源漏极。
作为一种实施方式，所述至少一层金属氧化物半导体层覆盖在所述有源层中的源区和漏区上。
作为一种实施方式，每层所述金属氧化物半导体层的材料为MoO3、WO3、V2O5、ZnO、TiO2或NiO中任意一种。
本发明还公开了一种阵列基板，其包括如上述任一项所述的薄膜晶体管。
本发明还公开了一种薄膜晶体管的制备方法，其包括：
在基板上形成有源层；
在所述有源层上制备至少一层金属氧化物半导体层；
在所述金属氧化物半导体层上制备源漏极。
作为一种实施方式，在所述金属氧化物半导体层上制备源漏极，包括：
在所述至少一层金属氧化物半导体层上依次制备栅极绝缘层、栅极、层间绝缘层及源漏极。
作为一种实施方式，在基板上形成有源层之前，还包括：
在所述基板上依次制备栅极和栅极绝缘层；
在基板上形成有源层，具体为在所述栅极绝缘层上形成有源层；
在所述至少一层金属氧化物半导体层上制备源漏极，包括：在所述至少一层金属氧化物半导体层上依次制备层间绝缘层和源漏极。
作为一种实施方式，所述有源层包括源区和漏区，在所述有源层上制备至少一层金属氧化物半导体层，为：在所述源区和所述漏区上覆盖至少一层金属氧化物半导体层。
上述薄膜晶体管及其制备方法、阵列基板，通过引入金属氧化物半导体，在晶体管的垂直方向构建弱反型异质结，纵向异质结弱反型的特性在水平方向引入窄带高阻区，避开了结型场效应晶体管耗尽型的特性，达到了抑制漏电流、调节阀值电压的目的。同时纵向异质结反型电荷积累的特点在水平方向表现出大电流特性，实现了高开关比，从而实现了N沟道薄膜晶体管性能方面的提升。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1a为本发明一实施例的薄膜晶体管的结构示意图；
图1b为本发明另一实施例的薄膜晶体管的结构示意图；
图2a为本发明又一实施例的薄膜晶体管的结构示意图；
图2b为本发明又一实施例的薄膜晶体管的结构示意图；
图3为本发明一实施例的薄膜晶体管中异质结界面的能级状态示意图；
图4为本发明一实施例的薄膜晶体管的制备方法的流程示意图；
图5为本发明另一实施例的薄膜晶体管的制备方法的流程示意图；
图6为本发明又一实施例的薄膜晶体管的制备方法的流程示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
下面结合附图描述根据本发明实施例的薄膜晶体管及其制备方法、阵列基板。例如，本发明一实施例的薄膜晶体管包括基板、有源层、栅极绝缘层、栅极、层间绝缘层及源漏极，其特征在于，还包括在所述有源层和所述栅极绝缘层之间的至少一层金属氧化物半导体层。例如，上述薄膜晶体管的类型为N沟道薄膜晶体管或P沟道薄膜晶体管。又如，上述薄膜晶体管的结构为底栅结构或顶栅结构。
请一并参阅图1a及图1b，如图1a或图1b所示，本发明一实施例的薄膜晶体管10，包括基板11、有源层12、栅极绝缘层13、栅极14、层间绝缘层16及源漏极17，此外，还包括位于有源层上方的至少一层金属氧化物半导体(Metal Oxide Semiconductor，MOS)层16。例如，该至少一层MOS层位于有源层和栅极绝缘层之间；或者，该至少一层MOS层位于有源层和层间绝缘层之间。
又如，该至少一层MOS层覆盖整个有源层，或者，该至少一层MOS层覆盖有源层的部分区域。在一个实施例中，该至少一层MOS层为图形化的MOS层。在对多晶硅进行沟道掺杂、形成有源层之后，以热蒸发、磁控溅射或溶液加工的方法形成至少一层图形化的MOS。例如，在对多晶硅进行沟道掺杂、形成有源层之后，制备至少一层覆盖整个有源层的MOS层，利用图形化的掩膜板，通过光刻、湿法刻蚀或干法刻蚀等工艺对该至少一层MOS层进行刻蚀，使其形成图案。又如，在对多晶硅进行沟道掺杂、形成有源层之后，利用图形化的掩膜板，以热蒸发、磁控溅射等方法在有源层上直接形成至少一层图形化的MOS层。
其中，不同MOS层的材料相同或不同，每层MOS层的材料为MoO3、WO3、V2O5、ZnO、TiO2或NiO中任意一种。
其中，有源层材料为P-Si，厚度为40～60nm；栅极材料为Mo，厚度为200～300nm；栅极绝缘层材料为SiO2，厚度为100～120nm；层间绝缘层材料为SiO2；厚度为400～500nm；源极和漏极材料为Ti/Al/Ti；厚度分别为50/500/70nm。
在本发明实施例中，有源层为进行沟道掺杂后的低温多晶硅层，上述至少一层金属氧化物半导体与有源层在接触界面形成纵向异质结，由于无机半导体异质结电荷耗尽的特点，相当于在薄膜晶体管的水平方向增加了部分弱高阻态的区域，该水平方向引入的窄带高阻区，能抑制漏电流、调节阀值电压。此外，由于弱反型异质结电荷积累的的特点，在异质结界面形成偶极子，使得该结构的薄膜晶体管器件在源漏端驱动时具有较高的开态电流，在水平方向表现出大电流特性，因而能实现高开关比。
具体地，对于硅/金属氧化物半导体异质结来讲，零偏压时电子从费米能级高的区流向费米能级低的区域，空穴从费米能级低的区域流向费米能级高的区域，最终使费米能级维持在同一水平达到平衡状态。受金属氧化物半导体材料体电荷密度的限制，在硅/金属氧化物半导体异质结界面形成纵向的界面偶极子场，纵向偶极子电场能弱化热载流子的产生与复合，当在源漏两端施加电场时，由于纵向异质结和水平高电荷密度的特点，使得该薄膜晶体管器件具有高开关比和低漏电流。其中该异质结界面的能级状态如图3所示，Evac表示真空能级，Ec表示导带，EF表示费米能级，eVbb表示内建电子势垒。
具体实施中，薄膜晶体管的阀值电压和暗电流与该至少一层MOS层的总厚度及其与有源区的重叠面积有关，其中，该至少一层MOS层的总厚度调控薄膜晶体管的阀值电压，在20nm范围内，薄膜晶体管能具有合适的阀值电压，超过20nm后，随着厚度的增大，有源层的电势分布被改变，导致阀值电压随之增大。其中，该至少一层MOS层与有源区的重叠面积主要影响薄膜晶体管的暗电流，该重叠面积越大，暗电流越小。因此，通过改变金属氧化物半导体的厚度以及与晶体管有源区的重叠面积等工艺参数可实现对晶体管的阀值电压和暗电流的调节。
在一个实施例中，该至少一层MOS层的总厚度为4nm～18nm，例如，该至少一层MOS层的总厚度为7nm～16nm，又如，该至少一层MOS层的总厚度为10nm。其中，不同MOS层的厚度可以相同或不同。
在一个实施例中，该至少一层MOS层的数量为单层，这样制备步骤简单，能够调控单层薄膜的厚度和面积。
在另一个实施例中，为了获得更大的调控余地，该至少一层MOS层的数量为多层。例如，通过采用不同的掩模制备多层MOS层，调控多层MOS层的覆盖面积、厚度，使之获得不同的提升效果。
在一个实施例中，如图1a所示，该薄膜晶体管10为顶栅结构，即栅极在有源层上方。此时，在所述基板上由下而上依次为所述有源层、所述至少一层金属氧化物半导体层、所述栅极绝缘层、所述栅极、所述层间绝缘层及所述源漏极。
其中，上述基板为玻璃基板、石英基板等基于无机材料的基板，或者是采用有机材料的基板。
作为一种实施方式，基板选用玻璃基板，在玻璃基板和有源层之间，还包括缓冲层。例如，缓冲层为硅的氧化物(SiOx)层、硅的氮化物(SiNx)层或SiOx层与SiNx层的堆叠组合。又如缓冲层为单层SiOx层，或者单层SiNx层，或者多层SiOx层，或者多层SiNx层，或者至少一层SiOx层与至少一层SiNx层的堆叠。
在后续高温工艺中，缓冲层能够阻隔玻璃基板中的金属离子的扩散，避免对有源层造成污染。此外，适当的缓冲层厚度能降低热传导效应，在非晶硅晶化形成多晶硅时，减缓被激光加热的硅冷却的效率，有助于形成较大的结晶晶粒。提升有源层的性能。
作为一种实施方式，为了实现源漏极与有源层之间的欧姆接触，所述薄膜晶体管还包括贯穿所述至少一层金属氧化物半导体层、所述栅极绝缘层及所述层间绝缘层的通孔，以电连接该源漏极与该有源层。例如，在制备该薄膜晶体管时，在基板上依次形成有源层、栅极绝缘层、栅极和层间绝缘层之后，在分别对应有源层的源区和漏区的位置，采用过孔工艺形成贯穿该层间绝缘层、栅极绝缘层及MOS层的通孔。其中，由于栅极的位置与源区或漏区并不重叠，因此通孔未贯穿栅极。
在一个实施例中，如图1b所示，该薄膜晶体管10为底栅结构，即栅极在有源层下方。在所述基板上由下而上依次为所述栅极、所述栅极绝缘层、所述至少一层金属氧化物半导体层、所述有源层、所述层间绝缘层及所述源漏极。
其中，上述基板为玻璃基板、石英基板等基于无机材料的基板，或者是采用有机材料的基板。
作为一种实施方式，基板选用玻璃基板，在玻璃基板和栅极之间，还包括缓冲层。例如，缓冲层为SiOx层、SiNx层或SiOx层与SiNx层的堆叠组合。又如缓冲层为单层SiOx层，或者单层SiNx层，或者多层SiOx层，或者多层SiNx层，或者至少一层SiOx层与至少一层SiNx层的堆叠。
在后续高温工艺中，缓冲层能够阻隔玻璃基板中的金属离子的扩散，避免对有源层造成污染。此外，适当的缓冲层厚度能降低热传导效应，在非晶硅晶化形成多晶硅时，减缓被激光加热的硅冷却的效率，有助于形成较大的结晶晶粒。
作为一种实施方式，为了实现源漏极与有源层之间的欧姆接触，所述薄膜晶体管还包括贯穿所述层间绝缘层及所述至少一层金属氧化物半导体层的通孔，以电连接该源漏极与该有源层。例如，在制备该薄膜晶体管时，在基板上依次形成栅极、栅极绝缘层、有源层、MOS层和层间绝缘层之后，在分别对应有源层的源区和漏区的位置，采用过孔工艺形成贯穿该层间绝缘层及MOS层的通孔。
在一个实施例中，为了使上述至少一层金属氧化物半导体与有源层的在与源漏区相对的接触界面形成纵向异质结，如图2a及图2b所示，所述至少一层金属氧化物半导体层的覆盖区域包括所述有源层中的源区和漏区。例如，所述至少一层金属氧化物半导体的面积为源区和漏区的面积之和。又如，所述至少一层金属氧化物半导体的面积大于源区和漏区的面积之和，并且小于有源层的面积。
上述薄膜晶体管通过引入金属氧化物半导体，在晶体管的垂直方向构建弱反型异质结，纵向异质结弱反型的特性在水平方向引入窄带高阻区，避开了结型场效应晶体管耗尽型的特性，达到了抑制漏电流调节阀值电压的目的。同时纵向异质结反型电荷积累的特点在水平方向表现出大电流特性，实现了高开关比，从而实现了N沟道薄膜晶体管性能方面的提升。
本发明实施例还提供一种阵列基板，其包括如上述任一实施例所述的薄膜晶体管。
请参阅图4，其为本发明一实施例的薄膜晶体管的制备方法的流程示意图。例如，该制备方法用于制备如图1a至图3任一所示实施例中所述的薄膜晶体管。又如，该制备方法用于制备N沟道薄膜晶体管或P沟道薄膜晶体管。又如，该制备方法用于制备顶栅结构的薄膜晶体管或底栅结构的薄膜晶体管。又如，如图4所示，所述制备方法包括以下步骤：
S110，在基板上形成有源层；
S130，在所述有源层上制备至少一层金属氧化物半导体层；
S150，在所述至少一层金属氧化物半导体层上制备源漏极。例如，在最顶层的金属氧化物半导体层上制备源漏极。
在其中一个实施例中，为了制备顶栅结构的薄膜晶体管，如图5所示，步骤S150，包括：步骤S151，在所述至少一层金属氧化物半导体层上依次制备栅极绝缘层、栅极、层间绝缘层及源漏极。
例如，在最顶层的金属氧化物半导体层上依次制备栅极绝缘层、栅极及层间绝缘层之后，在分别对应有源层的源区和漏区的位置，采用过孔工艺形成贯穿该层间绝缘层、栅极绝缘层及MOS层的通孔。其中，由于栅极的位置与源区或漏区并不重叠，因此通孔未贯穿栅极。形成通孔之后，再制备源漏极，以实现源漏极与有源层的欧姆接触。
又如，为了提升有源层的性能，在形成有源层之前，先在基板上制备缓冲层，例如在基板上制备SiOx层、SiNx层或SiOx层与SiNx层的堆叠组合。又如缓冲层为单层SiOx层，或者单层SiNx层，或者多层SiOx层，或者多层SiNx层，或者至少一层SiOx层与至少一层SiNx层的堆叠。
在其中一个实施例中，为了制备底栅结构的薄膜晶体管，如图6所示，在步骤S110之前，还包括：步骤S100，在,基板上依次制备栅极和栅极绝缘层。例如，为了避免基板对栅极的污染，在形成栅极之前，先在基板上制备缓冲层，例如在基板上制备SiOx层、SiNx层或SiOx层与SiNx层的堆叠组合。又如缓冲层为单层SiOx层，或者单层SiNx层，或者多层SiOx层，或者多层SiNx层，或者至少一层SiOx层与至少一层SiNx层的堆叠。
步骤S110具体为：步骤S111，在所述栅极绝缘层上形成有源层；
步骤S150具体为：步骤S152，在所述至少一层金属氧化物半导体层上依次制备层间绝缘层和源漏极。
本发明实施例中，有源层为进行源漏掺杂后形成源区和漏区的低温多晶硅层，在其中一个实施例中，在所述有源层上制备至少一层金属氧化物半导体层，具体为：在所述源区和所述漏区上覆盖至少一层金属氧化物半导体层。
例如，在基板上依次形成栅极、栅极绝缘层、有源层、MOS层和层间绝缘层之后，在分别对应有源层的源区和漏区的位置，采用过孔工艺形成贯穿该层间绝缘层及MOS层的通孔，形成通孔之后，再制备源漏极，以实现源漏极与有源层的欧姆接触。
采用上述制备方法制备得到的薄膜晶体管，由于引入金属氧化物半导体，在晶体管的垂直方向构建弱反型异质结，纵向异质结弱反型的特性在水平方向引入窄带高阻区，避开了结型场效应晶体管耗尽型的特性，达到了抑制漏电流调节阀值电压的目的。同时纵向异质结反型电荷积累的特点在水平方向表现出大电流特性，实现了高开关比，从而实现了N沟道薄膜晶体管性能方面的提升。
上述制备方法，无需通过离子注入来抑制热生载流子，因此不需要昂贵的离子植入设备，能够降低生产成本。也不需要高温退火来消除离子注入引起的晶格损伤，因此，简化了薄膜晶体管的制备工艺复杂性，提高了生产效率。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种薄膜晶体管，包括基板、有源层、栅极绝缘层、栅极、层间绝缘层及源漏极，其特征在于，还包括设置在所述有源层上方的至少一层金属氧化物半导体层。
2.如权利要求1所述的薄膜晶体管，其特征在于，在所述基板上顺序设置所述有源层、所述至少一层金属氧化物半导体层、所述栅极绝缘层、所述栅极、所述层间绝缘层及所述源漏极。
3.如权利要求1所述的薄膜晶体管，其特征在于，在所述基板上顺序设置所述栅极、所述栅极绝缘层、所述有源层、所述至少一层金属氧化物半导体层、所述层间绝缘层及所述源漏极。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述至少一层金属氧化物半导体层覆盖在所述有源层中的源区和漏区上。
5.如权利要求1所述的薄膜晶体管，其特征在于，每层所述金属氧化物半导体层的材料为MoO3、WO3、V2O5、ZnO、TiO2或NiO中任意一种。
6.一种阵列基板，其特征在于，包括如权利要求1至5中任一项所述的薄膜晶体管。
7.一种薄膜晶体管的制备方法，其特征在于，包括：
在基板上形成有源层；
在所述有源层上制备至少一层金属氧化物半导体层；
在所述至少一层金属氧化物半导体层上制备源漏极。
8.如权利要求7所述的制备方法，其特征在于，在所述至少一层金属氧化物半导体层上制备源漏极，包括：
在所述至少一层金属氧化物半导体层上依次制备栅极绝缘层、栅极、层间绝缘层及源漏极。
9.如权利要求7所述的制备方法，其特征在于，在基板上形成有源层之前，还包括：
在所述基板上依次制备栅极和栅极绝缘层；
在基板上形成有源层，具体为在所述栅极绝缘层上形成有源层；
在所述至少一层金属氧化物半导体层上制备源漏极，包括：在所述至少一层金属氧化物半导体层上依次制备层间绝缘层和源漏极。
10.如权利要求7所述的制备方法，其特征在于，所述有源层包括源区和漏区，在所述有源层上制备至少一层金属氧化物半导体层，为：在所述源区和所述漏区上覆盖至少一层金属氧化物半导体层。
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