KR102538469B1 - 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기 - Google Patents

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겐이치 오카자키
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마사타카 나카다
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Abstract

본 발명은 산화물 반도체를 사용한 플레너형 트랜지스터와, 상기 트랜지스터에 접속되는 용량 소자를 포함하는 반도체 장치를 제공한다.
트랜지스터와 용량 소자를 포함하는 반도체 장치이고, 트랜지스터는 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 3 절연막 위의 소스 전극 및 드레인 전극을 포함하고, 소스 전극 및 드레인 전극은 산화물 반도체막과 전기적으로 접속되고, 용량 소자는 제 1 도전막과, 제 2 도전막과, 제 2 절연막을 포함하고, 제 1 도전막은 게이트 전극과 동일 표면 위에 제공되고, 제 2 도전막은 소스 전극 및 드레인 전극과 동일 표면 위에 제공되고, 제 2 절연막은 제 1 도전막과 제 2 도전막 사이에 제공된다.

Description

트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기{TRANSISTOR, SEMICONDUCTOR DEVICE, DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR DEVICE, DISPLAY MODULE INCLUDING THE DISPLAY DEVICE, AND ELECTRONIC DEVICE INCLUDING THE SEMICONDUCTOR DEVICE, THE DISPLAY DEVICE, AND THE DISPLAY MODULE}
본 발명의 일 형태는 산화물 반도체막을 사용한 반도체 장치 및 상기 반도체 장치를 사용한 표시 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태에 따른 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스, 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함) 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(전계 효과 트랜지스터(FET) 또는 박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 기기에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘으로 대표되는 반도체 재료가 널리 알려져 있지만, 기타 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 산화물 반도체로서, In, Zn, Ga, Sn 등을 포함하는 비정질 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 참조). 또한, 자기 정렬된 톱 게이트 구조를 갖는 산화물 박막의 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 2 참조).
특개 2006-165529호 공보 특개 2009-278115호 공보
산화물 반도체막을 사용한 트랜지스터로서는 예컨대 역 스태거형(보텀 게이트 구조라고도 함) 또는 플레너형(톱 게이트 구조라고도 함) 등을 들 수 있다. 산화물 반도체막을 사용한 트랜지스터를 표시 장치에 적용하는 경우, 제작 공정이 비교적 간편하고 제조 비용을 절감할 수 있기 때문에 플레너형 트랜지스터보다 역 스태거형 트랜지스터가 이용되는 경우가 많다. 하지만, 표시 장치 화면의 대형화나, 또는 표시 장치의 화질의 고정세(高精細)화(예컨대 4k×2k(수평 방향의 화소수=3840화소, 수직 방향의 화소수=2160화소) 또는 8k×4k(수평 방향의 화소수=7680화소, 수직 방향의 화소수=4320화소)로 대표되는 고정세한 표시 장치)가 진행되면 역 스태거형 트랜지스터에서는 게이트 전극과, 소스 전극 및 드레인 전극 사이의 기생 용량이 있기 때문에 상기 기생 용량에 따라 신호 지연 등이 커져 표시 장치의 화질이 열화된다는 문제가 있었다. 또한, 플레너형 트랜지스터보다 역 스태거형 트랜지스터에서는 트랜지스터의 점유 면적이 크다는 문제가 있다. 그래서 산화물 반도체막을 사용한 플레너형 트랜지스터에 대하여, 안정된 반도체 특성 및 높은 신뢰성을 갖는 구조이며 제작 공정이 간편한 트랜지스터의 개발이 요구되고 있다.
또한, 표시 장치의 화면의 대형화, 또는 표시 장치의 화질의 고정세화가 진행되면 표시 장치의 화소에 형성되는 트랜지스터와, 상기 트랜지스터에 접속되는 용량 소자의 구성이 중요하게 된다. 용량 소자는 화소에 기록된 데이터를 유지하는 유지 용량으로서 기능한다. 용량 소자의 구성에 따라서는 화소에 기록된 데이터를 유지할 수 없어, 표시 장치의 화질이 열화된다는 문제가 있었다.
상술한 문제를 감안하여 본 발명의 일 형태는 산화물 반도체를 사용한 트랜지스터를 갖는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 특히, 산화물 반도체를 사용한 플레너형 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한 플레너형 트랜지스터와, 상기 트랜지스터에 접속되는 용량 소자를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한, 온 전류가 높은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한, 오프 전류가 낮은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한 점유 면적이 작은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한, 안정된 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 산화물 반도체를 사용한 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없다. 상술한 과제 외의 과제는 명세서 등의 기재로부터 저절로 명확해지는 것이고 명세서 등의 기재로부터 상술한 과제 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 트랜지스터와 용량 소자를 포함하는 반도체 장치이고, 트랜지스터는 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 3 절연막 위의 소스 전극과, 제 3 절연막 위의 드레인 전극을 포함하고, 소스 전극은 산화물 반도체막과 전기적으로 접속되고, 드레인 전극은 산화물 반도체막과 전기적으로 접속되고, 용량 소자는 제 1 도전막과, 제 2 도전막과, 제 2 절연막을 포함하고, 제 1 도전막은 게이트 전극과 동일 표면 위에 제공되고, 제 2 도전막은 소스 전극 및 드레인 전극과 동일 표면 위에 제공되고, 제 2 절연막은 제 1 도전막과 제 2 도전막 사이에 제공된다. 이하에서 더 자세하게 기재한다.
본 발명의 일 형태는 트랜지스터와 용량 소자를 포함하는 반도체 장치이고, 트랜지스터는 제 1 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 게이트 전극과, 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 3 절연막 위의 소스 전극과, 제 3 절연막 위의 드레인 전극을 포함하고, 제 1 절연막은 산소를 함유하고, 제 2 절연막은 질소를 함유하고, 소스 전극은 산화물 반도체막과 전기적으로 접속되고, 드레인 전극은 산화물 반도체막과 전기적으로 접속되고, 용량 소자는 제 1 도전막과, 제 2 도전막과, 제 2 절연막을 포함하고, 제 1 도전막은 게이트 전극과 동일 표면 위에 제공되고, 제 2 도전막은 소스 전극 및 드레인 전극과 동일 표면 위에 제공되고, 제 2 절연막은 제 1 도전막과 제 2 도전막 사이에 제공된다.
또한, 본 발명의 다른 일 형태는 트랜지스터와 용량 소자를 포함하는 반도체 장치이고, 트랜지스터는 제 1 절연막 위의 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 게이트 절연막과, 제 1 게이트 절연막 위의 산화물 반도체막과, 산화물 반도체막 위의 제 2 게이트 절연막과, 제 2 게이트 절연막 위의 제 2 게이트 전극과, 제 2 게이트 전극 위의 제 2 절연막과, 제 2 절연막 위의 제 3 절연막과, 제 3 절연막 위의 소스 전극과, 제 3 절연막 위의 드레인 전극을 포함하고, 제 1 게이트 절연막은 산소를 함유하고, 제 2 절연막은 질소를 함유하고, 소스 전극은 산화물 반도체막과 전기적으로 접속되고, 드레인 전극은 산화물 반도체막과 전기적으로 접속되고, 용량 소자는 제 1 도전막과, 제 2 도전막과, 제 2 절연막을 포함하고, 제 1 도전막은 제 2 게이트 전극과 동일 표면 위에 제공되고, 제 2 도전막은 소스 전극 및 드레인 전극과 동일 표면 위에 제공되고, 제 2 절연막은 제 1 도전막과 제 2 도전막 사이에 제공된다.
또한, 상술한 일 형태에서 산화물 반도체막은 제 1 영역과 제 2 영역을 갖고, 제 1 영역은 게이트 전극과 중첩되는 영역을 갖고 제 2 영역은 게이트 전극과 중첩되지 않는 영역을 갖고, 제 1 영역은 불순물 원소의 농도가 제 1 농도인 부분을 갖고, 제 2 영역은 불순물 원소의 농도가 제 2 농도인 부분을 갖고, 제 1 농도는 제 2 농도와 다른 농도인 것이 바람직하다. 또한, 상술한 일 형태에서 산화물 반도체막은 제 1 영역과, 제 2 영역을 갖고, 제 1 영역은 제 2 게이트 전극과 중첩되는 영역을 갖고 제 2 영역은 제 2 게이트 전극과 중첩되지 않는 영역을 갖고, 제 1 영역은 불순물 원소의 농도가 제 1 농도인 부분을 갖고, 제 2 영역은 불순물 원소의 농도가 제 2 농도인 부분을 갖고, 제 1 농도는 제 2 농도와 다른 농도인 것이 바람직하다.
또한, 상술한 일 형태에서 불순물 원소는 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소 중 하나 이상을 갖는 것이 바람직하다. 또한, 상술한 일 형태에서 불순물 원소는 아르곤과 수소를 갖는 것이 바람직하다.
또한, 상술한 일 형태에서 제 2 영역은 제 2 절연막과 접촉되는 영역을 갖는 것이 바람직하다. 또한, 상술한 일 형태에서 제 2 영역은 제 1 영역보다 불순물 원소의 농도가 높은 영역을 가지면 바람직하다. 또한, 상술한 일 형태에서 제 1 영역은 제 2 영역보다 결정성이 높은 영역을 가지면 바람직하다.
또한, 상술한 일 형태에서 산화물 반도체막은 산소와, In과, Zn과, M(M은 Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 함유하면 바람직하다. 또한, 상술한 일 형태에서 산화물 반도체막은 결정부를 포함하고, 결정부는 c축 배향성을 갖고 c축이 산화물 반도체막의 피형성면의 법선 벡터에 평행한 부분을 가지면 바람직하다.
또한, 본 발명의 다른 일 형태는 상술한 일 형태 중 어느 하나에 기재된 반도체 장치와 표시 소자를 갖는 표시 장치다. 또한, 본 발명의 다른 일 형태는 상기 표시 장치와, 터치 센서를 갖는 표시 모듈이다. 또한, 본 발명의 다른 일 형태는 상술한 일 형태 중 어느 하나에 기재된 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 갖는 전자 기기다.
본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 트랜지스터를 갖는 신규 반도체 장치를 제공할 수 있다. 특히, 산화물 반도체를 사용한 플레너형 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한 플레너형 트랜지스터와, 상기 트랜지스터에 접속되는 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한, 온 전류가 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한, 오프 전류가 낮은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한, 점유 면적이 작은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한, 안정된 전기 특성을 갖는 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 사용한, 신뢰성이 높은 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다. 또는 신규 표시 장치를 제공할 수 있다.
또한, 상술한 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 상술한 효과 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고 명세서, 도면, 청구항 등의 기재로부터 상술한 효과 외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 2는 반도체 장치의 일 형태를 도시한 단면도.
도 3은 반도체 장치의 일 형태를 도시한 단면도.
도 4는 반도체 장치의 일 형태를 도시한 단면도.
도 5는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 6은 반도체 장치의 일 형태를 도시한 단면도.
도 7은 반도체 장치의 일 형태를 도시한 단면도.
도 8은 반도체 장치의 일 형태를 도시한 단면도.
도 9는 반도체 장치의 일 형태를 도시한 단면도.
도 10은 반도체 장치의 일 형태를 도시한 단면도.
도 11은 반도체 장치의 일 형태를 도시한 단면도, 및 밴드 구조의 일 형태를 도시한 도면.
도 12는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 13은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 14는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 15는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 16은 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 17은 산화물 반도체의 단면 TEM 이미지 및 국소적인 푸리에 변환 이미지.
도 18은 산화물 반도체막의 나노빔 전자 회절 패턴을 나타낸 도면, 및 투과 전자 회절 측정 장치의 일례를 도시한 도면.
도 19는 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타낸 그래프, 및 평면 TEM 이미지.
도 20은 계산 모델을 설명하기 위한 도면.
도 21은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 22는 활성화 장벽을 설명하기 위한 그래프.
도 23은 초기 상태와 최종 상태를 설명하기 위한 도면.
도 24는 활성화 장벽을 설명하기 위한 그래프.
도 25는 VoH의 천이 레벨을 설명하기 위한 도면.
도 26은 표시 장치의 일 형태를 도시한 상면도.
도 27은 표시 장치의 일 형태를 도시한 단면도.
도 28은 표시 장치의 일 형태를 도시한 단면도.
도 29는 발광 장치의 화소부의 구성에 대하여 설명하기 위한 도면.
도 30은 반도체 장치의 단면도.
도 31은 표시 장치의 상면도 및 회로도.
도 32는 표시 장치의 회로도 및 타이밍 차트.
도 33은 표시 장치의 회로도 및 타이밍 차트.
도 34는 표시 장치의 회로도 및 타이밍 차트.
도 35는 표시 장치의 회로도 및 타이밍 차트.
도 36은 표시 모듈을 설명하기 위한 도면.
도 37은 전자 기기를 설명하기 위한 도면.
도 38은 실시예에서의 단면 TEM 이미지.
도 39는 저항률의 온도 의존성을 설명하기 위한 그래프.
도 40은 CAAC-OS의 성막 모델을 설명하기 위한 모식도, 펠릿 및 CAAC-OS의 단면도.
도 41은 nc-OS의 성막 모델 및 펠릿을 설명하기 위한 모식도.
도 42는 펠릿을 설명하기 위한 도면.
도 43은 피형성면에서 펠릿에 가해지는 힘을 설명하기 위한 도면.
도 44는 피형성면에서의 펠릿의 움직임을 설명하기 위한 도면.
도 45는 InGaZnO4의 결정을 설명하기 위한 도면.
도 46은 원자가 충돌되기 전의 InGaZnO4의 구조 등을 설명하기 위한 도면.
도 47은 원자가 충돌된 후의 InGaZnO4의 구조 등을 설명하기 위한 도면.
도 48은 원자가 충돌된 후의 원자의 궤적을 설명하기 위한 도면.
도 49는 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
이하에서는 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다.
또한, 도면에서, 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정되는 것이 아니라고 부기한다.
또한, 본 명세서에서, "위에", "아래에" 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 사용한다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라서 적절히 변화하는 것이다. 그러므로, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라서 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자를 가리킨다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서, 채널 영역이란 전류가 주로 흐르는 영역을 가리킨다.
또한, 소스나 드레인의 기능은 상이한 극성을 갖는 트랜지스터가 채용되거나 회로 동작에서 전류의 방향이 바뀌는 경우 등에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는, 소스나 드레인이라는 용어는, 서로 바꿔서 사용할 수 있다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상간에서 전기 신호의 수수(授受)를 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 기타 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는 트랜지스터와 용량 소자를 동일 기판 위에 구비하는 반도체 장치, 및 상기 반도체 장치의 제작 방법의 일례에 대하여 도 1~도 16을 사용하여 설명한다.
<반도체 장치의 구성 1>
도 1에 트랜지스터와 용량 소자를 동일 기판 위에 구비하는 반도체 장치의 일례를 도시하였다. 또한, 트랜지스터는 톱 게이트 구조다.
도 1의 (A)는 반도체 장치가 갖는 트랜지스터(100)의 상면도이고, 도 1의 (B)는 반도체 장치가 갖는 용량 소자(150)의 상면도이고, 도 1의 (C)는 도 1의 (A)를 일점 쇄선 X1-X2를 따라 자른 단면도이고, 도 1의 (D)는 도 1의 (B)를 일점 쇄선 X3-X4를 따라 자른 단면도다. 또한, 도 1의 (A) 및 (B)에서는 명료화를 위하여 기판(102), 절연막(104), 절연막(108), 절연막(118), 절연막(120) 등을 생략하였다. 또한, 트랜지스터 및 용량 소자의 상면도에서는 이후의 도면에서도 도 1의 (A) 및 (B)와 마찬가지로 구성 요소의 일부를 생략하는 경우가 있다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향으로 부르는 경우가 있다.
도 1의 (A) 및 (C)에 도시된 트랜지스터(100)는 기판(102) 위에 형성된 절연막(108)과, 절연막(108) 위의 산화물 반도체막(110)과, 산화물 반도체막(110) 위의 절연막(112)과, 절연막(112)을 개재(介在)하여 산화물 반도체막(110)과 중첩되는 도전막(114)과, 산화물 반도체막(110), 절연막(112), 및 도전막(114)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(118) 및 절연막(120)에 제공되는 개구부(140a)를 통하여 산화물 반도체막(110)에 접속되는 도전막(122)과, 절연막(118) 및 절연막(120)에 제공되는 개구부(140b)를 통하여 산화물 반도체막(110)에 접속되는 도전막(124)을 포함한다. 또한, 트랜지스터(100) 위에는 절연막(120), 도전막(122), 및 도전막(124)을 덮는 절연막(128)을 제공하여도 좋다.
또한, 도 1의 (C)에서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(114)은 도전막(114a)과, 도전막(114a) 위의 도전막(114b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(122)은 도전막(122a)과, 도전막(122a) 위의 도전막(122b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(124)은 도전막(124a)과, 도전막(124a) 위의 도전막(124b)으로 이루어지는 적층 구조를 갖는다.
트랜지스터(100)에서, 도전막(114)은 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 도전막(122)은 소스 전극 및 드레인 전극 중 한쪽 전극으로서 기능하고, 도전막(124)은 소스 전극 및 드레인 전극 중 다른 쪽 전극으로서 기능한다. 또한, 트랜지스터(100)에서, 절연막(108)은 산화물 반도체막(110)의 하지막으로서 기능하고, 절연막(112)은 게이트 절연막으로서 기능한다.
또한, 도 1의 (B) 및 (D)에 도시된 용량 소자(150)는 기판(102) 위에 형성된 절연막(108)과, 절연막(108) 위의 절연막(112)과, 절연막(112) 위의 도전막(116)과, 절연막(108), 절연막(112), 및 도전막(116)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120)에 제공되는 개구부(140c)에서 절연막(118)을 개재하여 도전막(116)과 중첩되는 도전막(126)을 포함한다. 또한, 용량 소자(150) 위에는 절연막(120) 및 도전막(126)을 덮는 절연막(128)을 제공하여도 좋다.
또한, 도 1의 (D)에서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(116)은 도전막(116a)과, 도전막(116a) 위의 도전막(116b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(126)은 도전막(126a)과, 도전막(126a) 위의 도전막(126b)으로 이루어지는 적층 구조를 갖는다.
또한, 용량 소자(150)는 한 쌍의 전극 사이에 유전체를 협지하는 구조를 갖는다. 더 자세하게 말하면 한 쌍의 전극 중 한쪽이 도전막(116)이고, 한 쌍의 전극 중 다른 쪽이 도전막(126)이고, 도전막(116)과 도전막(126) 사이의 절연막(118)이 유전체로서 기능한다.
또한, 트랜지스터(100)의 게이트 전극으로서 기능하는 도전막(114)과, 용량 소자(150)의 한 쌍의 전극 중 한쪽으로서 기능하는 도전막(116)은 동일 공정에서 형성되고 적어도 일부가 동일 표면 위에 형성된다. 또한, 트랜지스터(100)의 소스 전극 및 드레인 전극으로서 기능하는 도전막(122) 및 도전막(124)과, 용량 소자(150)의 한 쌍의 전극 중 다른 쪽으로서 기능하는 도전막(126)은 동일 공정에서 형성되고 적어도 일부가 동일 표면 위에 형성된다.
이와 같이, 트랜지스터(100) 및 용량 소자(150)의 각 전극으로서 기능하는 도전막을 동일 공정에서 형성함으로써 제조 비용을 절감할 수 있다.
또한, 용량 소자(150)에서, 절연막(120)은 개구부(140c)를 갖는다. 따라서 절연막(118)과 절연막(120)이 적층되어 이루어지는 절연막에서 절연막(118)만을 유전체로서 기능시킨다. 이와 같은 구성으로 함으로써 용량 소자(150)의 용량 값을 크게 할 수 있다. 따라서 표시 장치의 용량 값을 크게 할 수 있다.
다음에 도 1의 (A)에 도시된 트랜지스터(100)를 일점 쇄선 Y1-Y2 방향(채널 폭 방향)을 따라 자른 단면도를 도 2에 도시하였다.
도 2에 도시된 바와 같이, 채널 폭 방향에서, 도전막(114a)의 단부는 도전막(114b)의 단부보다 외측에 위치한다. 또한, 절연막(112)의 단부는 도전막(114a)의 단부보다 외측에 위치한다. 또한, 절연막(108b)은 절연막(112)이 중첩되지 않는 영역에 오목부를 갖는다. 이와 같은 구조로 함으로써 절연막(118), 절연막(120), 및 절연막(128)의 피복성을 향상시킬 수 있다.
다음에 트랜지스터(100)가 갖는 산화물 반도체막(110)의 자세한 사항에 대하여 이하에서 설명한다.
트랜지스터(100)의 산화물 반도체막(110)에서, 도전막(114)과 중첩되지 않는 영역에는 산소 빈자리(Oxygen Vacancy)를 형성하는 원소를 갖는다. 이하, 산소 빈자리를 형성하는 원소를 불순물 원소로 하여 설명한다. 불순물 원소의 대표적인 예로서는 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 희가스 원소 등이 있다. 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다.
불순물 원소가 산화물 반도체막에 첨가되면 산화물 반도체막 중의 금속 원소 및 산소의 결합이 절단되어 산소 빈자리가 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면 산화물 반도체막 중의 금속 원소와 결합된 산소가 불순물 원소와 결합되어 금속 원소로부터 산소가 이탈되어 산소 빈자리가 형성된다. 이로써, 산화물 반도체막에서 캐리어 밀도가 증가되어 도전성이 높게 된다.
불순물 원소를 첨가함으로써 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리가 형성된 곳에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 결과적으로, 산화물 반도체는 도전성이 높게 되어 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대한 투광성을 갖는다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 갖는 산화물 반도체다. 따라서, 이 도너 준위로 인한 흡수의 영향은 작고, 가시광에 대한 투광성이 산화물 반도체와 같은 정도다.
여기서 산화물 도전체로 형성되는 막(이하, 산화물 도전체막이라고 함)에서의 저항률의 온도 의존성에 대하여 도 39를 사용하여 설명한다.
여기서는 산화물 도전체막을 갖는 시료를 제작하였다. 산화물 도전체막으로서는 산화물 반도체막이 질화 실리콘막에 접촉됨으로써 형성된 산화물 도전체막(OC_SiNx), 도핑 장치에서 산화물 반도체막에 아르곤이 첨가되고 질화 실리콘막과 접촉됨으로써 형성된 산화물 도전체막(OC_Ar dope+SiNx), 또는 플라즈마 처리 장치에서 산화물 반도체막이 아르곤 플라즈마에 노출되며 질화 실리콘막과 접촉함으로써 형성된 산화물 도전체막(OC_Ar plasma+SiNx)을 제작하였다. 또한, 질화 실리콘막은 수소를 함유한다.
산화물 도전체막(OC_SiNx)을 포함하는 시료의 제작 방법을 이하에 기재한다. 유리 기판 위에 두께 400nm의 산화질화 실리콘막을 플라즈마 CVD법에 의하여 형성한 후, 산소 플라즈마에 노출하여 산소 이온을 산화질화 실리콘막에 첨가함으로써, 가열에 의하여 산소를 방출하는 산화질화 실리콘막을 형성하였다. 다음에 가열에 의하여 산소를 방출하는 산화질화 실리콘막 위에 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn산화물막을 형성하고 450℃의 질소 분위기하에서 가열 처리를 수행한 후, 450℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다. 다음에 플라즈마 CVD법에 의하여 두께 100nm의 질화 실리콘막을 형성하였다. 다음에 350℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다.
산화물 도전체막(OC_Ar dope+SiNx)을 포함하는 시료의 제작 방법을 이하에 기재한다. 유리 기판 위에 두께 400nm의 산화질화 실리콘막을 플라즈마 CVD법에 의하여 형성한 후, 산소 플라즈마에 노출하여 산소 이온을 산화질화 실리콘막에 첨가함으로써, 가열에 의하여 산소를 방출하는 산화질화 실리콘막을 형성하였다. 다음에 가열에 의하여 산소를 방출하는 산화질화 실리콘막 위에 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn산화물막을 형성하고 450℃의 질소 분위기하에서 가열 처리를 수행한 후, 450℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다. 다음에 도핑 장치를 사용하여 In-Ga-Zn산화물막에 가속 전압을 10kV로 하여 도즈량이 5×1014ions/cm2의 아르곤을 첨가하여 In-Ga-Zn산화물막에 산소 빈자리를 형성하였다. 다음에 플라즈마 CVD법에 의하여 두께 100nm의 질화 실리콘막을 형성하였다. 다음에 350℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다.
산화물 도전체막(OC_Ar plasma+SiNx)을 포함하는 시료의 제작 방법을 이하에 기재한다. 유리 기판 위에 두께 400nm의 산화질화 실리콘막을 플라즈마 CVD법에 의하여 형성한 후, 산소 플라즈마에 노출함으로써, 가열에 의하여 산소를 방출하는 산화질화 실리콘막을 형성하였다. 다음에 가열에 의하여 산소를 방출하는 산화질화 실리콘막 위에 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn산화물막을 형성하고 450℃의 질소 분위기하에서 가열 처리를 수행한 후, 450℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다. 다음에 플라즈마 처리 장치에서 아르곤 플라즈마를 발생시키고 가속시킨 아르곤 이온을 In-Ga-Zn산화물막에 충돌시킴으로써 산소 빈자리를 형성하였다. 다음에 플라즈마 CVD법에 의하여 두께 100nm의 질화 실리콘막을 형성하였다. 다음에 350℃의 질소 및 산소의 혼합 가스 분위기하에서 가열 처리를 수행하였다.
다음에 각 시료의 저항률을 측정한 결과를 도 39에 나타냈다. 여기서 저항률의 측정은 4단자의 van-der-Pauw법으로 수행하였다. 도 39에서 가로 축은 측정 온도를 나타내고, 세로 축은 저항률을 나타낸다. 또한, 산화물 도전체막(OC_SiNx)의 측정 결과를 사각표로 나타내고, 산화물 도전체막(OC_Ar dope+SiNx)의 측정 결과를 동그라미표로 나타내고, 산화물 도전체막(OC_Ar plasma+SiNx)의 측정 결과를 삼각표로 나타낸다.
또한, 도시되지 않았지만 질화 실리콘막과 접촉되지 않는 산화물 반도체막은 저항률이 높기 때문에, 저항률을 측정하기 어려웠다. 따라서 산화물 도전체막은 산화물 반도체막보다 저항률이 낮은 것을 알 수 있다.
도 39를 보면 알다시피 산화물 도전체막(OC_Ar dope+SiNx) 및 산화물 도전체막(OC_Ar plasma+SiNx)이 산소 빈자리 및 수소를 함유하는 경우, 저항률의 변동이 작다. 대표적으로는 80K 이상 290K 이하에서, 저항률의 변동률은 ±20% 미만이다. 또는 150K 이상 250K 이하에서, 저항률의 변동률은 ±10% 미만이다. 즉, 산화물 도전체는 축퇴형 반도체(degenerate semiconductor)이고, 전도대단과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 그러므로 산화물 도전체막을 트랜지스터의 소스 영역 및 드레인 영역으로서 사용함으로써 산화물 도전체막과, 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉이 오믹 접촉이 되어 산화물 도전체막과, 소스 전극 및 드레인 전극으로서 기능하는 도전막 사이의 접촉 저항을 저감할 수 있다. 또한, 산화물 도전체의 저항률은 온도 의존성이 낮기 때문에 산화물 도전체막과, 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉 저항의 변동량이 적고, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
여기서, 산화물 반도체막(110) 근방의 확대도를 도 3 및 도 4에 도시하였다. 또한, 도 3 및 도 4에서는 복잡하게 되는 것을 피하기 위하여 구성 요소의 일부를 생략하였다.
산화물 반도체막(110)의 채널 길이 방향의 단면 형상에서, 산화물 반도체막(110)의 캐리어 밀도가 증가되어 도전성이 높게 되는 영역(이하, 저저항 영역이라고 함)이 형성된다. 또한, 산화물 반도체막(110) 중에 형성되는 저저항 영역은 도 3 및 도 4에 도시된 바와 같이, 복수의 구성 요소로 이루어지고 있다. 또한, 도 3 및 도 4에서 채널 길이(L)는, 한 쌍의 저저항 영역에 끼워진 영역의 길이를 가리킨다.
도 3의 (A)에 도시된 바와 같이, 산화물 반도체막(110)은, 도전막(114)과 중첩되는 영역에 형성되는 채널 영역(110a)과, 채널 영역(110a)을 끼우며 불순물 원소를 함유하는 영역 즉, 저저항 영역(110b) 및 저저항 영역(110c)을 갖는다. 또한, 도 3의 (A)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서 채널 영역(110a)과 저저항 영역(110b)의 경계, 및 채널 영역(110a)과 저저항 영역(110c)의 경계가 절연막(112)을 개재하여 도전막(114a)의 하단부와 일치 또는 대략 일치한다. 즉, 상면 형상에서 채널 영역(110a)과 저저항 영역(110b)의 경계, 및 채널 영역(110a)과 저저항 영역(110c)의 경계가 도전막(114a)의 하단부와 일치 또는 대략 일치한다.
또한 도 3의 (A)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 도전막(114a)의 단부는 도전막(114b)의 단부보다 외측에 위치하고 도전막(114b)이 테이퍼 형상이라도 좋다. 즉, 도전막(114a) 및 도전막(114b)이 접촉되는 면과 도전막(114b)의 측면이 이루는 각도 θ1이 90° 미만, 10° 이상 85° 이하, 또는 15° 이상 85° 이하, 또는 30° 이상 85° 이하, 또는 45° 이상 85° 이하, 또는 60° 이상 85° 이하라도 좋다. 각도 θ1을 90° 미만, 10° 이상 85° 이하, 또는 15° 이상 85° 이하, 또는 30° 이상 85° 이하, 또는 45° 이상 85° 이하, 또는 60° 이상 85° 이하로 함으로써 도전막(114b)의 측면에서의 절연막(118)의 피복성을 높일 수 있다.
또한, 도 3의 (A)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 절연막(112)의 단부가 도전막(114a) 및 도전막(114b)의 단부보다 외측에 위치하여도 좋다. 또한, 절연막(112)의 단부의 일부가 원호를 가져도 좋다. 또한, 절연막(112)이 테이퍼 형상이라도 좋다. 즉, 산화물 반도체막(110) 및 절연막(112)이 접촉되는 면과 절연막(112)의 측면이 이루는 각도 θ2가 90° 미만, 바람직하게는 30° 이상 90° 미만이라도 좋다.
또는 도 3의 (B)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 저저항 영역(110b) 및 저저항 영역(110c)은 절연막(112)을 개재하여 도전막(114)과 중첩되는 영역을 갖는다. 상기 영역은 오버 랩 영역으로서 기능한다. 채널 길이 방향에서의 오버 랩 영역의 길이를 Lov로 나타낸다. Lov는 채널 길이(L)의 20% 미만, 또는 10% 미만, 또는 5% 미만, 또는 2% 미만이다.
또는 도 3의 (C)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 채널 영역(110a)은 도전막(114a)의 하단부와 중첩되지 않는 영역을 갖는다. 상기 영역은 오프 셋 영역으로서 기능한다. 채널 길이 방향에서의 오프 셋 영역의 길이를 Loff로 나타낸다. 또한, 오프 셋 영역이 복수로 있는 경우에는 하나의 오프 셋 영역의 길이를 Loff로 한다. Loff는 채널 길이(L)에 포함된다. 또한, Loff는 채널 길이(L)의 20% 미만, 또는 10% 미만, 또는 5% 미만, 또는 2% 미만이다.
또는, 도 3의 (D)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 산화물 반도체막(110)은 채널 영역(110a)과 저저항 영역(110b) 사이에 저저항 영역(110d)을 갖고, 채널 영역(110a)과 저저항 영역(110c) 사이에 저저항 영역(110e)을 갖는다. 저저항 영역(110d) 및 저저항 영역(110e)은 저저항 영역(110b) 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높다. 여기서는 저저항 영역(110d) 및 저저항 영역(110e)은 절연막(112)과 중첩되지만 절연막(112)에 더하여 도전막(114)과 중첩되어도 좋다.
또는, 도 4의 (A)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 산화물 반도체막(110)은 도전막(122)과 중첩되는 영역에 영역(110f), 및 도전막(124)과 중첩되는 영역에 영역(110g)을 갖는다. 영역(110f) 및 영역(110g)에는 불순물 원소가 첨가되지 않아도 된다. 이 경우, 산화물 반도체막(110)은 도전막(122) 및 도전막(124)과 각각 접촉되는 영역(110f) 및 영역(110g)과 채널 영역(110a) 사이에 불순물 원소를 갖는 영역, 즉 저저항 영역(110b) 및 저저항 영역(110c)을 갖는다. 또한, 영역(110f) 및 영역(110g)은 각각 도전막(122) 및 도전막(124)에 전압이 인가되면 도전성을 갖기 때문에 소스 영역 및 드레인 영역으로서 기능한다.
또한, 도 4의 (A)에 도시된 구조는, 도전막(122) 및 도전막(124)을 형성한 후, 도전막(114), 도전막(122), 및 도전막(124)을 마스크로 하여 절연막(120) 및 절연막(118)을 개재하여 불순물 원소를 산화물 반도체막(110)에 첨가함으로써 형성된다.
또는, 도 4의 (B)에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 채널 영역(110a)을 끼우는 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)을 제공하여도 좋다.
구체적으로는 도 4의 (B)에 도시된 산화물 반도체막(110)은, 채널 영역(110a)과, 채널 영역(110a)을 끼우는 저저항 영역(110h) 및 저저항 영역(110i)과, 저저항 영역(110h) 및 저저항 영역(110i)을 끼우는 저저항 영역(110d) 및 저저항 영역(110e)과, 저저항 영역(110d) 및 저저항 영역(110e)을 끼우는 저저항 영역(110b) 및 저저항 영역(110c)을 갖는다. 저저항 영역(110h) 및 저저항 영역(110i)은 도전막(114b)과 중첩되지 않는 영역의 도전막(114a)과, 절연막(112)을 개재하여 불순물 원소를 첨가함으로써 형성된다. 또한, 저저항 영역(110d) 및 저저항 영역(110e)은 도전막(114a) 및 도전막(114b)과 중첩되지 않는 영역의 절연막(112)을 개재하여 불순물 원소를 첨가함으로써 형성된다. 또한 저저항 영역(110b) 및 저저항 영역(110c)은 불순물 원소를 직접 첨가함으로써 형성된다. 따라서 저저항 영역(110h) 및 저저항 영역(110i)은 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110b), 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높다. 또한, 저저항 영역(110d) 및 저저항 영역(110e)은 저저항 영역(110b) 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높다.
또한, 도 4의 (B)에서, 채널 영역(110a)은 도전막(114b)과 중첩된다. 또한, 저저항 영역(110h) 및 저저항 영역(110i)은 도전막(114b) 외측에 돌출된 도전막(114a)과 중첩된다. 또한, 저저항 영역(110d) 및 저저항 영역(110e)은 도전막(114a) 외측에 돌출된 절연막(112)과 중첩된다. 또한, 저저항 영역(110b) 및 저저항 영역(110c)은 절연막(112) 외측에 있고 절연막(118)과 중첩된다.
도 3의 (D) 및 도 4의 (B)에 도시된 바와 같이, 산화물 반도체막(110)이, 저저항 영역(110b) 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높은 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)을 가짐으로써 드레인 영역의 전계 완화가 가능하다. 그러므로 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동을 저감할 수 있다.
또한, 도 3 및 도 4에 도시된 산화물 반도체막(110)은 절연막(112) 및 도전막(114)과 중첩되지 않는 영역의 막 두께가 절연막(112) 및 도전막(114)과 중첩되는 영역의 막 두께보다 얇은 영역을 갖는다. 상기 얇은 영역은 절연막(112) 및 도전막(114)과 중첩되는 영역의 산화물 반도체막의 막 두께보다 얇고, 상기 얇은 영역의 두께는 0.1nm 이상 5nm 이하다.
또한, 산화물 반도체막(110) 중의 저저항 영역(110b) 및 저저항 영역(110c)은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에는 불순물 원소가 포함된다.
불순물 원소가 희가스 원소이고 산화물 반도체막(110)이 스퍼터링법으로 형성되는 경우, 채널 영역(110a), 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은 각각 희가스 원소를 함유한다. 또한, 채널 영역(110a)에 비하여 저저항 영역(110b) 및 저저항 영역(110c)이 희가스 원소의 농도가 높다. 또한 저저항 영역(110d) 및 저저항 영역(110e)에 비하여 저저항 영역(110b) 및 저저항 영역(110c)이 희가스 원소의 농도가 높다. 또한, 저저항 영역(110h) 및 저저항 영역(110i)에 비하여 저저항 영역(110d) 및 저저항 영역(110e)이 희가스 원소의 농도가 높다.
이것은 산화물 반도체막(110)이 스퍼터링법으로 형성되는 경우, 스퍼터링 가스로서 희가스를 사용하므로 산화물 반도체막(110)에 희가스가 포함되는 것, 및 저저항 영역(110b) 및 저저항 영역(110c)에서 산소 빈자리를 형성하기 위하여 의도적으로 희가스가 첨가되는 것이 원인이다. 또한, 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은, 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i) 위에 형성되는 막 구성 및 막 두께의 차이에 의하여, 산소 빈자리를 형성하기 위하여 첨가되는 희가스의 농도가 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에서 상이하다. 또한, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에서, 채널 영역(110a)과 상이한 희가스 원소가 첨가되어도 좋다.
또한, 불순물 원소가 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 또는 염소인 경우, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은 상기 불순물 원소를 함유한다. 이로써 채널 영역(110a)에 비하여 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은 상술한 불순물 원소의 농도가 높다. 또한, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 불순물 원소의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 또는 1×1019atoms/cm3 이상 1×1021atoms/cm3 이하, 또는 5×1019atoms/cm3 이상 5×1020atoms/cm3 이하로 할 수 있다.
또한, 불순물 원소가 수소인 경우, 채널 영역(110a)에 비하여 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은 수소 농도가 높다. 또한, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에서, 2차 이온 질량 분석법으로 얻어지는 수소 농도는 8×1019atoms/cm3 이상, 또는 1×1020atoms/cm3 이상, 또는 5×1020atoms/cm3 이상으로 할 수 있다.
저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)은 불순물 원소를 갖기 때문에 산소 빈자리가 증가되어 캐리어 밀도가 증가된다. 이 결과, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)의 도전성이 높게 된다.
또한, 불순물 원소로서는, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 및 염소 중 하나 이상과 희가스를 조합하여도 좋다. 이 경우, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에서 희가스에 의하여 형성된 산소 빈자리와, 첨가된 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 및 염소 중 하나 이상이 상호적으로 작용되어 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)의 도전성이 더 높게 되는 경우가 있다.
또한, 불순물 원소가 첨가됨으로써 산소 빈자리가 형성된 산화물 반도체에 수소를 첨가하면, 산소 빈자리가 형성된 곳에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 도전체를 형성할 수 있다. 이로써 산화물 도전체는 투광성을 갖는다. 또한, 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
산화물 도전체는 축퇴형 반도체이고, 전도대단과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 그러므로 산화물 도전체막과, 소스 전극 및 드레인 전극으로서 기능하는 도전막과의 접촉은 오믹 접촉이 되어 산화물 도전체막과, 소스 전극 및 드레인 전극으로서 기능하는 도전막 사이의 접촉 저항을 저감할 수 있다.
본 실시형태에 기재된 트랜지스터(100)는 채널 영역(110a)이, 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(110b) 및 저저항 영역(110c)에 의하여 끼워진 구조를 갖는다. 따라서 트랜지스터(100)는 온 전류가 높고, 전계 효과 이동도가 높다. 또한, 트랜지스터(100)에서, 도전막(114)을 마스크로 하여 불순물 원소가 산화물 반도체막(110)에 첨가된다. 즉 자기 정합적으로 저저항 영역을 형성할 수 있다.
또한, 트랜지스터(100)는, 게이트 전극으로서 기능하는 도전막(114)과, 소스 전극 및 드레인 전극으로서 각각 기능하는 도전막(122) 및 도전막(124)이 중첩되지 않는 구성을 갖는다. 따라서 도전막(114)과 도전막(122) 사이, 및 도전막(114)과 도전막(124) 사이의 기생 용량을 저감할 수 있다. 이 결과, 기판(102)으로서 대면적 기판을 사용한 경우, 도전막(114)과 도전막(122) 사이, 및 도전막(114)과 도전막(124) 사이에서의 신호 지연을 저감할 수 있다.
다음에, 도 1에 도시된 반도체 장치의 기타 구성의 자세한 사항에 대하여 설명한다.
기판(102)으로서는 다양한 기판을 사용할 수 있고, 특정한 것에 한정되지 않는다. 기판의 일례로서는 반도체 기판(예컨대 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스강 기판, 스테인리스강박이 사용된 기판, 텅스텐 기판, 텅스텐박이 사용된 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함하는 종이, 또는 기재(基材) 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는 예컨대 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱을 들 수 있다. 또는, 일례로서 아크릴 등의 합성 수지 등을 들 수 있다. 또는 일례로서 폴리에스터, 폴리프로필렌, 폴리 불화 바이닐, 또는 폴리 염화 바이닐 등을 들 수 있다. 또는 일례로서 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등을 들 수 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터 및 용량 소자를 제작함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고 전류 능력이 높으며 사이즈가 작은 트랜지스터 및 용량 소자를 제작할 수 있다. 이와 같은 트랜지스터 및 용량 소자를 사용하여 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고 가요성 기판 위에 직접 트랜지스터 및 용량 소자를 형성하여도 좋다. 또는, 기판(102)과 트랜지스터 및 용량 소자 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 부분적으로 또는 완전히 완성시킨 후, 기판(102)으로부터 분리하여, 다른 기판에 전재(轉載)하는데 사용할 수 있다. 이 때, 트랜지스터 및 용량 소자는 내열성이 떨어지는 기판이나 가요성 기판에도 전재될 수 있다. 또한, 상기 박리층은, 예컨대 텅스텐막과 산화 실리콘막 등의 무기막을 적층한 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 가질 수 있다.
트랜지스터 및 용량 소자가 전재되는 기판의 일례로서는, 상술한 트랜지스터 및 용량 소자를 형성하는 것이 가능한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(비단, 면, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스터) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등을 들 수 있다. 이들 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
절연막(108)은 스퍼터링법, CVD법, 증착법, 펄스레이저퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 또한, 절연막(108)은 예컨대 산화물 절연막 또는 질화물 절연막을 단층 또는 적층으로 형성할 수 있다. 또한, 절연막(108)과 산화물 반도체막(110)의 계면 특성을 향상시키기 위하여, 절연막(108) 중의, 적어도 산화물 반도체막(110)과 접촉되는 영역은 산화물 절연막으로 형성되는 것이 바람직하다. 또한, 가열에 의하여 산소를 방출하는 산화물 절연막을 절연막(108)으로서 사용함으로써 가열 처리에 의하여, 절연막(108)에 포함되는 산소를 산화물 반도체막(110)으로 이동시킬 수 있다.
절연막(108)의 두께는 50nm 이상 또는 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(108)을 두껍게 함으로써 절연막(108)의 산소 방출량을 증가시킬 수 있음과 함께, 절연막(108)과 산화물 반도체막(110)의 계면에서의 계면 준위 및 산화물 반도체막(110)의 채널 영역(110a)에 포함되는 산소 빈자리를 저감할 수 있다.
절연막(108)으로서 예컨대 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn산화물 등을 사용하여 단층 또는 적층으로 형성하면 좋다. 본 실시형태에서는 절연막(108a)으로서 질화 실리콘막을 사용하고 절연막(108b)으로서 산화질화 실리콘막을 사용한다.
산화물 반도체막(110)은 대표적으로는, In-Ga산화물, In-Zn산화물, In-M-Zn산화물(M은, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf) 등의 금속 산화물로 형성된다. 또한, 산화물 반도체막(110)은 투광성을 갖는다.
또한, 산화물 반도체막(110)이 In-M-Zn산화물인 경우, In 및 M의 원자수비율은, In 및 M의 합을 100atomic%로 하였을 때, In을 25atomic％ 이상 M을 75atomic％ 미만, 또는 In을 34atomic％ 이상 M을 66atomic％ 미만으로 한다.
산화물 반도체막(110)의 에너지 갭은 2eV 이상, 또는 2.5eV 이상, 또는 3eV 이상이다.
산화물 반도체막(110)의 두께는 3nm 이상 200nm 이하, 3nm 이상 100nm 이하, 또는 3nm 이상 60nm 이하로 할 수 있다.
산화물 반도체막(110)이 In-M-Zn산화물인 경우, In-M-Zn산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 바람직하다. 또한, 성막되는 산화물 반도체막(110)의 원자수비는 각각, 상술한 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
또한, 산화물 반도체막(110)에서, 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(110)에서 산소 빈자리가 증가되어 n형화된다. 그러므로, 산화물 반도체막(110)에서의(특히 채널 영역(110a)에서의) 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 또는 2×1017atoms/cm3 이하로 할 수 있다. 이 결과, 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프(normally-off) 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(110)에서의(특히 채널 영역(110a)에서의), 2차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 또는 2×1016atoms/cm3 이하로 할 수 있다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 경우가 있어 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이로써 채널 영역(110a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 이 결과, 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(110)에(특히 채널 영역(110a)에) 질소가 포함되면 캐리어인 전자가 생겨 캐리어 밀도가 증가되어 n형화되는 경우가 있다. 이 결과, 질소가 포함되는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막(110)에서의(특히 채널 영역(110a)에서의) 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, 2차 이온 질량 분석법에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 할 수 있다.
산화물 반도체막(110)에서의(특히 채널 영역(110a)에서의) 불순물 원소를 저감함으로써 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 따라서 산화물 반도체막(110)에서의(특히 채널 영역(110a)에서의) 캐리어 밀도를 1×1017개/cm3 이하, 또는 1×1015개/cm3 이하, 또는 1×1013개/cm3 이하, 또는 1×1011개/cm3 이하, 또는 1×10-9개/cm3 이상 1×1010개/cm3 이하로 할 수 있다.
산화물 반도체막(110)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 이용함으로써, 더 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리가 적은) 것을 '고순도 진성', 또는 '실질적으로 고순도 진성'이라고 부른다. 고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 저감할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다. 또한, 고순도 진성인 산화물 반도체막 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮게 되는 경우가 있다. 또한, 고순도 진성인 산화물 반도체막 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 낮고, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 산화물 반도체막(110)은 예컨대 비단결정 구조를 가져도 좋다. 비단결정 구조는, 예컨대, 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
또한, 산화물 반도체막(110)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상을 갖는 혼합막이라도 좋다. 혼합막은, 예컨대 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조의 경우가 있다. 또한, 혼합막은, 예컨대 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층된 구조를 갖는 경우가 있다.
또한, 산화물 반도체막(110)에서, 채널 영역(110a)과, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)의 결정성이 상이한 경우가 있다. 구체적으로는 산화물 반도체막(110)에서, 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)의 결정성보다 채널 영역(110a)의 결정성이 높다. 이것은 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에 불순물 원소가 첨가되는 경우에 저저항 영역(110b), 저저항 영역(110c), 저저항 영역(110d), 저저항 영역(110e), 저저항 영역(110h), 및 저저항 영역(110i)에 대미지가 가해져 결정성이 저하되기 때문이다.
절연막(112)은 산화물 절연막 또는 질화물 절연막을 단층 또는 적층으로 형성할 수 있다. 또한, 절연막(112)과 산화물 반도체막(110)의 계면 특성을 향상시키기 위하여, 절연막(112) 중의, 적어도 산화물 반도체막(110)과 접촉되는 영역은 산화물 절연막을 사용하여 형성되는 것이 바람직하다. 절연막(112)으로서 예컨대 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn산화물 등을 사용하여 단층 또는 적층으로 형성하면 좋다.
또한, 절연막(112)으로서 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 제공함으로써 산소가 산화물 반도체막(110)으로부터 외부로 확산되거나, 수소, 물 등이 외부로부터 산화물 반도체막(110)으로 침입되는 것을 방지할 수 있다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막으로서는 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
또한, 절연막(112)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감시킬 수 있다.
또한, 가열에 의하여 산소를 방출하는 산화물 절연막을 절연막(112)으로서 사용함으로써 가열 처리에 의하여 절연막(112)에 포함되는 산소를 산화물 반도체막(110)으로 이동시킬 수 있다.
절연막(112)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 또는 10nm 이상 250nm 이하로 할 수 있다.
도전막(114), 도전막(116), 도전막(122), 도전막(124), 및 도전막(126)은 스퍼터링법, 진공 증착법, 펄스레이저퇴적(PLD)법, 열CVD법 등을 사용하여 형성할 수 있다. 또한, 도전막(114), 도전막(116), 도전막(122), 도전막(124), 및 도전막(126)으로서는 예컨대 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 텅스텐 중으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈 및 지르코늄으로부터 선택된 어느 하나 또는 복수의 금속 원소를 사용하여도 좋다. 또한, 도전막(114), 도전막(116), 도전막(122), 도전막(124), 및 도전막(126)은 단층 구조라도 좋고 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망가니즈를 포함하는 구리막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하여 이들 위에 타이타늄막을 더 적층하는 3층 구조, 망가니즈를 포함하는 구리막 위에 구리막을 적층하여 이들 위에 망가니즈를 포함하는 구리막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 원소를 조합한 합금막, 또는 이들의 질화막을 사용하여도 좋다.
또한, 도전막(114) 및 도전막(116)은 동시에 형성되기 때문에 같은 재료 및 같은 적층 구조를 갖는다. 또한, 도전막(122), 도전막(124), 및 도전막(126)은 동시에 형성되기 때문에 같은 재료 및 같은 적층 구조를 갖는다.
또한, 도전막(114), 도전막(116), 도전막(122), 도전막(124), 및 도전막(126)은 인듐 주석 산화물(Indium Tin Oxide, ITO라고도 함), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 포함하는 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
도전막(114), 도전막(116), 도전막(122), 도전막(124), 및 도전막(126)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
절연막(118)은 질화물 절연막을 사용한다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성할 수 있다. 절연막(118)에 포함되는 수소 농도는 1×1022atoms/cm3 이상이면 바람직하다. 또한, 절연막(118)은 산화물 반도체막(110)의 저저항 영역과 접촉된다. 따라서 산화물 반도체막(110)에서, 절연막(118)에 포함되는 수소가 산화물 반도체막(110)의 저저항 영역에 확산됨으로써 채널 영역의 수소 농도보다 저저항 영역의 수소 농도가 높게 된다.
절연막(120)은 산화물 절연막 또는 질화물 절연막을 단층 또는 적층으로 형성할 수 있다. 절연막(120)은, 예컨대 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn산화물 등을 사용하여 단층 또는 적층으로 형성하면 좋다.
절연막(128)은 외부로부터 침입되는 수소, 물 등에 대한 배리어막으로서 기능하는 막인 것이 바람직하다. 절연막(128)은 예컨대, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄 등을 사용하여 단층 또는 적층으로 형성하면 좋다.
절연막(118), 절연막(120), 및 절연막(128)의 두께는 각각 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<반도체 장치의 구성 2>
다음에, 도 1에 도시된 반도체 장치의 다른 구성에 대하여 도 5 및 도 6을 참조하여 설명한다.
도 5의 (A)는 반도체 장치가 갖는 트랜지스터(100A)의 상면도이고, 도 5의 (B)는 반도체 장치가 갖는 용량 소자(150A)의 상면도이고, 도 5의 (C)는 도 5의 (A)를 일점 쇄선 X1-X2를 따라 자른 단면도이고, 도 5의 (D)는 도 5의 (B)를 일점 쇄선 X3-X4를 따라 자른 단면도다.
도 5의 (A) 및 (C)에 도시된 트랜지스터(100A)는 기판(102) 위에 형성된 절연막(104)과, 절연막(104) 위의 도전막(106)과, 절연막(104) 및 도전막(106) 위의 절연막(108)과, 절연막(108)을 개재하여 도전막(106)과 중첩되는 산화물 반도체막(110)과, 산화물 반도체막(110) 위의 절연막(112)과, 절연막(112)을 개재하여 산화물 반도체막(110)과 중첩되는 도전막(114)과, 산화물 반도체막(110), 절연막(112), 및 도전막(114)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(118) 및 절연막(120)에 제공되는 개구부(140a)를 통하여 산화물 반도체막(110)에 접속되는 도전막(122)과, 절연막(118) 및 절연막(120)에 제공되는 개구부(140b)를 통하여 산화물 반도체막(110)에 접속되는 도전막(124)을 포함한다. 또한, 트랜지스터(100A) 위에는 절연막(120), 도전막(122), 및 도전막(124)을 덮는 절연막(128)을 제공하여도 좋다.
또한, 도 5의 (C)에서, 도전막(106)은 도전막(106a)과, 도전막(106a) 위의 도전막(106b)으로 이루어지는 적층 구조를 갖는다. 또한, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(114)은 도전막(114a)과, 도전막(114a) 위의 도전막(114b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(122)은 도전막(122a)과, 도전막(122a) 위의 도전막(122b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(124)은 도전막(124a)과, 도전막(124a) 위의 도전막(124b)으로 이루어지는 적층 구조를 갖는다.
트랜지스터(100A)에서, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능하고, 도전막(114)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 도전막(122)은 소스 전극 및 드레인 전극 중 한쪽 전극으로서 기능하고, 도전막(124)은 소스 전극 및 드레인 전극 중 다른 쪽 전극으로서 기능한다. 또한, 트랜지스터(100A)에서, 절연막(108)은 제 1 게이트 절연막으로서 기능하고, 절연막(112)은 제 2 게이트 절연막으로서 기능한다.
또한, 도 5의 (A) 및 (C)에 도시된 트랜지스터(100A)는, 앞에서 설명한 트랜지스터(100)와는 달리 산화물 반도체막(110)의 위 및 아래에 게이트 전극으로서 기능하는 도전막을 갖는 구조를 갖는다. 트랜지스터(100A)와 같이, 본 발명의 일 형태에 따른 반도체 장치에는 게이트 전극을 2개 이상 제공하여도 좋다.
또한, 도 5의 (B) 및 (D)에 도시된 용량 소자(150A)는 기판(102) 위에 형성된 절연막(104)과, 절연막(104) 위의 절연막(108)과, 절연막(108) 위의 절연막(112)과, 절연막(112) 위의 도전막(116)과, 절연막(108), 절연막(112), 및 도전막(116)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120)에 제공되는 개구부(140c)에서, 절연막(118)을 개재하여 도전막(116)과 중첩되는 도전막(126)을 포함한다. 또한, 용량 소자(150A) 위에는 절연막(120) 및 도전막(126)을 덮는 절연막(128)을 제공하여도 좋다.
또한, 도 5의 (D)에서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(116)은 도전막(116a)과, 도전막(116a) 위의 도전막(116b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(126)은 도전막(126a)과, 도전막(126a) 위의 도전막(126b)으로 이루어지는 적층 구조를 갖는다.
또한, 용량 소자(150A)는 한 쌍의 전극 사이에 유전체를 협지하는 구조를 갖는다. 더 자세하게 말하면 한 쌍의 전극 중 한쪽이 도전막(116)이고 한 쌍의 전극 중 다른 쪽이 도전막(126)이고, 도전막(116)과 도전막(126) 사이의 절연막(118)이 유전체로서 기능한다.
또한, 트랜지스터(100A)의 제 2 게이트 전극으로서 기능하는 도전막(114)과, 용량 소자(150A)의 한 쌍의 전극 중 한쪽으로서 기능하는 도전막(116)은 동일 공정에서 형성되고 적어도 일부가 동일 표면 위에 형성된다. 또한, 트랜지스터(100A)의 소스 전극 및 드레인 전극으로서 기능하는 도전막(122) 및 도전막(124)과, 용량 소자(150A)의 한 쌍의 전극 중 다른 쪽으로서 기능하는 도전막(126)은 동일 공정에서 형성되고 적어도 일부가 동일 표면 위에 형성된다.
이와 같이, 트랜지스터(100A) 및 용량 소자(150A)의 각 전극으로서 기능하는 도전막을 동일 공정에서 형성함으로써 제조 비용을 절감할 수 있다.
또한, 용량 소자(150A)에서, 절연막(120)은 개구부(140c)를 갖는다. 따라서 절연막(118) 및 절연막(120)이 적층되어 이루어지는 절연막에서 절연막(118)만을 유전체로서 기능시킨다. 이와 같은 구성으로 함으로써 용량 소자(150A)의 용량 값을 크게 할 수 있다. 따라서 표시 장치의 용량 값을 크게 할 수 있다.
다음에 도 5의 (A)에 도시된 트랜지스터(100A)를 일점 쇄선 Y3-Y4 방향(채널 폭 방향)을 따라 자른 단면도를 도 6에 도시하였다.
도 6에 도시된 바와 같이, 제 2 게이트 전극으로서 기능하는 도전막(114)은 절연막(108) 및 절연막(112)에 제공되는 개구부(139)에서, 제 1 게이트 전극으로서 기능하는 도전막(106)에 접속된다. 따라서 도전막(114) 및 도전막(106)에는 같은 전위가 인가된다. 또한, 개구부(139)를 제공하지 않고 도전막(114)과 도전막(106)을 접속시키지 않는 구성으로 하여도 좋다. 도전막(114)과 도전막(106)을 접속시키지 않는 구성으로 하는 경우, 도전막(114) 및 도전막(106)에는 상이한 전위가 인가되어도 좋다.
또한, 도 6에 도시된 바와 같이, 산화물 반도체막(110)은, 제 1 게이트 전극으로서 기능하는 도전막(106)과, 제 2 게이트 전극으로서 기능하는 도전막(114) 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막에 끼워져 있다. 제 2 게이트 전극으로서 기능하는 도전막(114)의 채널 폭 방향의 길이는 산화물 반도체막(110)의 채널 폭 방향의 길이보다 길고, 산화물 반도체막(110)의 채널 폭 방향 전체는 절연막(112)을 개재하여 도전막(114)으로 덮인다. 또한, 제 2 게이트 전극으로서 기능하는 도전막(114)과 제 1 게이트 전극으로서 기능하는 도전막(106)은 절연막(108) 및 절연막(112)에 제공되는 개구부(139)에서 접속되기 때문에 산화물 반도체막(110)의 채널 폭 방향의 측면의 한쪽은 절연막(112)을 개재하여 제 2 게이트 전극으로서 기능하는 도전막(114)과 대향한다.
바꿔 말하면, 트랜지스터(100A)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)은, 제 1 게이트 절연막으로서 기능하는 절연막(108) 및 제 2 게이트 절연막으로서 기능하는 절연막(112)에 제공되는 개구부에서 접속됨과 함께 제 1 게이트 절연막으로서 기능하는 절연막(108) 및 제 2 게이트 절연막으로서 기능하는 절연막(112)을 개재하여 산화물 반도체막(110)을 둘러싸는 구성을 갖는다고도 말할 수 있다.
이와 같은 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)의 전계에 의하여, 트랜지스터(100A)에 포함되는 산화물 반도체막(110)을 전기적으로 둘러쌀 수 있다. 트랜지스터(100A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(100A)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(106) 또는 제 2 게이트 전극으로서 기능하는 도전막(114)에 의하여 채널을 유기시키기 위한 전계를 효과적으로 산화물 반도체막(110)에 인가할 수 있으므로, 트랜지스터(100A)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있게 된다. 또한, 온 전류를 높게 할 수 있기 때문에, 트랜지스터(100A)를 미세화할 수 있게 된다. 또한, 트랜지스터(100A)는 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(114)에 의하여 산화물 반도체막(110)이 둘러싸이는 구조를 갖기 때문에 트랜지스터(100A)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(100A)의 채널 폭 방향에서 개구부(139)가 형성되지 않는 산화물 반도체막(110)의 측면에 개구부(139)와 상이한 개구부를 형성하여도 좋다.
트랜지스터(100A) 및 용량 소자(150A)가 갖는 절연막(104)으로서는 절연막(108)에 사용되는 재료와 같은 재료를 사용할 수 있다. 여기서는 절연막(104)으로서 PECVD 장치를 사용하여 막 두께 100nm의 질화 실리콘막을 형성한다.
또한, 트랜지스터(100A)가 갖는 도전막(106)에는 도전막(114), 도전막(122), 및 도전막(124)에 사용되는 재료와 같은 재료를 사용할 수 있다. 여기서는 스퍼터링 장치를 사용하여 막 두께 10nm의 질화 탄탈럼막을 도전막(106a)으로서 형성하고, 스퍼터링 장치를 사용하여 막 두께 300nm의 구리막을 도전막(106b)으로서 형성한다.
다음에 도 1 및 도 5에 도시된 반도체 장치의 다른 구성에 대하여 도 7~도 11의 (A)를 사용하여 설명한다. 또한, 도 7~도 11의 (A)에 도시된 반도체 장치는 도 5에 도시된 반도체 장치의 변형예다.
도 7의 (A)는 반도체 장치가 갖는 트랜지스터(100B)의 단면도이고, 도 7의 (B)는 반도체 장치가 갖는 용량 소자(150B)의 단면도다. 또한, 트랜지스터(100B) 및 용량 소자(150B)의 상면도에 대해서는 각각 도 5의 (A) 및 (B)에 도시된 상면도와 같기 때문에 여기서는 기재를 생략한다. 또한, 도 7의 (C)에 도시된 트랜지스터(100C), 도 7의 (D)에 도시된 용량 소자(150C), 도 8의 (A)에 도시된 트랜지스터(100D), 도 8의 (B)에 도시된 용량 소자(150D), 도 8의 (C)에 도시된 트랜지스터(100E), 도 8의 (D)에 도시된 용량 소자(150E), 도 9의 (A)에 도시된 트랜지스터(100F), 도 9의 (B)에 도시된 용량 소자(150F), 도 9의 (C)에 도시된 트랜지스터(100G), 도 9의 (D)에 도시된 용량 소자(150G)에 도시된 상면도에 대해서도 각각 도 5의 (A) 및 (B)에 도시된 상면도와 같기 때문에 여기서는 기재를 생략한다.
또한, 도 7~도 11의 (A)에 도시된 구성에서 앞에서 설명한 기능과 같은 기능을 갖는 경우에는 해치 패턴을 같게 하여 특별히 부호를 붙이지 않는 경우가 있다.
<반도체 장치의 구성 3>
도 7의 (A)에 도시된 트랜지스터(100B)는 도 5의 (C)에 도시된 트랜지스터(100A)와 도전막(114)의 형상이 상이하다. 구체적으로 말하면, 트랜지스터(100B)가 갖는 도전막(114)은, 도전막(114a)과, 도전막(114a) 위의 도전막(114b)으로 이루어지는 적층 구조를 갖고, 도전막(114a)의 하단부와 절연막(112)의 상단부가 일치 또는 대략 일치하고 도전막(114b)의 하단부가 도전막(114a)의 상단부보다 내측에 위치한다. 또한, 도전막(114b)의 단부의 일부가 원호를 갖는다.
또한, 도 7의 (B)에 도시된 용량 소자(150B)는 도 5의 (D)에 도시된 용량 소자(150A)와 도전막(116)의 형상이 상이하다. 구체적으로 말하면, 용량 소자(150B)가 갖는 도전막(116)은 도전막(116a)과, 도전막(116a) 위의 도전막(116b)으로 이루어지는 적층 구조를 갖고, 도전막(116a)의 하단부와 절연막(112)의 상단부가 일치 또는 대략 일치하고 도전막(116b)의 하단부가 도전막(116a)의 상단부보다 내측에 위치한다.
도 7의 (A) 및 (B)에 도시된 절연막(112) 및/또는, 도전막(114) 및 도전막(116)이 갖는 형상으로 함으로써 절연막(118)의 피복성을 높일 수 있다.
<반도체 장치의 구성 4>
도 7의 (C)에 도시된 트랜지스터(100C)는 도 5의 (C)에 도시된 트랜지스터(100A)와 절연막(112)의 형상이 상이하다. 구체적으로 말하면, 트랜지스터(100C)가 갖는 절연막(112)은 절연막(112)의 하단부 및 상단부가 도전막(114)의 하단부보다 외측에 위치한다. 즉 절연막(112)이 도전막(114)으로부터 돌출된 형상을 갖는다. 도 7의 (C)에 도시된 절연막(112)이 갖는 형상으로 함으로써 산화물 반도체막(110)의 채널 영역으로부터 절연막(118)을 멀어지게 할 수 있기 때문에 절연막(118)에 포함되는 질소나 수소 등이 산화물 반도체막(110)의 채널 영역으로 침입하는 것을 억제할 수 있다.
도 7의 (D)에 도시된 용량 소자(150C)는 도 5의 (D)에 도시된 용량 소자(150A)와 절연막(112)의 형상이 상이하다. 구체적으로 말하면, 용량 소자(150C)가 갖는 절연막(112)은 절연막(112)의 하단부 및 상단부가 도전막(116)의 하단부보다 외측에 위치한다.
도 7의 (C) 및 (D)에 도시된 절연막(112)이 갖는 형상으로 함으로써 절연막(118)의 피복성을 높일 수 있다.
<반도체 장치의 구성 5>
도 8의 (A)에 도시된 트랜지스터(100D)는 도 5의 (C)에 도시된 트랜지스터(100A)와 절연막(108) 및 절연막(112)의 구조가 상이하다. 구체적으로 말하면, 도 8의 (A)에 도시된 트랜지스터(100D)가 갖는 절연막(108)은 절연막(108a), 절연막(108b), 및 절연막(108c)으로 이루어지는 적층 구조를 갖는다. 또한, 도 8의 (A)에 도시된 트랜지스터(100D)가 갖는 절연막(112)은 절연막(112a) 및 절연막(112b)으로 이루어지는 적층 구조를 갖는다.
도 8의 (B)에 도시된 용량 소자(150D)는 도 5의 (D)에 도시된 용량 소자(150A)와 절연막(108) 및 절연막(112)의 구조가 상이하다. 구체적으로 말하면, 도 8의 (B)에 도시된 용량 소자(150D)가 갖는 절연막(108)은 절연막(108a), 절연막(108b), 및 절연막(108c)으로 이루어지는 적층 구조를 갖는다. 또한, 도 8의 (B)에 도시된 용량 소자(150D)가 갖는 절연막(112)은 절연막(112a) 및 절연막(112b)으로 이루어지는 적층 구조를 갖는다.
도 8의 (A) 및 (B)에 도시된 절연막(108c) 및 절연막(112a)은 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물의 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 산화물 반도체막의 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있다. Ev_os와 Ec_os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막으로서 질소 산화물의 방출량이 적은 산화질화 실리콘막, 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다. 또한, 절연막(108c) 및 절연막(112a)의 평균 막 두께는 0.1nm 이상 50nm 이하, 또는 0.5nm 이상 10nm 이하다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분광법(TDS(Thermal Desorption Spectroscopy))에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하인 가열 처리에 의한 방출량으로 한다.
절연막(108b) 및 절연막(112b)은 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 형성할 수 있다. 또한, 절연막(108b) 및 절연막(112b)의 평균 막 두께는 5nm 이상 1000nm 이하, 또는 10nm 이상 500nm 이하다.
가열에 의하여 산소를 방출하는 산화물 절연막의 대표적인 예로서는 산화질화 실리콘막, 산화질화 알루미늄막 등이 있다.
질소 산화물(NOx(x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO)은 절연막(108) 및 절연막(112) 등에 준위를 형성한다. 상기 준위는 산화물 반도체막(110)의 에너지 갭 내에 위치한다. 그러므로 질소 산화물이 산화물 반도체막(110)과 절연막(108) 사이의 계면, 산화물 반도체막(110)과 절연막(112) 사이의 계면, 및 절연막(108)과 절연막(112) 사이의 계면에 확산되면 상기 준위가 절연막(108) 측 및 절연막(112) 측에서 전자를 포획하는 경우가 있다. 이 결과, 포획된 전자가 산화물 반도체막(110)과 절연막(108) 사이의 계면 근방, 산화물 반도체막(110)과 절연막(112) 사이의 계면 근방, 및 절연막(108)과 절연막(112) 사이의 계면 근방에 모이기 때문에 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다.
또한, 질소 산화물은 가열 처리함으로써 암모니아 및 산소와 반응한다. 절연막(108b) 및 절연막(112b)에 포함되는 질소 산화물은 가열 처리에서 절연막(108c) 및 절연막(112a)에 포함되는 암모니아와 반응하기 때문에 절연막(108b) 및 절연막(112b)에 포함되는 질소 산화물이 저감된다. 그러므로 산화물 반도체막(110)과 절연막(108) 사이의 계면, 산화물 반도체막(110)과 절연막(112) 사이의 계면, 및 절연막(108)과 절연막(112) 사이의 계면에서 전자가 포획되기 어렵다.
절연막(108c) 및 절연막(112a)으로서, Ev_os와 Ec_os 사이에 질소 산화물의 준위 밀도가 낮은 산화물 절연막을 사용함으로써 트랜지스터의 문턱 전압이 시프트되는 일을 저감할 수 있고 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정에서 가열 처리(대표적으로는 300℃ 이상 기판의 변형점 미만의 가열 처리)를 수행함으로써 절연막(108) 및 절연막(112)에서는, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에서의 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널과 제 2 시그널의 스플릿 폭, 및 제 2 시그널과 제 3 시그널의 스플릿 폭은 X밴드의 ESR 측정에서 5mT 정도다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 총 스핀 밀도가 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에서의 g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은 질소 산화물(NOx(x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하))에 기인한 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 총 스핀 밀도가 낮을수록, 산화물 절연막 중의 질소 산화물의 함유량이 적다고 할 수 있다.
또한, 질소를 함유하고 결함량이 적은 산화물 절연막은 SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하다.
기판 온도가 220℃ 이상 또는 280℃ 이상, 또는 350℃ 이상이고, 실레인 및 일산화 이질소를 사용한 PECVD법을 사용하여 질소를 함유하며 결함량이 적은 산화물 절연막을 형성함으로써 치밀하고 경도가 높은 막을 형성할 수 있다.
<반도체 장치의 구성 6>
도 8의 (C)에 도시된 트랜지스터(100E)는 도 5의 (C)에 도시된 트랜지스터(100A)와 절연막(112) 및 도전막(114)의 형상이 상이하다. 구체적으로 말하면, 트랜지스터(100E)가 갖는 절연막(112)의 단부의 일부가 원호를 갖는다. 또한, 도전막(114a)의 하단부 및 상단부가 절연막(112)의 상단부보다 내측에 위치한다. 또한, 도전막(114b)의 하단부가 도전막(114a)의 상단부보다 내측에 위치한다. 또한, 도전막(114a) 및 도전막(114b)의 단부의 일부가 원호를 갖는다.
도 8의 (D)에 도시된 용량 소자(150E)는 도 5의 (D)에 도시된 용량 소자(150A)와 절연막(112) 및 도전막(116)의 형상이 상이하다. 구체적으로 말하면, 용량 소자(150E)가 갖는 절연막(112)의 단부의 일부가 원호를 갖는다. 또한, 도전막(116a)의 하단부 및 상단부가 절연막(112)의 상단부보다 내측에 위치한다. 또한, 도전막(116b)의 하단부가 도전막(116a)의 상단부보다 내측에 위치한다. 또한, 도전막(116a) 및 도전막(116b)의 단부의 일부가 원호를 갖는다.
<반도체 장치의 구성 7>
도 9의 (A)에 도시된 트랜지스터(100F)는 도 5의 (C)에 도시된 트랜지스터(100A)와 절연막(112) 및 도전막(114)의 형상 등이 상이하다. 구체적으로 말하면, 트랜지스터(100F)가 갖는 절연막(112) 및 도전막(114)은 단면 형상이 직사각형이다. 또한, 트랜지스터(100F)는 산화물 반도체막(110)과 절연막(118) 사이에 절연막(117)을 포함한다.
도 9의 (B)에 도시된 용량 소자(150F)는 도 5의 (D)에 도시된 용량 소자(150A)와 절연막(112) 및 도전막(116)의 형상 등이 상이하다. 구체적으로 말하면, 용량 소자(150F)가 갖는 절연막(112) 및 도전막(116)은 단면 형상이 직사각형이다. 또한, 용량 소자(150F)는 도전막(116)과 절연막(118) 사이에 절연막(117)을 포함한다.
도 9의 (A) 및 (B)에 도시된 절연막(117)은, 도 8의 (A) 및 (B)에 도시된 트랜지스터(100D) 및 용량 소자(150D)에서 설명한, 절연막(108c) 및 절연막(112a)에 사용할 수 있는, 질소를 함유하며 결함량이 적은 산화물 절연막을 사용하여 형성할 수 있다.
트랜지스터(100F)의 구조를 도 9의 (A)에 도시된 형상으로 함으로써 산화물 반도체막(110) 중에 형성되는 저저항 영역의 형상이 도 10에 도시된 구조가 될 경우가 있다.
도 10은 도 9의 (A)에 도시된 트랜지스터(100F)의 산화물 반도체막(110) 근방의 확대도다. 도 10에 도시된 바와 같이, 산화물 반도체막(110)의 채널 길이 방향의 단면 형상에서 산화물 반도체막의 캐리어 밀도가 증가되어 도전성이 높은 영역(저저항 영역)이 형성된다. 또한, 도 10에서 채널 길이(L)는 한 쌍의 저저항 영역에 끼워진 영역의 길이를 가리킨다.
도 10에 도시된 바와 같이, 채널 길이 방향의 단면 형상에서, 산화물 반도체막(110)은, 채널 영역(110a)과 저저항 영역(110b) 사이에 저저항 영역(110d)을 갖고, 채널 영역(110a)과 저저항 영역(110c) 사이에 저저항 영역(110e)을 갖는다. 저저항 영역(110d) 및 저저항 영역(110e)은 저저항 영역(110b) 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높다. 또한 여기서는 저저항 영역(110d) 및 저저항 영역(110e)은 절연막(112) 및 도전막(114)의 측면에 접촉되는 절연막(117)과 중첩되는 영역이다. 또한, 저저항 영역(110d) 및 저저항 영역(110e)은 절연막(112) 및 도전막(114)과 중첩되어도 좋다.
산화물 반도체막(110)이, 저저항 영역(110b) 및 저저항 영역(110c)보다 불순물 원소의 농도가 낮고, 저항률이 높은 저저항 영역(110d) 및 저저항 영역(110e)을 가짐으로써 드레인 영역의 전계 완화가 가능하다. 그러므로 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변동을 저감하는 것이 가능하다.
<반도체 장치의 구성 8>
도 9의 (C)에 도시된 트랜지스터(100G)는 도 5의 (C)에 도시된 트랜지스터(100A)와 절연막(112) 및 산화물 반도체막(110)의 형상이 상이하다. 구체적으로 말하면, 트랜지스터(100G)가 갖는 절연막(112)은 막 두께를 2개 갖고 도전막(114)과 중첩되는 영역의 막 두께와, 도전막(114)과 중첩되지 않는 영역의 막 두께가 상이하다. 도전막(114)과 중첩되는 영역의 막 두께보다 도전막(114)과 중첩되지 않는 영역의 막 두께가 얇다. 또한, 절연막(112)이 산화물 반도체막(110)을 덮는 구성을 갖기 때문에 산화물 반도체막(110) 전체에서 막 두께가 대략 동일하다.
도 9의 (D)에 도시된 용량 소자(150G)는 도 5의 (D)에 도시된 용량 소자(150A)와 절연막(112)의 형상이 상이하다. 구체적으로 말하면, 용량 소자(150G)가 갖는 절연막(112)은 막 두께를 2개 갖고 도전막(116)과 중첩되는 영역의 막 두께와, 도전막(116)과 중첩되지 않는 영역의 막 두께가 상이하다. 도전막(116)과 중첩되는 영역의 막 두께보다 도전막(116)과 중첩되지 않는 영역의 막 두께가 얇다.
도 9의 (C) 및 (D)에 도시된 절연막(112)의 형성 방법으로서는 예컨대 도전막(114)을 가공한 후 절연막(112)을 제거할 때에 도전막(114)과 중첩되지 않는 영역의 절연막(112)을 남김으로써 형성할 수 있다.
또한, 도 9의 (C)에 도시된 트랜지스터(100G)는 절연막(112)이 산화물 반도체막(110)의 채널 영역(110a)과 접촉됨과 함께 저저항 영역(110b) 및 저저항 영역(110c)에 접촉된다. 또한, 절연막(112)은 채널 영역(110a)과 접촉되는 영역의 막 두께보다 저저항 영역(110b) 및 저저항 영역(110c)과 접촉되는 영역의 막 두께가 얇고 대표적으로는 평균 막 두께가 0.1nm 이상 50nm 이하, 또는 0.5nm 이상 10nm 이하다. 이 결과, 절연막(112)을 개재하여 산화물 반도체막(110)에 불순물 원소를 첨가할 수 있음과 함께 절연막(118)에 포함되는 수소를 절연막(112)을 개재하여 산화물 반도체막(110)으로 이동시킬 수 있다. 이 결과, 저저항 영역(110b) 및 저저항 영역(110c)을 형성할 수 있다.
절연막(112)으로서 질소를 함유하고 결함량이 적은 산화물 절연막을 사용하여 형성함으로써 절연막(112)에서 질소 산화물이 생기기 어렵게 되어 절연막(112)과 산화물 반도체막(110) 사이의 계면에서 캐리어가 포획되는 일을 저감시킬 수 있다. 이 결과, 트랜지스터의 문턱 전압이 시프트되는 일을 저감할 수 있고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 절연막(108)을 절연막(108a), 절연막(108b), 및 절연막(108c)으로 이루어지는 다층 구조로 하고, 예컨대 질화물 절연막을 사용하여 절연막(108a)을 형성하고 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(108b)을 형성하고, 질소를 함유하며 결함량이 적은 산화물 절연막을 사용하여 절연막(108c)을 형성한다. 또한, 질소를 함유하며 결함량이 적은 산화물 절연막을 사용하여 절연막(112)을 형성한다. 즉, 질소를 함유하며 결함량이 적은 산화물 절연막으로 산화물 반도체막(110)을 덮을 수 있다. 이 결과, 절연막(108b)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체막(110)으로 이동시켜 산화물 반도체막(110)의 채널 영역(110a)에 포함되는 산소 빈자리를 저감하면서 산화물 반도체막(110)과 절연막(108c)의 계면, 및 산화물 반도체막(110)과 절연막(112)의 계면에서 캐리어가 포획되는 일을 저감할 수 있다. 이 결과, 트랜지스터의 문턱 전압이 시프트되는 일을 저감할 수 있고 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
<반도체 장치의 구성 9>
도 11의 (A)에 도시된 트랜지스터(100H)는 도 5의 (C)에 도시된 트랜지스터(100A)와 산화물 반도체막(110)의 구조가 상이하다. 구체적으로 말하면, 트랜지스터(100H)가 갖는 산화물 반도체막(110)은 산화물 반도체막(110_1)과, 산화물 반도체막(110_1)과 접촉되도록 제공되는 산화물 반도체막(110_2)을 포함한다. 즉 산화물 반도체막(110)은 다층 구조를 갖는다.
또한, 도 11의 (A)에 도시된 트랜지스터(100H)의 산화물 반도체막(110)은 앞에서 설명한 저저항 영역을 갖는다. 구체적으로는 트랜지스터(100H)의 산화물 반도체막(110)은 채널 영역(110a_1)과, 채널 영역(110a_2)과, 저저항 영역(110b_1)과, 저저항 영역(110b_2)과, 저저항 영역(110c_1)과, 저저항 영역(110c_2)을 갖는다.
<밴드 구조>
여기서 도 11의 (B)에 트랜지스터(100H)의 채널 영역을 포함하는 A-B단면에서의 밴드 구조를 도시하였다. 또한, 산화물 반도체막(110_2)은 산화물 반도체막(110_1)보다 에너지 갭이 크다. 또한, 절연막(108a), 절연막(108b), 및 절연막(112)은 산화물 반도체막(110_1) 및 산화물 반도체막(110_2)보다 에너지 갭이 크다. 또한, 산화물 반도체막(110_1), 산화물 반도체막(110_2), 절연막(108a), 절연막(108b), 및 절연막(112)의 페르미 준위(Ef라고 표기함)는 각각 진성 페르미 준위(Ei라고 표기함)의 위치로 한다. 또한, 도전막(106) 및 도전막(114)의 일 함수는 상기 페르미 준위와 같은 위치로 한다.
게이트 전압을 트랜지스터의 문턱 전압 이상으로 하였을 때, 산화물 반도체막(110_1)과 산화물 반도체막(110_2) 사이의 전도대 하단의 에너지 차이에 의하여 전자는 산화물 반도체막(110_1)을 우선적으로 흐른다. 즉, 산화물 반도체막(110_1)에 전자가 매립된다고 추정할 수 있다. 또한, 전도대 하단의 에너지를 Ec로 포기하고 가전자대 상단의 에너지를 Ev로 표기한다.
따라서 본 발명의 일 형태에 따른 트랜지스터는 전자가 매립됨으로써 계면 산란의 영향이 저감된다. 그러므로 본 발명의 일 형태에 따른 트랜지스터는 채널 저항이 작다.
다음에 도 11의 (C)에 트랜지스터의 소스 영역 또는 드레인 영역을 포함하는 C-D단면에서의 밴드 구조를 도시하였다. 또한, 저저항 영역(110c_1) 및 저저항 영역(110c_2)은 축퇴 상태로 한다. 또한, 저저항 영역(110c_1)에서 산화물 반도체막(110_1)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다. 또한, 저저항 영역(110c_2)에서 산화물 반도체막(110_2)의 페르미 준위는 전도대 하단의 에너지와 같은 정도로 한다.
이 때 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전막(124)과, 저저항 영역(110c_2)은 에너지 장벽이 충분히 작기 때문에 오믹 접촉이 된다. 또한, 저저항 영역(110c_2)과 저저항 영역(110c_1)은 오믹 접촉이 된다. 따라서 산화물 반도체막(110_1) 및 산화물 반도체막(110_2)과, 도전막(124)과의 사이에서 전자가 원활하게 수수되는 것을 알 수 있다.
또한, 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽 전극으로서 기능하는 도전막(122)과, 산화물 반도체막(110)의 저저항 영역(110b_1) 및 저저항 영역(110b_2)이 접촉되는 영역에 대해서도 도 11의 (C)와 같은 설명을 참조할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 소스 전극 및 드레인 전극과, 채널 영역 사이에서 전자가 원활하게 수수되고 채널 저항이 작은 트랜지스터다. 즉 뛰어난 스위칭 특성을 갖는 트랜지스터인 것을 알 수 있다.
<반도체 장치의 도전막의 접속부 및 교차부>
다음에 도 5에 도시된, 본 발명의 일 형태에 따른 반도체 장치의 각 도전막의 접속부 및 교차부의 구성에 대하여 도 30을 사용하여 설명한다. 또한, 도 30의 (A)~(C)는 각 도전막의 접속부의 구성을 도시한 단면도이고, 도 30의 (D)는 상이한 2개의 도전막의 교차부의 구성을 도시한 단면도다.
도 30의 (A)에 도시된 접속부는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 도전막(306)과, 도전막(306)을 덮는 절연막(108)과, 절연막(108) 위의 절연막(112)과, 절연막(112) 위에 제공되고, 절연막(112) 및 절연막(108)에 제공된 개구부(352)를 통하여 도전막(306)과 접속되는 도전막(314)과, 절연막(108), 절연막(112), 및 도전막(314)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120) 위에 제공되고, 절연막(118) 및 절연막(120)에 제공된 개구부(353)를 통하여 도전막(314)과 접속되는 도전막(318)과, 절연막(120) 및 도전막(318)을 덮는 절연막(128)을 포함한다.
도 30의 (B)에 도시된 접속부는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 절연막(108)과, 절연막(108) 위의 절연막(112)과, 절연막(112) 위의 도전막(324)과, 절연막(108), 절연막(112), 및 도전막(324)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120) 위에 제공되고, 절연막(118) 및 절연막(120)에 제공된 개구부(354)를 통하여 도전막(324)과 접속되는 도전막(328)과, 절연막(120) 및 도전막(328)을 덮는 절연막(128)을 포함한다.
도 30의 (C)에 도시된 접속부는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 도전막(316)과, 도전막(316)을 덮는 절연막(108)과, 절연막(108) 위의 절연막(112)과, 절연막(112) 위에 제공되고, 절연막(112) 및 절연막(108)에 제공된 개구부(355)를 통하여 도전막(316)과 접속되는 도전막(334)과, 절연막(108) 및 도전막(334)을 덮는 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120) 위의 절연막(128)을 포함한다.
도 30의 (D)에 도시된 교차부는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 도전막(326)과, 도전막(326)을 덮는 절연막(108)과, 절연막(108) 위의 절연막(118)과, 절연막(118) 위의 절연막(120)과, 절연막(120) 위의 도전막(338)과, 도전막(338) 위의 절연막(128)을 포함한다.
또한, 도 30에서, 절연막(108)은 절연막(108a)과, 절연막(108a) 위의 절연막(108b)으로 이루어지는 적층 구조를 갖는다. 또한, 도 30의 (A)에서, 도전막(306)은 도전막(306a)과, 도전막(306a) 위의 도전막(306b)으로 이루어지는 적층 구조를 갖고, 도전막(314)은 도전막(314a)과, 도전막(314a) 위의 도전막(314b)으로 이루어지는 적층 구조를 갖고, 도전막(318)은 도전막(318a)과, 도전막(318a) 위의 도전막(318b)으로 이루어지는 적층 구조를 갖는다. 또한, 도 30의 (B)에서, 도전막(324)은 도전막(324a)과, 도전막(324a) 위의 도전막(324b)으로 이루어지는 적층 구조를 갖고, 도전막(328)은 도전막(328a)과, 도전막(328a) 위의 도전막(328b)으로 이루어지는 적층 구조를 갖는다. 또한, 도 30의 (C)에서, 도전막(316)은 도전막(316a)과, 도전막(316a) 위의 도전막(316b)으로 이루어지는 적층 구조를 갖고, 도전막(334)은 도전막(334a)과, 도전막(334a) 위의 도전막(334b)으로 이루어지는 적층 구조를 갖는다. 또한, 도 30의 (D)에서, 도전막(326)은 도전막(326a)과, 도전막(326a) 위의 도전막(326b)으로 이루어지는 적층 구조를 갖고, 도전막(338)은 도전막(338a)과, 도전막(338a) 위의 도전막(338b)으로 이루어지는 적층 구조를 갖는다.
도전막(306), 도전막(316), 및 도전막(326)은 트랜지스터(100A)가 갖는 도전막(106)과 동일 공정에서 형성된다. 즉, 도전막(106), 도전막(306), 도전막(316), 및 도전막(326)은 적어도 일부가 동일 표면 위에 형성된다. 또한, 도전막(314), 도전막(324), 및 도전막(334)은 트랜지스터(100A)가 갖는 도전막(114) 및 용량 소자(150A)가 갖는 도전막(116)과 동일 공정에서 형성된다. 즉 도전막(114), 도전막(116), 도전막(314), 도전막(324), 및 도전막(334)은 적어도 일부가 동일 표면 위에 형성된다. 또한, 도전막(318), 도전막(328), 및 도전막(338)은 트랜지스터(100A)가 갖는 도전막(122) 및 도전막(124), 및 용량 소자(150A)가 갖는 도전막(126)과 동일 공정에서 형성된다. 즉, 도전막(124), 도전막(126), 도전막(318), 도전막(328), 및 도전막(338)은 적어도 일부가 동일 표면 위에 형성된다.
또한, 도 30의 (D)에 도시된 바와 같이, 도전막(326)과 도전막(338) 사이에는 절연막(108), 절연막(118), 및 절연막(120)이 제공된다. 즉, 도전막(326)과 도전막(338)의 교차부는 복수의 절연막이 적층된 구조를 갖는다. 도전막의 교차부가 도 30의 (D)에 도시된 바와 같은 구조를 가짐으로써 도전막이 교차되는 부분에서의 기생 용량을 저감할 수 있다. 이 결과, 상기 기생 용량에 의한 신호 지연을 저감할 수 있다.
<반도체 장치의 제작 방법 1>
다음에, 도 1에 도시된 트랜지스터(100) 및 용량 소자(150)의 제작 방법의 일례에 대하여, 도 12~도 16을 사용하여 설명한다.
또한, 트랜지스터(100) 및 용량 소자(150)를 구성하는 막(절연막, 산화물 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열CVD법이라도 좋다. 열CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용하여도 좋다.
열CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내로 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행한다. 이와 같이, 열CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 손상에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 수행한다. 예를 들어, 각각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어, 박막이 형성된다.
상술한 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 절차를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
또한, 도 12의 (A), (C), (E), 및 (G), 도 13의 (A), (C), 및 (E), 도 14의 (A), (C), 및 (E), 도 15의 (A), (C), 및 (E), 및 도 16의 (A), (C), 및 (E)는 트랜지스터(100)의 제작 방법을 설명하기 위한 단면도이고, 도 12의 (B), (D), (F), 및 (H), 도 13의 (B), (D), 및 (F), 도 14의 (B), (D), 및 (F), 도 15의 (B), (D), 및 (F), 및 도 16의 (B), (D), 및 (F)는 용량 소자(150)의 제작 방법을 설명하기 위한 단면도다.
먼저, 기판(102) 위에 절연막(108)(절연막(108a) 및 절연막(108b))을 형성한다(도 12의 (A) 및 (B) 참조).
절연막(108)은 스퍼터링법, CVD법, 증착법, 펄스레이저퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(108a)으로서 PECVD 장치를 사용하여 질화 실리콘막을 100nm 형성한다. 또한, 절연막(108b)으로서 PECVD 장치를 사용하여 산화질화 실리콘막을 400nm 형성한다.
또한, 절연막(108b)을 형성한 후, 절연막(108b)에 산소를 첨가하여도 좋다. 절연막(108b)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등이 있다. 또한, 첨가하는 방법으로서는 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연막 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 개재하여 절연막(108b)에 산소를 첨가하여도 좋다.
또한, PECVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하 또는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하, 또는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 또는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여, 가열 처리에 의하여 산소를 방출할 수 있는 산화 실리콘막 또는 산화질화 실리콘막을 절연막(108b)으로서 형성할 수 있다.
여기서는 절연막(108b) 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 개재하여 절연막(108b)에 산소를 첨가하는 방법을 설명한다.
절연막(108b) 위에 산소의 이탈을 억제하는 막(141)을 형성한다(도 12의 (C) 및 (D) 참조).
다음에, 막(141)을 개재하여 절연막(108b)에 산소(142)를 첨가한다(도 12의 (E) 및 (F) 참조).
산소의 이탈을 억제하는 막(141)으로서 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 텅스텐으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금, 상술한 금속 원소를 갖는 금속 질화물, 상술한 금속 원소를 갖는 금속 산화물, 상술한 금속 원소를 갖는 금속 질화 산화물 등 도전성을 갖는 재료를 사용하여 형성한다.
산소의 이탈을 억제하는 막(141)의 두께는 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 할 수 있다.
막(141)을 개재하여 절연막(108b)에 산소(142)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 절연막(108b) 위에 막(141)을 제공하여 산소를 첨가함으로써 절연막(108b)으로부터 산소가 이탈되는 것을 억제하기 위한 보호막으로서 막(141)이 기능한다. 따라서 절연막(108b)에 더 많은 산소를 첨가할 수 있다.
또한, 플라즈마 처리에 의하여 산소를 첨가하는 경우, 마이크로파로 산소를 여기하여 고밀도 산소 플라즈마를 발생시킴으로써 절연막(108b)으로의 산소 첨가량을 증가시킬 수 있다.
이 후, 막(141)을 제거한다(도 12의 (G) 및 (H) 참조).
또한, 성막한 후에 산소가 충분히 첨가된 절연막(108b)을 형성할 수 있는 경우에는 도 12의 (C) 및 (D), 및 도 12의 (E) 및 (F)에 도시된 산소를 첨가하는 처리를 수행하지 않아도 된다.
다음에, 절연막(108b) 위에 산화물 반도체막을 형성하고, 상기 산화물 반도체막을 원하는 형상으로 가공함으로써 산화물 반도체막(110)을 형성한다. 이 후, 절연막(108b) 및 산화물 반도체막(110) 위에 절연막(112)을 형성한다(도 13의 (A) 및 (B) 참조).
산화물 반도체막(110)의 형성 방법에 대하여 이하에 설명한다. 절연막(108b) 위에 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션(laser ablation)법, 열CVD법 등에 의하여 산화물 반도체막을 형성한다. 다음에 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 이 마스크를 사용하여 산화물 반도체막의 일부를 에칭함으로써, 도 13의 (A)에 도시된 바와 같이 산화물 반도체막(110)을 형성할 수 있다. 이 후, 마스크를 제거한다. 또한, 산화물 반도체막(110)을 형성한 후 가열 처리를 수행하여도 좋다.
또한, 산화물 반도체막(110)으로서 인쇄법을 이용하여, 소자 분리된 산화물 반도체막(110)을 직접 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다. 또한, AC 전원 장치 또는 DC 전원 장치를 사용함으로써 CAAC-OS막을 형성할 수 있다. 또한, RF 전원 장치를 사용한 스퍼터링법으로 산화물 반도체막을 형성하기보다 AC 전원 장치 또는 DC 전원 장치를 사용한 스퍼터링법으로 산화물 반도체막을 형성하면 막 두께의 분포, 막 조성의 분포, 또는 결정성의 분포가 균일하게 되기 때문에 바람직하다.
산화물 반도체막을 형성하는 경우의 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소 가스의 혼합 가스를 적절히 사용한다. 또한 희가스 및 산소 가스의 혼합 가스인 경우 희가스에 대한 산소의 가스비를 높게 하는 것이 바람직하다.
또한, 산화물 반도체막을 형성하는 경우의 스퍼터링 타깃은, 형성하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 좋다.
또한, 산화물 반도체막을 형성할 때에, 예컨대 스퍼터링법을 사용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 또는 150℃ 이상 450℃ 이하, 또는 200℃ 이상 350℃ 이하로 하여, 산화물 반도체막을 성막함으로써, CAAC-OS막을 형성할 수 있다. 또한, 기판 온도를 25℃ 이상 150℃ 미만으로 함으로써 미결정 산화물 반도체막을 형성할 수 있다.
또한, 나중에 기재하는 CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 억제함으로써, 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등) 농도를 저감하면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감하면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라즈마 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상 또는 100체적％로 한다.
또한, 산화물 반도체막을 형성한 후, 가열 처리를 수행하여 산화물 반도체막의 탈수소화 또는 탈수화를 수행하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 크립톤 등의 희가스, 또는 질소를 함유하는 불활성 가스 분위기하에서 수행된다. 또는, 불활성 가스 분위기하에서 가열한 후, 산소 분위기하에서 가열하여도 좋다. 또한, 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 한다.
상기 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 이용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
산화물 반도체막을 가열하면서 성막함으로써, 또는 산화물 반도체막을 형성한 후, 가열 처리를 수행함으로써, 산화물 반도체막에서, 2차 이온 질량 분석법에 의하여 얻어지는 수소 농도를 5×1019atoms/cm3 이하, 또는 1×1019atoms/cm3 이하, 또는 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하, 또는 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 할 수 있다.
ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예컨대 InGaZnOx(X>0)막을 형성하는 경우에는 In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성하고, 이 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입함으로써 GaO층을 형성하고 나서, Zn(CH3)2와 O3 가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않은 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
또한, 본 실시형태에서, 산화물 반도체막(110)으로서 스퍼터링 장치를 사용하고, 스퍼터링 타깃으로서 In-Ga-Zn금속 산화물(In:Ga:Zn=1:1:1.2[원자수비])을 사용하여 막 두께 50nm의 산화물 반도체막을 형성한 후, 가열 처리를 수행하여 절연막(108b)에 포함되는 산소를 산화물 반도체막으로 이동시킨다. 다음에 상기 산화물 반도체막 위에 마스크를 형성하고 산화물 반도체막의 일부를 선택적으로 에칭함으로써 산화물 반도체막(110)을 형성한다.
또한, 가열 처리는 350℃보다 높고 650℃ 이하, 또는 450℃ 이상 600℃ 이하로 수행함으로써 나중에 기재하는 CAAC화율이 60% 이상 100% 미만, 또는 80% 이상 100% 미만, 또는 90% 이상 100% 미만, 또는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻을 수 있다. 즉 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.
절연막(112)은 절연막(108b)의 형성 방법을 적절히 사용할 수 있다. 절연막(112)으로서는 산화 실리콘막 또는 산화질화 실리콘막을 PECVD법을 사용하여 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연막(112)으로서는 퇴적성 가스에 대한 산화성 가스를 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 또는 50Pa 이하로 하는 PECVD법을 이용함으로써, 결함량이 적은 산화질화 실리콘막을 형성할 수 있다.
또한, PECVD 장치의 진공 배기된 처리실 내에 재치된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 20Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의하여, 치밀한 산화 실리콘막 또는 산화질화 실리콘막을 절연막(112)으로서 형성할 수 있다.
또한, 절연막(112)을 마이크로파를 사용한 플라즈마 CVD법을 사용하여 형성할 수 있다. 마이크로파란 300MHz~300GHz의 주파수역을 가리킨다. 마이크로파는 전자 온도가 낮고 전자 에너지가 작다. 또한, 공급된 전력에서 전자의 가속에 사용되는 비율이 적고 더 많은 분자의 해리 및 전리에 사용될 수 있고 밀도가 높은 플라즈마(고밀도 플라즈마)를 여기할 수 있다. 따라서 피성막면 및 퇴적물에 대한 플라즈마 손상이 적고 결함이 적은 절연막(112)을 형성할 수 있다.
또한, 절연막(112)을 유기 실레인 가스를 사용한 CVD법을 사용하여 형성할 수 있다. 유기 실레인 가스로서는 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아마이노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다. 유기 실레인 가스를 사용한 CVD법을 사용함으로써 피복성이 높은 절연막(112)을 형성할 수 있다.
또한, 절연막(112)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
또한, 절연막(112)으로서 MOCVD법이나 ALD법 등의 열CVD법을 사용하여 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 함유하는 액체(하프늄알콕사이드 용액, 대표적으로는 테트라키스다이메틸아마이드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
또한, 절연막(112)으로서 MOCVD법이나 ALD법 등의 열CVD법을 사용하여 산화 알루미늄막을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 함유하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄다이오네이트) 등이 있다. 또한, ALD법으로 형성함으로써 피복률이 높고 막 두께가 얇은 절연막(112)을 형성할 수 있다.
또한, 절연막(112)으로서 MOCVD법이나 ALD법 등의 열CVD법을 사용하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고, 흡착물에 함유되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기서는 절연막(112)으로서 PECVD 장치를 사용하여 막 두께 100nm의 산화질화 실리콘막을 형성한다.
다음에 절연막(112) 위에 도전막(113)(도전막(113a) 및 도전막(113b))을 형성한다(도 13의 (C) 및 (D) 참조).
도전막(113)은 스퍼터링법, 진공 증착법, 펄스레이저퇴적(PLD)법, 열CVD법 등을 사용하여 형성할 수 있다. 본 실시형태에서 도전막(113a)으로서 스퍼터링 장치를 사용하여 질화 탄탈럼막을 10nm 형성한다. 또한, 도전막(113b)으로서 스퍼터링 장치를 사용하여 구리막을 300nm 형성한다. 또한, 도전막(113a) 및 도전막(113b)을 진공 중에서 연속하여 형성하면 도전막(113a)과 도전막(113b) 사이의 계면에 불순물이 혼입되는 것을 억제할 수 있어 바람직하다.
또한, ALD법을 이용하는 성막 장치에 의하여 텅스텐막을 도전막(113b)으로서 형성할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복 도입하여 초기 텅스텐막을 형성하고, 그 후에 WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
다음에 도전막(113b) 위에 리소그래피 공정에 의하여 마스크(145)를 형성한 후 도전막(113b), 도전막(113a), 및 절연막(112)의 일부를 에칭한다(도 13의 (E) 및 (F) 참조).
도전막(113) 및 절연막(112)을 에칭하는 방법은 웨트 에칭법 또는/및 드라이 에칭법을 적절히 사용할 수 있다.
다음에 마스크(145)를 축소시키면서 도전막(113) 및 절연막(112)을 가공함으로써 도전막(114a), 도전막(114b), 도전막(116a), 및 도전막(116b)을 형성한다(도 14의 (A) 및 (B) 참조).
또한, 트랜지스터(100)에서는 도전막(113) 및 절연막(112)을 에칭하는 공정에서, 산화물 반도체막(110)의 일부를 노출시킨다. 또한, 산화물 반도체막(110)의 일부가 노출된 영역은 도전막(114) 및 절연막(112)을 에칭하는 공정에 의하여, 도전막(114)과 중첩되는 산화물 반도체막(110)보다 막 두께가 얇게 되는 경우가 있다. 또한, 트랜지스터(100)에서는, 도전막(113) 및 절연막(112)을 에칭하는 공정에서, 하지막으로서 기능하는 절연막(108b)에서의, 산화물 반도체막(110)으로 덮이지 않은 영역의 일부가 제거되어 산화물 반도체막(110)과 중첩되는 영역의 막 두께보다 얇게 되는 경우가 있다. 또한, 용량 소자(150)에서는, 도전막(113) 및 절연막(112)을 에칭하는 공정에서, 하지막으로서 기능하는 절연막(108b)에서의, 절연막(112)으로 덮이지 않은 영역의 일부가 제거되어 절연막(112)과 중첩되는 영역의 막 두께보다 얇게 되는 경우가 있다.
다음에 절연막(108b), 절연막(112), 산화물 반도체막(110), 도전막(114), 및 마스크(145) 위로부터 불순물 원소(143)를 첨가한다(도 14의 (C) 및 (D) 참조).
불순물 원소(143)를 첨가하는 공정에서 도전막(114), 절연막(112), 및 마스크(145)로 덮이지 않는 산화물 반도체막(110)에 불순물 원소가 첨가된다. 또한, 불순물 원소(143)를 첨가함으로써 산화물 반도체막(110)에 산소 빈자리가 형성된다.
불순물 원소(143)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법, 플라즈마 처리법 등이 있다. 플라즈마 처리법을 사용하는 경우, 첨가하는 불순물 원소를 함유하는 가스 분위기하에서 플라즈마를 발생시켜 플라즈마 처리를 수행함으로써 불순물 원소를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 드라이 에칭 장치, 애싱 장치, 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
또한, 불순물 원소(143)의 원료 가스로서 B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, 및 희가스 중 하나 이상을 사용할 수 있다. 또는, 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 하나 이상을 사용할 수 있다. 희가스로 희석된 B2H6, PH3, N2, NH3, AlH3, AlCl3, F2, HF, 및 H2 중 하나 이상을 사용하여 불순물 원소(143)를 산화물 반도체막(110)에 첨가함으로써 희가스와, 수소, 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 및 염소 중 하나 이상을 동시에 산화물 반도체막(110)에 첨가할 수 있다.
또는, 희가스를 산화물 반도체막(110)에 첨가한 후, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 하나 이상을 산화물 반도체막(110)에 첨가하여도 좋다.
또는, B2H6, PH3, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, 및 H2 중 하나 이상을 산화물 반도체막(110)에 첨가한 후, 희가스를 산화물 반도체막(110)에 첨가하여도 좋다.
불순물 원소(143)의 첨가는 가속 전압, 도즈량 등의 주입 조건을 적절히 설정하여 제어하면 좋다. 예를 들어, 이온 주입법으로 아르곤을 첨가하는 경우, 가속 전압은 10kV, 도즈량은 1×1013ions/cm2 이상 1×1016ions/cm2 이하로 하면 좋고, 예컨대 1×1014ions/cm2로 하면 좋다. 또한, 이온 주입법으로 인 이온을 첨가하는 경우, 가속 전압은 30kV, 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋고, 예컨대 1×1015ions/cm2로 하면 좋다.
또한, 드라이 에칭 장치를 사용하여 불순물 원소(143)로서 아르곤을 첨가하는 경우, 평행 평판의 캐소드(cathode) 측에 기판을 설치하고 기판 측에 바이어스가 인가되도록 RF 전력을 공급하면 좋다. 상기 RF 전력으로서는 예컨대 전력 밀도를 0.1W/cm2 이상 2W/cm2 이하로 하면 좋다.
또한, 본 실시형태에 기재된 바와 같이, 마스크(145)를 남긴 채, 불순물 원소(143)를 첨가하면 바람직하다. 마스크(145)를 남긴 채, 불순물 원소(143)를 첨가함으로써 도전막(114)의 구성 원소가 절연막(112)의 측벽에 부착되는 것을 억제할 수 있다. 다만, 불순물 원소(143)를 첨가하는 방법은 이에 한정되지 않고 예컨대 마스크(145)를 제거한 후에 도전막(114) 및 절연막(112)을 마스크로 하여 불순물 원소(143)를 첨가하여도 좋다.
이 후, 가열 처리를 수행하여, 불순물 원소(143)가 첨가된 영역의 도전성을 더 높여도 좋다. 상기 가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 한다.
다음에 마스크(145)를 제거한다(도 14의 (E) 및 (F) 참조).
다음에 절연막(108b), 산화물 반도체막(110), 도전막(114), 및 도전막(116) 위에 절연막(118)을 형성하고, 절연막(118) 위에 절연막(120)을 형성한다(도 15의 (A) 및 (B) 참조).
절연막(118) 및 절연막(120)은 절연막(108a) 및 절연막(108b)의 형성 방법을 적절히 사용할 수 있다.
본 실시형태에서는 절연막(118)으로서 PECVD 장치를 사용하여 질화 실리콘막을 100nm 형성한다. 또한, 절연막(120)으로서 PECVD 장치를 사용하여 산화질화 실리콘막을 300nm 형성한다.
절연막(118)으로서 질화 실리콘막을 사용함으로써 상기 질화 실리콘막 중의 수소가 산화물 반도체막(110) 중에 침입되어 절연막(118)에 접촉되는 산화물 반도체막(110)의 캐리어 농도를 더 향상시킬 수 있다.
다음에 절연막(120) 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 절연막(120)의 일부를 에칭하여 절연막(118)에 도달되는 개구부(140c)를 형성한다(도 15의 (C) 및 (D) 참조).
절연막(120)을 에칭하는 방법은 웨트 에칭법 또는/및 드라이 에칭법을 적절히 사용할 수 있다.
다음에 절연막(120) 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 절연막(118) 및 절연막(120)의 일부를 에칭하여 산화물 반도체막(110)에 도달되는 개구부(140a) 및 개구부(140b)를 형성한다(도 15의 (E) 및 (F) 참조).
또한, 본 실시형태에서는 개구부(140c)와, 개구부(140a) 및 개구부(140b)는 따로 형성하는 방법을 예시하였지만 이에 한정되지 않는다. 예를 들어, 하프톤 마스크, 또는 그레이톤 마스크를 사용하여 개구부(140c), 개구부(140a), 및 개구부(140b)를 일제로 형성하여도 좋다. 하프톤 마스크 또는 그레이톤 마스크를 사용함으로써 리소그래피 공정을 한 공정 줄일 수 있어 제조 비용을 절감할 수 있다.
다음에 개구부(140c), 개구부(140a), 및 개구부(140b)를 덮도록 절연막(120) 위에 도전막(121)(도전막(121a) 및 도전막(121b))을 형성한다(도 16의 (A) 및 (B) 참조).
도전막(121)으로서는 도전막(113)의 형성 방법을 적절히 사용할 수 있다. 여기서는 도전막(121a)으로서는 스퍼터링 장치를 사용하여 두께 50nm의 텅스텐막을 형성한다. 또한, 도전막(121b)으로서는 스퍼터링 장치를 사용하여 두께 200nm의 구리막을 형성한다.
다음에 도전막(121b) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 도전막(121a) 및 도전막(121b)의 일부를 에칭하여 도전막(122), 도전막(124), 및 도전막(126)을 형성한다(도 16의 (C) 및 (D) 참조).
또한, 도전막(122)은 도전막(122a)과, 도전막(122a) 위의 도전막(122b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(124)은 도전막(124a)과, 도전막(124a) 위의 도전막(124b)으로 이루어지는 적층 구조를 갖는다. 또한, 도전막(126)은 도전막(126a)과, 도전막(126a) 위의 도전막(126b)으로 이루어지는 적층 구조를 갖는다.
다음에 절연막(120), 도전막(122), 도전막(124), 및 도전막(126) 위에 절연막(128)을 형성한다(도 16의 (E) 및 (F) 참조).
절연막(128)은 절연막(108a)의 형성 방법을 적절히 사용할 수 있다. 여기서는 절연막(128)으로서 PECVD 장치를 사용하여 막 두께 200nm의 질화 실리콘막을 형성한다.
상술한 공정을 거쳐 트랜지스터(100) 및 용량 소자(150)를 동일 기판 위에 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 도 5에 도시된 트랜지스터(100A) 및 용량 소자(150A)의 제작 방법의 일례에 대하여 이하에서 설명한다.
기판(102) 위에 절연막(104)을 형성한다. 다음에 절연막(104) 위에 도전막을 형성하고 상기 도전막을 원하는 형상으로 가공함으로써 도전막(106)을 형성한다. 다음에 도 12, 및 도 13의 (A) 및 (B)에 도시된 공정과 같은 공정을 수행한다. 이 후, 절연막(112) 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 절연막(112)의 일부를 에칭하여 도전막(106)에 도달되는 개구부(139)를 형성한다. 이 후의 공정에 대해서는 도 13의 (C) 이후에 도시된 공정과 같은 공정을 수행하면 도 5에 도시된 트랜지스터(100A) 및 용량 소자(150A)를 동일 기판 위에 제작할 수 있다.
이상, 본 실시형태에 기재된 구성이나 방법은 다른 실시형태에 기재된 구성이나 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 포함되는 산화물 반도체막의 구성에 대하여 이하에서 자세히 설명한다.
먼저, 이하에서 산화물 반도체막이 가질 수 있는 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등이 있다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
도 17의 (A)는 CAAC-OS막의 단면 TEM 이미지다. 또한, 도 17의 (B)는 도 17의 (A)를 더 확대한 단면 TEM 이미지이고, 이해되기 쉽게 하기 위하여 원자 배열을 강조 표시하였다.
도 17의 (C)는 도 17의 (A)의 A-O-A' 사이의, 동그라미로 둘러싸인 영역(직경 4nm 정도)의 국소적인 푸리에 변환 이미지다. 도 17의 (C)로부터, 각 영역에서 c축 배향성이 있는 것이 확인된다. 또한, A-O 사이와 O-A' 사이에서는, c축의 방향이 다르기 때문에, 다른 그레인인 것이 시사된다. 또한, A-O 사이에서는 c축의 각도가 14.3°, 16.6°, 30.9°로 조금씩 연속적으로 변화하고 있음을 알 수 있다. 마찬가지로, O-A' 사이에서는 c축의 각도가 -18.3°, -17.6°, -11.3°로 조금씩 연속적으로 변화하고 있음을 알 수 있다.
또한, CAAC-OS막에 대하여 전자 회절을 수행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여, 예컨대 1nm 이상 30nm 이하의 전자빔을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)을 수행하면 스폿이 관측된다(도 18의 (A) 참조).
단면 TEM 관찰 및 평면 TEM 관찰로부터 CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.
또한 CAAC-OS막에 포함되는 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM 이미지로부터 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조를 해석하면, 예컨대 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들 사이에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지며 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않는 경우도 있다.
또한, CAAC-OS막 중의 c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향된 결정부의 비율이 상이한 영역이 부분적으로 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방에 피크가 나타나고, 2θ가 36° 근방에 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등 산화물 반도체막의 주성분 외의 원소다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 빈자리는 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막을 TEM에 의하여 관찰하면 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막을 예컨대 TEM에 의하여 관찰하면 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예컨대 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예컨대 50nm 이상)의 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자빔을 사용하는 나노 전자빔 회절 패턴에서는, 스폿이 관측된다. 또한, nc-OS막의 나노 전자빔 회절 패턴에서는, 휘도가 높은 원(환) 형상의 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노 전자빔 회절 패턴에서는, 환상 영역에 복수의 스폿이 관측되는 경우가 있다(도 18의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막의 구조는 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상의 구조를 갖는 막이라도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 전자빔 회절을 사용함으로써 구조를 해석할 수 있게 되는 경우가 있다.
도 18의 (C)에, 전자총실(210)과, 전자총실(210) 아래의 광학계(212)와, 광학계(212) 아래의 시료실(214)과, 시료실(214) 아래의 광학계(216)와, 광학계(216) 아래의 관찰실(220)과, 관찰실(220)에 설치된 카메라(218)와, 관찰실(220) 아래의 필름실(222)을 갖는 투과 전자 회절 측정 장치를 도시하였다. 카메라(218)는 관찰실(220) 내부를 향하여 설치된다. 또한, 필름실(222)을 갖지 않아도 된다.
또한, 도 18의 (D)에는 도 18의 (C)에 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시하였다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(210)에 설치된 전자총으로부터 방출된 전자가, 광학계(212)를 통하여 시료실(214)에 배치된 물질(228)에 조사된다. 물질(228)을 통과한 전자는, 광학계(216)를 통하여 관찰실(220) 내부에 설치된 형광판(232)에 입사한다. 형광판(232)에서는, 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(218)는 형광판(232)을 향하여 설치되고, 형광판(232)에 나타난 패턴을 촬영할 수 있다. 카메라(218)의 렌즈의 중앙, 및 형광판(232)의 중앙을 통과하는 직선과 형광판(232)이 이루는 각도는 예컨대 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 이 각도가 작을수록, 카메라(218)로 촬영되는 투과 전자 회절 패턴의 변형이 커진다. 다만, 이 각도를 미리 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정할 수도 있다. 또한, 카메라(218)를 필름실(222)에 설치하여도 좋은 경우가 있다. 예를 들어, 카메라(218)를 필름실(222)에, 전자(224)의 입사 방향과 대향하도록 설치하여도 좋다. 이 경우, 형광판(232)의 이면으로부터, 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(214)에는, 시료인 물질(228)을 고정시키기 위한 홀더가 설치된다. 홀더는 물질(228)을 통과하는 전자를 투과시키는 구조를 갖는다. 홀더는 예컨대 물질(228)을 X축, Y축, Z축 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예컨대 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는 물질(228)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 18의 (D)에 도시된 바와 같이 물질에서의 나노빔인 전자(224)의 조사 위치를 변화시킴으로써(스캔함으로써), 물질의 구조가 변화해 가는 상황을 확인할 수 있다. 이 때, 물질(228)이 CAAC-OS막이라면, 도 18의 (A)에 도시된 바와 같은 회절 패턴이 관측된다. 또는, 물질(228)이 nc-OS막이라면, 도 18의 (B)에 도시된 바와 같은 회절 패턴이 관측된다.
그런데, 물질(228)이 CAAC-OS막이더라도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 질은 일정한 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질인 CAAC-OS막이면, CAAC화율은 60% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역의 비율을 비CAAC화율로 표기한다.
일례로서 성막 직후(as-sputtered로 표기함), 또는 산소를 함유하는 분위기하에서 450℃로 가열 처리를 수행한 후의 CAAC-OS막을 갖는 각 시료의 상면에 대하여, 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써, CAAC화율을 도출하였다. 또한, 전자빔으로서는, 프로브 직경이 1nm인 나노빔을 사용하였다. 또한, 같은 측정을 6개의 시료에 대하여 수행하였다. 그리고 CAAC화율의 산출에는, 6개의 시료에서의 평균 값을 이용하였다.
각 시료에서의 CAAC화율을 도 19의 (A)에 도시하였다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)이었다. 또한, 450℃로 가열 처리를 수행한 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)이었다. 성막 직후와 비교하여, 450℃로 가열 처리를 수행한 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예컨대 400℃ 이상)에서의 가열 처리에 의하여, 비CAAC화율이 낮게(CAAC화율이 높게) 되는 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에서도 높은 CAAC화율을 갖는 CAAC-OS막을 얻을 수 있는 것을 알 수 있다.
여기서, CAAC-OS막과 상이한 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의하여, nc-OS막과 같은 구조를 갖는 영역이, 인접하는 영역의 구조로부터의 영향을 받아 재배열되어, CAAC화되는 것이 시사된다.
도 19의 (B) 및 (C)는 성막 직후 및 450℃로 가열 처리를 수행한 후의 CAAC-OS막의 평면 TEM 이미지다. 도 19의 (B)와 (C)를 비교함으로써, 450℃로 가열 처리를 수행한 후의 CAAC-OS막은 막질이 더 균질한 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의하여, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이와 같은 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체막의 구조를 해석할 수 있게 되는 경우가 있다.
상술한 어느 구성을 갖는 산화물 반도체막을 사용하여 본 발명의 일 형태에 따른 반도체 장치를 구성할 수 있다.
＜성막 모델＞
이하에서는, CAAC-OS 및 nc-OS의 성막 모델에 대하여 설명한다.
도 40의 (A)는 스퍼터링법에 의하여 CAAC-OS가 성막되는 상황을 도시한 성막실 내의 모식도다.
타깃(1130)은 백킹 플레이트(backing plate) 위에 접착된다. 타깃(1130) 및 백킹 플레이트 아래에는 복수의 마그넷이 배치된다. 상기 복수의 마그넷에 의하여 타깃(1130) 위에 자기장이 발생된다. 마그넷의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법이라고 불린다.
타깃(1130)은 다결정 구조를 갖고, 적어도 어느 하나의 결정립에는 벽개(劈開)면이 포함된다. 또한, 벽개면의 자세한 사항에 대해서는 나중에 기재한다.
기판(1120)은 타깃(1130)과 마주 대하도록 배치되고, 그 거리 d(타깃-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예컨대 산소, 아르곤, 또는 산소를 50체적% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(1130)에 일정 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(1130) 위의 자기장에 의하여, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써 이온(1101)이 생긴다. 이온(1101)은 예컨대 산소의 양이온(O＋)이나 아르곤의 양이온(Ar＋) 등이다.
이온(1101)은 전계에 의하여 타깃(1130) 측으로 가속되고, 이윽고 타깃(1130)과 충돌된다. 이 때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(1100a) 및 펠릿(1100b)이 박리되어, 튀어나오게 된다. 또한, 펠릿(1100a) 및 펠릿(1100b)은 이온(1101)의 충돌로 인한 충격에 의하여, 구조에 변형이 생기는 경우가 있다.
펠릿(1100a)은 삼각형, 예컨대 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자다. 또한, 펠릿(1100b)은 육각형, 예컨대 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자다. 또한, 펠릿(1100a) 및 펠릿(1100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터링 입자를 총칭하여 펠릿(1100)이라고 부른다. 펠릿(1100)의 평면 형상은 삼각형, 육각형으로 한정되지 않고, 예컨대 삼각형이 2개 이상 6개 이하 합쳐진 형상이 되는 경우가 있다. 예를 들어, 삼각형(정삼각형)이 2개 합쳐진 사각형(능형)이 되는 경우도 있다.
펠릿(1100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 나중에 기재하지만, 펠릿(1100)의 두께는, 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두꺼운 주사위 형상인 것보다 두께가 얇은 펠릿 형상인 쪽이 바람직하다.
펠릿(1100)은 플라즈마를 통과할 때에 전하를 받음으로써 측면이 마이너스 또는 플러스로 대전할 경우가 있다. 펠릿(1100)은, 측면에 산소 원자를 갖고, 이 산소 원자가 마이너스로 대전할 가능성이 있다. 예를 들어, 펠릿(1100a)의 측면이 마이너스로 대전한 산소 원자를 갖는 예를 도 42에 도시하였다. 이와 같이, 측면이 동일한 극성의 전하를 띠는 것에 의하여, 전하끼리의 반발이 일어나, 평판 형상을 유지하는 것이 가능하게 된다. 또한, CAAC-OS가 In-Ga-Zn산화물인 경우, 인듐 원자와 결합된 산소 원자가 마이너스로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 및 아연 원자와 결합한 산소 원자가 마이너스로 대전할 가능성이 있다.
도 40의 (A)에 도시된 바와 같이, 예컨대 펠릿(1100)은 플라즈마 내를 연처럼 비상하여 기판(1120)까지 팔랑팔랑 날아올라간다. 펠릿(1100)은 전하를 띠고 있기 때문에, 다른 펠릿(1100)이 이미 퇴적된 영역에 가까워지면, 척력이 생긴다. 여기서, 기판(1120)의 상면에서는, 기판(1120)의 상면에 평행한 방향의 자기장이 발생한다. 또한, 기판(1120)과 타깃(1130) 사이에는, 전위 차이가 부여되기 때문에, 기판(1120)으로부터 타깃(1130)을 향하여 전류가 흐른다. 따라서, 펠릿(1100)은 기판(1120)의 상면에서 자기장 및 전류의 작용에 의하여 힘(로런츠 힘)을 받는다(도 43 참조). 이것은, 플레밍의 왼손의 법칙에 의하여 이해할 수 있다. 또한, 펠릿(1100)에 인가하는 힘을 크게 하기 위해서는, 기판(1120)의 상면에서 기판(1120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 제공하면 좋다. 또는, 기판(1120)의 상면에서 기판(1120)의 상면에 평행한 방향의 자기장이 기판(1120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 제공하면 좋다.
또한, 기판(1120)은 가열되어 있고, 펠릿(1100)과 기판(1120) 사이에서 마찰 등의 저항이 작은 상태가 되어 있다. 이 결과, 도 44의 (A)에 도시된 바와 같이, 펠릿(1100)은, 기판(1120)의 상면을 미끄러지듯이 이동한다. 펠릿(1100)의 이동은, 평판면이 기판(1120)으로 향한 상태에서 일어난다. 이 후, 도 44의 (B)에 도시된 바와 같이, 이미 퇴적된 다른 펠릿(1100)의 측면까지 도달되면, 측면끼리가 결합된다. 이 때, 펠릿(1100)의 측면에 있는 산소 원자가 이탈된다. 이탈된 산소 원자에 의하여, CAAC-OS 중의 산소 빈자리가 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한, 펠릿(1100)이 기판(1120) 위에서 가열됨으로써, 원자가 재배열되어, 이온(1101)의 충돌에 의하여 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿(1100)은 거의 단결정이 된다. 펠릿(1100)이 거의 단결정이 됨으로써, 펠릿(1100)끼리가 결합된 후에 가열되더라도, 펠릿(1100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(1100) 사이의 간극이 넓어짐으로써 결정 입계 등의 결함이 형성되는 일이 없어, 크레바스가 생기지 않는다. 또한, 간극에는, 신축성이 있는 금속 원자 등으로 채워져, 방향이 어긋난 펠릿(1100)끼리의 측면을 고속도로와 같이 연결하고 있다고 생각된다.
상술한 모델과 같이, 펠릿(1100)이 기판(1120) 위에 퇴적되어 간다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에서도, CAAC-OS의 성막이 가능한 것을 알 수 있다. 예를 들어, 기판(1120)의 상면(피형성면)의 구조가 비정질 구조라도, CAAC-OS를 성막하는 것이 가능하다.
또한, CAAC-OS는, 평탄면뿐만 아니라, 피형성면인 기판(1120)의 상면에 요철이 있는 경우에도, 그 형상을 따라 펠릿(1100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(1120)의 상면이 원자 레벨에서 평탄한 경우, 펠릿(1100)은 ab면과 평행한 평면인 평판면을 아래로 향하여 병치하기 때문에, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 중첩됨으로써, CAAC-OS를 얻을 수 있다(도 40의 (B) 참조).
한편, 기판(1120)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿(1100)이 볼록면을 따라 병치한 층이 n단(n은 자연수) 중첩된 구조가 된다. 기판(1120)이 요철을 갖기 때문에, CAAC-OS는 펠릿(1100) 사이에 간극이 발생하기 쉬운 경우가 있다. 다만, 펠릿(1100) 사이에서 분자간력이 작용하여, 요철이 있어도 펠릿들은 그 사이의 간극을 가능한 한 작게 하도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다(도 40의 (C) 참조).
따라서, CAAC-OS는 레이저 결정화가 불필요하여, 대면적의 유리 기판 등에서도 균일한 성막이 가능하다.
이와 같은 모델에 의하여 CAAC-OS가 성막되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상인 것이 바람직하다. 또한, 스퍼터링 입자가 두꺼운 주사위 형상인 경우, 기판(1120) 위를 향하는 면이 일정해지지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
상술한 성막 모델에 의하여, 비정질 구조를 갖는 피형성면 위에서도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
또한, CAAC-OS는, 펠릿(1100) 외에 산화 아연 입자를 갖는 성막 모델에 의해서도 설명할 수 있다.
산화 아연 입자는, 펠릿(1100)보다 질량이 작기 때문에, 먼저 기판(1120)에 도달된다. 기판(1120)의 상면에서, 산화 아연 입자는, 수평 방향으로 우선적으로 결정 성장함으로써 얇은 산화 아연층을 형성한다. 상기 산화 아연층은, c축 배향성을 갖는다. 또한, 상기 산화 아연층의 결정의 c축은, 기판(1120)의 법선 벡터에 평행한 방향을 향한다. 상기 산화 아연층은, CAAC-OS를 성장시키기 위한 시드층의 역할을 갖기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 또한, 상기 산화 아연층은, 두께가 0.1nm 이상 5nm 이하, 대부분이 1nm 이상 3nm 이하가 된다. 상기 산화 아연층은 충분히 얇기 때문에, 결정 입계를 거의 확인할 수 없다.
따라서, 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학양론적 조성보다 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
마찬가지로, nc-OS는, 도 41에 도시된 성막 모델에 의하여 이해할 수 있다. 또한, 도 41과 도 40의 (A)과는 기판(1120)의 가열을 하였는지 여부가 다르다.
따라서, 기판(1120)은 가열되지 않고, 펠릿(1100)과 기판(1120) 사이에서 마찰 등의 저항이 큰 상태가 된다. 이 결과, 펠릿(1100)은, 기판(1120) 상면을 미끄러지듯이 이동할 수 없기 때문에, 불규칙하게 내려 쌓여 감으로써 nc-OS를 얻을 수 있다.
<벽개면>
이하에서는, CAAC-OS의 성막 모델에 기재된 타깃의 벽개면에 대하여 설명한다.
먼저, 타깃의 벽개면에 대하여 도 45를 사용하여 설명한다. 도 45에, InGaZnO4의 결정 구조를 도시하였다. 또한, 도 45의 (A)에, c축을 상향으로 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시하였다. 또한, 도 45의 (B)에 c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시하였다.
InGaZnO4의 결정의 각 결정면에서의 벽개에 필요한 에너지를, 제 1 원리 계산에 의하여 산출한다. 또한, 계산에는, 의사 퍼텐셜과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용한다. 또한, 의사 퍼텐셜에는, 울트라 소프트형 의사 퍼텐셜을 사용한다. 또한, 범함수에는, GGA PBE를 사용한다. 또한, 컷오프에너지는 400eV로 한다.
초기 상태에서의 구조의 에너지는, 셀 사이즈를 포함한 구조 최적화를 수행한 후에 도출된다. 또한, 각 면에서 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 수행한 후에 도출된다.
도 45에 도시된 InGaZnO4의 결정 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 및 제 4 면 중 어느 하나에서 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행한다. 여기서, 제 1 면은, Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 45의 (A) 참조). 제 2 면은, Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 45의 (A) 참조). 제 3 면은, (110)면에 평행한 결정면이다(도 45의 (B) 참조). 제 4 면은, (100)면(또는 bc면)에 평행한 결정면이다(도 45의 (B) 참조).
상술한 바와 같은 조건에서, 각 면에서 벽개한 후의 구조의 에너지를 산출한다. 다음에, 벽개한 후의 구조의 에너지와 초기 상태에서의 구조의 에너지의 차이를, 벽개면의 면적으로 나눔으로써, 각 면에서의, 얼마든지 벽개되기 쉬운지를 나타내는 벽개 에너지를 산출한다. 또한, 구조의 에너지는, 구조에 포함되는 원자와 전자에 대하여 전자의 운동 에너지와, 원자 사이, 원자-전자 사이, 및 전자 사이의 상호 작용을 고려한 에너지다.
계산의 결과, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 제 4 면의 벽개 에너지는 2.12J/m2인 것을 알 수 있었다(표 1 참조).
Figure 112021138888081-pat00001
이 계산에 의하여, 도 45에 도시된 InGaZnO4의 결정의 구조에서, 제 2 면에서의 벽개 에너지가 가장 낮게 된다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개되기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에서, 벽개면이라고 기재하는 경우, 가장 벽개되기 쉬운 면인 제 2 면을 가리킨다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면에 벽개면을 갖기 때문에, 도 45의 (A)에 도시된 InGaZnO4의 결정은, 2개의 제 2 면과 등가의 면으로 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개된 웨이퍼 형상의 유닛(우리는 이것을 펠릿이라고 부름)이 최소 단위가 되어 튀어나온다고 생각된다. 이 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층이 된다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다, 제 3 면((110)면에 평행한 결정면), 제 4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮기 때문에, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
다음에, 고전 분자 동력학 계산에 의하여, 타깃으로서 호몰로거스(homologous) 구조를 갖는 InGaZnO4의 결정을 가정하고, 상기 타깃을 아르곤(Ar) 또는 산소(O)에 의하여 스퍼터링한 경우의 벽개면에 대하여 평가한다. 계산에 사용한 InGaZnO4의 결정(2688원자)의 단면 구조를 도 46의 (A)에, 상면 구조를 도 46의 (B)에 도시하였다. 또한, 도 46의 (A)에 도시된 고정층은, 위치가 변동되지 않도록 원자의 배치를 고정한 층이다. 또한, 도 46의 (A)에 도시된 온도 제어층은 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동력학 계산에는, Materials Explorer5.0(Fujitsu Limited. 제)을 사용한다. 또한, 초기 온도를 300K, 셀 사이즈를 일정, 시간 간격 폭을 0.01펨토초, 스텝수를 1000만회로 한다. 계산에서는, 상기 조건하에서, 원자에 300eV의 에너지를 공급하여, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 47의 (A)는 도 46에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사하고 나서 99.9피코초(psec) 후의 원자 배열을 도시한 것이다. 또한, 도 47의 (B)는 셀에 산소가 입사하고 나서 99.9피코초 후의 원자 배열을 도시한 것이다. 또한, 도 47에서는 도 46의 (A)에 도시된 고정층의 일부를 생략하였다.
도 47의 (A)로부터, 아르곤이 셀에 입사하고 나서 99.9피코초까지, 도 45의 (A)에 도시된 제 2 면에 대응하는 벽개면으로부터 균열이 생긴다. 따라서, InGaZnO4의 결정에, 아르곤이 충돌된 경우, 최상면을 제 2 면(0번째)으로 하면, 제 2 면(2번째)에 큰 균열이 생기는 것을 알 수 있다.
한편, 도 47의 (B)로부터, 산소가 셀에 입사하고 나서 99.9피코초까지, 도 45의 (A)에 도시된 제 2 면에 대응하는 벽개면으로부터 균열이 생기는 것을 알 수 있다. 다만, 산소가 충돌된 경우에는, InGaZnO4의 결정의 제 2 면(1번째)에 큰 균열이 생기는 것을 알 수 있다.
따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌되면, InGaZnO4의 결정은 제 2 면을 따라서 벽개되고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 또한, 이 때, 펠릿의 크기는 아르곤을 충돌시킨 경우보다 산소를 충돌시킨 경우에 작아지는 것을 알 수 있다.
또한, 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의하여 생긴 결함에 산소를 반응시킴으로써 수복(修復)할 수 있는 경우가 있다.
따라서, 충돌시키는 원자의 차이에 의하여, 펠릿의 크기가 상이하게 되는 것에 대하여 조사한다.
도 48의 (A)에, 도 46에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사된 후, 0피코초로부터 0.3피코초까지의 각 원자의 궤적을 도시하였다. 따라서, 도 48의 (A)는, 도 46~도 47의 (A) 사이의 기간에 대응한다.
도 48의 (A)로부터, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌되면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌된 후, 상기 아연이 제 6 층(Ga-Zn-O층)의 근방까지 도달되는 것을 알 수 있다. 또한, 갈륨과 충돌된 아르곤은 밖으로 튀어 날아간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 아르곤을 충돌시킨 경우, 도 46의 (A)에서의 제 2 면(2번째)에 균열이 생긴다고 생각된다.
도 48의 (B)에, 도 46에 도시된 InGaZnO4의 결정을 갖는 셀에 산소가 입사된 후, 0피코초로부터 0.3피코초까지의 각 원자의 궤적을 도시하였다. 따라서, 도 48의 (B)는 도 46~도 47의 (A) 사이의 기간에 대응한다.
한편, 도 48의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌되면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌된 후, 상기 아연이 제 5 층(In-O층)까지 도달되지 않는 것을 알 수 있다. 또한, 갈륨과 충돌된 산소는 밖으로 튀어 날아간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시킨 경우, 도 46의 (A)에서의 제 2 면(1번째)에 균열이 생긴다고 생각된다.
본 계산으로부터도, InGaZnO4의 결정은 원자(이온)가 충돌된 경우, 벽개면으로부터 박리되는 것이 시사된다.
또한, 균열의 깊이의 차이를 보존칙의 관점에서 검토한다. 에너지 보존칙 및 운동량 보존칙은, 수학식 1 및 수학식 2와 같이 나타낼 수 있다. 여기서, E는 충돌되기 전의 아르곤 또는 산소가 갖는 에너지(300eV), mA는 아르곤 또는 산소의 질량, vA는 충돌되기 전의 아르곤 또는 산소의 속도, v'A는 충돌된 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌되기 전의 갈륨의 속도, v'Ga는 충돌된 후의 갈륨의 속도다.
Figure 112021138888081-pat00002
Figure 112021138888081-pat00003
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa, 및 v'Ga의 관계는 수학식 3과 같이 나타낼 수 있다.
Figure 112021138888081-pat00004
수학식 1, 수학식 2, 및 수학식 3으로부터, vGa를 0으로 하면, 아르곤 또는 산소가 충돌된 후의 갈륨의 속도 v'Ga는 수학식 4와 같이 나타낼 수 있다.
Figure 112021138888081-pat00005
수학식 4에서, mA에 아르곤의 질량 또는 산소의 질량을 대입하여, 각각의 원자가 충돌된 후의 갈륨의 속도를 비교한다. 아르곤 및 산소가 충돌되기 전에 갖는 에너지가 동일한 경우, 산소가 충돌된 경우보다 아르곤이 충돌된 경우에 1.24배 갈륨의 속도가 빠른 것을 알 수 있다. 따라서, 갈륨이 갖는 에너지도 산소가 충돌된 경우보다 아르곤이 충돌된 경우에 속도의 제곱만큼 높게 된다.
산소를 충돌시킨 경우보다 아르곤을 충돌시킨 경우에 충돌된 후의 갈륨의 속도(에너지)가 높게 되는 것을 알 수 있다. 따라서, 산소를 충돌시킨 경우보다 아르곤을 충돌시킨 경우에 깊은 위치에 균열이 생겼다고 생각된다.
상술한 계산에 의하여, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터링하면, 벽개면으로부터 박리되어, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않는 타깃의 다른 구조의 영역을 스퍼터링하여도 펠릿은 형성되지 않고, 펠릿보다 미세한 원자 레벨의 크기를 갖는 스퍼터링 입자가 형성된다. 상기 스퍼터링 입자는, 펠릿에 비하여 작기 때문에, 스퍼터링 장치에 접속되는 진공 펌프를 통하여 배기된다고 생각된다. 따라서, 호몰로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터링한 경우, 다양한 크기나 형상의 입자가 기판까지 비상하여, 퇴적함으로써 성막되는 모델은 생각하기 어렵다. 스퍼터링된 펠릿이 퇴적되어 CAAC-OS를 성막하는, 도 40의 (A) 등에 도시된 모델이 이치에 맞다.
이와 같이 하여 성막된 CAAC-OS의 밀도는 단결정 OS와 같은 정도의 밀도를 갖는다. 예를 들어, InGaZnO4의 호몰로거스 구조를 갖는 단결정 OS의 밀도는 6.36g/cm3이고, 같은 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/cm3 정도가 된다.
도 49에, 스퍼터링법에 의하여 성막한 CAAC-OS인 In-Ga-Zn산화물(도 49의 (A) 참조), 및 그 타깃(도 49의 (B) 참조)의 단면에서의 원자 배열을 도시하였다. 원자 배열의 관찰에는, 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM: High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 사용한다. 또한, HAADF-STEM에서는, 각 원자의 상 강도는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)은 거의 구별할 수 없다. HAADF-STEM에는 Hitachi scanning transmission electron microscope HD-2700을 사용한다.
도 49의 (A)와 (B)를 비교하면, CAAC-OS와, 타깃은 모두 호몰로거스 구조를 갖고, 각각의 원자의 배치가 대응하고 있는 것을 알 수 있다. 따라서, 도 40의 (A) 등의 성막 모델에 나타낸 바와 같이, 타깃의 결정 구조가 전사됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
이상, 본 실시형태에 기재된 구성이나 방법은 다른 실시형태에 기재된 구성이나 방법과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 산화물 반도체막의 산소 빈자리에 대하여 이하에서 자세히 설명한다.
<(1) VoH의 형성 용이성 및 안정성>
산화물 반도체막(이하, IGZO라고도 기재함)이 완전한 결정인 경우, 실온에서는 H는 우선적으로 ab면을 따라 확산된다. 또한, 450℃로 가열 처리를 수행할 때에는 H는 ab면 및 c축 방향으로 각각 확산된다. 그래서 여기서는 IGZO에 산소 빈자리(Vo)가 존재하는 경우, H가 산소 빈자리(Vo) 중에 들어가기 쉬운지 아닌지에 대하여 설명한다. 여기서 산소 빈자리(Vo) 중에 H가 있는 상태를 VoH라고 나타낸다.
계산에는 도 20에 도시된 InGaZnO4결정 모델을 사용하였다. 여기서 VoH 중의 H가 Vo로부터 방출되어 산소와 결합하는 반응 경로의 활성화 장벽(Ea)을 NEB(Nudged Elastic Band)법을 사용하여 계산하였다. 계산 조건을 표 2에 나타낸다.
Figure 112021138888081-pat00006
또한, InGaZnO4결정 모델에서, 산소가 결합하는 금속 원소 및 이 개수의 차이로부터 도 20에 도시된 바와 같이, 산소 사이트(1)~산소 사이트(4)가 있다. 여기서는 산소 빈자리(Vo)를 형성하기 쉬운 산소 사이트(1) 및 산소 사이트(2)에 대하여 계산하였다.
먼저, 산소 빈자리(Vo)를 형성하기 쉬운 산소 사이트(1)로서 3개의 In과 하나의 Zn을 결합시킨 산소 사이트에 대하여 계산하였다.
초기 상태의 모델을 도 21의 (A)에 도시하였고, 최종 상태의 모델을 도 21의 (B)에 도시하였다. 또한, 초기 상태 및 최종 상태에서 산출한 활성화 장벽(Ea)을 도 22에 나타냈다. 또한, 여기서 초기 상태란, 산소 빈자리(Vo) 중에 H가 있는 상태(VoH)이고, 최종 상태란, 하나의 Ga 및 2개의 Zn이 결합된, 산소와 H가 결합된 상태(H-O)와, 산소 빈자리(Vo)를 갖는 구조를 가리킨다.
계산한 결과, 산소 빈자리(Vo) 중의 H가 다른 O와 결합하기 위해서는 1.52eV 정도의 에너지가 필요한 반면 O와 결합된 H가 산소 빈자리(Vo) 중에 들어가기 위해서는 0.46eV 정도의 에너지가 필요하다.
여기서, 계산에 의하여 얻어진 활성화 장벽(Ea)과 수학식 5에 의하여 반응 빈도(Γ)를 산출하였다. 또한, 수학식 5에서 kB는 볼츠만 상수이고 T는 절대 온도다.
Figure 112021138888081-pat00007
빈도 인자(ν)=1013[1/sec]로 가정하여 350℃에서의 반응 빈도를 산출하였다. 도 21의 (A)에 도시된 모델로부터 도 21의 (B)에 도시된 모델로 H가 이동하는 빈도는 5.52×100[1/sec]이었다. 또한, 도 21의 (B)에 도시된 모델로부터 도 21의 (A)에 도시된 모델로 H가 이동하는 빈도는 1.82×109[1/sec]이었다. 따라서 IGZO 중에 확산되는 H는 근처에 산소 빈자리(Vo)가 있으면 VoH를 형성하기 쉽고 일단 VoH를 형성하면 산소 빈자리(Vo)로부터 방출되기 어렵다고 생각된다.
다음에, 산소 빈자리(Vo)를 형성하기 쉬운 산소 사이트(2)로서 하나의 Ga과 2개의 Zn을 결합시킨 산소 사이트에 대하여 계산하였다.
초기 상태의 모델을 도 23의 (A)에 도시하였고, 최종 상태의 모델을 도 23의 (B)에 도시하였다. 또한, 초기 상태 및 최종 상태에서 산출한 활성화 장벽(Ea)을 도 24에 나타냈다. 또한, 여기서 초기 상태란, 산소 빈자리(Vo) 중에 H가 있는 상태(VoH)이고, 최종 상태란, 하나의 Ga 및 2개의 Zn이 결합된 산소와 H가 결합된 상태(H-O)와, 산소 빈자리(Vo)를 갖는 구조를 가리킨다.
계산한 결과, 산소 빈자리(Vo) 중의 H가 다른 O와 결합하기 위해서는 1.75eV 정도의 에너지가 필요한 반면 O와 결합된 H가 산소 빈자리(Vo) 중에 들어가기 위해서는 0.35eV 정도의 에너지가 필요하다.
또한, 계산에 의하여 얻어진 활성화 장벽(Ea)과 상술한 수학식 5에 의하여 반응 빈도(Γ)를 산출하였다.
빈도 인자(ν)=1013[1/sec]으로 가정하여 350℃에서의 반응 빈도를 산출하였다. 도 23의 (A)에 도시된 모델로부터 도 23의 (B)에 도시된 모델로 H가 이동하는 빈도는 7.53×10-2[1/sec]이었다. 또한, 도 23의 (B)에 도시된 모델로부터 도 23의 (A)에 도시된 모델로 H가 이동하는 빈도는 1.44×1010[1/sec]이었다. 따라서 일단 VoH를 형성하면 산소 빈자리(Vo)로부터 H는 방출되기 어렵다고 생각된다.
상술한 것으로부터 어닐 시에 IGZO 중의 H는 확산되기 쉽고 산소 빈자리(Vo)가 있을 경우에는 산소 빈자리(Vo) 중에 들어가 VoH가 되기 쉬운 것을 알 수 있었다.
<(2) VoH의 천이 레벨>
IGZO 중에서 산소 빈자리(Vo)와 H가 존재하는 경우, <(1) VoH의 형성 용이성 및 안정성>에서 기재한 NEB법을 사용한 계산에 따르면 산소 빈자리(Vo)와 H는 VoH를 형성하기 쉽고, 또한 VoH는 안정된다고 생각된다. 그래서 VoH가 캐리어 트랩에 관여되는지 여부를 조사하기 위하여 VoH의 천이 레벨을 산출하였다.
계산에는 InGaZnO4결정 모델(112원자)을 사용하였다. 도 20에 도시된 산소 사이트(1) 및 산소 사이트(2)에 대하여 VoH 모델을 작성하고 천이 레벨을 산출하였다. 계산 조건을 표 3에 나타낸다.
Figure 112021138888081-pat00008
실험 값에 가까운 밴드 갭이 되도록 교환항의 혼합비를 조정함으로써, 결합이 없는 InGaZnO4결정 모델의 밴드 갭은 3.08eV가 되고, 실험 값의 3.15eV와 가까운 결과가 되었다.
결함(D)을 갖는 모델의 천이 레벨(ε(q/q'))은 이하의 수학식 6으로 산출된다. 또한, ΔE(Dq)는 결함(D)의 전하(q)에서의 형성 에너지이고 수학식 7로 산출된다.
Figure 112021138888081-pat00009
Figure 112021138888081-pat00010
수학식 6 및 수학식 7에서, Etot(Dq)는 결함(D)을 포함하는 모델의 전하(q)에서의 모든 에너지, Etot(bulk)는 결함이 없는 모델(완전 결정)의 모든 에너지, Δni는 결함에 관한 원자(i)의 증감수, μi는 원자(i)의 화학 퍼텐셜, εVBM은 결함이 없는 모델에서의 가전자대 상단의 에너지, ΔVq는 정전 퍼텐셜에 관한 보정항, EF는 페르미 에너지를 가리킨다.
산출한 VoH의 천이 레벨을 도 25에 도시하였다. 도 25 중의 수치는 전도대 하단으로부터의 깊이다. 도 25로부터 산소 사이트(1)에 대한 VoH의 천이 레벨은 전도대 하단으로부터 0.05eV 아래에 존재하고, 산소 사이트(2)에 대한 VoH의 천이 레벨은 전도대 하단으로부터 0.11eV 아래에 존재하기 때문에 각각 VoH는 전자 트랩에 관여한다고 생각된다. 즉 VoH는 도너로서 행동하는 것이 명확하게 되었다. 또한, VoH를 갖는 IGZO는 도전성을 갖는 것이 명확하게 되었다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에 예시된 트랜지스터 및 용량 소자를 사용한 표시 장치의 일례에 대하여 도 26~도 28을 사용하여 이하에서 설명한다.
도 26은 표시 장치의 일례를 도시한 상면도다. 도 26에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 실재(712)와, 제 1 기판(701)에 대향되도록 제공되는 제 2 기판(705)을 포함한다. 또한, 제 1 기판(701) 및 제 2 기판(705)은 실재(712)에 의하여 밀봉된다. 즉 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701)과, 실재(712)와, 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 26에는 도시되지 않았지만 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)에는 제 1 기판(701) 위의, 실재(712)에 의하여 둘러싸인 영역과 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(Flexible Printed Circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속된다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 제공된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한, 표시 장치(700)의 예로서 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성한 것을 제시하였지만 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예컨대 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고, 이들 트랜지스터로서 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터를 적용할 수 있다. 또한, 화소부(702)에서는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터 및 용량 소자를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자로서는 예컨대 액정 소자, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동(泳動) 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System)를 사용한 표시 소자, DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록 상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등을 들 수 있다. 상술한 것 외에도 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하는 경우에는, 화소 전극의 일부 또는 모두가, 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 모두가, 알루미늄, 은 등을 갖도록 하면 좋다. 또한 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이에 의하여, 소비 전력을 더 저감시킬 수 있다.
또한, 표시 장치(700)에서의 표시 방식으로서, 프로그레시브 방식, 인터레이스 방식 등이 이용될 수 있다. 또한, 컬러 표시할 때, 화소에서 제어되는 색 요소는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R 화소와 G 화소와 B 화소와 W(백색) 화소의 4화소로 구성되어도 좋다. 또는 펜타일 배열과 같이 RGB 중 2색으로 하나의 색 요소를 구성하고 색 요소에 따라 상이한 2색을 선택하여 구성하여도 좋다. 또는 RGB에 옐로우, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 본 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예컨대 적색(R), 녹색(G), 청색(B), 옐로우(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써 착색층을 사용하지 않는 경우에 비하여 색재현성을 높일 수 있다. 이 때, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 배치함으로써 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층을 갖지 않는 영역을 부분적으로 배치함으로써 밝은 표시를 헐 때, 착색층에 의한 휘도의 저하를 억제할 수 있고 소비 전력을 20%~30% 정도 저감할 수 있는 경우가 있다. 다만 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시할 때, R, G, B, Y, 및 W를 각각 발광색을 갖는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써 착색층을 사용한 경우보다 소비 전력을 더 저감할 수 있는 경우가 있다.
본 실시형태에서는 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 27 및 도 28을 사용하여 설명한다. 또한, 도 27은 도 26에 도시된 일점 쇄선 Q-R을 따라 자른 단면도이며, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 28은 도 26에 도시된 일점 쇄선 Q-R을 따라 자른 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다.
이하에서는, 먼저 도 27 및 도 28에서의 공통 부분에 대하여 설명하고 나서, 상이한 부분에 대하여 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 27 및 도 28에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 포함한다. 또한, 리드 배선부(711)는 신호선(710)을 포함한다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752)는 먼저 기재된 트랜지스터(100A)와 같은 구성을 갖는다. 또한, 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는 상술한 실시형태에 기재된 기타 트랜지스터를 사용하여도 좋다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 빈자리가 형성되는 것을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 상태에서의 전류 값(오프 전류 값)을 낮출 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원이 온된 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로, 리프레시 동작의 빈도를 삭감할 수 있기 때문에, 소비 전력을 억제하는 효과가 있다.
또한, 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 먼저 나타낸 용량 소자(150A)와 같은 구성을 갖는다.
또한, 도 27 및 도 28에서 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 절연막(766) 및 평탄화 절연막(770)이 제공된다.
절연막(766)으로서는 상술한 실시형태에 기재된 절연막(128)과 같은 재료 및 제작 방법을 사용하여 형성할 수 있다. 또한, 평탄화 절연막(770)은, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로부텐계 수지, 폴리아마이드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용하여 형성할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한, 신호선(710)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 또한, 신호선(710)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극과 상이한 공정에서 형성된 도전막, 예컨대 제 1 게이트 전극으로서 기능하는 도전막, 또는 제 2 게이트 전극으로서 기능하는 도전막을 사용하여도 좋다. 신호선(710)으로서 예컨대 구리 원소를 함유하는 재료를 포함하는 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면 표시가 가능하게 된다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정에서 형성된다. 또한, 접속 전극(760)은 FPC(716)가 갖는 단자와 이방성 도전막(780)을 통하여 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는 예컨대 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성 기판을 사용하여도 좋다. 상기 가요성 기판으로서는 예컨대 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서는 구(球)상 스페이서를 사용하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접촉되는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 27에 도시된 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서 기능한다. 도 27에 도시된 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 의하여 액정층(776)의 배향 상태가 바뀜으로써 광의 투과/비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서 기능한다. 도 27에 도시된 표시 장치(700)는 도전막(772)으로 외광을 반사시켜 착색막(736)을 개재하여 표시하는, 소위 반사형 컬러 액정 표시 장치다.
도전막(772)으로서는 가시광에 대하여 투광성을 갖는 도전막, 또는 가시광에 대하여 반사성을 갖는 도전막을 사용할 수 있다. 가시광에 대하여 투광성을 갖는 도전막으로서는 예컨대 인듐(In), 아연(Zn), 주석(Sn) 중으로부터 선택된 한 종류를 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성을 갖는 도전막으로서는 예컨대 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는 도전막(772)으로서 가시광에 대하여 반사성을 갖는 도전막을 사용한다.
또한, 도 27에 도시된 표시 장치(700)에서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 제공된다. 상기 요철은, 예컨대 평탄화 절연막(770)을 유기 수지막 등으로 형성하고 상기 유기 수지막의 표면에 요철을 제공함으로써 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철을 따라 형성된다. 따라서 외광이 도전막(772)에 입사한 경우에 도전막(772)의 표면에서 광을 난반사할 수 있어 시인성을 향상시킬 수 있다.
또한, 도 27에서는 표시 장치(700)로서 반사형 컬러 액정 표시 장치를 예시하였지만 이에 한정되지 않는다. 예를 들어, 도전막(772)으로서 가시광에 대하여 투광성을 갖는 도전막을 사용함으로써 투과형 컬러 액정 표시 장치로 하여도 좋다. 투과형 컬러 액정 표시 장치로 하는 경우, 평탄화 절연막(770)에 제공되는 요철을 제공하지 않는 구성으로 하여도 좋다.
또한, 도 27에서 도시하지 않았지만, 도전막(772) 및 도전막(774)의 액정층(776)과 접촉되는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 27에서 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용하여 원편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스메틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 수평 전계 방식이 채용되는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 이것은 콜렉스테릭 액정의 온도가 올라가면서 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현한다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선시키기 위하여 키랄제를 수 중량% 이상 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 빠르다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막이 제공되지 않아도 좋기 때문에 러빙 처리가 불필요하여, 러빙 처리로 인한 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형 액정 표시 장치(예컨대 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치)로 하여도 좋다. 수직 배향 모드로서는 몇 가지 예를 들 수 있지만 예컨대 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 28에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 28에 도시된 표시 장치(700)는 발광 소자(782)가 갖는 EL층(786)이 발광함으로써 화상을 표시할 수 있다.
또한, 도전막(784)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(784)으로서는 가시광에 대하여 투광성을 갖는 도전막, 또는 가시광에 대하여 반사성을 갖는 도전막을 사용할 수 있다. 가시광에 대하여 투광성을 갖는 도전막으로서는 예컨대 인듐(In), 아연(Zn), 주석(Sn) 중으로부터 선택된 한 종류를 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성을 갖는 도전막으로서는 예컨대 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다.
또한, 도 28에 도시된 표시 장치(700)에서는 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조를 갖는다. 따라서 도전막(788)은 투광성을 가져 EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 도전막(784) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(784) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조에 적용할 수도 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전된다. 또한, 도 28에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, EL층(786)을 독립 화소 방식(separate coloring method)으로 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용하는 일 형태에 대하여 설명한다. 또한, 본 실시형태에서는 발광 장치의 화소부의 구성에 대하여 도 29를 사용하여 설명한다.
도 29의 (A)에서는 제 1 기판(502) 위에 복수의 FET(500)가 형성되고, 각 FET(500)는 각 발광 소자(504R, 504G, 504B, 및 504W)와 전기적으로 접속된다. 구체적으로는 각 FET(500)와 발광 소자가 갖는 제 1 도전막(506)과 전기적으로 접속된다. 또한, 각 발광 소자(504R, 504G, 504B, 및 504W)는 제 1 도전막(506), 제 2 도전막(507), EL층(510), 및 제 3 도전막(512)에 의하여 구성된다.
또한, 각 발광 소자(504R, 504G, 504B, 및 504W)와 대향하는 위치에 착색층(514R, 514G, 514B, 및 514W)이 각각 제공된다. 또한, 착색층(514R, 514G, 514B, 및 514W)으로서는 제 2 기판(516)에 접촉되어 제공된다. 또한, 제 1 기판(502)과 제 2 기판(516) 사이에는 밀봉막(518)이 제공된다. 밀봉막(518)으로서는 예컨대 유리 프릿 등의 유리 재료나 2액 혼합형 수지 등의 상온에서 경화하는 경화 수지, 광경화성 수지, 열경화성 수지 등의 수지 재료를 사용할 수 있다.
또한, 인접한 제 1 도전막(506) 및 제 2 도전막(507)의 단부를 덮도록 격벽(508)이 제공된다. 또한, 격벽(508) 위에는 구조체(509)가 제공된다. 또한, 제 1 도전막(506)은 반사 전극으로서의 기능과, 발광 소자의 양극으로서의 기능을 갖는다. 또한, 제 2 도전막(507)은 각 발광 소자의 광로장(光路長)을 조정하는 기능을 갖는다. 또한, 제 2 도전막(507) 위에는 EL층(510)이 형성되고 EL층(510) 위에는 제 3 도전막(512)이 형성된다. 또한, 제 3 도전막(512)은 반투과·반반사 전극으로서의 기능과 발광 소자의 음극으로서의 기능을 갖는다. 또한, 구조체(509)는 발광 소자와 착색층 사이에 제공되고 스페이서로서의 기능을 갖는다.
또한, EL층(510)에 대해서는 각 발광 소자(504R, 504G, 504B, 및 504W)에서 공통적으로 사용할 수 있다. 또한, 각 발광 소자(504R, 504G, 504B, 및 504W)는, 제 1 도전막(506)과 제 3 도전막(512)에 의하여 EL층(510)으로부터의 발광을 공진시키는 미소광 공진기(마이크로 캐비티라고도 함) 구조를 가지므로 같은 EL층(510)을 가져도 상이한 파장의 광의 스펙트럼을 협선화(狹線化)하여 추출할 수 있다. 구체적으로는 각 발광 소자(504R, 504G, 504B, 및 504W)는 EL층(510) 하방에 제공되는 제 2 도전막(507)의 막 두께를 각각 조정함으로써 EL층(510)으로부터 얻어지는 스펙트럼을 원하는 발광 스펙트럼으로 하여 색 순도가 좋은 발광을 얻을 수 있다. 따라서 도 29의 (A)에 도시된 구성으로 함으로써 EL층에 독립 화소 방식을 적용하지 않고 고정세화를 실현하기 쉬워진다.
또한, 도 29의 (A)에 도시된 발광 장치는 착색층(컬러 필터)을 갖는다. 따라서 마이크로 캐비티 구조와 컬러 필터를 조합함으로써 색 순도가 더 좋은 발광을 얻을 수 있다. 구체적으로는 발광 소자(504R)에서는 적색 발광이 얻어지도록 발광 소자의 광로장이 조정되어 착색층(514R)을 통하여 화살표로 가리킨 방향으로 적색 광이 사출된다. 또한, 발광 소자(504G)에서는 녹색 발광이 얻어지도록 발광 소자의 광로장이 조정되어 착색층(514G)을 통하여 화살표로 가리킨 방향으로 녹색 광이 사출된다. 또한, 발광 소자(504B)에서는 청색 발광이 얻어지도록 발광 소자의 광로장이 조정되어 착색층(514B)을 통하여 화살표로 가리킨 방향으로 청색 광이 사출된다. 또한, 발광 소자(504W)에서는 백색 발광이 얻어지도록 발광 소자의 광로장이 조정되어 착색층(514W)을 통하여 화살표로 가리킨 방향으로 백색 광이 사출된다.
또한, 각 발광 소자의 광로장의 조정 방법에 대해서는 이에 한정되지 않는다. 예를 들어, 각 발광 소자에서 EL층(510)의 막 두께를 조정하여 광로장을 조정하여도 좋다.
또한, 착색층(514R, 514G, 및 514B)으로서는 특정한 파장 대역의 광을 투과시키는 기능을 가지면 좋고, 예컨대 적색 파장 대역의 광을 투과시키는 적색(R) 컬러 필터, 녹색 파장 대역의 광을 투과시키는 녹색(G) 컬러 필터, 청색 파장 대역의 광을 투과시키는 청색(B) 컬러 필터 등을 사용할 수 있다. 또한, 착색층(514W)으로서는 예컨대 안료 등을 포함하지 않는 아크릴계 수지 재료 등을 사용하면 좋다. 착색층(514R, 514G, 514B, 및 514W)으로서는 다양한 재료를 사용하여 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용한 에칭 방법 등으로 형성할 수 있다.
제 1 도전막(506)으로서는 예컨대 반사율이 높은(가시광의 반사율이 40% 이상 100% 이하, 바람직하게는 70% 이상 100% 이하) 금속막을 사용할 수 있다. 도전막(506)으로서는 알루미늄, 은, 또는 이들 금속 재료를 포함하는 합금(예컨대 은과 팔라듐과 구리의 합금)을 단층 또는 적층으로 형성할 수 있다.
또한, 제 2 도전막(507)으로서는 예컨대 도전성 금속 산화물을 사용하여 형성할 수 있다. 도전성 금속 산화물로서는 산화 인듐, 산화 주석, 산화 아연, 인듐 주석 산화물, 인듐 아연 산화물(Indium Zinc Oxide), 또는 이들 금속 산화물 재료에 산화 실리콘, 산화 텅스텐을 포함시킨 것을 사용할 수 있다. 제 2 도전막(507)을 제공함으로써 나중에 형성되는 EL층(510)과 제 1 도전막(506) 사이에 절연막이 형성되는 것을 억제할 수 있어 바람직하다. 또한, 제 1 도전막(506) 아래에 제 2 도전막(507)으로서 사용하는 도전성 금속 산화물을 형성하여도 좋다.
또한, 제 3 도전막(512)은 반사성 도전성 재료와 투광성 도전성 재료에 의하여 형성되고 가시광의 반사율이 20% 이상 80% 이하, 바람직하게는 40% 이상 70% 이하이면 바람직하다. 제 3 도전막(512)으로서는 예컨대 은, 마그네슘, 또는 이들 금속 재료를 포함하는 합금 등을 얇게(예컨대 10nm 이하) 형성하고 나서 제 2 도전막(507)에 사용할 수 있는 도전성 금속 산화물을 형성하면 좋다.
상술한 구성에서는 제 2 기판(516) 측에 발광을 추출하는 구조(톱 이미션 구조)를 갖는 발광 장치가 되지만 FET(500)가 형성되는 제 1 기판(501) 측에 광을 추출하는 구조(보텀 이미션 구조), 또는 제 1 기판(501) 측 및 제 2 기판(516) 측 양쪽에 광을 추출하는 구조(듀얼 이미션 구조)의 발광 장치로 하여도 좋다. 보텀 이미션 구조를 채용한 경우, 예컨대 착색층(514R, 514G, 514B, 및 514W)을 제 1 도전막(506) 하방에 형성하는 구성으로 하면 좋다. 또한, 광을 사출하는 측의 기판에는 투광성 기판을 사용하면 좋고 광을 사출하지 않는 측의 기판에는 투광성 기판 및 차광성 기판을 사용할 수 있다.
또한, 도 29의 (A)에서는 발광 소자가 4색(적색(R), 녹색(G), 청색(B), 및 백색(W))으로 이루어지는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 발광 소자가 3색(적색(R), 녹색(G), 청색(B))으로 이루어지는 구성으로 하여도 좋다.
여기서 각 발광 소자와 각 FET의 접속 관계에 대하여 도 29의 (B)를 사용하여 자세히 설명한다. 또한, 도 29의 (B)는 도 29의 (A)에 도시된 파선으로 둘러싸인 영역(520)의 구성의 일례다.
도 29의 (B)에서는 FET(500) 위에 평탄화막으로서 기능하는 절연막(522)이 형성된다. 또한, 절연막(522)에는 FET(500)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 도달되는 개구부(524)가 형성된다. 또한, 절연막(522) 위에는 FET(500)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 접속되는 제 1 도전막(506)이 형성된다. 또한, 제 1 도전막(506) 위에는 제 2 도전막(507)이 형성된다.
또한, FET(500)로서는 상술한 실시형태에 기재된 트랜지스터(100A)와 같은 구성을 갖기 때문에 여기서는 설명하지 않는다.
또한, 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치의 구성예에 대하여 설명한다.
＜표시 장치의 구성예＞
도 31의 (A)에는, 본 발명의 일 형태에 따른 표시 장치의 상면도를 도시하였다. 또한, 도 31의 (B)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용한 경우의 화소 회로를 도시하였다. 또한, 도 31의 (C)에는, 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용한 경우의 화소 회로를 도시하였다.
화소에 사용하는 트랜지스터에는 상술한 트랜지스터를 사용할 수 있다. 여기서는 n채널형 트랜지스터를 사용하는 예를 기재한다. 또한, 화소에 사용하는 트랜지스터와 동일 공정을 거쳐 제작된 트랜지스터를 구동 회로로서 사용하여도 좋다. 또한, 화소에 사용하는 용량 소자는 상술한 용량 소자를 사용할 수 있다. 이와 같이, 상술한 트랜지스터 및 용량 소자를 화소나 구동 회로에 사용함으로써, 표시 품질 또는/및 신뢰성이 높은 표시 장치로 할 수 있다.
액티브 매트릭스형 표시 장치의 상면도의 일례를 도 31의 (A)에 도시하였다. 표시 장치의 기판(5000) 위에는, 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 신호선 구동 회로(5004)가 배치된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주자선 구동 회로(5003)에 전기적으로 접속된다. 또한, 주사선과 신호선에 의하여 구분되는 영역에는 표시 소자를 각각 갖는 화소가 배치된다. 또한, 표시 장치의 기판(5000)은 FPC 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는, 화소부(5001)와 같은 기판(5000) 위에 형성된다. 따라서, 구동 회로를 별도 제작하는 경우에 비하여 표시 장치를 제작하는 비용을 저감할 수 있다. 또한, 구동 회로를 별도 제작한 경우, 배선 사이의 접속 수가 증가된다. 따라서, 화소부(5001)와 같은 기판(5000) 위에 구동 회로를 제공함으로써, 배선 사이의 접속 수를 줄일 수 있어, 신뢰성 또는/및 수율을 향상시킬 수 있다.
<(1) 액정 표시 장치>
또한, 화소의 회로 구성의 일례를 도 31의 (B)에 도시하였다. 여기서는, VA형 액정 표시 장치의 화소 등에 적용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성된다. 이로써, 멀티 도메인 설계된 화소 각각의 화소 전극에 공급하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(5016)의 게이트 배선(5012)과 트랜지스터(5017)의 게이트 배선(5013)은 상이한 게이트 신호가 공급될 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(5014)은 트랜지스터(5016)와 트랜지스터(5017)에서 공통적으로 사용된다. 트랜지스터(5016)와 트랜지스터(5017)로서는 상술한 트랜지스터를 적절히 사용할 수 있다. 또한, 용량 소자(5023a) 및 용량 소자(5023b)는 상술한 용량 소자를 적절히 사용할 수 있다. 이로써, 표시 품질 또는/및 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
또한, 트랜지스터(5016)에는 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터(5017)에는 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 서로 분리된다. 또한, 제 1 화소 전극 및 제 2 화소 전극의 형상은 특별히 한정되지 않고, 예컨대 V자형으로 하면 좋다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)에 전기적으로 접속된다. 게이트 배선(5012)과 게이트 배선(5013)에 상이한 게이트 신호를 공급하여 트랜지스터(5016)와 트랜지스터(5017)의 동작 타이밍을 상이하게 함으로써 액정의 배향을 제어할 수 있다.
또한, 용량 배선(5010)과, 유전체로서 기능하는 절연막과, 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속되는 도전막으로 용량 소자를 형성하여도 좋다.
멀티도메인 구조는 하나의 화소에 제 1 액정 소자(5018)와 제 2 액정 소자(5019)를 구비한다. 제 1 액정 소자(5018)는 제 1 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(5019)는 제 2 화소 전극과, 대향 전극과, 이들 사이의 액정층으로 구성된다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 31의 (B)에 도시된 화소 회로에 한정되지 않는다. 예를 들어, 도 31의 (B)에 도시된 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서 또는 논리 회로 등을 추가하여도 좋다.
<(2) 발광 장치>
화소의 회로 구성의 다른 일례를 도 31의 (C)에 도시하였다. 여기서는 유기 EL 소자로 대표되는 발광 소자를 사용한 표시 장치(발광 장치라고도 함)의 화소 구조를 도시하였다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 유기 EL 소자가 갖는 한 쌍의 전극 중 한쪽으로부터 전자가, 다른 쪽으로부터 정공이, 발광성 유기 화합물을 포함한 층에 각각 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 이 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이와 같은 발광 소자는, 전류 여기형 발광 소자라고 불린다.
화소 회로의 일례를 도 31의 (C)에 도시하였다. 여기서는 한 화소에 n채널형 트랜지스터를 2개 사용하고 용량 소자를 하나 사용하는 예를 도시하였다. 또한, n채널형 트랜지스터에는 상술한 트랜지스터를 사용할 수 있다. 또한, 용량 소자에는 상술한 용량 소자를 사용할 수 있다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(5020)는 스위칭용 트랜지스터(5021), 구동용 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 포함한다. 스위칭용 트랜지스터(5021)는 게이트 전극이 주사선(5026)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(5025)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 구동용 트랜지스터(5022)의 게이트 전극에 접속된다. 구동용 트랜지스터(5022)는 용량 소자(5023)를 통하여 게이트 전극이 전원선(5027)에 접속되고, 제 1 전극이 전원선(5027)에 접속되고, 제 2 전극이 발광 소자(5024)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 상당한다. 공통 전극(5028)은 동일 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭용 트랜지스터(5021) 및 구동용 트랜지스터(5022)로서는 상술한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(5023)는 상술한 용량 소자를 사용할 수 있다. 이로써, 표시 품질 또는/및 신뢰성이 높은 유기 EL 표시 장치로 할 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위란 전원선(5027)에 공급되는 고전원 전위보다 낮은 전위이며, 예컨대 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(5024)의 순방향 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위 차이를 발광 소자(5024)에 인가함으로써, 발광 소자(5024)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(5024)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(5023)는, 구동용 트랜지스터(5022)의 게이트 용량을 대용함으로써 생략할 수 있는 경우가 있다. 구동용 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동용 트랜지스터(5022)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(5022)가 온 또는 오프의 두 가지 상태가 되는 비디오 신호를 구동용 트랜지스터(5022)에 입력한다. 또한, 구동용 트랜지스터(5022)를 선형 영역에서 동작시키기 위하여, 전원선(5027)의 전압보다 높은 전압을 구동용 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 신호선(5025)에는 전원선 전압에 구동용 트랜지스터(5022)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 채용하는 경우, 발광 소자(5024)의 순방향 전압에 구동용 트랜지스터(5022)의 문턱 전압(Vth)을 더한 값 이상의 전압을 구동용 트랜지스터(5022)의 게이트 전극에 인가한다. 또한, 구동용 트랜지스터(5022)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(5024)에 전류를 흘린다. 또한, 구동용 트랜지스터(5022)를 포화 영역에서 동작시키기 위하여, 전원선(5027)의 전위를 구동용 트랜지스터(5022)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 비디오 신호에 따른 전류를 발광 소자(5024)에 흘려, 아날로그 계조 구동을 수행할 수 있다.
또한, 본 발명의 일 형태에 따른 표시 장치는 도 31의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 31의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
예를 들어, 화소 회로의 일례를 도 32의 (A)에 도시하였다. 여기서는 한 화소에 n채널형 트랜지스터를 3개 사용하고 용량 소자를 하나 사용하는 예를 도시하였다.
화소(5111)의 회로도의 일례를 도 32의 (A)에 도시하였다. 화소(5111)는 트랜지스터(5155)와, 트랜지스터(5156)와, 트랜지스터(5157)와, 용량 소자(5158)와, 발광 소자(5154)를 포함한다.
발광 소자(5154)의 화소 전극은 화소(5111)에 입력되는 화상 신호(Sig)에 따라 전위가 제어된다. 또한, 발광 소자(5154)의 휘도는, 화소 전극과 공통 전극 사이의 전위 차이에 의하여 결정된다.
트랜지스터(5156)는, 배선(SL)과, 트랜지스터(5155)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5155)는 소스 및 드레인 중 한쪽이 발광 소자(5154)의 양극에 전기적으로 접속되고 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속된다. 트랜지스터(5157)는 배선(ML)과, 트랜지스터(5155)의 소스 및 드레인 중 한쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5158)의 한 쌍의 전극 중 한쪽은 트랜지스터(5155)의 게이트에 전기적으로 접속되고, 다른 쪽은 발광 소자(5154)의 양극에 전기적으로 접속된다.
또한, 트랜지스터(5156)의 스위칭은, 트랜지스터(5156)의 게이트에 전기적으로 접속된 배선(GL)의 전위에 따라 수행된다. 트랜지스터(5157)의 스위칭은, 트랜지스터(5157)의 게이트에 전기적으로 접속된 배선(GL)의 전위에 따라 수행된다.
또한, 트랜지스터(5155), 트랜지스터(5156), 및 트랜지스터(5157) 중 적어도 어느 하나에 상술한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(5158)는 상술한 용량 소자를 사용할 수 있다.
또한, 예컨대 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 이하와 같이 나타낼 수 있다.
예를 들어, "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 차례로 전기적으로 접속된다"고 나타낼 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"고 나타낼 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 다만, 상술한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예컨대 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 가리킨다.
다음에 도 32의 (A)에 도시된 화소(5111)의 동작예에 대하여 설명한다.
도 32의 (A)에 도시된 화소(5111)에 전기적으로 접속되는 배선(GL)의 전위와, 배선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트를 도 32의 (B)에 예시하였다. 또한, 도 32의 (B)에 도시된 타이밍 차트는 도 32의 (A)에 도시된 화소(5111)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
먼저, 기간(t1)에서는 배선(GL)에 하이 레벨의 전위가 인가된다. 따라서 트랜지스터(5156) 및 트랜지스터(5157)가 온 상태가 된다. 그리고 배선(SL)에는 화상 신호(Sig)의 전위(Vdata)가 인가되고 전위(Vdata)는 트랜지스터(5156)를 통하여 트랜지스터(5155)의 게이트에 인가된다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 전위(Vano)는, 전위(Vcat)에 발광 소자(5154)의 문턱 전압(Vthe)과 트랜지스터(5155)의 문턱 전압(Vth)을 더한 전위보다 높게 하는 것이 바람직하다. 배선(VL)과 배선(CL) 사이에 상기 전위 차이가 제공됨으로써 전위(Vdata)에 따라 트랜지스터(5155)의 드레인 전류 값이 결정된다. 그리고 상기 드레인 전류가 발광 소자(5154)에 공급됨으로써 발광 소자(5154)의 휘도가 결정된다.
또한, 트랜지스터(5155)가 n채널형인 경우, 기간(t1)에서는, 배선(CL)의 전위에 발광 소자(5154)의 문턱 전압(Vthe)을 더한 전위보다 배선(ML)의 전위가 낮고, 배선(ML)의 전위에 트랜지스터(5155)의 문턱 전압(Vth)을 더한 전위보다 배선(VL)의 전위가 높은 것이 바람직하다. 상기 구성으로 함으로써 트랜지스터(5157)가 온 상태라도 트랜지스터(5155)의 드레인 전류를 발광 소자(5154)가 아닌 배선(ML) 쪽으로 우선적으로 흘릴 수 있다.
다음에 기간(t2)에서는 배선(GL)에 로 레벨의 전위가 인가된다. 따라서 트랜지스터(5156) 및 트랜지스터(5157)가 오프 상태가 된다. 트랜지스터(5156)가 오프 상태가 됨으로써, 트랜지스터(5155)의 게이트에서, 전위(Vdata)가 유지된다. 또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 따라서, 발광 소자(5154)는, 기간(t1)에서 결정된 휘도에 따라 발광된다.
다음에 기간(t3)에서는 배선(GL)에 하이 레벨의 전위가 인가된다. 따라서 트랜지스터(5156) 및 트랜지스터(5157)가 온 상태가 된다. 또한, 배선(SL)에는, 트랜지스터(5155)의 게이트 전압이 문턱 전압(Vth)보다 높게 되는 전위가 인가된다. 또한, 배선(CL)에는 전위(Vcat)가 인가된다. 그리고 배선(ML)의 전위는, 배선(CL)의 전위에 발광 소자(5154)의 문턱 전압(Vthe)을 더한 전위보다 낮게 되고 배선(VL)의 전위는, 배선(ML)의 전위에 트랜지스터(5155)의 문턱 전압(Vth)을 더한 전위보다 높게 된다. 상기 구성으로 함으로써 트랜지스터(5155)의 드레인 전류를 발광 소자(5154)가 아닌 배선(ML) 쪽으로 우선적으로 흘릴 수 있다.
그리고, 트랜지스터(5155)의 드레인 전류는, 배선(ML)을 통하여 모니터 회로에 공급된다. 모니터 회로는, 배선(ML)에 흐르는 드레인 전류를 사용하여, 상기 드레인 전류 값을 정보로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여, 화소(5111)에 공급되는 화상 신호(Sig)의 전위(Vdata)의 값을 보정할 수 있다.
또한, 도 32의 (A)에 도시된 화소(5111)를 갖는 발광 장치에서는, 기간(t2)의 동작 후에 기간(t3)의 동작을 수행하지 않아도 된다. 예를 들어, 화소(5111)에서, 기간(t1)으로부터 기간(t2)까지의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5111)에서 기간(t3)의 동작을 수행한 후, 최소의 계조 값 0에 대응하는 화상 신호를, 상기 동작을 수행한 1행의 화소(5111)에 기록함으로써, 발광 소자(5154)를 비발광 상태로 한 후, 다음 행의 화소(5111)에서, 기간(t3)의 동작을 수행하도록 하여도 좋다.
또한, 도 33의 (A)는 화소 회로의 일례를 도시한 것이고, 이것을 화소 회로의 구성으로 하여도 좋다. 여기서는 한 화소에 n채널형 트랜지스터를 4개 사용하고 용량 소자를 하나 사용하는 예를 도시하였다.
도 33의 (A)에 도시된 화소(5211)는 트랜지스터(5215)와, 트랜지스터(5216)와, 트랜지스터(5217)와, 용량 소자(5218)와, 발광 소자(5214)와, 트랜지스터(5219)를 포함한다.
발광 소자(5214)의 화소 전극은 화소(5211)에 입력되는 화상 신호(Sig)에 따라 전위가 제어된다. 또한, 발광 소자(5214)의 휘도는, 화소 전극과 공통 전극 사이의 전위 차이에 의하여 결정된다.
트랜지스터(5219)는, 배선(SL)과, 트랜지스터(5215)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5215)는 소스 및 드레인 중 한쪽이 발광 소자(5214)의 양극에 전기적으로 접속된다. 트랜지스터(5216)는 배선(VL)과, 트랜지스터(5215)의 소스 및 드레인 중 다른 쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5217)는 배선(ML)과, 트랜지스터(5215)의 소스 및 드레인 중 다른 쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5218)의 한 쌍의 전극 중 한쪽은 트랜지스터(5215)의 게이트에 전기적으로 접속되고, 다른 쪽은 발광 소자(5214)의 양극에 전기적으로 접속된다.
또한, 트랜지스터(5219)의 스위칭은, 트랜지스터(5219)의 게이트에 전기적으로 접속된 배선(GLa)의 전위에 따라 수행된다. 트랜지스터(5216)의 스위칭은, 트랜지스터(5216)의 게이트에 전기적으로 접속된 배선(GLb)의 전위에 따라 수행된다. 트랜지스터(5217)의 스위칭은, 트랜지스터(5217)의 게이트에 전기적으로 접속된 배선(GLc)의 전위에 따라 수행된다.
또한, 트랜지스터(5215), 트랜지스터(5216), 트랜지스터(5217), 및 트랜지스터(5219) 중 적어도 어느 하나에 상술한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(5218)는 상술한 용량 소자를 사용할 수 있다.
다음에 도 33의 (A)에 도시된 화소(5211)의 외부 보정의 동작예에 대하여 설명한다.
도 33의 (A)에 도시된 화소(5211)에 전기적으로 접속되는 배선(GLa), 배선(GLb), 및 배선(GLc)의 전위와, 배선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트를 도 33의 (B)에 예시하였다. 또한, 도 33의 (B)에 도시된 타이밍 차트는 도 33의 (A)에 도시된 화소(5211)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
먼저, 기간(t1)에서는, 배선(GLa)에 하이 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가된다. 따라서 트랜지스터(5219) 및 트랜지스터(5216)가 온 상태가 되고, 트랜지스터(5217)는 오프 상태가 된다. 그리고 배선(SL)에는 화상 신호(Sig)의 전위(Vdata)가 인가되고, 전위(Vdata)는 트랜지스터(5219)를 통하여 트랜지스터(5215)의 게이트에 인가된다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 전위(Vano)는, 전위(Vcat)에 발광 소자(5214)의 문턱 전압(Vthe)을 더한 전위보다 높게 하는 것이 바람직하다. 배선(VL)의 전위(Vano)는 트랜지스터(5216)를 통하여 트랜지스터(5215)의 소스 및 드레인 중 다른 쪽에 인가된다. 따라서 전위(Vdata)에 따라 트랜지스터(5215)의 드레인 전류 값이 결정된다. 그리고 상기 드레인 전류가 발광 소자(5214)에 공급됨으로써 발광 소자(5214)의 휘도가 결정된다.
다음에 기간(t2)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가된다. 따라서, 트랜지스터(5216)가 온 상태가 되고, 트랜지스터(5219) 및 트랜지스터(5217)가 오프 상태가 된다. 트랜지스터(5219)가 오프 상태가 됨으로써, 트랜지스터(5215)의 게이트에서, 전위(Vdata)가 유지된다. 또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 따라서, 발광 소자(5214)에서는, 기간(t1)에서 결정된 휘도가 유지된다.
다음에 기간(t3)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 로 레벨의 전위가 인가되고, 배선(GLc)에 하이 레벨의 전위가 인가된다. 따라서, 트랜지스터(5216)가 온 상태가 되고, 트랜지스터(5219) 및 트랜지스터(5217)가 오프 상태가 된다. 또한, 배선(CL)에는 전위(Vcat)가 인가된다. 그리고, 배선(ML)에는 전위(Vano)가 인가되고, 또한 모니터 회로에 접속된다.
상기 동작에 의하여, 트랜지스터(5215)의 드레인 전류는 트랜지스터(5217)를 통하여 발광 소자(5214)에 공급된다. 또한, 상기 드레인 전류는, 배선(ML)을 통하여 모니터 회로에도 공급된다. 모니터 회로는, 배선(ML)에 흐르는 드레인 전류를 사용하여, 상기 드레인 전류 값을 정보로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(5211)에 공급되는 화상 신호(Sig)의 전위(Vdata)의 값을 보정할 수 있다.
또한, 도 33의 (A)에 도시된 화소(5211)를 갖는 발광 장치에서는, 기간(t2)의 동작 후에 기간(t3)의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간(t1)으로부터 기간(t2)까지의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5211)에서 기간(t3)의 동작을 수행한 후, 최소의 계조 값 0에 대응하는 화상 신호를, 상기 동작을 수행한 1행의 화소(5211)에 기록함으로써, 발광 소자(5214)를 비발광 상태로 한 후, 다음 행의 화소(5211)에서, 기간(t3)의 동작을 수행하도록 하여도 좋다.
또한, 도 34의 (A)는 화소 회로의 일례를 도시한 것이고, 이것을 화소 회로의 구성으로 하여도 좋다. 여기서는 한 화소에 n채널형 트랜지스터를 5개 사용하고 용량 소자를 하나 사용하는 예를 도시하였다.
도 34의 (A)에 도시된 화소(5311)는 트랜지스터(5315)와, 트랜지스터(5316)와, 트랜지스터(5317)와, 용량 소자(5318)와, 발광 소자(5314)와, 트랜지스터(5319)와, 트랜지스터(5320)를 포함한다.
트랜지스터(5320)는 배선(RL)과 발광 소자(5314)의 양극 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5319)는 배선(SL)과, 트랜지스터(5315)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5315)는 소스 및 드레인 중 한쪽이 발광 소자(5314)의 양극에 전기적으로 접속된다. 트랜지스터(5316)는 배선(VL)과, 트랜지스터(5315)의 소스 및 드레인 중 다른 쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5317)는 배선(ML)과, 트랜지스터(5315)의 소스 및 드레인 중 다른 쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5318)의 한 쌍의 전극 중, 한쪽은 트랜지스터(5315)의 게이트에 전기적으로 접속되고, 다른 쪽은 발광 소자(5314)의 양극에 전기적으로 접속된다.
또한, 트랜지스터(5319)의 스위칭은, 트랜지스터(5319)의 게이트에 전기적으로 접속된 배선(GLa)의 전위에 따라 수행된다. 트랜지스터(5316)의 스위칭은, 트랜지스터(5316)의 게이트에 전기적으로 접속된 배선(GLb)의 전위에 따라 수행된다. 트랜지스터(5317)의 스위칭은, 트랜지스터(5317)의 게이트에 전기적으로 접속된 배선(GLc)의 전위에 따라 수행된다. 트랜지스터(5320)의 스위칭은, 트랜지스터(5320)의 게이트에 전기적으로 접속된 배선(GLd)의 전위에 따라 수행된다.
또한, 트랜지스터(5315), 트랜지스터(5316), 트랜지스터(5317), 트랜지스터(5319), 및 트랜지스터(5320) 중 적어도 어느 하나에 상술한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(5318)는 상술한 용량 소자를 사용할 수 있다.
다음에 도 34의 (A)에 도시된 화소(5311)의 외부 보정의 동작예에 대하여 설명한다.
도 34의 (A)에 도시된 화소(5311)에 전기적으로 접속되는 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(GLd)의 전위와, 배선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트를 도 34의 (B)에 예시하였다. 또한, 도 34의 (B)에 도시된 타이밍 차트는 도 34의 (A)에 도시된 화소(5311)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
먼저, 기간(t1)에서는, 배선(GLa)에 하이 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가되고, 배선(GLd)에 하이 레벨의 전위가 인가된다. 따라서, 트랜지스터(5319), 트랜지스터(5316), 및 트랜지스터(5320)가 온 상태가 되고, 트랜지스터(5317)는 오프 상태가 된다. 또한, 배선(SL)에는 화상 신호(Sig)의 전위(Vdata)가 인가되고 전위(Vdata)는 트랜지스터(5319)를 통하여 트랜지스터(5315)의 게이트에 인가된다. 따라서 전위(Vdata)에 따라 트랜지스터(5315)의 드레인 전류 값이 결정된다. 그리고, 배선(VL)에는 전위(Vano)가 인가되고, 배선(RL)에는 전위(V1)가 인가되기 때문에, 상기 드레인 전류는, 트랜지스터(5316) 및 트랜지스터(5320)를 통하여 배선(VL)과 배선(RL) 사이에 흐른다.
전위(Vano)는, 전위(Vcat)에 발광 소자(5314)의 문턱 전압(Vthe)을 더한 전위보다 높게 하는 것이 바람직하다. 배선(VL)의 전위(Vano)는 트랜지스터(5316)를 통하여 트랜지스터(5315)의 소스 및 드레인 중 다른 쪽에 인가된다. 또한, 배선(RL)에 인가된 전위(V1)는 트랜지스터(5320)를 통하여 트랜지스터(5315)의 소스 및 드레인 중 한쪽에 인가된다. 배선(CL)에는 전위(Vcat)가 인가된다.
또한, 전위(V1)는, 전위(V0)로부터 트랜지스터(5315)의 문턱 전압(Vth)을 뺀 전위보다 충분히 낮은 것이 바람직하다. 기간(t1)에서는, 전위(V1)를, 전위(Vcat)로부터 발광 소자(5314)의 문턱 전압(Vthe)을 뺀 전위보다 충분히 낮게 할 수 있으므로, 발광 소자(5314)는 발광하지 않는다.
다음에 기간(t2)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가되고, 배선(GLd)에 로 레벨의 전위가 인가된다. 따라서, 트랜지스터(5316)가 온 상태가 되고, 트랜지스터(5319), 트랜지스터(5317), 및 트랜지스터(5320)가 오프 상태가 된다. 트랜지스터(5319)가 오프 상태가 됨으로써, 트랜지스터(5315)의 게이트에서, 전위(Vdata)가 유지된다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 따라서, 기간(t1)에서 값이 결정된 트랜지스터(5315)의 드레인 전류는, 트랜지스터(5320)가 오프 상태가 됨으로써, 발광 소자(5314)에 공급된다. 그리고, 발광 소자(5314)에 상기 드레인 전류가 공급됨으로써, 발광 소자(5314)의 휘도가 결정되고, 상기 휘도는 기간(t2)에서 유지된다.
다음에 기간(t3)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 로 레벨의 전위가 인가되고, 배선(GLc)에 하이 레벨의 전위가 인가되고, 배선(GLd)에 로 레벨의 전위가 인가된다. 따라서, 트랜지스터(5317)가 온 상태가 되고, 트랜지스터(5319), 트랜지스터(5316), 및 트랜지스터(5320)가 오프 상태가 된다. 또한, 배선(CL)에는 전위(Vcat)가 인가된다. 그리고, 배선(ML)에는 전위(Vano)가 인가되고, 또한 모니터 회로에 접속된다.
상기 동작에 의하여, 트랜지스터(5315)의 드레인 전류는 트랜지스터(5317)를 통하여 발광 소자(5314)에 공급된다. 또한, 상기 드레인 전류는, 배선(ML)을 통하여 모니터 회로에도 공급된다. 모니터 회로는, 배선(ML)에 흐르는 드레인 전류를 사용하여, 상기 드레인 전류 값을 정보로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(5311)에 공급되는 화상 신호(Sig)의 전위(Vdata)의 값을 보정할 수 있다.
또한, 도 34의 (A)에 도시된 화소(5311)를 갖는 발광 장치에서는, 기간(t2)의 동작 후에 기간(t3)의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간(t1)으로부터 기간(t2)까지의 동작을 복수회 반복한 후에, 기간(t3)의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5311)에서 기간(t3)의 동작을 수행한 후, 최소의 계조 값 0에 대응하는 화상 신호를, 상기 동작을 수행한 1행의 화소(5311)에 기록함으로써, 발광 소자(5314)를 비발광 상태로 한 후, 다음 행의 화소(5311)에서, 기간(t3)의 동작을 수행하도록 하여도 좋다.
또한, 도 34의 (A)에 도시된 화소(5311)에서는, 발광 소자(5314)의 열화 등에 의하여, 발광 소자(5314)의 양극과 음극 사이의 저항 값이 화소 사이에서 편차가 있더라도, 전위(Vdata)를 트랜지스터(5315)의 게이트에 인가할 때, 트랜지스터(5315)의 소스의 전위를 소정의 전위(V1)로 설정할 수 있다. 따라서, 화소 사이에서 발광 소자(5314)의 휘도에 편차가 발생하는 것을 방지할 수 있다.
또한, 도 35의 (A)는 화소 회로의 일례를 도시한 것이고, 이것을 화소 회로의 구성으로 하여도 좋다. 여기서는 한 화소에 n채널형 트랜지스터를 6개 사용하고 용량 소자를 하나 사용하는 예를 도시하였다.
도 35의 (A)에 도시된 화소(5411)는 트랜지스터(5415)와, 트랜지스터(5416)와, 트랜지스터(5417)와, 용량 소자(5418)와, 발광 소자(5414)와, 트랜지스터(5440)와, 트랜지스터(5441)와, 트랜지스터(5442)를 포함한다.
발광 소자(5414)의 화소 전극은 화소(5411)에 입력되는 화상 신호(Sig)에 따라 전위가 제어된다. 또한, 발광 소자(5414)의 휘도는, 화소 전극과 공통 전극 사이의 전위 차이에 의하여 결정된다.
트랜지스터(5440)는 배선(SL)과, 용량 소자(5418)의 한 쌍의 전극 중 한쪽 사이의 도통 상태를 제어하는 기능을 갖는다. 용량 소자(5418)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(5415)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(5416)는 배선(VL1)과, 트랜지스터(5415)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5441)는 용량 소자(5418)의 한 쌍의 전극 중 한쪽과 트랜지스터(5415)의 게이트 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5442)는, 트랜지스터(5415)의 소스 및 드레인 중 한쪽과 발광 소자(5414)의 양극 사이의 도통 상태를 제어하는 기능을 갖는다. 트랜지스터(5417)는 트랜지스터(5415)의 소스 및 드레인 중 한쪽과 배선(ML) 사이의 도통 상태를 제어하는 기능을 갖는다.
또한, 도 35의 (A)에서, 트랜지스터(5415)의 소스 및 드레인 중 다른 쪽은 배선(VL)에 전기적으로 접속된다.
또한, 트랜지스터(5440)의 스위칭은 트랜지스터(5440)의 게이트에 전기적으로 접속된 배선(GLa)의 전위에 따라 수행된다. 트랜지스터(5416)의 스위칭은 트랜지스터(5416)의 게이트에 전기적으로 접속된 배선(GLa)의 전위에 따라 수행된다. 트랜지스터(5441)의 스위칭은 트랜지스터(5441)의 게이트에 전기적으로 접속된 배선(GLb)의 전위에 따라 수행된다. 트랜지스터(5442)의 스위칭은 트랜지스터(5442)의 게이트에 전기적으로 접속된 배선(GLb)의 전위에 따라 수행된다. 트랜지스터(5417)의 스위칭은 트랜지스터(5417)의 게이트에 전기적으로 접속된 배선(GLc)의 전위에 따라 수행된다.
도 35의 (A)에 도시된 화소(5411)에 전기적으로 접속되는 배선(GLa), 배선(GLb), 및 배선(GLc)의 전위와, 배선(SL)에 공급되는 화상 신호(Sig)의 전위의 타이밍 차트를 도 35의 (B)에 예시하였다. 또한, 도 35의 (B)에 도시된 타이밍 차트는 도 35의 (A)에 도시된 화소(5411)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.
먼저, 기간(t1)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 하이 레벨의 전위가 인가된다. 따라서 트랜지스터(5441), 트랜지스터(5442), 및 트랜지스터(5417)가 온 상태가 되고, 트랜지스터(5440) 및 트랜지스터(5416)는 오프 상태가 된다. 트랜지스터(5442) 및 트랜지스터(5417)가 온 상태가 됨으로써 트랜지스터(5415)의 소스 및 드레인 중 한쪽 및 용량 소자(5418)의 한 쌍의 전극 중 다른 쪽(노드 A라고 도시함)에 배선(ML)의 전위(V0)가 인가된다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 전위(Vano)는, 전위(V0)에 발광 소자(5414)의 문턱 전압(Vthe)을 더한 전위보다 높게 하는 것이 바람직하다. 또한, 전위(V0)는, 전위(Vcat)에 발광 소자(5414)의 문턱 전압(Vthe)을 더한 전위보다 낮은 것이 바람직하다. 전위(V0)를 상기 값으로 설정함으로써, 기간(t1)에서 발광 소자(5414)에 전류가 흐르는 것을 방지할 수 있다.
다음에 배선(GLb)에 로 레벨의 전위가 인가됨으로써 트랜지스터(5441) 및 트랜지스터(5442)가 오프 상태가 되고 노드 A는 전위(V0)로 유지된다.
다음에 기간(t2)에서는, 배선(GLa)에 하이 레벨의 전위가 인가되고, 배선(GLb)에 로 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가된다. 따라서 트랜지스터(5440) 및 트랜지스터(5416)가 온 상태가 되고, 트랜지스터(5441), 트랜지스터(5442), 및 트랜지스터(5417)가 오프 상태가 된다.
또한, 기간(t1)으로부터 기간(t2)으로 이행할 때, 배선(GLa)에 인가되는 전위를 로 레벨로부터 하이 레벨로 전환한 후, 배선(GLc)에 인가되는 전위를 하이 레벨로부터 로 레벨로 전환하는 것이 바람직하다. 이와 같은 동작을 수행함으로써 배선(GLa)에 인가되는 전위의 전환에 의한 노드(A)의 전위의 변동을 방지할 수 있다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다. 그리고 배선(SL)에는 화상 신호(Sig)의 전위(Vdata)가 인가되고, 배선(VL1)에는 전위(V1)가 인가된다. 전위(V1)는, 전위(Vcat)에 트랜지스터(5415)의 문턱 전압(Vth)을 더한 전위보다 높고, 전위(Vano)에 트랜지스터(5415)의 문턱 전압(Vth)을 더한 전위보다 낮은 것이 바람직하다.
또한, 도 35의 (A)에 도시된 화소 구성에서는, 전위(V1)를, 전위(Vcat)에 발광 소자(5414)의 문턱 전압(Vthe)을 더한 값보다 높게 하더라도 트랜지스터(5442)가 오프 상태이면 발광 소자(5414)는 발광되지 않는다. 그러므로 전위(V0)로서 설정할 수 있는 값의 폭을 넓힐 수 있게 되어, V1-V0이 될 수 있는 값의 폭도 넓힐 수 있게 된다. 따라서, V1-V0의 값의 설정의 자유도가 높게 되기 때문에, 트랜지스터(5415)의 문턱 전압(Vth)의 취득에 필요한 시간을 단축한 경우, 또는 문턱 전압(Vth)의 취득 기간에 제한이 있는 경우에도 트랜지스터(5415)의 문턱 전압(Vth)을 정확히 취득할 수 있다.
상기 동작에 의하여 트랜지스터(5415)의 게이트(노드 B라고 도시함)에, 노드 A의 전위에 문턱 전압(Vth)을 더한 전위보다 높은 전위(V1)가 입력되어 트랜지스터(5415)가 온 상태가 된다. 따라서 트랜지스터(5415)를 통하여 용량 소자(5418)의 전하가 방출되고, 전위(V0)이었던 노드 A의 전위가 상승되기 시작한다. 그리고 최종적으로는 노드 A의 전위가 V1-Vth로 수렴되고 트랜지스터(5415)의 게이트 전압이 문턱 전압(Vth)으로 수렴되면 트랜지스터(5415)가 오프 상태가 된다.
또한, 용량 소자(5418)의 한 쌍의 전극 중 한쪽(노드 C라고 도시함)에는 배선(SL)에 인가된 화상 신호(Sig)의 전위(Vdata)가 트랜지스터(5440)를 통하여 인가된다.
다음에 기간(t3)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 하이 레벨의 전위가 인가되고, 배선(GLc)에 로 레벨의 전위가 인가된다. 따라서, 트랜지스터(5441) 및 트랜지스터(5442)가 온 상태가 되고, 트랜지스터(5440), 트랜지스터(5416), 및 트랜지스터(5417)가 오프 상태가 된다.
또한, 기간(t2)으로부터 기간(t3)으로 이행할 때, 배선(GLa)에 인가되는 전위가 하이 레벨로부터 로 레벨로 전환되고 나서, 배선(GLb)에 인가되는 전위를 로 레벨로부터 하이 레벨로 전환하는 것이 바람직하다. 상기 구성으로 함으로써 배선(GLa)에 인가되는 전위의 전환에 의한, 노드 A에서의 전위의 변동을 방지할 수 있다.
또한, 배선(VL)에는 전위(Vano)가 인가되고, 배선(CL)에는 전위(Vcat)가 인가된다.
상기 동작에 의하여, 노드 B에 전위(Vdata)가 인가되기 때문에 트랜지스터(5415)의 게이트 전압이 Vdata-V1＋Vth가 된다. 따라서 트랜지스터(5415)의 게이트 전압을, 문턱 전압(Vth)이 가미된 값으로 설정할 수 있다. 상기 구성으로 함으로써, 트랜지스터(5415)의 문턱 전압(Vth)의 편차를 억제할 수 있다. 따라서, 발광 소자(5414)에 공급되는 전류 값의 편차를 억제할 수 있고, 발광 장치의 휘도 불균형을 저감할 수 있다.
또한, 배선(GLb)에 인가되는 전위의 변동을 크게 해 둠으로써, 트랜지스터(5442)의 문턱 전압(Vth)의 편차가, 발광 소자(5414)에 공급되는 전류 값에 영향을 미치는 것을 방지할 수 있다. 즉 배선(GLb)에 인가되는 하이 레벨의 전위를 트랜지스터(5442)의 문턱 전압(Vth)보다 충분히 크고, 또한, 배선(GLb)에 인가되는 로 레벨의 전위를 트랜지스터(5442)의 문턱 전압(Vth)보다 충분히 낮게 함으로써 트랜지스터(5442)의 온/오프의 전환을 확실히 수행하고, 트랜지스터(5442)의 문턱 전압(Vth)의 편차가 발광 소자(5414)의 전류 값에 영향을 미치는 것을 방지할 수 있다.
다음에 기간(t4)에서는, 배선(GLa)에 로 레벨의 전위가 인가되고, 배선(GLb)에 로 레벨의 전위가 인가되고, 배선(GLc)에 하이 레벨의 전위가 인가된다. 따라서, 트랜지스터(5417)가 온 상태가 되고, 트랜지스터(5416), 트랜지스터(5440), 트랜지스터(5441), 및 트랜지스터(5442)가 오프 상태가 된다.
또한, 배선(VL)에는 전위(Vano)가 인가되고 배선(ML)은 모니터 회로에 전기적으로 접속된다.
상기 동작에 의하여 트랜지스터(5415)의 드레인 전류(Id)가, 발광 소자(5414)가 아니라 트랜지스터(5417)를 통하여 배선(ML)에 흐른다. 모니터 회로는, 배선(ML)에 흐르는 드레인 전류(Id)를 사용하여, 상기 드레인 전류(Id)의 값을 정보로서 포함하는 신호를 생성한다. 이 드레인 전류(Id)는 트랜지스터(5415)의 이동도나 트랜지스터(5415)의 사이즈(채널 길이, 채널 폭) 등에 따른 크기가 된다. 그리고 본 발명의 일 형태에 따른 발광 장치에서는 상기 신호를 사용하여 화소(5411)에 공급되는 화상 신호(Sig)의 전위(Vdata)의 값을 보정할 수 있다. 즉 트랜지스터(5415)의 이동도의 편차로 인한 영향을 저감할 수 있다.
또한, 도 35의 (A)에 도시된 화소(5411)를 갖는 발광 장치에서는, 기간(t3)의 동작 후에 기간(t4)의 동작을 수행하지 않아도 된다. 예를 들어, 발광 장치에서, 기간(t1)으로부터 기간(t3)까지의 동작을 복수회 반복한 후에, 기간(t4)의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(5411)에서 기간(t4)의 동작을 수행한 후, 최소의 계조 값 0에 대응하는 화상 신호를, 상기 동작을 수행한 1행의 화소(5411)에 기록함으로써, 발광 소자(5414)를 비발광 상태로 한 후, 다음 행의 화소(5411)에서, 기간(t4)의 동작을 수행하도록 하여도 좋다.
도 35의 (A)에 도시된 화소(5411)를 갖는 발광 장치에서는, 트랜지스터(5415)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(5415)의 게이트가 전기적으로 분리되므로, 각각의 전위를 개별로 제어할 수 있다. 따라서, 기간(t2)에서, 트랜지스터(5415)의 소스 및 드레인 중 다른 쪽의 전위를, 트랜지스터(5415)의 게이트 전위에 문턱 전압(Vth)을 더한 전위보다 높은 값으로 설정할 수 있다. 따라서, 트랜지스터(5415)가 노멀리 온인 경우에, 즉, 문턱 전압(Vth)이 마이너스의 값을 갖는 경우에, 트랜지스터(5415)에서의, 소스의 전위가 게이트의 전위(V1)보다 높게 될 때까지, 용량 소자(5418)에 전하를 축적할 수 있다. 따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(5415)가 노멀리 온이라도, 기간(t2)에서 문턱 전압(Vth)을 취득할 수 있고, 기간(t3)에서 문턱 전압(Vth)을 가미한 값이 되도록, 트랜지스터(5415)의 게이트 전압을 설정할 수 있다.
따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(5415)가 노멀리 온이 되더라도, 표시 불균형을 저감시킬 수 있어, 고화질 표시가 가능하게 된다.
또한, 트랜지스터(5415)의 특성뿐만 아니라 발광 소자(5414)의 특성을 감시하여도 좋다. 이 때, 화상 신호(Sig)의 전위(Vdata)를 제어하는 등에 의하여 트랜지스터(5415)에 전류가 흐르지 않도록 해 두는 것이 바람직하다. 이로써 발광 소자(5414)의 전류를 추출할 수 있다. 이 결과, 발광 소자(5414)의 전류 특성의 열화나 편차의 상태를 취득할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 표시 모듈 및 전자 기기에 대하여, 도 36 및 도 37을 사용하여 설명한다.
도 36에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)를 포함한다.
본 발명의 일 형태에 따른 반도체 장치는 예컨대 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상이나 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어 적절히 변경할 수 있다.
터치 패널(8004)로서는 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부여하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 또한, 도 36에서 백 라이트 유닛(8007) 위에 광원(8008)을 배치하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 광원(8008)을 백 라이트 유닛(8007)의 단부에 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에서는 백 라이트 유닛(8007)을 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에 프린트 기판(8010)의 동작으로 인하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 갖는다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하기 위한 전원으로서는 외부의 상용 전원을 사용하여도 좋고, 별도 제공한 배터리(8011)를 사용하여도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)에 편광판, 위상차판, 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
도 37의 (A)~(H)는 전자 기기를 도시한 도면이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), LED 램프(9004), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가질 수 있다.
도 37의 (A)에 도시된 모바일 컴퓨터는 상술한 것 외에, 스위치(9009), 적외선 포트(9010) 등을 가질 수 있다. 도 37의 (B)에 도시된 기록 매체를 구비한 휴대형 화상 재생 장치(예컨대 DVD 재생 장치)는 상술한 것 외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (C)에 도시된 고글형 디스플레이는 상술한 것 외에, 제 2 표시부(9002), 지지부(9012), 이어폰(9013) 등을 가질 수 있다. 도 37의 (D)에 도시된 휴대형 게임기는 상술한 것 외에, 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (E)에 도시된 텔레비전 수상 기능을 가진 디지털 카메라는 상술한 것 외에, 안테나(9014), 셔터 버튼(9015), 수상부(9016) 등을 가질 수 있다. 도 37의 (F)에 도시된 휴대형 게임기는 상술한 것 외에, 제 2 표시부(9002), 기록 매체 판독부(9011) 등을 가질 수 있다. 도 37의 (G)에 도시된 텔레비전 수상기는 상술한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 37의 (H)에 도시된 포터블 텔레비전 수상기는 상술한 것 외에, 신호의 송수신이 가능한 충전기(9017) 등을 가질 수 있다.
도 37의 (A)~(H)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터를 송신 또는 수신하는 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기의 경우, 하나의 표시부에 주로 화상 정보를 표시하고, 다른 하나의 표시부에 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기의 경우, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 도 37의 (A)~(H)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고 다양한 기능을 가질 수 있다.
본 실시형태에 기재된 전자 기기는, 어떤 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서, 본 발명의 일 형태에 따른 트랜지스터의 단면 형상에 대하여 관찰하였다.
본 실시예에서 관찰한 시료의 제작 방법에 대하여 이하에서 설명한다. 또한, 본 실시예에서 도 1의 (A) 및 (C)에 도시된 트랜지스터(100)에 상당하는 트랜지스터를 제작하였다.
먼저, 기판(102)을 준비하였다. 기판(102)으로서는 유리 기판을 사용하였다. 다음에 기판(102) 위에 두께 100nm의 질화 실리콘막(SiN-1)을 절연막(108a)으로서 형성하였다. 다음에 절연막(108a) 위에 두께 400nm의 산화질화 실리콘막(SiON-1)을 절연막(108b)으로서 형성하였다. 또한, 절연막(108a) 및 절연막(108b)은 PECVD 장치를 사용하고 진공 중에서 연속적으로 형성하였다.
다음에 절연막(108b) 위에, 두께 5nm의 질화 탄탈럼막을, 산소의 이탈을 억제하는 막으로서 형성하였다. 또한, 상기 질화 탄탈럼막은 스퍼터링 장치를 사용하여 형성하였다. 다음에 질화 탄탈럼막 위로부터 애싱 장치를 사용하여 산소를 절연막(108b) 중에 첨가하였다. 다음에 상기 질화 탄탈럼막을 드라이 에칭 장치를 사용하여 제거하였다.
다음에 절연막(108b) 위에 두께 50nm의 산화물 반도체막(IGZO)을 산화물 반도체막(110)으로서 형성하였다. 또한, 산화물 반도체막(110)의 형성은 스퍼터링 장치를 사용하고 In:Ga:Zn=1:1:1.2[원자%]의 금속 산화물을 스퍼터링 타깃으로 하고 상기 스퍼터링 타깃에 인가하는 전원으로서는 AC전원을 사용하여 수행하였다. 다음에 산화물 반도체막(110)이 형성된 기판의 가열 처리를 수행하였다. 상기 가열 처리로서는 질소 분위기하에서 450℃로 1시간 동안의 가열 처리를 수행하고 나서 질소와 산소의 혼합 가스 분위기하에서 450℃로 1시간 동안의 가열 처리를 수행하였다.
다음에 산화물 반도체막(110) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 상기 마스크를 사용하여 산화물 반도체막(110)을 섬 형상으로 가공하였다. 또한, 산화물 반도체막(110)은 약액을 사용한 웨트 에칭법을 사용하여 가공하였다.
다음에 섬 형상의 산화물 반도체막(110) 위에 두께 100nm의 산화질화 실리콘막(SiON-2)을 절연막(112)으로서 형성하였다. 또한, 절연막(112)으로서는 PECVD 장치를 사용하여 형성하였다.
다음에 절연막(112) 위에 두께 30nm의 질화 탄탈럼막(TaN)을 도전막(114a)으로서 형성하였다. 다음에 도전막(114a) 위에 두께 150nm의 텅스텐막(W)을 도전막(114b)으로서 형성하였다. 또한, 도전막(114a) 및 도전막(114b)은 스퍼터링 장치를 사용하여 진공 중에서 연속적으로 형성하였다.
다음에 도전막(114b) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 상기 마스크를 사용하여 도전막(114a), 도전막(114b), 및 절연막(112)을 섬 형상으로 가공하였다. 도전막(114a), 도전막(114b), 및 절연막(112)의 가공에는 드라이 에칭 장치를 사용하였다. 다음에 상기 마스크를 남긴 채로 산화물 반도체막(110) 중에 불순물 원소를 첨가하였다. 상기 불순물 원소를 첨가하는 방법으로서는 에칭 장치를 사용하고 에칭 장치 체임버 내의 평행 평판간에 기판을 배치하였다. 이 후, 상기 체임버 내에 아르곤 가스를 도입하고 기판 측에 바이어스가 가해지도록 상기 평행 평판간에 RF 전력을 인가하였다.
다음에 절연막(108b), 산화물 반도체막(110), 절연막(112), 도전막(114a), 및 도전막(114b)을 덮도록 두께 100nm의 질화 실리콘막(SiN-2)을 절연막(118)으로서 형성하였다. 다음에 절연막(118) 위에 두께 300nm의 산화질화 실리콘막(SiON-3)을 절연막(120)으로서 형성하였다. 또한, 절연막(118) 및 절연막(120)은 PECVD 장치를 사용하고 진공 중에서 연속적으로 형성하였다.
다음에 절연막(120) 위에 리소그래피 공정에 의하여 마스크를 형성하고 상기 마스크를 사용하여 절연막(120) 및 절연막(118)에 개구부를 형성하였다. 또한, 상기 개구부는 산화물 반도체막(110)에 도달된다. 또한, 상기 개구부의 가공에는 드라이 에칭 장치를 사용하였다.
다음에 절연막(120) 및 상기 개구부를 덮도록 도전막을 형성하였다. 상기 도전막으로서는 두께 50nm의 텅스텐막과, 두께 400nm의 알루미늄막과, 두께 100nm의 타이타늄막을 적층하여 형성하였다. 또한, 상기 도전막으로서는 스퍼터링 장치를 사용하여 진공 중에서 연속적으로 형성하였다.
다음에 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 상기 마스크를 사용하여 도전막(122) 및 도전막(124)을 형성하였다.
상술한 공정을 거쳐 본 실시예의 단면 관찰용 시료를 제작하였다.
단면 관찰한 결과를 도 38에 나타냈다. 또한, 단면 관찰은 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 수행하였다.
또한, 도 38의 (A)는 도 1의 (A)에 도시된 일점 쇄선 X1-X2 방향의 도전막(114) 근방의 단면 TEM 이미지다. 또한, 도 38의 (B)는 도 1의 (A)에 도시된 일점 쇄선 Y1-Y2 방향의 도전막(114) 근방의 단면 TEM 이미지다.
또한, 도 38에 나타낸 SiN-1, SiN-2, SiON-1, SiON-2, SiON-3, TaN, 및 W은 상술한 실시예의 괄호 내에 기재된 각각 막 종류에 대응한다. 또한, 도 38에 나타낸 Pt는 단면 관찰용 표면 코팅의 백금을 가리킨다.
도 38의 (A)에 나타낸 단면 TEM 이미지를 보면, 질화 탄탈럼막(TaN)의 단부는 텅스텐막(W)의 단부보다 외측에 위치한다. 또한, 산화질화 실리콘막(SiON-2)의 단부는 질화 탄탈럼막(TaN)의 단부보다 외측에 위치한다. 또한, 도 38의 (B)에 도시된 단면 TEM 이미지를 보면 질화 탄탈럼막(TaN)의 단부는 텅스텐막(W)의 단부보다 외측에 위치한다. 또한, 산화질화 실리콘막(SiON-2)의 단부는 질화 탄탈럼막(TaN)의 단부보다 외측에 위치한다. 또한, 산화질화 실리콘막(SiON-1)은 산화질화 실리콘막(SiON-2)이 중첩되지 않는 영역에 오목부를 갖는다. 또한, 도 38에 나타낸 단면 TEM 이미지를 보면, 본 실시예에서 제작한 시료는 질화 실리콘막(SiN-2)의 피복성이 좋고, 양호한 단면 형상을 갖는 것을 확인할 수 있다.
이상, 본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
100: 트랜지스터
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
100F: 트랜지스터
100G: 트랜지스터
100H: 트랜지스터
102: 기판
104: 절연막
106: 도전막
106a: 도전막
106b: 도전막
108: 절연막
108a: 절연막
108b: 절연막
108c: 절연막
110: 산화물 반도체막
110_1: 산화물 반도체막
110_2: 산화물 반도체막
110a: 채널 영역
110a_1: 채널 영역
110a_2: 채널 영역
110b: 저저항 영역
110b_1: 저저항 영역
110b_2: 저저항 영역
110c: 저저항 영역
110c_1: 저저항 영역
110c_2: 저저항 영역
110d: 저저항 영역
110e: 저저항 영역
110f: 영역
110g: 영역
110h: 저저항 영역
110i: 저저항 영역
112: 절연막
112a: 절연막
112b: 절연막
113: 도전막
113a: 도전막
113b: 도전막
114: 도전막
114a: 도전막
114b: 도전막
116: 도전막
116a: 도전막
116b: 도전막
117: 절연막
118: 절연막
120: 절연막
121: 도전막
121a: 도전막
121b: 도전막
122: 도전막
122a: 도전막
122b: 도전막
124: 도전막
124a: 도전막
124b: 도전막
126: 도전막
126a: 도전막
126b: 도전막
128: 절연막
139: 개구부
140a: 개구부
140b: 개구부
140c: 개구부
141: 막
142: 산소
143: 불순물 원소
145: 마스크
150: 용량 소자
150A: 용량 소자
150B: 용량 소자
150C: 용량 소자
150D: 용량 소자
150E: 용량 소자
150F: 용량 소자
150G: 용량 소자
210: 전자총실
212: 광학계
214: 시료실
216: 광학계
218: 카메라
220: 관찰실
222: 필름실
224: 전자
228: 물질
232: 형광판
306: 도전막
306a: 도전막
306b: 도전막
314: 도전막
314a: 도전막
314b: 도전막
316: 도전막
316a: 도전막
316b: 도전막
318: 도전막
318a: 도전막
318b: 도전막
324: 도전막
324a: 도전막
324b: 도전막
326: 도전막
326a: 도전막
326b: 도전막
328: 도전막
328a: 도전막
328b: 도전막
334: 도전막
334a: 도전막
334b: 도전막
338: 도전막
338a: 도전막
338b: 도전막
352: 개구부
353: 개구부
354: 개구부
355: 개구부
500: FET
501: 기판
502: 기판
504B: 발광 소자
504G: 발광 소자
504R: 발광 소자
504W: 발광 소자
506: 도전막
507: 도전막
508: 격벽
509: 구조체
510: EL층
512: 도전막
514B: 착색층
514G: 착색층
514R: 착색층
514W: 착색층
516: 기판
518: 밀봉막
520: 영역
522: 절연막
524: 개구부
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 실재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
766: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
784: 도전막
786: EL층
788: 도전막
790: 용량 소자
1100: 펠릿
1100a: 펠릿
1100b: 펠릿
1101: 이온
1120: 기판
1130: 타깃
5000: 기판
5001: 화소부
5002: 주사선 구동 회로
5003: 주사선 구동 회로
5004: 신호선 구동 회로
5010: 용량 배선
5012: 게이트 배선
5013: 게이트 배선
5014: 드레인 전극
5016: 트랜지스터
5017: 트랜지스터
5018: 액정 소자
5019: 액정 소자
5020: 화소
5021: 스위칭용 트랜지스터
5022: 구동용 트랜지스터
5023: 용량 소자
5023a: 용량 소자
5023b: 용량 소자
5024: 발광 소자
5025: 신호선
5026: 주사선
5027: 전원선
5028: 공통 전극
5111: 화소
5154: 발광 소자
5155: 트랜지스터
5156: 트랜지스터
5157: 트랜지스터
5158: 용량 소자
5211: 화소
5214: 발광 소자
5215: 트랜지스터
5216: 트랜지스터
5217: 트랜지스터
5218: 용량 소자
5219: 트랜지스터
5311: 화소
5314: 발광 소자
5315: 트랜지스터
5316: 트랜지스터
5317: 트랜지스터
5318: 용량 소자
5319: 트랜지스터
5320: 트랜지스터
5411: 화소
5414: 발광 소자
5415: 트랜지스터
5416: 트랜지스터
5417: 트랜지스터
5418: 용량 소자
5440: 트랜지스터
5441: 트랜지스터
5442: 트랜지스터
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
9000: 하우징
9001: 표시부
9002: 표시부
9003: 스피커
9004: LED 램프
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9009: 스위치
9010: 적외선 포트
9011: 기록 매체 판독부
9012: 지지부
9013: 이어폰
9014: 안테나
9015: 셔터 버튼
9016: 수상부
9017: 충전기

Claims (6)

  1. 트랜지스터로서,
    실리콘 및 산소를 포함하는 제1 절연막;
    상기 제1 절연막 위에서 접촉하는 섬 형상의 산화물 반도체막;
    상기 섬 형상의 산화물 반도체막 위의 단층 게이트 절연막; 및
    상기 단층 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 트랜지스터의 채널 길이 방향에 평행한 단면도에서, 상기 단층 게이트 절연막의 단부는 상기 섬 형상의 산화물 반도체막의 상면에 위치하고,
    상기 게이트 전극의 측면과 접촉되는 영역, 상기 단층 게이트 절연막의 상면과 접촉되는 영역, 상기 섬 형상의 산화물 반도체막의 상기 상면에 접촉되는 영역, 및 상기 제1 절연막의 상면에 접촉되는 영역을 포함하는 제2 절연막이 제공되고,
    상기 단층 게이트 절연막의 상기 상면은 상기 단층 게이트 절연막의 상단부가 상기 게이트 전극의 하단부보다 외측에 있도록 상기 게이트 전극으로부터 돌출된 영역을 포함하고,
    상기 트랜지스터는 톱 게이트 트랜지스터인, 트랜지스터.
  2. 트랜지스터로서,
    실리콘 및 산소를 포함하는 제1 절연막;
    상기 제1 절연막 위에서 접촉하는 섬 형상의 산화물 반도체막;
    상기 섬 형상의 산화물 반도체막 위의 단층 게이트 절연막; 및
    상기 단층 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 트랜지스터의 채널 길이 방향에 평행한 단면도에서, 상기 단층 게이트 절연막의 단부는 상기 섬 형상의 산화물 반도체막의 상면에 위치하고,
    상기 게이트 전극의 측면과 접촉되는 영역, 상기 단층 게이트 절연막의 상면과 접촉되는 영역, 상기 섬 형상의 산화물 반도체막의 상기 상면에 접촉되는 영역, 및 상기 제1 절연막의 상면에 접촉되는 영역을 포함하는 제2 절연막이 제공되고,
    상기 단층 게이트 절연막의 상기 상면은 상기 단층 게이트 절연막의 상단부가 상기 게이트 전극의 하단부보다 외측에 있도록 상기 게이트 전극으로부터 돌출된 영역을 포함하고,
    상기 트랜지스터는 톱 게이트 트랜지스터이고,
    상기 단면도에서, 상기 섬 형상의 산화물 반도체막은 상기 단층 게이트 절연막과 중첩되는 제1 영역 및 상기 단층 게이트 절연막과 중첩되지 않는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역보다 작은 두께를 갖고,
    소스 전극 및 드레인 전극 중 하나는 상기 제2 영역의 상면과 접촉되는 영역을 포함하는, 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 섬 형상의 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 트랜지스터
  4. 제1항 또는 제2항에 있어서,
    상기 섬 형상의 산화물 반도체막은 나노빔 전자 회절 패턴에서 환상 영역에 복수의 스폿들이 관찰되는 결정부를 포함하는, 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 섬 형상의 산화물 반도체막 아래의 도전층을 더 포함하고,
    상기 도전층은 상기 제1 절연막을 사이에 두고 상기 섬 형상의 산화물 반도체막과 중첩되는 영역을 포함하는, 트랜지스터.
  6. 제1항에 있어서,
    상기 섬 형상의 산화물 반도체막은 상기 게이트 전극 및 상기 단층 게이트 절연막과 중첩되는 제1 영역, 상기 단층 게이트 절연막과 중첩되고 상기 게이트 전극과 중첩되지 않는 제2 영역, 및 상기 제2 절연막과 접촉되는 제3 영역을 포함하고,
    상기 제2 영역은 상기 제1 영역보다 높은 도전성을 갖고,
    상기 제3 영역은 상기 제1 영역보다 높은 도전성을 갖는, 트랜지스터.
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