CN110518017A - 半导体装置、显示装置、显示模块以及电子设备 - Google Patents

半导体装置、显示装置、显示模块以及电子设备 Download PDF

Info

Publication number
CN110518017A
CN110518017A CN201910418591.7A CN201910418591A CN110518017A CN 110518017 A CN110518017 A CN 110518017A CN 201910418591 A CN201910418591 A CN 201910418591A CN 110518017 A CN110518017 A CN 110518017A
Authority
CN
China
Prior art keywords
film
insulating film
transistor
oxide semiconductor
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910418591.7A
Other languages
English (en)
Other versions
CN110518017B (zh
Inventor
山崎舜平
冈崎健一
片山雅博
中田昌孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Co Semiconductor Energy Research Institute
Original Assignee
Co Semiconductor Energy Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Co Semiconductor Energy Research Institute filed Critical Co Semiconductor Energy Research Institute
Priority to CN201910418591.7A priority Critical patent/CN110518017B/zh
Publication of CN110518017A publication Critical patent/CN110518017A/zh
Application granted granted Critical
Publication of CN110518017B publication Critical patent/CN110518017B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明题为半导体装置、显示装置、显示模块以及电子设备。本发明的一个方式提供一种半导体装置，其中包括使用氧化物半导体的交错型晶体管及电容元件。本发明的一个方式是一种包括晶体管及电容元件的半导体装置，其中晶体管包括：氧化物半导体膜；氧化物半导体膜上的栅极绝缘膜；栅极绝缘膜上的栅电极；栅电极上的第二绝缘膜；第二绝缘膜上的第三绝缘膜；以及第三绝缘膜上的源电极及漏电极，源电极及漏电极与氧化物半导体膜电连接，电容元件包括：第一导电膜；第二导电膜；以及该第二绝缘膜，第一导电膜与栅电极设置在同一表面上，该第二导电膜与源电极及漏电极设置在同一表面上，该第二绝缘膜设置在第一导电膜与第二导电膜之间。

Description

半导体装置、显示装置、显示模块以及电子设备
本申请是如下发明专利申请的分案申请：
发明名称：半导体装置、显示装置、显示模块以及电子设备；申请号：201510060315.X；申请日：2015年2月5日。
技术领域
本发明的一个方式涉及一种使用氧化物半导体膜的半导体装置及使用该半导体装置的显示装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。此外，本发明涉及一种工序（process）、机器（machine）、产品（manufacture）或组合物（composition of matter）。本发明的一个方式尤其涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、其驱动方法或其制造方法。
注意，在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置、存储装置都是半导体装置的一个方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池或有机薄膜太阳能电池等)及电子设备有时包括半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显示装置)等的电子器件。作为可以应用于晶体管的半导体薄膜，以硅为代表的半导体材料被周知。另外，作为其他材料，氧化物半导体受到关注。
例如，公开了一种技术，其中作为氧化物半导体使用包含In、Zn、Ga、Sn等的非晶氧化物制造晶体管（参照专利文献1）。另外，也公开了一种技术，其中使用氧化物薄膜制造具有自对准的顶栅结构的晶体管（参照专利文献2）。
[专利文献1] 日本专利申请公开2006-165529号公报
[专利文献2] 日本专利申请公开2009-278115号公报
作为使用氧化物半导体膜的晶体管，例如可以举出反交错型（也称为底栅结构）晶体管或交错型（也称为顶栅结构）晶体管等。当将使用氧化物半导体膜的晶体管用于显示装置时，使用反交错型的情况多于使用交错型晶体管的情况，这是因为反交错型的制造工序比较简单且能够抑制其制造成本的原因。然而，有如下问题：随着在显示装置中屏幕的大型化或者高清晰化（例如，以4k×2k(水平方向的像素数为3840，垂直方向的像素数为2160)或8k×4k(水平方向的像素数为7680，垂直方向的像素数为4320)为代表的高清晰显示装置）日益进步，由此反交错型晶体管具有栅电极与源电极之间的寄生电容及栅电极与漏电极之间的寄生电容，因该寄生电容而使信号迟延增大，这会导致显示装置的显示质量的降低。还有如下问题：与使用交错型晶体管的情况相比，在使用反交错型晶体管的情况下晶体管所占的面积大。于是，使用氧化物薄膜的交错型晶体管被要求开发具有稳定的半导体特性及高可靠性的结构且可以以简单的制造工序制造的晶体管。
此外，随着在显示装置中屏幕的大型化或者高清晰化日益进步，形成于显示装置的像素中的晶体管和连接于该晶体管的电容元件的结构很重要。电容元件被用作储存被写入像素中的数据的存储电容器。根据电容元件的结构，有因不能保持写入到像素中的数据而使显示装置的显示质量劣化的问题。
发明内容
鉴于上述问题，本发明的一个方式的目的之一是提供一种包括使用氧化物半导体的晶体管的新颖半导体装置。尤其是，本发明的一个方式的目的之一是提供一种包括使用氧化物半导体的交错型晶体管的半导体装置。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体的交错型晶体管及连接于该晶体管的电容元件。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且通态电流大的晶体管。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且关态电流小的晶体管。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且占有面积小的晶体管。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且具有稳定的电特性的晶体管。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且可靠性高的晶体管。本发明的一个方式的目的之一是提供一种新颖半导体装置。本发明的一个方式的目的之一是提供一种新颖显示装置。
注意，上述目的的记载不妨碍其他目的的存在。另外，本发明的一个方式并不需要达到上述所有目的。上述以外的目的从说明书等的记载看来显而易见，且可以从说明书等的记载中抽出上述以外的目的。
本发明的一个方式是一种包括晶体管及电容元件的半导体装置，其中晶体管包括：氧化物半导体膜；氧化物半导体膜上的栅极绝缘膜；栅极绝缘膜上的栅电极；栅电极上的第二绝缘膜；第二绝缘膜上的第三绝缘膜；第三绝缘膜上的源电极；以及第三绝缘膜上的漏电极，源电极与氧化物半导体膜电连接，漏电极与氧化物半导体膜电连接，电容元件包括：第一导电膜；第二导电膜；以及第二绝缘膜，第一导电膜与栅电极设置在同一表面上，第二导电膜与源电极及漏电极设置在同一表面上，第二绝缘膜设置在第一导电膜与第二导电膜之间。详细的内容参照下面。
本发明的一个方式是一种包括晶体管及电容元件的半导体装置，其中晶体管包括：第一绝缘膜上的氧化物半导体膜；氧化物半导体膜上的栅极绝缘膜；栅极绝缘膜上的栅电极；栅电极上的第二绝缘膜；第二绝缘膜上的第三绝缘膜；第三绝缘膜上的源电极；以及第三绝缘膜上的漏电极，第一绝缘膜具有氧，第二绝缘膜具有氮，源电极与氧化物半导体膜电连接，漏电极与氧化物半导体膜电连接，电容元件包括：第一导电膜；第二导电膜；以及第二绝缘膜，第一导电膜与栅电极设置在同一表面上，第二导电膜与源电极及漏电极设置在同一表面上，第二绝缘膜设置在第一导电膜与第二导电膜之间。
另外，本发明的其他一个方式是一种包括晶体管及电容元件的半导体装置，其中晶体管包括：第一绝缘膜上的第一栅电极；第一栅电极上的第一栅极绝缘膜；第一栅极绝缘膜上的氧化物半导体膜；氧化物半导体膜上的第二栅极绝缘膜；第二栅极绝缘膜上的第二栅电极；第二栅电极上的第二绝缘膜；第二绝缘膜上的第三绝缘膜；第三绝缘膜上的源电极；以及第三绝缘膜上的漏电极，第一栅极绝缘膜具有氧，第二绝缘膜具有氮，源电极与氧化物半导体膜电连接，漏电极与氧化物半导体膜电连接，电容元件包括：第一导电膜；第二导电膜；以及第二绝缘膜，第一导电膜与第二栅电极设置在同一表面上，第二导电膜与源电极及漏电极设置在同一表面上，第二绝缘膜设置在第一导电膜与第二导电膜之间。
另外，在上述方式中，优选为如下：氧化物半导体膜包括第一区域及第二区域，第一区域具有与栅电极重叠的区域，第二区域具有不与栅电极重叠的区域，第一区域具有杂质元素浓度为第一浓度的部分，第二区域具有杂质元素浓度为第二浓度的部分，第一浓度与第二浓度不同。另外，在上述方式中，优选为如下：氧化物半导体膜包括第一区域及第二区域，第一区域具有与第二栅电极重叠的区域，第二区域具有不与第二栅电极重叠的区域，第一区域具有杂质元素浓度为第一浓度的部分，第二区域具有杂质元素浓度为第二浓度的部分，第一浓度与第二浓度不同。
另外，在上述方式中，杂质元素优选具有氢、硼、碳、氮、氟、铝、硅、磷、氯以及稀有气体元素中的一个以上。另外，在上述方式中，杂质元素优选具有氩及氢。
另外，在上述方式中，第二区域优选具有接触于第二绝缘膜的区域。另外，在上述方式中，第二区域优选具有杂质元素浓度比第一区域高的区域。另外，在上述方式中，第一区域优选具有结晶性比第二区域高的区域。
另外，在上述方式中，氧化物半导体膜优选具有氧、In、Zn及M(M为Ti、Ga、Y、Zr、La、Ce、Nd或Hf)。另外，在上述方式中，氧化物半导体膜优选包括结晶部，结晶部优选具有c轴取向性及c轴平行于氧化物半导体膜的被形成面的法线向量的部分。
另外，本发明的其他一个方式是一种包括上述方式中的任一所记载的半导体装置及显示元件的显示装置。另外，本发明的其他一个方式是一种包括该显示装置及触摸传感器的显示模块。另外，本发明的其他一个方式是一种电子设备，它包括：上述方式中的任一所记载的半导体装置、上述显示装置或上述显示模块；以及操作键或电池。
通过本发明的一个方式，可以提供一种包括使用氧化物半导体的晶体管的新颖半导体装置。尤其是，通过本发明的一个方式，可以提供一种包括使用氧化物半导体的交错型晶体管的半导体装置。此外，可以提供一种半导体装置，其中包括使用氧化物半导体的交错型晶体管及连接于该晶体管的电容元件。此外，可以提供一种半导体装置，其中包括使用氧化物半导体且通态电流大的晶体管。此外，可以提供一种半导体装置，其中包括使用氧化物半导体且关态电流小的晶体管。此外，可以提供一种半导体装置，其中包括使用氧化物半导体且占有面积小的晶体管。本发明的一个方式的其他目的之一是提供一种半导体装置，其中包括使用氧化物半导体且具有稳定的电特性的晶体管。此外，可以提供一种半导体装置，其中包括使用氧化物半导体且可靠性高的晶体管。此外，可以提供一种新颖半导体装置。此外，可以提供一种新颖显示装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，从说明书、附图、权利要求书等的记载看来除这些效果外的效果是显然的，从而可以从说明书、附图、权利要求书等的记载中抽出除这些效果外的效果。
附图说明
图1A至1D是示出半导体装置的一个方式的俯视图及截面图；
图2是示出半导体装置的一个方式的截面图；
图3A至3D是示出半导体装置的一个方式的截面图；
图4A和4B是示出半导体装置的一个方式的截面图；
图5A至5D是示出半导体装置的一个方式的俯视图及截面图；
图6是示出半导体装置的一个方式的截面图；
图7A至7D是示出半导体装置的一个方式的截面图；
图8A至8D是示出半导体装置的一个方式的截面图；
图9A至9D是示出半导体装置的一个方式的截面图；
图10是示出半导体装置的一个方式的截面图；
图11A至11C是示出半导体装置的一个方式的截面图以及示出能带结构的一个方式的图；
图12A至12H是示出半导体装置的制造工序的一个例子的截面图；
图13A至13F是示出半导体装置的制造工序的一个例子的截面图；
图14A至14F是示出半导体装置的制造工序的一个例子的截面图；
图15A至15F是示出半导体装置的制造工序的一个例子的截面图；
图16A至16F是示出半导体装置的制造工序的一个例子的截面图；
图17A至17C是氧化物半导体的截面TEM图像及局部性的傅立叶变换图像；
图18A至18D是示出氧化物半导体膜的纳米束电子衍射图案的图以及透过电子衍射测量装置的一个例子的图；
图19A至19C是示出利用透过电子衍射测量的结构分析的一个例子的图以及平面TEM图像；
图20是说明计算模型的图；
图21A和21B是说明初期状态及最终状态的图；
图22是说明活化能的图；
图23A和23B是说明初期状态及最终状态的图；
图24是说明活化能的图；
图25是说明VOH的迁移能级的图；
图26是示出显示装置的一个方式的俯视图；
图27是示出显示装置的一个方式的截面图；
图28是示出显示装置的一个方式的截面图；
图29A和29B是说明发光装置的像素部的结构的图；
图30A至30D是半导体装置的截面图；
图31A至31C是显示装置的俯视图及电路图；
图32A和32B是显示装置的电路图及时序图；
图33A和33B是显示装置的电路图及时序图；
图34A和34B是显示装置的电路图及时序图；
图35A和35B是显示装置的电路图及时序图；
图36是说明显示模块的图；
图37A至37H是说明电子设备的图；
图38A和38B是实施例中的截面TEM图像；
图39是说明电阻率的温度依赖性的图；
图40A至40C是说明CAAC-OS的成膜模型的示意图、颗粒及CAAC-OS的截面图；
图41是说明nc-OS的成膜模型的示意图，其中示出颗粒；
图42是说明颗粒的图；
图43是说明在被形成面上施加到颗粒的力量的图；
图44A和44B是说明被形成面上的颗粒的举动的图；
图45A和45B是说明InGaZnO4的结晶的图；
图46A和46B是示出原子碰撞之前的InGaZnO4的结构等的图；
图47A和47B是示出原子碰撞之后的InGaZnO4的结构等的图；
图48A和48B是示出原子碰撞之后的原子的轨迹的图；
图49A和49B是CAAC-OS膜以及靶材的截面HAADF-STEM图像。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
本说明书所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
在本说明书中，为了方便起见，使用“上”“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于本说明书中所说明的词句，根据情况可以适当地更换。
在本说明书等中，晶体管是指至少包括栅电极、漏极以及源极这三个端子的元件。晶体管在漏极（漏极端子、漏极区域或漏电极）与源极（源极端子、源极区域或源电极）之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
实施方式1
在本实施方式中，参照图1A至图16F说明将晶体管及电容元件设置在同一衬底上的半导体装置以及该半导体装置的制造方法的一个例子。
〈半导体装置的结构1〉
图1A至1D示出将晶体管及电容元件设置在同一衬底上的半导体装置的一个例子。注意，该晶体管采用顶栅结构。
图1A是半导体装置所具有的晶体管100的俯视图，图1B是半导体装置所具有的电容元件150的俯视图，图1C是沿着图1A的点划线X1-X2的截面图，图1D是沿着图1B的点划线X3-X4的截面图。注意，为了方便起见，在图1A及1B中省略衬底102、绝缘膜104、绝缘膜108、绝缘膜118、绝缘膜120等。还注意，在后面的晶体管及电容元件的俯视图中也有时与图1A及1B同样地省略构成要素的一部分。此外，有时将点划线X1-X2的方向称为沟道长度方向，而将点划线Y1-Y2的方向称为沟道宽度方向。
图1A及1C所示的晶体管100包括：形成在衬底102上的绝缘膜108；绝缘膜108上的氧化物半导体膜110；氧化物半导体膜110上的绝缘膜112；隔着绝缘膜112与氧化物半导体膜110重叠的导电膜114；覆盖氧化物半导体膜110、绝缘膜112及导电膜114的绝缘膜118；绝缘膜118上的绝缘膜120；通过设置在绝缘膜118及绝缘膜120中的开口部140a连接于氧化物半导体膜110的导电膜122；以及通过设置在绝缘膜118及绝缘膜120中的开口部140b连接于氧化物半导体膜110的导电膜124。此外，也可以在晶体管100上设置覆盖绝缘膜120、导电膜122及导电膜124的绝缘膜128。
在图1C中，绝缘膜108具有绝缘膜108a及绝缘膜108a上的绝缘膜108b的叠层结构。导电膜114具有导电膜114a及导电膜114a上的导电膜114b的叠层结构。导电膜122具有导电膜122a及导电膜122a上的导电膜122b的叠层结构。导电膜124具有导电膜124a及导电膜124a上的导电膜124b的叠层结构。
在晶体管100中，导电膜114具有栅电极（也称为顶栅电极）的功能，导电膜122具有源电极和漏电极中之一的功能，导电膜124具有源电极和漏电极中之另一的功能。另外，在晶体管100中，绝缘膜108具有氧化物半导体膜110的基底膜的功能，绝缘膜112具有栅极绝缘膜的功能。
此外，图1B及1D所示的电容元件150包括：形成在衬底102上的绝缘膜108：绝缘膜108上的绝缘膜112；绝缘膜112上的导电膜116；覆盖绝缘膜108、绝缘膜112及导电膜116的绝缘膜118；绝缘膜118上的绝缘膜120；以及在设置于绝缘膜120中的开口部140c中隔着绝缘膜118与导电膜116重叠的导电膜126。此外，也可以在电容元件150上设置覆盖绝缘膜120及导电膜126的绝缘膜128。
在图1D中，绝缘膜108具有绝缘膜108a及绝缘膜108a上的绝缘膜108b的叠层结构。导电膜116具有导电膜116a及导电膜116a上的导电膜116b的叠层结构。导电膜126具有导电膜126a及导电膜126a上的导电膜126b的叠层结构。
电容元件150是在一对电极之间夹持电介质的结构。更详细地说，一对电极中之一个是导电膜116，一对电极中之另一个是导电膜126，在导电膜116与导电膜126之间的绝缘膜118被用作电介质。
用作晶体管100的栅电极的导电膜114及用作电容元件150的一对电极中之一个的导电膜116通过相同工序形成，它们的至少一部分形成在同一表面上。用作晶体管100的源电极及漏电极的导电膜122及导电膜124以及用作电容元件150的一对电极中之另一个的导电膜126通过相同工序形成，导电膜122、124和126的至少一部分形成在同一表面上。
如此，通过以相同工序形成用作晶体管100及电容元件150的各电极的导电膜，可以减少制造成本。
另外，在电容元件150中，绝缘膜120具有开口部140c。由此，在绝缘膜118和绝缘膜120层叠的绝缘膜中可以只使绝缘膜118用作电介质。通过采用上述结构，可以增大电容元件150的容量值。由此，可以增大显示装置的容量值。
接着，图2示出沿着图1A所示的晶体管100的点划线Y1-Y2（沟道宽度方向）的截面图。
如图2所示，在沟道宽度方向上导电膜114a的端部位于导电膜114b的端部的外侧。绝缘膜112的端部位于导电膜114a的端部的外侧。绝缘膜108b在不与绝缘膜112重叠的区域中具有凹部。通过采用上述结构，可以提高绝缘膜118、绝缘膜120及绝缘膜128的覆盖性。
接着，下面详细地说明晶体管100所具有的氧化物半导体膜110。
在晶体管100的氧化物半导体膜110中，不与导电膜114重叠的区域包含形成氧缺损的元素。下面，将形成氧缺损的元素称为杂质元素进行说明。作为杂质元素的典型例子，有氢、硼、碳、氮、氟、铝、硅、磷、氯以及稀有气体元素等。作为稀有气体元素的典型例子，有氦、氖、氩、氪以及氙等。
当将杂质元素添加到氧化物半导体膜时，氧化物半导体膜中的金属元素与氧的键合被切断，以形成氧缺损。或者，当将杂质元素添加到氧化物半导体膜时，键合于氧化物半导体膜中的金属元素的氧与杂质元素键合，氧从金属元素脱离，由此形成氧缺损。其结果是，氧化物半导体膜的载流子密度变高，由此导电性变高。
当对添加了杂质元素形成有氧缺损的氧化物半导体添加氢时，氢进入氧缺损处而在导带附近形成施主能级。其结果是，氧化物半导体的导电性增高，而成为导电体。可以将成为导电体的氧化物半导体称为氧化物导电体。一般而言，由于氧化物半导体的能隙大，所以对可见光具有透光性。另一方面，氧化物导电体是在导带附近具有施主能级的氧化物半导体。因此，起因于该施主能级的吸收的影响小，而对可见光具有与氧化物半导体相同程度的透光性。
在此，关于使用氧化物导电体形成的膜（以下称为氧化物导电体膜），参照图39说明其电阻率的温度依存性。
在此，制造具有氧化物导电体膜的样品。作为氧化物导电体膜，制造如下氧化物导电体膜：氧化物半导体膜与氮化硅膜接触而成的氧化物导电体膜（OC_SiNx）；在掺杂装置中将氩添加到氧化物半导体膜且与氮化硅膜接触而成的氧化物导电体膜（OC_Ar dope＋SiNx）；在等离子体处理装置中使氧化物半导体膜暴露于氩等离子体且与氮化硅膜接触而形成的氧化物导电体膜（OC_Ar plasma＋SiNx）。另外，氮化硅膜包含氢。
下面说明包含氧化物导电体膜（OC_SiNx）的样品的制造方法。在通过等离子体CVD法将400nm厚的氧氮化硅膜形成在玻璃衬底上之后，将氧氮化硅膜暴露于氧等离子体，然后对氧氮化硅膜添加氧离子，来形成由于加热而释放氧的氧氮化硅膜。接着，通过使用原子个数比为In:Ga:Zn=1:1:1.2的溅射靶材的溅射法在由于加热而释放氧的氧氮化硅膜上形成100nm厚的In-Ga-Zn氧化物膜，在450℃的氮气氛下对该氧化物膜进行加热处理，然后在450℃的氮及氧的混合气体气氛下进行加热处理。然后，通过等离子体CVD法形成100nm厚的氮化硅膜。然后，在350℃的氮及氧的混合气体气氛下进行加热处理。
下面说明包含氧化物导电体膜（OC_Ar dope＋SiNx）的样品的制造方法。在通过等离子体CVD法将400nm厚的氧氮化硅膜形成在玻璃衬底上之后，将氧氮化硅膜暴露于氧等离子体，然后对氧氮化硅膜添加氧离子，来形成由于加热而释放氧的氧氮化硅膜。接着，通过使用原子个数比为In:Ga:Zn=1:1:1.2的溅射靶材的溅射法在由于加热而释放氧的氧氮化硅膜上形成100nm厚的In-Ga-Zn氧化物膜，在450℃的氮气氛下对该氧化物膜进行加热处理，然后在450℃的氮及氧的混合气体气氛下进行加热处理。接着，利用掺杂装置以10kV的加速电压对In-Ga-Zn氧化物膜添加剂量为5·1014ions/cm2的氩，来在In-Ga-Zn氧化物膜中形成氧缺损。然后，通过等离子体CVD法形成100nm厚的氮化硅膜。然后，在350℃的氮及氧的混合气体气氛下进行加热处理。
下面说明包含氧化物导电体膜（OC_Ar plasma ＋SiNx）的样品的制造方法。在通过等离子体CVD法将400nm厚的氧氮化硅膜形成在玻璃衬底上之后，将氧氮化硅膜暴露于氧等离子体，来形成由于加热而释放氧的氧氮化硅膜。接着，通过使用原子个数比为In:Ga:Zn=1:1:1.2的溅射靶材的溅射法在由于加热而释放氧的氧氮化硅膜上形成100nm厚的In-Ga-Zn氧化物膜，在450℃的氮气氛下对该氧化物膜进行加热处理，然后在450℃的氮及氧的混合气体气氛下进行加热处理。接着，在等离子体处理装置中产生氩等离子体，使加速了的氩离子碰撞到In-Ga-Zn氧化物膜，来形成氧缺损。然后，通过等离子体CVD法形成100nm厚的氮化硅膜。然后，在350℃的氮及氧的混合气体气氛下进行加热处理。
图39示出测定各样品的电阻率的结果。在此，利用四端子的范德伯斯法（van-der-Pauw法）测定电阻率。在图39中，横轴表示测定温度，纵轴表示电阻率。另外，四角形示出氧化物导电体膜（OC_SiNx）的测定结果，圆圈示出氧化物导电体膜（OC_Ar dope＋SiNx）的测定结果，三角形示出氧化物半导体膜(OC_Ar plasma ＋SiNx)的测定结果。
注意，在附图中未图示，但是不与氮化硅膜接触的氧化物半导体膜的电阻率高，很难测定出其电阻率。由此可知，氧化物导电体膜的电阻率比氧化物半导体膜低。
从图39可知，当氧化物导电体膜（OC_Ar dope＋SiNx）及氧化物导电体膜（OC_Arplasma＋SiNx）包含氧缺损及氢时，电阻率的变动小。典型的是，在80K以上且290K以下的范围中，电阻率的变动率为小于±20%。或者，在150K以上且250K以下的范围中，电阻率的变动率为小于±10%。也就是说，氧化物导电体是简并半导体，可以推测其导带边缘与费米能级一致或大致一致。由此，通过将氧化物导电体膜用作晶体管的源极区域及漏极区域，可以使氧化物导电体膜与用作晶体管的源电极及漏电极的导电膜处于欧姆接触，从而可以在氧化物导电体膜与用作晶体管的源电极及漏电极的导电膜之间降低接触电阻。此外，由于氧化物导电体的电阻率不太依赖于温度，所以在氧化物导电体膜与用作晶体管的源电极及漏电极的导电膜之间接触电阻的变动量小，由此可以制造可靠性高的晶体管。
在此，图3A至3D以及图4A和4B示出氧化物半导体膜110附近的放大图。注意，为了简化起见，在图3A至3D以及图4A和4B中省略构成要素的一部分。
在氧化物半导体膜110的沟道长度方向的截面形状中，因氧化物半导体膜的载流子密度增加而使导电性提高的区域（下面称为低电阻区域）被形成。如图3A至3D以及图4A和4B所示，形成在氧化物半导体膜110中的低电阻区域具有多个构成要素。另外，在图3A至3D以及图4A和4B中，沟道长度L是夹在一对低电阻区域的区域的长度。
如图3A所示，氧化物半导体膜110包括：形成在与导电膜114重叠的区域中的沟道区域110a；夹着沟道区域110a且包含杂质元素的区域，即低电阻区域110b及110c。另外，如图3A所示，在沟道长度方向的截面形状中，沟道区域110a与低电阻区域110b之间的边界及沟道区域110a与低电阻区域110c之间的边界隔着绝缘膜112与导电膜114a的下端部一致或者大致一致。就是说，在俯视形状中，沟道区域110a与低电阻区域110b之间的边界及沟道区域110a与低电阻区域110c之间的边界与导电膜114a的下端部一致或者大致一致。
如图3A所示，在沟道长度方向的截面形状中，也可以导电膜114a的端部位于导电膜114b的端部的外侧且导电膜114b具有锥形形状。就是说，导电膜114a和导电膜114b接触的面与导电膜114b的侧面所成的角度θ1也可以为小于90°、10°以上且85°以下、15°以上且85°以下、30°以上且85°以下、45°以上且85°以下或60°以上且85°以下。通过将角度θ1设定为小于90°、10°以上且85°以下、15°以上且85°以下、30°以上且85°以下、45°以上且85°以下或60°以上且85°以下，可以提高导电膜114b的侧面上的绝缘膜118的覆盖性。
如图3A所示，在沟道长度方向的截面形状中，也可以绝缘膜112的端部位于导电膜114a及导电膜114b的端部的外侧。另外，绝缘膜112的端部的一部分也可以具有圆弧状。此外，绝缘膜112也可以具有锥形形状。就是说，氧化物半导体膜110和绝缘膜112接触的面与绝缘膜112的侧面所成的角度θ2也可以为小于90°，优选为30°以上且小于90°。
如图3B所示，在沟道长度方向的截面形状中，低电阻区域110b及110c具有隔着绝缘膜112与导电膜114重叠的区域。该区域被用作重叠区域。将沟道长度方向上的重叠区域的长度表示为Lov。Lov为沟道长度L的小于20%、小于10%、小于5%或小于2%。
如图3C所示，在沟道长度方向的截面形状中，沟道区域110a具有不与导电膜114a的下端部重叠的区域。该区域被用作偏置区域。将沟道长度方向上的偏置区域的长度表示为Loff。注意，在有多个偏置区域的情况下，将一个偏置区域的长度称为Loff。Loff包含于沟道长度L。Loff为沟道长度L的小于20%、小于10%、小于5%或小于2%。
如图3D所示，在沟道长度方向的截面形状中，氧化物半导体膜110在沟道区域110a与低电阻区域110b之间具有低电阻区域110d，在沟道区域110a与低电阻区域110c之间具有低电阻区域110e。低电阻区域110d、110e的杂质元素浓度比低电阻区域110b、110c低且低电阻区域110d、110e的电阻率比低电阻区域110b、110c高。在此，虽然低电阻区域110d、110e与绝缘膜112重叠，但是也可以与绝缘膜112及导电膜114重叠。
如图4A所示，在沟道长度方向的截面形状中，氧化物半导体膜110在与导电膜122、124重叠的区域中具有区域110f、110g。也可以不对区域110f、110g添加杂质元素。此时，氧化物半导体膜110在接触于导电膜122、124的区域110f、110g与沟道区域110a之间包括具有杂质元素的区域，即低电阻区域110b、110c。当对导电膜122、124施加电压时，区域110f、110g具有导电性，由此区域110f、110g被用作源极区域及漏电极。
此外，在形成导电膜122、124之后，将导电膜114、122及124用作掩模，将杂质元素经过绝缘膜120及绝缘膜118添加到氧化物半导体膜110，来形成图4A所示的结构。
如图4B所示，在沟道长度方向的截面形状中,也可以设置夹着沟道区域110a的低电阻区域110b、110c、110d、110e、110h及110i。
具体地说，图4B所示的氧化物半导体膜110包括：沟道区域110a；夹着沟道区域110a的低电阻区域110h、110i；夹着低电阻区域110h、110i的低电阻区域110d、110e；夹着低电阻区域110d、110e的低电阻区域110b、110c。经过不与导电膜114b重叠的区域的导电膜114a及绝缘膜112添加杂质元素，来形成低电阻区域110h、110i。经过不与导电膜114a及导电膜114b重叠的区域的绝缘膜112添加杂质元素，来形成低电阻区域110d、110e。通过直接添加杂质元素形成低电阻区域110b、110c。由此，低电阻区域110h、110i的杂质元素浓度比低电阻区域110d、110e及低电阻区域110b、110c低，且低电阻区域110h、110i的电阻率比低电阻区域110d、110e及低电阻区域110b、110c高。另外，低电阻区域110d、110e的杂质元素浓度比低电阻区域110b、110c低，且低电阻区域110d、110e的电阻率比低电阻区域110b、110c高。
在图4B中，沟道区域110a与导电膜114b重叠。低电阻区域110h、110i与向导电膜114b的外侧突出的导电膜114a重叠。低电阻区域110d、110e与向导电膜114a的外侧突出的绝缘膜112重叠。低电阻区域110b、110c向绝缘膜112的外侧突出且与绝缘膜118重叠。
如图3D及图4B所示，通过氧化物半导体膜110包括杂质元素浓度比低电阻区域110b、110c低且电阻率比低电阻区域110b、110c高的低电阻区域110d、110e、110h以及110i，可以使漏极区域的电场缓和。由此，在晶体管中可以减少起因于漏极区域的电场的阈值电压的变动。
图3A至3D以及图4A和4B所示的氧化物半导体膜110包括如下区域：不与绝缘膜112及导电膜114重叠的区域的膜厚度比与绝缘膜112及导电膜114重叠的区域薄。该薄区域的膜厚度比与绝缘膜112及导电膜114重叠的区域的氧化物半导体膜薄，该薄区域的厚度为0.1nm以上且5nm以下。
氧化物半导体膜110中的低电阻区域110b、110c被用作源极区域及漏极区域。另外，低电阻区域110b、110c、110d、110e、110h及110i包含杂质元素。
当杂质元素为稀有气体元素且通过溅射法形成氧化物半导体膜110时，沟道区域110a以及低电阻区域110b、110c、110d、110e、110h及110i都包含稀有气体元素。另外，低电阻区域110b、110c的稀有气体元素浓度比沟道区域110a高。低电阻区域110b、110c的稀有气体元素浓度比低电阻区域110d、110e高。低电阻区域110d、110e的稀有气体元素浓度比低电阻区域110h、110i高。
这是因为如下两个原因：当通过溅射法形成氧化物半导体膜110时，使用稀有气体作为溅射气体，由此在氧化物半导体膜110中包含稀有气体；以及，意图性地对低电阻区域110b、110c添加稀有气体，以便在氧化物半导体膜110中形成氧缺损。在低电阻区域110d、110e、110h及110i中，根据形成在低电阻区域110b、110c、110d、110e、110h及110i上的膜结构及膜厚度，为了形成氧缺损添加的稀有气体的浓度在上述低电阻区域中都不同。此外，也可以对低电阻区域110b、110c、110d、110e、110h及110i添加与沟道区域110a不同的稀有气体元素。
当杂质元素为硼、碳、氮、氟、铝、硅、磷或氯时，低电阻区域110b、110c、110d、110e、110h及110i包含上述杂质元素。由此，低电阻区域110b、110c、110d、110e、110h及110i的杂质元素浓度比沟道区域110a高。此外，通过利用二次离子质谱分析法(SIMS：Secondary IonMass Spectrometry)获得的低电阻区域110b、110c、110d、110e、110h及110i的杂质元素浓度可以为5×1018atoms/cm3以上且1×1022atoms/cm3以下，1×1019atoms/cm3以上且1×1021atoms/cm3以下，或者5×1019atoms/cm3以上且5×1020atoms/cm3以下。
当杂质元素为氢时，低电阻区域110b、110c、110d、110e、110h及110i的氢浓度比沟道区域110a高。此外，通过利用二次离子质谱分析法获得的低电阻区域110b、110c、110d、110e、110h及110i的氢浓度可以为8×1019atoms/cm3以上，1×1020atoms/cm3以上，或者5×1020atoms/cm3以上。
由于低电阻区域110b、110c、110d、110e、110h及110i具有杂质元素，所以氧缺损增加并载流子密度增加。其结果，低电阻区域110b、110c、110d、110e、110h及110i的导电性得到提高。
杂质元素也可以为氢、硼、碳、氮、氟、铝、硅、磷和氯中的任一个以上与稀有气体的组合。此时，在低电阻区域110b、110c、110d、110e、110h及110i中，因稀有气体而形成的氧缺损和添加了的氢、硼、碳、氮、氟、铝、硅、磷和氯中的任一个以上相互作用，从而有时低电阻区域110b、110c、110d、110e、110h及110i的导电性更高。
当对添加了杂质元素形成有氧缺损的氧化物半导体添加氢时，氢进入氧缺损处而在导带附近形成施主能级。其结果是，可以形成氧化物导电体。因此，氧化物导电体具有透光性。注意，这里将成为导电体的氧化物半导体称为氧化物导电体。
氧化物导电体是简并半导体，可以推测其导带边缘与费米能级一致或大致一致。由此，氧化物导电体膜与用作晶体管的源电极及漏电极的导电膜处于欧姆接触，从而可以在氧化物导电体膜与用作晶体管的源电极及漏电极的导电膜之间降低接触电阻。
在本实施方式中所示的晶体管100采用沟道区域110a夹在用作源极区域及漏极区域的低电阻区域110b和低电阻区域110c的结构。因此，晶体管100的通态电流大且其电场效应迁移率高。另外，在晶体管100中，将导电膜114用作掩模对氧化物半导体膜110添加杂质元素。就是说，可以自对准地形成低电阻区域。
晶体管100采用不用作栅电极的导电膜114与用作源电极及漏电极的导电膜122、124重叠的结构。由此，可以降低导电膜114与导电膜122及导电膜124之间的寄生电容。其结果是，当使用大面积衬底作为衬底102时，可以减少导电膜114与导电膜122及导电膜124之间的信号迟延。
接着，详细地说明图1A至1D所示的半导体装置的其他结构。
作为衬底102，可以使用各种衬底，而不局限于特定的衬底。作为该衬底的例子，可以举出半导体衬底（例如，单晶衬底或硅衬底）、SOI（Silicon on Insulator：绝缘体上硅）衬底、玻璃衬底、石英衬底、塑料衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜及基材薄膜等的例子，可以举出：以聚对苯二甲酸乙二醇酯（PET）、聚萘二甲酸乙二醇酯（PEN）、聚醚砜（PES）为代表的塑料；丙烯酸树脂等合成树脂等；聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等；聚酰胺、聚酰亚胺、芳族聚酰胺、环氧、无机蒸镀薄膜或纸等。尤其是，通过使用半导体衬底、单晶衬底或SOI衬底等制造晶体管及电容元件，可以制造特性、尺寸或形状等的偏差小、电流能力高且尺寸小的晶体管及电容元件。当利用上述晶体管及电容元件构成电路时，可以实现电路的低功耗化或电路的高集成化。
另外，作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成晶体管及电容元件。或者，也可以将剥离层设置在衬底102与晶体管及电容元件之间。剥离层可以用于如下情况，即在其上制造半导体元件的一部分或全部，然后将该半导体装置的一部分或全部从衬底102分离并转置到其他衬底上。此时，也可以将晶体管及电容元件转置到耐热性低的衬底或柔性衬底上。另外，作为上述剥离层，例如可以使用钨膜与氧化硅膜的无机膜的叠层结构或衬底上形成有聚酰亚胺等有机树脂膜的结构等。
作为被转置晶体管及电容元件的衬底的例子，除了上述可以设置晶体管及电容元件的衬底之外，还可以有纸衬底、玻璃纸衬底、芳族聚酰胺薄膜衬底、聚酰亚胺薄膜衬底、石材衬底、木材衬底、布衬底(包括天然纤维(丝、棉、麻)、合成纤维(尼龙、聚氨酯、聚酯)或再生纤维(醋酯纤维、铜氨纤维、人造纤维、再生聚酯)等)、皮革衬底、橡胶衬底等。通过使用上述衬底，可以形成特性良好的晶体管或功耗低的晶体管，可以制造不容易发生故障并具有耐热性的装置，或者可以实现轻量化或薄型化。
通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法及涂敷法等，可以形成绝缘膜108。另外，例如可以以单层或叠层使用氧化物绝缘膜或氮化物绝缘膜形成绝缘膜108。此外，为了提高绝缘膜108与氧化物半导体膜110的界面特性，优选使用氧化物绝缘膜形成绝缘膜108的至少与氧化物半导体膜110接触的区域。另外，通过使用由于加热而释放氧的氧化物绝缘膜作为绝缘膜108，可以经过加热处理而使包含在绝缘膜108中的氧移到氧化物半导体膜110中。
绝缘膜108的厚度可以为50nm以上、100nm以上且3000nm以下或200nm以上且1000nm以下。通过增加绝缘膜108的厚度，可以增加绝缘膜108的氧释放量，而且还可以降低在绝缘膜108和氧化物半导体膜110的界面的界面能级密度以及包含在氧化物半导体膜110的沟道区域110a中的氧缺损。
绝缘膜108例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以叠层或单层设置。在本实施方式中，作为绝缘膜108a使用氮化硅膜，作为绝缘膜108b使用氧氮化硅。
氧化物半导体膜110典型地使用In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物（M为Ti、Ga、Y、Zr、La、Ce、Nd或Hf）等金属氧化物形成。此外，氧化物半导体膜110具有透光性。
另外，在氧化物半导体膜110为In-M-Zn氧化物的情况下，当In与M之和为100atomic%时，In与M的原子百分比如下：In为25atomic%以上且M低于75atomic%或者In为34atomic%以上且M低于66atomic%。
氧化物半导体膜110的能隙为2eV以上、2.5eV以上或3eV以上。
氧化物半导体膜110的厚度为3nm以上且200nm以下、3nm以上且100nm以下或3nm以上且60nm以下。
当氧化物半导体膜110为In-M-Zn氧化物时，用来形成In-M-Zn氧化物膜的溅射靶材的金属元素的原子个数比优选满足In≥M及Zn≥M。这种溅射靶材的金属元素的原子个数比优选为In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2等。另外，所形成的氧化物半导体膜110的原子个数比作为误差包括上述溅射靶材的金属元素的原子个数比的±40%的变动。
当氧化物半导体膜110包含第14族元素之一的硅或碳时，氧化物半导体膜110中氧缺损增加，使得氧化物半导体膜110被n型化。因此，在氧化物半导体膜110中，尤其在沟道区域110a中，可以将硅或碳的浓度（利用二次离子质谱分析法测得的浓度）设定为2×1018atoms/cm3以下，或者2×1017atoms/cm3以下。其结果，晶体管具有阈值电压成为正的电特性（也称为常关闭特性）。
另外，在氧化物半导体膜110中，尤其在沟道区域110a中，可以将利用二次离子质谱分析法测得的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，或者2×1016atoms/cm3以下。有时当碱金属及碱土金属与氧化物半导体键合时生成载流子而使晶体管的关态电流增大。由此，优选降低沟道区域110a的碱金属或碱土金属的浓度。其结果，晶体管具有阈值电压成为正的电特性（也称为常关闭特性）。
当在氧化物半导体膜110中，尤其在沟道区域110a中含有氮时，有时生成作为载流子的电子，载流子密度增加，使得沟道区域110a被n型化。其结果是，使用含有氮的氧化物半导体膜的晶体管容易具有常开启特性。因此，在该氧化物半导体膜中，尤其在沟道区域110a中优选尽可能地减少氮，例如，可以将利用二次离子质谱分析法测得的氮浓度设定为5×1018atoms/cm3以下。
通过在氧化物半导体膜110中，尤其在沟道区域110a中降低杂质元素，可以降低氧化物半导体膜的载流子密度。在氧化物半导体膜110中，尤其在沟道区域110a中，可以将载流子密度设定为1×1017个/cm3以下、1×1015个/cm3以下、1×1013个/cm3以下、1×1011个/cm3以下、或者1×10-9个/cm3以上且1×1010个/cm3以下。
通过作为氧化物半导体膜110使用杂质浓度低且缺陷态密度低的氧化物半导体膜，可以制造具有更优良的电特性的晶体管。这里，将杂质浓度低且缺陷态密度低（氧缺损少）的状态称为“高纯度本征”或“实质上高纯度本征”。因为高纯度本征或实质上高纯度本征的氧化物半导体的载流子发生源较少，所以有可能降低载流子密度。因此，在该氧化物半导体膜中形成有沟道区域的晶体管容易实现正阈值电压的电特性（也称为常关闭特性）。因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。高纯度本征或实质上高纯度本征的氧化物半导体膜的关态电流显著低，当源电极与漏电极间的电压（漏极电压）在1V至10V的范围时，关态电流也可以为半导体参数分析仪的测定极限以下，即1×10-13A以下。因此，在该氧化物半导体膜中形成有沟道区域的晶体管的电特性变动小，该晶体管有时成为可靠性高的晶体管。
氧化物半导体膜110例如可以为非单晶结构。非单晶结构例如包括下述CAAC-OS(CAxis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶结构、下述微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，而CAAC-OS的缺陷态密度最低。
此外，也可以氧化物半导体膜110为具有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的区域的混合膜。混合膜有时采用例如具有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的区域的单层结构。另外，混合膜有时采用例如层叠有非晶结构的区域、微晶结构的区域、多晶结构的区域、CAAC-OS的区域和单晶结构的区域中的两种以上的叠层结构。
在氧化物半导体膜110中，有时沟道区域110a的结晶性与低电阻区域110b、110c、110d、110e、110h及110i不同。具体地，在氧化物半导体膜110中，沟道区域110a的结晶性比低电阻区域110b、110c、110d、110e、110h及110i高。这是因为当对低电阻区域110b、110c、110d、110e、110h及110i添加杂质元素时低电阻区域110b、110c、110d、110e、110h及110i会受到损伤而使结晶性降低的缘故。
可以以单层或叠层使用氧化物绝缘膜或氮化物绝缘膜形成绝缘膜112。此外，为了提高绝缘膜112与氧化物半导体膜110的界面特性，优选使用氧化物绝缘膜形成绝缘膜112的至少与氧化物半导体膜110接触的区域。绝缘膜112例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以叠层或单层设置。
另外，通过作为绝缘膜112设置具有阻挡氧、氢、水等的效果的绝缘膜，能够防止氧从氧化物半导体膜110扩散到外部，并能够防止氢、水等从外部侵入氧化物半导体膜110。作为具有阻挡氧、氢、水等的效果的绝缘膜，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
此外，通过作为绝缘膜112使用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪、氧化钇等high-k材料，能够降低晶体管的栅极泄漏电流。
另外，通过使用由于加热而释放氧的氧化物绝缘膜作为绝缘膜112，可以经过加热处理而使包含在绝缘膜112中的氧移到氧化物半导体膜110中。
绝缘膜112的厚度例如可以为5nm以上且400nm以下、5nm以上且300nm以下、或者10nm以上且250nm以下。
通过利用溅射法、真空蒸镀法、脉冲激光沉积(PLD)法及热CVD法等，可以形成导电膜114、导电膜116、导电膜122、导电膜124及导电膜126。导电膜114、导电膜116、导电膜122、导电膜124及导电膜126例如可以使用选自铝、铬、铜、钽、钛、钼、镍、铁、钴、钨中的金属元素、以上述金属元素为成分的合金或组合上述金属元素的合金等形成。另外，还可以使用选自锰和锆中的一种或多种的金属元素。导电膜114、导电膜116、导电膜122、导电膜124及导电膜126可以具有单层结构或两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、包含锰的铜膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构、在包含锰的铜膜上层叠铜膜的两层结构、依次层叠钛膜、铝膜及钛膜的三层结构以及依次层叠包含锰的铜膜、铜膜及包含锰的铜膜的三层结构等。另外，还可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的元素的一种或多种而形成的合金膜或氮化膜。
此外，由于同时形成导电膜114及导电膜116，所以它们具有相同材料及相同叠层结构。此外，由于同时形成导电膜122、导电膜124及导电膜126，所以它们具有相同材料及相同叠层结构。
导电膜114、导电膜116、导电膜122、导电膜124及导电膜126也可以使用铟锡氧化物（ITO）、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、包含氧化硅的铟锡氧化物等透光导电材料。另外，还可以采用上述透光导电材料与上述金属元素的叠层结构。
导电膜114、导电膜116、导电膜122、导电膜124及导电膜126的厚度例如可以为30nm以上且500nm以下或者100nm以上且400nm以下。
绝缘膜118使用氮化绝缘膜。作为该氮化绝缘膜，可以使用氮化硅、氮氧化硅、氮化铝、氮氧化铝等形成。绝缘膜118的氢浓度优选为1×1022atoms/cm3以上。另外，绝缘膜118与氧化物半导体膜110的低电阻区域接触。由此，由于在氧化物半导体膜110中绝缘膜118所包含的氢扩散到氧化物半导体膜110的低电阻区域中，所以低电阻区域的氢浓度比氧化物半导体膜110的沟道区域高。
可以以单层或叠层使用氧化物绝缘膜或氮化物绝缘膜形成绝缘膜120。绝缘膜120例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等，并且以单层或叠层设置。
绝缘膜128优选具有阻挡来自外部的氢、水等的膜的功能。绝缘膜128例如可以使用氮化硅、氮氧化硅、氧化铝等，并且以单层或叠层设置。
绝缘膜118、绝缘膜120及绝缘膜128的厚度分别可以为30nm以上且500nm以下或者100nm以上且400nm以下。
〈半导体装置的结构2〉
接着，参照图5A至5D及图6详细地说明图1A至1D所示的半导体装置的其他结构。
图5A是半导体装置所具有的晶体管100A的俯视图，图5B是半导体装置所具有的电容元件150A的俯视图，图5C是沿着图5A的点划线X1-X2的截面图，图5D是沿着图5B的点划线X3-X4的截面图。
图5A及5C所示的晶体管100A包括：形成在衬底102上的绝缘膜104：绝缘膜104上的导电膜106；绝缘膜104及导电膜106上的绝缘膜108；隔着绝缘膜108与导电膜106重叠的氧化物半导体膜110；氧化物半导体膜110上的绝缘膜112；隔着绝缘膜112与氧化物半导体膜110重叠的导电膜114；覆盖氧化物半导体膜110、绝缘膜112及导电膜114的绝缘膜118；绝缘膜118上的绝缘膜120；通过设置在绝缘膜118及绝缘膜120中的开口部140a连接于氧化物半导体膜110的导电膜122；以及通过设置在绝缘膜118及绝缘膜120中的开口部140b连接于氧化物半导体膜110的导电膜124。此外，也可以在晶体管100A上设置覆盖绝缘膜120、导电膜122及导电膜124的绝缘膜128。
在图5C中，导电膜106具有导电膜106a及导电膜106a上的导电膜106b的叠层结构。绝缘膜108具有绝缘膜108a及绝缘膜108a上的绝缘膜108b的叠层结构。导电膜114具有导电膜114a及导电膜114a上的导电膜114b的叠层结构。导电膜122具有导电膜122a及导电膜122a上的导电膜122b的叠层结构。导电膜124具有导电膜124a及导电膜124a上的导电膜124b的叠层结构。
在晶体管100A中，导电膜106具有第一栅电极（也称为底栅电极）的功能，导电膜114具有第二栅电极（也称为顶栅电极）的功能，导电膜122具有源电极和漏电极中之一的功能，导电膜124具有源电极和漏电极中之另一的功能。另外，在晶体管100A中，绝缘膜108具有第一栅极绝缘膜的功能，绝缘膜112具有第二栅极绝缘膜的功能。
在图5A及5C所示的晶体管100A采用在氧化物半导体膜110的上下具有用作栅电极的导电膜的结构，这是与上面所说明的晶体管100之间不同。如晶体管100A所示，本发明的一个方式的半导体装置也可以设置两个以上的栅电极。
此外，图5B及5D所示的电容元件150A包括：形成在衬底102上的绝缘膜104；绝缘膜104上的绝缘膜108：绝缘膜108上的绝缘膜112；绝缘膜112上的导电膜116；覆盖绝缘膜108、绝缘膜112及导电膜116的绝缘膜118；绝缘膜118上的绝缘膜120；以及在设置于绝缘膜120中的开口部140c中隔着绝缘膜118与导电膜116重叠的导电膜126。此外，也可以在电容元件150A上设置覆盖绝缘膜120及导电膜126的绝缘膜128。
在图5D中，绝缘膜108具有绝缘膜108a及绝缘膜108a上的绝缘膜108b的叠层结构。导电膜116具有导电膜116a及导电膜116a上的导电膜116b的叠层结构。导电膜126具有导电膜126a及导电膜126a上的导电膜126b的叠层结构。
电容元件150A是在一对电极之间夹持电介质的结构。更详细地说，一对电极中之一个是导电膜116，一对电极中之另一个是导电膜126，在导电膜116与导电膜126之间的绝缘膜118被用作电介质。
用作晶体管100A的第二栅电极的导电膜114及用作电容元件150A的一对电极中之一个的导电膜116通过相同工序形成，它们的至少一部分形成在同一表面上。用作晶体管100A的源电极及漏电极的导电膜122及导电膜124以及用作电容元件150A的一对电极中之另一个的导电膜126通过相同工序形成，它们的至少一部分形成在同一表面上。
如此，通过以同一工序形成用作晶体管100A及电容元件150A的各电极的导电膜，可以减少制造成本。
另外，在电容元件150A中，绝缘膜120具有开口部140c。由此，在绝缘膜118和绝缘膜120层叠的绝缘膜中可以只使绝缘膜118用作电介质。通过采用上述结构，可以增大电容元件150A的容量值。由此，可以增大显示装置的容量值。
接着，图6示出沿着图5A所示的晶体管100A的点划线Y3-Y4（沟道宽度方向）的截面图。
如图6所示，用作第二栅电极的导电膜114在设置于绝缘膜108及绝缘膜112中的开口部139中连接于用作第一栅电极的导电膜106。由此，导电膜114及导电膜106被供应相同电位。此外，也可以采用不设置开口部139而不使导电膜114与导电膜106连接的结构。当不使导电膜114与导电膜106连接时，导电膜114及导电膜106也可以被供应不同电位。
如图6所示，氧化物半导体膜110与用作第一栅电极的导电膜106及用作第二栅电极的导电膜114对置地设置，夹在用作栅电极的两个导电膜。用作第二栅电极的导电膜114的沟道宽度方向的长度比氧化物半导体膜110的沟道宽度方向长，沟道宽度方向上的整个氧化物半导体膜110隔着绝缘膜112被导电膜114覆盖。用作第二栅电极的导电膜114及用作第一栅电极的导电膜106在绝缘膜108及绝缘膜112中的开口部139中互相连接，由此，氧化物半导体膜110的沟道宽度方向的侧面中的一个隔着绝缘膜112与用作第二栅电极的导电膜114对置。
换句话说，在晶体管100A的沟道宽度方向上，在用作第一栅电极的导电膜106及用作第二栅电极的导电膜114在用作第一栅极绝缘膜的绝缘膜108及用作第二栅极绝缘膜的绝缘膜112中的开口部中互相连接的同时，隔着用作第一栅极绝缘膜的绝缘膜108及用作第二栅极绝缘膜的绝缘膜112包围氧化物半导体膜110。
通过采用上述结构，可以由用作第一栅电极的导电膜106及用作第二栅电极的导电膜114的电场电性上包围晶体管100A所包括的氧化物半导体膜110。如晶体管100A所示，可以将上述晶体管的器件结构称为surrounded channel结构（s-channel结构，被包围沟道结构），该s-channel结构为如下：由第一栅电极及第二栅电极的电场电性上包围形成有沟道区域的氧化物半导体膜。
晶体管100A具有s-channel结构。因此，用作第一栅电极的导电膜106或用作第二栅电极的导电膜114 可以对氧化物半导体膜110高效率地施加用来使电子移动的电场，由此，晶体管100A的电流驱动能力得到提高，从而可以获得高通态电流特性。另外，因为可以提高通态电流，所以可以使晶体管100A微型化。此外，晶体管100A采用氧化物半导体膜110被用作第一栅电极的导电膜106及用作第二栅电极的导电膜114包围的结构，由此可以提高晶体管100A的机械强度。
在晶体管100A的沟道宽度方向上，可以在没有形成开口部139的氧化物半导体膜110的侧面中形成与开口部139不同的开口部。
作为晶体管100A及电容元件150A所具有的绝缘膜104，可以使用与绝缘膜108的材料相同的材料。在此，作为绝缘膜104，通过利用PECVD装置形成100nm厚的氮化硅膜。
作为晶体管100A所具有的导电膜106，可以使用与导电膜114、122、124的材料相同的材料。在此，作为导电膜106a，通过利用溅射装置形成10nm厚的氮化钽膜，作为导电膜106b，通过利用溅射装置形成300nm厚的铜膜。
接着，参照图7A至图11A详细地说明图1A至1D以及图5A至5D所示的半导体装置的其他结构。注意，图7A至图11A所示的半导体装置为图5A至5D所示的半导体装置的变形例。
图7A示出半导体装置所具有的晶体管100B的截面图，图7B示出半导体装置所具有的电容元件150B的截面图。注意，晶体管100B及电容元件150B的俯视图分别与图5A及5B所示的俯视图相同，在此省略。另外，图7C所示的晶体管100C、图7D所示的电容元件150C、图8A所示的晶体管100D、图8B所示的电容元件150D、图8C所示的晶体管100E、图8D所示的电容元件150E，图9A所示的晶体管100F、图9B所示的电容元件150F、图9C所示的晶体管100G、图9D所示的电容元件150G的俯视图也分别与图5A及5B所示的俯视图相同，在此省略。
另外，在图7A至图11A所示的结构中，当具有与上面说明的功能相同的功能时有时使用相同的阴影线，而不特别附加附图标记。
〈半导体装置的结构3〉
图7A所示的晶体管100B与图5C所示的晶体管100A的不同之处在于导电膜114的形状。具体地说，晶体管100B所具有的导电膜114是导电膜114a及导电膜114a上的导电膜114b的叠层结构，其中导电膜114a的下端部与绝缘膜112的上端部一致或大致一致，并且导电膜114b的下端部位于导电膜114a的上端部内侧。导电膜114b的端部的一部分具有圆弧状。
图7B所示的电容元件150B与图5D所示的电容元件150A的不同之处在于导电膜116的形状。具体地说，电容元件150B所具有的导电膜116是导电膜116a及导电膜116a上的导电膜116b的叠层结构，其中导电膜116a的下端部与绝缘膜112的上端部一致或大致一致，并且导电膜116b的下端部位于导电膜116a的上端部内侧。
通过采用图7A、7B所示的绝缘膜112及/或导电膜114、116的形状，可以提高绝缘膜118的覆盖性。
〈半导体装置的结构4〉
图7C所示的晶体管100C与图5C所示的晶体管100A的不同之处在于绝缘膜112的形状。具体地说，在晶体管100C所具有的绝缘膜112中，绝缘膜112的下端部及上端部位于导电膜114的下端部的外侧。就是说，晶体管100C具有绝缘膜112延伸到导电膜114的外侧。通过采用图7C所示的绝缘膜112的形状，可以使氧化物半导体膜110的沟道区域和绝缘膜118相隔，从而可以抑制绝缘膜118所包含的氮、氢等进入氧化物半导体膜110的沟道区域。
图7D所示的电容元件150C与图5D所示的电容元件150A的不同之处在于绝缘膜112的形状。具体地说，在电容元件150C所具有的绝缘膜112中，绝缘膜112的下端部及上端部位于导电膜116的下端部的外侧。
通过采用图7C、7D所示的绝缘膜112的形状，可以提高绝缘膜118的覆盖性。
〈半导体装置的结构5〉
图8A所示的晶体管100D与图5C所示的晶体管100A的不同之处在于绝缘膜108及绝缘膜112的结构。具体地说，图8A所示的晶体管100D所具有的绝缘膜108采用绝缘膜108a、绝缘膜108b及绝缘膜108c的叠层结构。另外，图8A所示的晶体管100D所具有的绝缘膜112采用绝缘膜112a及绝缘膜112b的叠层结构。
图8B所示的电容元件150D与图5D所示的电容元件150A的不同之处在于绝缘膜108及绝缘膜112的结构。具体地说，图8B所示的电容元件150D所具有的绝缘膜108采用绝缘膜108a、绝缘膜108b及绝缘膜108c的叠层结构。另外，图8B所示的电容元件150D所具有的绝缘膜112采用绝缘膜112a及绝缘膜112b的叠层结构。
图8A及8B所示的绝缘膜108c及绝缘膜112a可以使用氮化氧化物的能级密度低的氧化物绝缘膜而形成。注意，该氮化氧化物的能级密度有时可能会形成在价带顶的能量（Ev_os）和导带底的能量（Ec_os）之间。作为在价带顶的能量（Ev_os）和导带底的能量（Ec_os）之间的氮化氧化物的能级密度低的氧化物绝缘膜，可以使用氮氧化物的释放量少的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜等。另外，绝缘膜108c及绝缘膜112a的平均膜厚度为0.1nm以上且50nm以下或0.5nm以上且10nm以下。
此外，在热脱附谱分析 (TDS：Thermal Desorption Spectroscopy)中，氮氧化物的释放量少的氧氮化硅膜是氨释放量比氮氧化物的释放量多的膜，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，该氨释放量为在进行膜表面温度为50℃以上且650℃以下，优选为50℃以上且550℃以下的加热处理时的释放量。
通过使用由于加热而释放氧的氧化物绝缘膜，可以形成绝缘膜108b及绝缘膜112b。另外，绝缘膜108b及绝缘膜112b的平均膜厚度为5nm以上且1000nm以下或10nm以上且500nm以下。
作为由于加热而释放氧的氧化物绝缘膜的典型例子，有氧氮化硅膜、氧氮化铝膜等。
氮氧化物（NOx，x为0以上且2以下，优选为1以上且2以下），典型的是NO2或NO，在绝缘膜108及绝缘膜112等中形成能级。该能级位于在氧化物半导体膜110的能隙中。由此，当氮氧化物扩散在绝缘膜108与氧化物半导体膜110的界面、绝缘膜112与氧化物半导体膜110的界面以及绝缘膜108与绝缘膜112的界面中，有时该能级在绝缘膜108、112的一侧俘获电子。其结果，被俘获的电子留在绝缘膜108、绝缘膜112及氧化物半导体膜110的界面附近，由此使晶体管的阈值电压向正方向漂移。
另外，当进行加热处理时，氮氧化物与氨及氧起反应。当进行加热处理时，绝缘膜108b、112b所包含的氮氧化物与绝缘膜108c、112a所包含的氨起反应，由此绝缘膜108b、112b所包含的氮氧化物减少。因此，在绝缘膜108与氧化物半导体膜110的界面、绝缘膜112与氧化物半导体膜110的界面以及绝缘膜108与绝缘膜112的界面中不容易俘获电子。
通过使用在价带顶的能量（Ev_os）和导带底的能量（Ec_os）之间的氮化氧化物的能级密度低的氧化物绝缘膜作为绝缘膜108c、112a，可以降低晶体管的阈值电压的漂移，从而可以降低晶体管的电特性的变动。
通过进行晶体管的制造工序的加热处理，典型的是300℃以上且低于衬底应变点的加热处理，绝缘膜108、112在以100K以下的ESR测得的ESR谱中观察到：g值为2.037以上且2.039以下的第一信号；g值为2.001以上且2.003以下的第二信号；以及g值为1.964以上且1.966以下的第三信号。在X带的ESR测定中，第一信号与第二信号的分裂宽度及第二信号与第三信号的分裂宽度大约为5mT。另外，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总和低于1×1018spins/cm3，典型为1×1017spins/cm3以上且低于1×1018spins/cm3。
在100K以下的ESR谱中，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号相当于起因于氮氧化物（NOx，x为0以上且2以下，优选为1以上且2以下）的信号。作为氮氧化物的典型例子，有一氧化氮、二氧化氮等。就是说，g值为2.037以上且2.039以下的第一信号、g值为2.001以上且2.003以下的第二信号以及g值为1.964以上且1.966以下的第三信号的自旋密度的总数越少，氧化物绝缘膜中的氮氧化物含量越少。
另外，包含氮且缺陷量少的氧化物绝缘膜是通过利用SIMS测定的氮浓度为6×1020atoms/cm3以下的膜。
通过利用衬底温度为220℃以上、280℃以上或350℃以上且使用硅烷及一氧化二氮的PECVD法而形成包含氮且缺陷量少的氧化物绝缘膜，来可以形成致密且硬度高的膜。
〈半导体装置的结构6〉
图8C所示的晶体管100E与图5C所示的晶体管100A的不同之处在于绝缘膜112及导电膜114的形状。具体地说，晶体管100E所具有的绝缘膜112的端部的一部分具有圆弧状。另外，导电膜114a的下端部及上端部位于绝缘膜112的上端部的内侧。导电膜114b的下端部位于导电膜114a的上端部的内侧。导电膜114a及导电膜114b的端部的一部分具有圆弧状。
图8D所示的电容元件150E与图5D所示的电容元件150A的不同之处在于绝缘膜112及导电膜116的形状。具体地说，电容元件150E所具有的绝缘膜112的端部的一部分具有圆弧状。另外，导电膜116a的下端部及上端部位于绝缘膜112的上端部的内侧。导电膜116b的下端部位于导电膜116a的上端部的内侧。导电膜116a及导电膜116b的端部的一部分具有圆弧状。
〈半导体装置的结构7〉
图9A所示的晶体管100F与图5C所示的晶体管100A的不同之处在于绝缘膜112及导电膜114的形状等。具体地说，晶体管100F所具有的绝缘膜112及导电膜114在截面上具有矩形形状。另外，晶体管100F在氧化物半导体膜110与绝缘膜118之间具有绝缘膜117。
图9B所示的电容元件150F与图5D所示的电容元件150A的不同之处在于绝缘膜112及导电膜116的形状等。具体地说，电容元件150F所具有的绝缘膜112及导电膜116在截面上也具有矩形形状。另外，电容元件150F在导电膜116与绝缘膜118之间具有绝缘膜117。
图9A及9B所示的绝缘膜117可以使用图8A及8B所示的晶体管100D及电容元件150D所说明的氧化物绝缘膜形成，该氧化物绝缘膜可用于绝缘膜108c、112a且包含氮且缺陷量少。
当使晶体管100F具有图9A所示的形状时，有时形成在氧化物半导体膜110中的低电阻区域的形状成为图10所示的结构。
图10是图9A所示的晶体管100F的氧化物半导体膜110附近的放大图。如图10所示，在氧化物半导体膜110的沟道长度方向的截面形状中，因氧化物半导体膜的载流子密度增加而使导电性提高的区域（低电阻区域）被形成。在图10中，沟道长度L为夹在一对低电阻区域的区域的长度。
在沟道长度方向的截面形状中，图10所示的氧化物半导体膜110在沟道区域110a与低电阻区域110b之间具有低电阻区域110d，在沟道区域110a与低电阻区域110c之间具有低电阻区域110e。低电阻区域110d、110e的杂质元素浓度比低电阻区域110b、110c低且低电阻区域110d、110e的电阻率比低电阻区域110b、110c高。注意，低电阻区域110d、110e与接触于绝缘膜112及导电膜114的侧面的绝缘膜117重叠。在此，低电阻区域110d、110e也可以与绝缘膜112及导电膜114重叠。
通过氧化物半导体膜110包括杂质元素浓度比低电阻区域110b、110c低且电阻率比低电阻区域110b、110c高的低电阻区域110d及110e，可以使漏极区域的电场缓和。由此，在晶体管中可以减少起因于漏极区域的电场的阈值电压的变动。
〈半导体装置的结构8〉
图9C所示的晶体管100G与图5C所示的晶体管100A的不同之处在于绝缘膜112及氧化物半导体膜110的形状。具体地说，晶体管100G所具有的绝缘膜112具有两个膜厚度，其中一个是与导电膜114重叠的区域的膜厚度，另一个是不与导电膜114重叠的区域的膜厚度。不与导电膜114重叠的区域的膜厚度比与导电膜114重叠的区域薄。此外，绝缘膜112覆盖氧化物半导体膜110，由此在整个氧化物半导体膜110的部分中膜厚度为大致一致。
图9D所示的电容元件150G与图5D所示的电容元件150A的不同之处在于绝缘膜112的形状。具体地说，电容元件150G所具有的绝缘膜112具有两个膜厚度，其中一个是与导电膜116重叠的区域的膜厚度，另一个是不与导电膜116重叠的区域的膜厚度。不与导电膜116重叠的区域的膜厚度比与导电膜116重叠的区域薄。
作为形成图9C及9D所示的绝缘膜112的形成方法，例如可以举出如下方法：在对导电膜114进行加工之后，当去除绝缘膜112时留下不与导电膜114重叠的区域的绝缘膜112。
在图9C所示的晶体管100G中，绝缘膜112与氧化物半导体膜110的沟道区域110a以及低电阻区域110b、110c接触。另外，在绝缘膜112中，与低电阻区域110b、110c接触的区域的膜厚度比与沟道区域110a接触的区域薄，典型的是，绝缘膜112的平均膜厚度为0.1nm以上且50nm以下或0.5nm以上且10nm以下。其结果，可以在隔着绝缘膜112对氧化物半导体膜110添加杂质元素的同时，使绝缘膜118所包含的氢经过绝缘膜112移到氧化物半导体膜110中。因此，可以形成低电阻区域110b、110c。
通过使用包含氮且缺陷量少的氧化物绝缘膜作为绝缘膜112，可以在绝缘膜112中不容易生成氮氧化物，由此可以降低绝缘膜112与氧化物半导体膜110之间的界面中的载流子陷阱。其结果，可以降低晶体管的阈值电压的漂移，从而可以降低晶体管的电特性的变动。
并且，绝缘膜108采用绝缘膜108a、绝缘膜108b及绝缘膜108c的多层结构，例如使用氮化物绝缘膜形成绝缘膜108a，使用由于加热而释放氧的氧氮化硅膜形成绝缘膜108b，使用包含氮且缺陷量少的氧化物绝缘膜形成绝缘膜108c。并且，使用包含氮且缺陷量少的氧化物绝缘膜形成绝缘膜112。就是说，可以使用包含氮且缺陷量少的氧化物绝缘膜覆盖氧化物半导体膜110。其结果，在经过加热处理而使绝缘膜108b所包含的氧移到氧化物半导体膜110中以降低氧化物半导体膜110的沟道区域110a所包含的氧缺损的同时，可以降低绝缘膜108c及112与氧化物半导体膜110之间的界面中的载流子陷阱。其结果，可以降低晶体管的阈值电压的漂移，从而可以降低晶体管的电特性的变动。
〈半导体装置的结构9〉
图11A所示的晶体管100H与图5C所示的晶体管100A的不同之处在于氧化物半导体膜110的结构。具体地说，晶体管100H所具有的氧化物半导体膜110包括氧化物半导体膜110_1以及接触于氧化物半导体膜110_1的氧化物半导体膜110_2。就是说，氧化物半导体膜110具有多层结构。
图11A所示的晶体管100H的氧化物半导体膜110具有上面说明的低电阻区域。具体地说，晶体管100H的氧化物半导体膜110包括沟道区域110a_1、沟道区域110a_2、低电阻区域110b_1、低电阻区域110b_2、低电阻区域110c_1以及低电阻区域110c_2。
〈能带图〉
在此，图11B示出包括晶体管100H的沟道区域的A-B截面的能带图。此外，氧化物半导体膜110_2的能隙比氧化物半导体膜110_1大。绝缘膜108a、108b及绝缘膜112的能隙比氧化物半导体膜110_1及氧化物半导体膜110_2大。另外，氧化物半导体膜110_1、氧化物半导体膜110_2、绝缘膜108a、108b及绝缘膜112的费米能级（表示为Ef）位于各本征费米能级（表示为Ei）的位置上。导电膜106及导电膜114的功函数与该费米能级相同。
当将栅电压设定为晶体管的阈值电压以上时，由于在氧化物半导体膜110_1与氧化物半导体膜110_2之间的导带底的能量差，电子优先于氧化物半导体膜110_1流动。就是说，可以估计出电子被埋入氧化物半导体膜110_1。注意，将导带底的能量表示为Ec，将价带顶的能量表示为Ev。
由此，在根据本发明的一个方式的晶体管中，通过埋入电子可以降低界面散射的影响。因此，根据本发明的一个方式的晶体管的沟道电阻小。
接着，图11C示出包括晶体管的源极区域或漏极区域的C-D截面上的能带图。注意，低电阻区域110c_1及低电阻区域110c_2处于简并状态。另外，在低电阻区域110c_1中，氧化物半导体膜110_1的费米能级与导带底的能量相等。在低电阻区域110c_2中，氧化物半导体膜110_2的费米能级与导带底的能量相等。
此时，在具有源电极或漏电极的功能的导电膜124和低电阻区域110c_2之间其势垒充分小，所以导电膜124和低电阻区域110c_2处于欧姆接触。低电阻区域110c_2与低电阻区域110c_1处于欧姆接触。由此可知，在导电膜124与氧化物半导体膜110_1及氧化物半导体膜110_2之间电子的授受很顺利。
在具有源电极和漏电极中之一的功能的导电膜122与氧化物半导体膜110的低电阻区域110b_1及氧化物半导体膜110的低电阻区域110b_2接触的区域中也可以进行与图11C所说明同样的说明。
如上所述，根据本发明的一个方式的晶体管为在源电极及漏电极与沟道区域之间电子的授受很顺利且沟道电阻小的晶体管。即，可知它具有优异的开关特性。
〈半导体装置的导电膜的连接部及交叉部〉
接着，参照图30A至30D说明图5A至5D所示的本发明的一个方式的半导体装置的各导电膜的连接部及交叉部的结构。图30A至30C示出各导电膜的连接部的结构的截面图，图30D示出两个导电膜的交叉部的结构的截面图。
图30A所示的连接部包括：衬底102上的绝缘膜104；绝缘膜104上的导电膜306；覆盖导电膜306的绝缘膜108；绝缘膜108上的绝缘膜112；设置在绝缘膜112上且在设置于绝缘膜112及绝缘膜108中的开口部352中与导电膜306连接的导电膜314；覆盖绝缘膜108、112及导电膜314的绝缘膜118；绝缘膜118上的绝缘膜120；设置在绝缘膜120上且在设置于绝缘膜118及绝缘膜120中的开口部353中与导电膜314连接的导电膜318；以及覆盖绝缘膜120及导电膜318的绝缘膜128。
图30B所示的连接部包括：衬底102上的绝缘膜104；绝缘膜104上的绝缘膜108；绝缘膜108上的绝缘膜112；绝缘膜112上的导电膜324；覆盖绝缘膜108、112及导电膜324的绝缘膜118；绝缘膜118上的绝缘膜120；设置在绝缘膜120上且置于绝缘膜118及绝缘膜120中的开口部354中与导电膜324连接的导电膜328；以及覆盖绝缘膜120及导电膜328的绝缘膜128。
图30C所示的连接部包括：衬底102上的绝缘膜104；绝缘膜104上的导电膜316；覆盖导电膜316的绝缘膜108；绝缘膜108上的绝缘膜112；设置在绝缘膜112上且在设置于绝缘膜112及绝缘膜108中的开口部355中与导电膜316连接的导电膜334；覆盖绝缘膜108及导电膜334的绝缘膜118；绝缘膜118上的绝缘膜120；以及绝缘膜120上的绝缘膜128。
图30D所示的交叉部包括：衬底102上的绝缘膜104；绝缘膜104上的导电膜326；覆盖导电膜326的绝缘膜108；绝缘膜108上的绝缘膜118；绝缘膜118上的绝缘膜120；绝缘膜120上的导电膜338；以及导电膜338上的绝缘膜128。
在图30A至30D中，绝缘膜108具有绝缘膜108a及绝缘膜108a上的绝缘膜108b的叠层结构。在图30A中，导电膜306具有导电膜306a及导电膜306a上的导电膜306b的叠层结构，导电膜314具有导电膜314a及导电膜314a上的导电膜314b的叠层结构，导电膜318具有导电膜318a及导电膜318a上的导电膜318b的叠层结构。在图30B中，导电膜324具有导电膜324a及导电膜324a上的导电膜324b的叠层结构，导电膜328具有导电膜328a及导电膜328a上的导电膜328b的叠层结构。在图30C中，导电膜316具有导电膜316a及导电膜316a上的导电膜316b的叠层结构，导电膜334具有导电膜334a及导电膜334a上的导电膜334b的叠层结构。在图30D中，导电膜326具有导电膜326a及导电膜326a上的导电膜326b的叠层结构，导电膜338具有导电膜338a及导电膜338a上的导电膜338b的叠层结构。
导电膜306、316、326通过与晶体管100A所具有的导电膜106相同的工序形成。就是说，导电膜106、306、316、326的至少一部分形成在同一表面上。另外，导电膜314、324、334通过与晶体管100A所具有的导电膜114及电容元件150A所具有的导电膜116相同的工序形成。就是说，导电膜114、116、314、324、334的至少一部分形成在同一表面上。另外，导电膜318、328、338通过与晶体管100A所具有的导电膜122及导电膜124以及电容元件150A所具有的导电膜126相同的工序形成。就是说，导电膜124、126、318、328、338的至少一部分形成在同一表面上。
如图30D所示，在导电膜326与导电膜338之间设置有绝缘膜108、118及120。就是说，在导电膜326与导电膜338之间层叠有多个绝缘膜。通过采用如图30D所示的导电膜的交叉部的结构，可以在导电膜交叉的部分中降低寄生电容。其结果，可以降低由于寄生电容而产生的信号迟延。
〈半导体装置的制造方法1〉
接着，参照图12A至图16F说明图1A至1D所示的晶体管100及电容元件150的制造方法的一个例子。
构成晶体管100及电容元件150的膜（绝缘膜、氧化物半导体膜、导电膜等）可以通过溅射法、化学气相沉积（CVD）法、真空蒸镀法、脉冲激光沉积（PLD）法形成。或者，可以通过涂敷法或印刷法形成。作为成膜方法的典型，有溅射法、等离子体化学气相沉积（PECVD）法，但也可以使用热CVD法。作为热CVD法的例子，可以使用MOCVD（有机金属化学气相沉积）法或ALD（原子层沉积）法。
通过热CVD法进行的沉积可以按以如下方式执行：通过将处理室内的压力设定为大气压或减压，将源气体及氧化剂同时供应到处理室内，并使其在衬底附近或衬底上相互反应而沉积在衬底上。如此，由于热CVD法不发生等离子体来形成膜，因此具有不产生起因于等离子体损伤的缺陷的优点。
另外，通过ALD法进行的沉积可以按如下方式执行：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室内，然后按该顺序反复地引入气体。例如，通过切换各自的开关阀（也称为高速阀）来将两种以上的源气体依次供应到处理室内。在该情况下，以防止多种源气体混合的方式在将第一源气体引入的同时或之后将惰性气体（氩或氮等）等引入，然后将第二源气体引入。注意，在将第一源气体和惰性气体同时引入的情况下，惰性气体用作载流子气体，并且，惰性气体也可以在将第二源气体引入的同时引入。另外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体吸附于衬底表面上，以形成第一单原子层；然后第二源气体被引入以与第一单原子层起反应；其结果，第二单原子层层叠于第一单原子层上，从而形成薄膜。
通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，由此可以形成台阶覆盖性良好的薄膜。薄膜的厚度可以根据按该顺序反复引入气体的次数来调整，因此ALD法可以准确地调整厚度，因而适用于制造微型晶体管。
此外，图12A、12C、12E、12G、图13A、13C、13E、图14A、14C、14E、图15A、15C、15E以及图16A、16C、16E是说明晶体管100的制造方法的截面图，图12B、12D、12F、12H、图13B、13D、13F、图14B、14D、14F、图15B、15D、15F以及图16B、16D、16F是说明电容元件150的制造方法的截面图。
首先，在衬底102上形成绝缘膜108（绝缘膜108a及108b）（参照图12A及12B）。
通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法及涂敷法等，可以形成绝缘膜108。在本实施方式中，作为绝缘膜108a，利用PECVD装置形成100nm厚的氮化硅膜。作为绝缘膜108b，利用PECVD装置形成400nm厚的氧氮化硅膜。
此外，也可以在形成绝缘膜108b之后，对绝缘膜108b添加氧。作为对绝缘膜108b添加的氧种类，有氧自由基、氧原子、氧原子离子、氧分子离子等。此外，作为添加方法，有离子掺杂法、离子注入法、等离子体处理等。另外，也可以在绝缘膜上形成抑制氧的脱离的膜之后，经过该膜对绝缘膜108b添加氧。
通过采用以下述条件，能够因经过加热处理而释放氧的氧化硅膜或氧氮化硅膜形成氧化硅膜或氧氮化硅膜作为绝缘膜108b：在180℃以上且280℃以下或200℃以上且240℃以下的温度下保持设置在等离子体PECVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为100Pa以上且250Pa以下或100Pa以上且200Pa以下，并对设置在处理室内的电极供应0.17W/cm2以上且0.5W/cm2以下或0.25W/cm2以上且0.35W/cm2以下的高频功率。
在此，说明如下方法：在绝缘膜108b上形成抑制氧脱离的膜，然后经过该膜对绝缘膜108b添加氧。
在绝缘膜108b上形成抑制氧脱离的膜141（参照图12C及12D）。
接着，经过膜141对绝缘膜108b添加氧142（参照图12E及12F）。
使用诸如选自铝、铬、钽、钛、钼、镍、铁、钴、钨中的金属元素、以上述金属元素为成分的合金、组合上述金属元素的合金、具有上述元素的金属氮化物、具有上述元素的金属氧化物或者具有上述元素的金属氮氧化物等具有导电性的材料形成抑制氧脱离的膜141。
可以将抑制氧脱离的膜141的厚度设定为1nm以上且20nm以下或2nm以上且10nm以下。
作为经过膜141对绝缘膜108b添加氧142的方法，有离子掺杂法、离子注入法、等离子体处理法等。通过在绝缘膜108b上设置膜141添加氧，膜141被用作抑制氧从绝缘膜108b脱离的保护膜。由此，可以对绝缘膜108b添加更多的氧。
当利用等离子体处理添加氧时，通过利用微波使氧激发而产生高密度的氧等离子体，可以增加对绝缘膜108b添加的氧的量。
然后，去除膜141（参照图12G及12H）。
此外，当成膜后可以形成足够地添加有氧的绝缘膜108b时，也可以不进行图12C及12D以及图12E及12F所示的添加氧的处理。
接着，通过在绝缘膜108b上形成氧化物半导体膜，将该氧化物半导体膜加工为所希望的形状，来形成氧化物半导体膜110。然后，在绝缘膜108b及氧化物半导体膜110上形成绝缘膜112（参照图13A及13B）。
下面说明氧化物半导体膜110的形成方法。在绝缘膜108b上通过溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法、热CVD法等形成氧化物半导体膜。接着，在氧化物半导体膜上通过光刻工序形成掩模，然后使用该掩模对氧化物半导体膜的一部分进行蚀刻，从而如图13A所示那样，可以形成氧化物半导体膜110。然后，去除掩模。另外，也可以在形成氧化物半导体膜110之后进行加热处理。
另外，通过利用印刷法形成氧化物半导体膜110，可以直接形成进行元件隔离的氧化物半导体膜110。
在通过溅射法形成氧化物半导体膜的情况下，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。通过使用AC电源装置或DC电源装置，可以形成CAAC-OS膜。与利用使用RF电源装置的溅射法形成氧化物半导体膜的情况相比，在利用使用AC电源装置或DC电源装置的溅射法的情况下可以形成膜厚度的分布、膜组成的分布或结晶性的分布均匀的氧化物半导体膜，所以是优选的。
作为形成氧化物半导体膜时的溅射气体，适当地使用稀有气体（典型的是氩）、氧气体、稀有气体和氧气体的混合气体。此外，当采用稀有气体和氧气体的混合气体时，优选增高相对于稀有气体的氧气体比例。
另外，形成氧化物半导体膜时的溅射靶材根据所形成的氧化物半导体膜的组成适当地选择即可。
另外，在当形成氧化物半导体膜时例如使用溅射法的情况下，通过将衬底温度设定为150℃以上且750℃以下、150℃以上且450℃以下或者200℃以上且350℃以下形成氧化物半导体膜，来可以形CAAC-OS膜。另外，通过将衬底温度设定为25℃以上且低于150℃，可以形成微晶氧化物半导体膜。
另外，为了形成下面说明的CAAC-OS膜，优选应用如下条件。
通过抑制成膜时的杂质的混入，可以抑制杂质所导致的结晶态的损坏。例如，可以降低存在于成膜室内的杂质浓度（氢、水、二氧化碳及氮等）。另外，可以降低成膜气体中的杂质浓度。具体而言，使用露点为-80℃以下或者-100℃以下的成膜气体。
另外，优选的是，通过增高成膜气体中的氧比例并对电力进行最优化，来减轻成膜时的等离子体损伤。将成膜气体中的氧比例设定为30vol.%以上，优选为100vol.%。
另外，也可以通过在形成氧化物半导体膜之后进行加热处理来实现氧化物半导体膜的脱氢化或脱水化。作为该加热处理的温度，典型地为150℃以上且低于衬底的应变点，250℃以上且450℃以下或者300℃以上且450℃以下。
在包含氦、氖、氩、氙、氪等稀有气体或包含氮的惰性气体气氛中进行加热处理。或者，也可以在惰性气体气氛中进行加热之后在氧气氛中进行加热。另外，上述惰性气体气氛及氧气氛优选不包含氢、水等。处理时间是3分钟以上且24小时以下。
该加热处理可以使用电炉、RTA装置等。通过使用RTA装置，可以限定于短时间内在衬底的应变点以上的温度下进行加热处理。由此，可以缩短加热处理时间。
边对氧化物半导体膜进行加热边形成该氧化物半导体膜，或者在形成氧化物半导体膜之后进行加热处理，由此，利用二次离子质谱分析法测得的氧化物半导体膜中的氢浓度可以为5×1019atoms/cm3以下，1×1019atoms/cm3以下，5×1018atoms/cm3以下，1×1018atoms/cm3以下，5×1017atoms/cm3以下或者1×1016atoms/cm3以下。
例如，当使用利用ALD的成膜装置来形成氧化物半导体膜如InGaZnOX（X＞0）膜时，依次反复引入In（CH3）3气体和O3气体形成InO2层，同时引入Ga（CH3）3气体和O3气体形成GaO层，然后同时引入Zn（CH3）2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层如InGaO2层、InZnO2层、GaInO层、ZnInO层、GaZnO层等。注意，虽然也可以使用利用Ar等惰性气体使其鼓泡的H2O气体来代替O3气体，但优选使用不含有H的O3气体。还可以使用In（C2H5）3气体代替In（CH3）3气体。还可以使用Ga（C2H5）3气体代替Ga（CH3）3气体。另外，也可以使用Zn（CH3）2气体。
在本实施方式中，通过如下步骤形成氧化物半导体膜110：利用溅射装置使用In-Ga-Zn金属氧化物（In:Ga:Zn=1:1:1.2[原子数比]）的溅射靶材来形成50nm厚的氧化物半导体膜，然后进行加热处理而使包含于绝缘膜108b中的氧移到氧化物半导体膜中，最后在该氧化物半导体膜上形成掩模，对氧化物半导体膜进行选择性地蚀刻。
另外，通过在高于350℃且650℃以下或者450℃以上且600℃以下的温度下进行加热处理，能够获得后述的CAAC化率为60%以上且低于100%，80%以上且低于100%，90%以上且低于100%或者95%以上且98%以下的氧化物半导体膜。此外，能够获得氢、水等的含量得到降低的氧化物半导体膜。即，能够形成杂质浓度低且缺陷态密度低的氧化物半导体膜。
绝缘膜112可以适当地利用绝缘膜108b的形成方法。作为绝缘膜112，可以利用PECVD法形成氧化硅膜或氧氮化硅膜。此时，作为源气体，优选使用含有硅的沉积气体及氧化性气体。作为包含硅的沉积气体的典型例子，有硅烷、乙硅烷、丙硅烷、氟化硅烷等。作为氧化性气体，有氧、臭氧、一氧化二氮、二氧化氮等。
在如下条件下利用PECVD法可以形成缺陷量少的氧氮化硅膜作为绝缘膜112：在相对于沉积气体的氧化性气体比例为大于20倍且小于100倍或者40倍以上且80倍以下；并且处理室内的压力为低于100Pa或者50Pa以下。
可以在如下条件下形成致密的氧化硅膜或氧氮化硅膜作为绝缘膜112：在280℃以上且400℃以下的温度下保持设置在PECVD装置的抽成真空的处理室内的衬底，将源气体导入处理室，将处理室内的压力设定为20Pa以上且250Pa以下，优选为100Pa以上且250Pa以下，并对设置在处理室内的电极供应高频电力。
通过利用使用微波的等离子体CVD法可以形成绝缘膜112。微波是指300MHz至300GHz的频率区域。微波的电子温度低且电子能量小。另外，在被供应的电力中用于电子的加速的比例小，所以可以将剩下比例的电力用于更多分子的解离及电离，由此可以使密度高的等离子体（高密度等离子体）激发。因此，可以形成对被成膜面及沉积物所造成的等离子体损伤少且缺陷少的绝缘膜112。
通过利用使用有机硅烷气体的CVD法，可以形成绝缘膜112。作为有机硅烷气体，可以使用正硅酸乙酯(TEOS：化学式为Si(OC2H5)4)、四甲基硅烷(TMS：化学式为Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(SiH(OC2H5)3)、三(二甲氨基)硅烷(SiH(N(CH3)2)3)等含有硅的化合物。通过利用使用有机硅烷气体的CVD法，可以形成覆盖性得到提高的绝缘膜112。
当作为绝缘膜112形成氧化镓膜时，可以利用MOCVD(Metal Organic ChemicalVapor Deposition：有机金属化学气相沉积)法来形成。
另外，在作为绝缘膜112通过MOCVD法或ALD法等热CVD法形成氧化铪膜时，使用两种气体，即用作氧化剂的臭氧（O3）和通过使包含溶剂和铪前体化合物的液体（铪醇盐溶液，典型为四二甲基酰胺铪（TDMAH））气化而获得的源气体。注意，四二甲基酰胺铪的化学式为Hf[N（CH3）2]4。另外，作为其它材料液，有四（乙基甲基酰胺）铪等。
例如，在作为绝缘膜112通过MOCVD法或ALD法等热CVD法形成氧化铝膜时，使用两种气体，即用作氧化剂的H2O和通过使包含溶剂和铝前体化合物的液体（三甲基铝（TMA）等）气化而获得的源气体。注意，三甲基铝的化学式为Al（CH3）3。另外，作为其它材料液有三（二甲基酰胺）铝、三异丁基铝、铝三（2,2,6,6-四甲基-3,5-庚二酮）等。另外，通过利用ALD法，可以形成覆盖率高且膜厚度薄的绝缘膜112。
例如，在作为绝缘膜112通过MOCVD法或ALD法等热CVD法形成氧化硅膜时，使六氯乙硅烷（hexachlorodisilane）吸附于被成膜面上，去除吸附物所包含的氯，供应氧化性气体（O2或一氧化二氮）的自由基使其与吸附物起反应。
在此，作为绝缘膜112，通过利用PECVD装置形成100nm厚的氧氮化硅膜。
接着，在绝缘膜112上形成导电膜113（导电膜113a及导电膜113b）（参照图13C及13D）。
通过利用溅射法、真空蒸镀法、脉冲激光沉积（PLD）法、热CVD法等，可以形成导电膜113。在本实施方式中，利用溅射装置形成10nm厚的氮化钽膜作为导电膜113a。另外，利用溅射装置形成300nm厚的铜膜作为导电膜113b。此外，当在真空中连续地形成导电膜113a及导电膜113b时，可以抑制杂质进入导电膜113a与导电膜113b的界面，所以是优选的。
另外，可以通过使用利用ALD法的成膜装置形成钨膜作为导电膜113b。此时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后同时引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
接着，在导电膜113b上通过光刻工序形成掩模145，然后对导电膜113b、导电膜113a及绝缘膜112的一部分进行蚀刻（参照图13E及13F）。
作为对导电膜113及绝缘膜112的蚀刻方法，可以适当地利用湿蚀刻法或/及干蚀刻法。
接着，在缩小掩模145的同时对导电膜113及绝缘膜112进行加工，来形成导电膜114a、114b、116a及116b（参照图14A及14B）。
另外，经过导电膜113及绝缘膜112的蚀刻工序，在晶体管100中使氧化物半导体膜110的一部分露出。另外，由于对导电膜114及绝缘膜112进行蚀刻，所以有时氧化物半导体膜110的露出的区域的厚度比与导电膜114重叠的氧化物半导体膜110的区域薄。另外，经过导电膜113及绝缘膜112的蚀刻工序，在晶体管100中去除了用作基底膜的绝缘膜108b没有被氧化物半导体膜110覆盖的区域的一部分，由此有时该区域的厚度比与氧化物半导体膜110重叠的区域薄。另外，经过导电膜113及绝缘膜112的蚀刻工序，在电容元件150中去除了用作基底膜的绝缘膜108b没有被绝缘膜112覆盖的区域的一部分，由此有时该区域的厚度比与绝缘膜112重叠的区域薄。
接着，在绝缘膜108b、绝缘膜112、氧化物半导体膜110、导电膜114及掩模145上添加杂质元素143（参照图14C及14D）。
经过杂质元素143的添加工序，对没有被导电膜114、绝缘膜112及掩模145覆盖的氧化物半导体膜110添加了杂质元素143。此时，由于添加杂质元素143，所以在氧化物半导体膜110中被形成氧缺损。
此外，作为添加杂质元素143的方法，有离子掺杂法、离子注入法、等离子体处理等。当利用等离子体处理时，通过在包含所添加的杂质元素的气体气氛下产生等离子体，并进行等离子体处理，可以添加杂质元素。作为产生等离子体的装置，可以利用干蚀刻装置、灰化装置、等离子体CVD装置及高密度等离子体CVD装置等。
作为杂质元素143的源气体，可以使用B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF、H2和稀有气体中的一个以上。或者，也可以使用利用稀有气体稀释的B2H6、PH3、N2、NH3、AlH3、AlCl3、F2、HF和H2的一个以上。通过使用利用稀有气体稀释的B2H6、PH3、N2、NH3、AlH3、AlCl3、F2、HF和H2的一个以上对氧化物半导体膜110添加杂质元素143，可以同时将稀有气体及氢、硼、碳、氮、氟、铝、硅、磷和氯中的一个以上添加到氧化物半导体膜110中。
此外，也可以在对氧化物半导体膜110添加稀有气体之后，将B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF和H2中的一个以上添加到氧化物半导体膜110中。
或者，也可以在将B2H6、PH3、CH4、N2、NH3、AlH3、AlCl3、SiH4、Si2H6、F2、HF和H2中的一个以上添加到氧化物半导体膜110中之后，对氧化物半导体膜110添加稀有气体。
可以适当地设定加速电压、剂量等的注入条件控制杂质元素143的添加。例如，当利用离子注入法添加氩时，可以将加速电压设定为10kV且将剂量设定为1×1013ions/cm2以上且1×1016ions/cm2以下，例如可以将剂量设定为1×1014ions/cm2。另外，当利用离子注入法添加磷离子时，可以将加速电压设定为30kV且将剂量设定为1×1013ions/cm2以上且5×1016ions/cm2以下，例如可以将剂量设定为1×1015ions/cm2。
当利用干蚀刻装置添加作为杂质元素143的氩时，可以将衬底设置在平行平板的阴极一侧供应RF电力，以便对衬底一侧施加偏压。至于该RF电力，例如可以将电力密度设定为0.1W/cm2以上且2W/cm2以下。
此外，如本实施方式所示，优选在留下掩模145的情况下添加杂质元素143。通过在留下掩模145的情况下添加杂质元素143，可以抑制导电膜114的构成元素附着在绝缘膜112的侧壁上。注意，添加杂质元素143的方法不局限于上述方法，例如，可以在去除掩模145之后将导电膜114及绝缘膜112用作掩模添加杂质元素143。
此后，也可以通过进行加热处理，进一步提高添加了杂质元素143的区域的导电性。作该加热处理的温度，典型地为150℃以上且低于衬底的应变点，250℃以上且450℃以下或者300℃以上且450℃以下。
接着，去除掩模145（参照图14E及14F）。
接着，在绝缘膜108b、氧化物半导体膜110、导电膜114及116上形成绝缘膜118，在绝缘膜118上形成绝缘膜120（参照图15A及15B）。
绝缘膜118及绝缘膜120可以适当地利用绝缘膜108a及绝缘膜108b的形成方法。
在本实施方式中，作为绝缘膜118，利用PECVD装置形成100nm厚的氮化硅膜。作为绝缘膜120，利用PECVD装置形成300nm厚的氧氮化硅膜。
通过使用氮化硅膜作为绝缘膜118，可以该氮化硅膜中的氢进入氧化物半导体膜110中，从而可以进一步提高接触于绝缘膜118的氧化物半导体膜110的载流子浓度。
接着，通过光刻工序在绝缘膜120上形成掩模，然后对绝缘膜120的一部分进行蚀刻来形成到达绝缘膜118的开口部140c（参照图15C及15D）。
作为对绝缘膜120的蚀刻方法，可以适当地利用湿蚀刻法或/及干蚀刻法。
接着，通过光刻工序在绝缘膜120上形成掩模，然后对绝缘膜118及120的一部分进行蚀刻来形成到达氧化物半导体膜110的开口部140a及140b（参照图15E及15F）。
此外，在本实施方式中例示出通过不同工序分别形成开口部140c及开口部140a和140b的形成方法，但是不局限于此。例如，也可以使用半色调掩模或灰色调掩模同时形成开口部140c及开口部140a和140b。通过使用半色调掩模或灰色调掩模，可以减少一个光刻工序，从而可以降低制造成本。
接着，以覆盖开口部140a、开口部140b以及开口部140c的方式在绝缘膜120上形成导电膜121（导电膜121a及导电膜121b）（参照图16A及16B）。
作为导电膜121，可以适当地利用导电膜113的形成方法。在此，作为导电膜121a，利用溅射装置形成50nm厚的钨膜。作为导电膜121b，利用溅射装置形成200nm厚的铜膜。
接着，通过光刻工序在导电膜121b上形成掩模，然后对导电膜121a及导电膜121b的一部分进行蚀刻来形成导电膜122、导电膜124及导电膜126（参照图16C及16D）。
此外，导电膜122具有导电膜122a及导电膜122a上的导电膜122b的叠层结构。导电膜124具有导电膜124a及导电膜124a上的导电膜124b的叠层结构。导电膜126具有导电膜126a及导电膜126a上的导电膜126b的叠层结构。
接着，在绝缘膜120、导电膜122、导电膜124及导电膜126上形成绝缘膜128（参照图16E及16F）。
绝缘膜128可以适当地利用绝缘膜108a的形成方法。在此，作为绝缘膜128，通过利用PECVD装置形成200nm厚的氮化硅膜。
通过上述工序，可以在同一衬底上制造晶体管100及电容元件150。
〈半导体装置的制造方法2〉
接着，下面说明图5A至5D所示的晶体管100A及电容元件150A的制造方法的一个例子。
在衬底102上形成绝缘膜104。接着，在绝缘膜104上形成导电膜，将该导电膜加工为所希望的形状，来形成导电膜106。接着，进行与图12A至12H以及图13A和13B所示的工序相同的工序。然后，在通过光刻工序在绝缘膜112上形成掩模之后，对绝缘膜112的一部分进行蚀刻来形成到达导电膜106的开口部139。然后，通过进行与图13C和以后附图所示的工序相同的工序，可以在同一衬底上制造图5A至5D所示的晶体管100A及电容元件150A。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式2
在本实施方式中，下面详细地说明本发明的一个方式的半导体装置所包含的氧化物半导体膜的结构。
首先，说明氧化物半导体膜有可能包含的结构。
氧化物半导体膜大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜是指CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor，即c轴取向结晶氧化物半导体)膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。
首先，对CAAC-OS膜进行说明。
CAAC-OS膜是包含呈c轴取向的多个结晶部的氧化物半导体膜之一。
在CAAC-OS膜的透射电子显微镜（TEM：Transmission Electron Microscope）图像中，观察不到结晶部与结晶部之间的明确的边界，即晶界（grain boundary）。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像（截面TEM图像）可知在结晶部中金属原子排列为层状。各金属原子层具有反映着形成CAAC-OS膜的面（也称为被形成面）或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像（平面TEM图像）可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
图17A是CAAC-OS膜的截面TEM图像。另外，图17B是放大图17A的截面TEM图像，为便于理解而强调表示原子排列。
图17C是图17A中的A-O-A’之间的由圆圈包围的区域（直径大致为4nm）的局部性的傅立叶变换图像。在图17C所示的各区域中可以确认到c轴取向性。此外，A-O之间的c轴方向和O-A’之间的c轴方向不同，由此可知A-O之间的晶粒与O-A’之间的晶粒不同。另外，A-O之间的c轴的角度逐渐地连续变化，诸如14.3°、16.6°、30.9°。同样地，O-A’之间的c轴的角度也逐渐地连续变化，诸如-18.3°、-17.6°、-11.3°。
另外，在CAAC-OS膜的电子衍射图案中，观察到表示取向性的斑点（亮点）。例如，在使用例如为1nm以上且30nm以下的电子束获得的CAAC-OS膜的顶面的电子衍射图案（也称为纳米束电子衍射图案）中，观察到斑点（参照图18A）。
由截面TEM观察及平面TEM观察可知，CAAC-OS膜的结晶部具有取向性。
注意，CAAC-OS膜所包含的结晶部几乎都具有可以被容纳在一个边长小于100nm的立方体内的尺寸。因此，有时CAAC-OS膜所包含的结晶部的尺寸为可以被容纳在一个边长短于10nm、短于5nm或短于3nm的立方体内的尺寸。但是，有时包含在CAAC-OS膜中的多个结晶部连接而形成一个大结晶区。例如，在平面TEM图像中有时会观察到2500nm2以上、5mm2以上或1000mm2以上的结晶区。
使用X射线衍射（XRD:X-Ray Diffraction）装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane法（面外法）分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角（2θ）为31°附近时会出现峰值。由于该峰值来源于InGaZnO4结晶的（009）面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法（面内法）分析CAAC-OS膜时，在2θ为56°附近时会出现峰值。该峰值来源于InGaZnO4结晶的（110）面。在此，将2θ固定为56°附近并在以样品面的法线向量为轴（φ轴）旋转样品的条件下进行分析（φ扫描）。当该样品是InGaZnO4的单晶氧化物半导体膜时，出现六个峰值。该六个峰值来源于相等于（110）面的结晶面。另一方面，当该样品是CAAC-OS膜时，即使在将2θ固定为56°附近的状态下进行φ扫描也不能观察到明确的峰值。
由上述结果可知，在具有c轴取向性的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的ab面平行的面。
注意，结晶部在形成CAAC-OS膜或进行加热处理等晶化处理时形成。如上所述，结晶的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而改变时，结晶的c轴不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。
此外，在CAAC-OS膜中，c轴取向结晶部的分布不一定均匀。例如，当CAAC-OS膜的结晶部是由CAAC-OS膜的顶面附近的结晶成长而形成时，有时顶面附近的c轴取向结晶部的比例高于被形成面附近的c轴取向结晶部的比例。另外，当对CAAC-OS膜添加杂质时，添加有杂质的区域变质而有时CAAC-OS膜中的c轴取向结晶部所占的比例根据区域不同。
注意，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向性的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅、过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，与氧的键合力比构成氧化物半导体膜的金属元素强的硅等元素因为会从氧化物半导体膜中夺取氧而打乱氧化物半导体膜的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径（或分子半径）大，所以如果其被包含在氧化物半导体膜内，也会打乱氧化物半导体膜的原子排列，导致结晶性下降。注意，包含在氧化物半导体膜中的杂质有时成为载流子陷阱或载流子发生源。
此外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺陷有时成为载流子陷阱或者通过俘获氢而成为载流子发生源。
接下来，说明微晶氧化物半导体膜。
在微晶氧化物半导体膜的TEM图像中有时观察不到明确的结晶部。微晶氧化物半导体膜中含有的结晶部的尺寸大多为1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶（nc：nanocrystal）的氧化物半导体膜称为nc-OS（nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体）膜。另外，例如在nc-OS膜的TEM图像中，有时观察不到明确的晶界。
nc-OS膜在微小区域（例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域）中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过out-of-plane法利用使用其束径比结晶部大的X射线的XRD装置对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。此外，在对nc-OS膜进行使用其束径比结晶部大（例如，50nm以上）的电子射线的纳米束电子衍射（选区电子衍射）时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于结晶部或者比结晶部小的电子射线的电子衍射时，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的（环状的）亮度高的区域。而且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点（参照图18B）。
nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
当氧化物半导体膜具有多个结构时，有时可以通过利用纳米束电子衍射来进行结构分析。
图18C示出一种透射电子衍射测定装置，该透射电子衍射测定装置包括：电子枪室210；电子枪室210下的光学系统212；光学系统212下的样品室214；样品室214下的光学系统216；光学系统216下的观察室220；设置于观察室220的照相装置218；以及观察室220下的胶片室222。照相装置218以朝向观察室220的内部的方式设置。另外，该透射电子衍射测定装置也可以不包括胶片室222。
此外，图18D示出图18C所示的透射电子衍射测定装置内部的结构。在透射电子衍射测定装置内部中，从设置在电子枪室210的电子枪发射的电子经由光学系统212照射到配置在样品室214中的物质228。穿过物质228的电子经由光学系统216入射到设置在观察室220内部的荧光板232。在荧光板232上出现对应于所入射的电子的强度的图案，因此可以测定透射电子衍射图案。
因为照相装置218朝向荧光板232地设置，所以可以拍摄出现在荧光板232上的图案。经过照相装置218的透镜的中央及荧光板232的中央的直线与荧光板232所形成的角度例如为15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。该角度越小，由照相装置218拍摄的透射电子衍射图案的变形越大。但是，如果预先知道该角度，则能够校正所得到的透射电子衍射图案的变形。另外，有时也可以将照相装置218设置于胶片室222。例如，也可以以与电子224的入射方向相对的方式将照相装置218设置于胶片室222。在此情况下，可以从荧光板232的背面拍摄变形少的透射电子衍射图案。
样品室214设置有用来固定作为样品的物质228的支架。支架使穿过物质228的电子透过。例如，支架也可以具有在X轴、Y轴、Z轴等的方向上移动物质228的功能。支架例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的范围中移动物质的精度，即可。至于这些范围，根据物质228的结构设定最适合的范围，即可。
接着，说明使用上述透射电子衍射测定装置测定物质的透射电子衍射图案的方法。
例如，如图18D所示，通过改变作为纳米束的电子224的照射到物质的位置（进行扫描），可以确认到物质的结构逐渐变化。此时，如果物质228是CAAC-OS膜，则可以观察到图18A所示的衍射图案。如果物质228是nc-OS膜，则可以观察到图18B所示的衍射图案。
即使物质228是CAAC-OS膜，也有时部分地观察到与nc-OS膜等同样的衍射图案。因此，有时可以由在一定区域中观察到CAAC-OS膜的衍射图案的区域所占的比例（也称为CAAC化率）表示CAAC-OS膜的优劣。例如，优良的CAAC-OS膜的CAAC化率为60%以上，优选为80%以上，更优选为90%以上，进一步优选为95%以上。另外，将观察到与CAAC-OS膜不同的衍射图案的区域的比例表示为非CAAC化率。
作为一个例子，对具有刚完成成膜之后（表示为as-sputtered）的CAAC-OS膜的样品的顶面以及具有在包含氧的气氛中以450℃进行加热处理之后的CAAC-OS膜的样品的顶面进行扫描，来得到透射电子衍射图案。在此，以5nm/秒钟的速度进行扫描60秒钟来观察衍射图案，并且，在每0.5秒钟将观察到的衍射图案转换为静态图像，由此算出CAAC化率。注意，作为电子线使用束径为1nm的纳米束。另外，对六个样品进行同样的测量。而且，通过利用六个样品中的平均值算出CAAC化率。
图19A示出各样品的CAAC化率。刚完成成膜之后的CAAC-OS膜的CAAC化率为75.7%（非CAAC化率为24.3%）。此外，进行450℃的加热处理之后的CAAC-OS膜的CAAC化率为85.3%（非CAAC化率为14.7%）。由此可知，与刚完成成膜之后相比，450℃的加热处理之后的CAAC化率更高。也就是说，可以知道高温（例如400℃以上）下的加热处理降低非CAAC化率（提高CAAC化率）。此外，可知在进行低于500℃的加热处理时也可以得到具有高CAAC化率的CAAC-OS膜。
在此，与CAAC-OS膜不同的衍射图案的大部分是与nc-OS膜同样的衍射图案。此外，在测量区域中观察不到非晶氧化物半导体膜。由此可知，通过加热处理，具有与nc-OS膜同样的结构的区域受到相邻的区域的结构的影响而重新排列，因此该区域被CAAC化。
图19B和图19C是刚完成成膜之后及450℃的加热处理之后的CAAC-OS膜的平面TEM图像。通过对图19B和图19C进行比较，可以知道450℃的加热处理之后的CAAC-OS膜的膜质更均匀。也就是说，可以知道通过高温的加热处理提高CAAC-OS膜的膜质。
通过采用这种测量方法，有时可以对具有多种结构的氧化物半导体膜进行结构分析。
通过使用具有上述结构中的任一个结构的氧化物半导体膜，可以构成根据本发明的一个方式的半导体装置。
<成膜模型>
下面，说明CAAC-OS及nc-OS的成膜模型。
图40A是示出利用溅射法形成CAAC-OS的情况的成膜室中的示意图。
靶材1130被粘合到垫板上。靶材1130及垫板下配置有多个磁体。由该多个磁体在靶材1130上产生磁场。利用磁体的磁场提高成膜速度的溅射法被称为磁控溅射法。
靶材1130具有多晶结构，其中至少一个晶粒包括解理面。另外，关于解理面将在后面详细地说明。
以与靶材1130相对的方式配置有衬底1120，其间的距离d（也称为靶材-衬底间距离（T-S间距离））是0.01m以上且1m以下，优选是0.02m以上且0.5m以下。成膜室的大部分充满着成膜气体（例如，氧、氩或以50vol.%以上的比率包含氧的混合气体），且成膜室的压力被控制为0.01Pa以上且100Pa以下，优选为0.1Pa以上且10Pa以下。在此，当对靶材1130施加一定值以上的电压时，开始放电，确认到等离子体。另外，由靶材1130上的磁场形成高密度等离子体区域。在高密度等离子体区域中，因成膜气体的离子化而产生离子1101。离子1101例如是氧的阳离子（O+）或氩的阳离子（Ar+）等。
离子1101因电场而向靶材1130一侧加速，然后碰撞到靶材1130。此时，平板状或颗粒状的溅射粒子的颗粒1100a及颗粒1100b从解理面剥离，然后被打出来。另外，有时因离子1101碰撞时的冲击而在颗粒1100a及颗粒1100b的结构中产生应变。
颗粒1100a是具有三角形，例如正三角形的平面的平板状或颗粒状的溅射粒子。此外，颗粒1100b是具有六角形，例如正六角形的平面的平板状或颗粒状的溅射粒子。注意，将颗粒1100a及颗粒1100b等的平板状或颗粒状的溅射粒子总称为颗粒1100。颗粒1100的平面形状不局限于三角形、六角形。例如，有时成为组合两个以上且六个以下的三角形而成的形状。例如，有时也成为组合两个三角形（正三角形）而成的四角形（菱形）。
颗粒1100的厚度取决于成膜气体的种类等。颗粒1100的厚度优选均匀，其理由将在后面描述。此外，关于溅射粒子的形状，与厚度大的色子状相比，优选采用厚度小的颗粒状。
当颗粒1100穿过等离子体中时有时接受电荷而其侧面带负电或带正电。颗粒1100的侧面具有氧原子，且该氧原子可能带负电。例如，图42示出颗粒1100a的侧面具有带负电的氧原子的例子。像这样，当侧面带相同极性的电荷时，电荷互相排斥，从而可以维持平板形状。另外，当CAAC-OS是In-Ga-Zn氧化物时，与铟原子键合的氧原子可能带负电。或者，与铟原子、镓原子及锌原子键合的氧原子可能带负电。
如图40A所示，例如颗粒1100像风筝那样在等离子体中飞到衬底1120上。因为颗粒1100带电荷，所以在它靠近其他颗粒1100已沉积的区域时产生斥力。在此，在衬底1120的顶面上产生平行于衬底1120的顶面的磁场。此外，因为在衬底1120和靶材1130之间有电位差，所以电流从衬底1120向靶材1130流动。因此，颗粒1100在衬底1120的顶面上受到磁场及电流的作用所引起的力量（洛伦兹力）（参照图43）。这可以利用弗莱明的左手定则理解。为了增大施加到颗粒1100的力量，优选在衬底1120的顶面上设置平行于衬底1120的顶面的磁场为10G以上，优选为20G以上，更优选为30G以上，进一步优选为50G以上的区域。或者，优选在衬底1120的顶面上设置平行于衬底1120的顶面的磁场为垂直于衬底1120的顶面的磁场的1.5倍以上，优选为2倍以上，更优选为3倍以上，进一步优选为5倍以上的区域。
另外，衬底1120被加热，因此颗粒1100与衬底1120之间的摩擦等的阻力小。其结果是，如图44A所示，颗粒1100在衬底1120的顶面下滑。颗粒1100在平板面朝向衬底1120的状态下移动。然后，如图44B所示，在该颗粒1100到达已沉积的其他颗粒1100的侧面时，它们的侧面彼此键合。此时，颗粒1100的侧面的氧原子脱离。由于有时脱离的氧原子填补CAAC-OS中的氧缺陷，因此形成缺陷态密度低的CAAC-OS。
此外，通过在衬底1120上加热颗粒1100，原子重新排列，而缓和离子1101的碰撞所引起的结构的应变。应变得到缓和的颗粒1100实质上为单晶。当颗粒1100实质上为单晶时，即使颗粒1100在彼此键合之后被加热也几乎不发生颗粒1100本身的伸缩。因此，不发生颗粒1100之间的空隙的放大导致晶界等缺陷的形成而成为裂隙（crevasse）的情况。此外，可以认为在空隙中摊铺具有伸缩性的金属原子等，且它们像高速公路那样连接方向偏离的颗粒1100的侧面。
可以认为根据上述模型颗粒1100沉积到衬底1120上。因此，可知的是：与外延成长不同地，在被形成面没有结晶结构时也可以形成CAAC-OS。例如，即使衬底1120的顶面（被形成面）的结构是非晶结构，也可以形成CAAC-OS。
此外，可以知道：当形成CAAC-OS时，不仅在被形成面的衬底1120的顶面为平坦面的情况，而且在顶面为凹凸状的情况下，颗粒1100也根据其形状排列。例如，如果衬底1120的顶面在原子级别上平坦，则会形成厚度均匀、平坦且具有高结晶性的层，因为颗粒1100以平行于ab面的平板面朝下的方式配置。而且，通过层叠n个（n是自然数）该层，可以得到CAAC-OS（参照图40B）。
另一方面，即使衬底1120的顶面为凹凸状，CAAC-OS也具有层叠n个（n是自然数）颗粒1100沿着凸面并列配置的层的结构。由于衬底1120为凹凸状，因此有时在CAAC-OS中容易产生颗粒1100之间的空隙。但是，因为在颗粒1100之间产生分子间力，所以即使在凹凸状的表面上，颗粒也以在颗粒之间的空隙尽可能小的方式排列。由此，即使成膜表面为凹凸状也可以形成具有高结晶性的CAAC-OS（参照图40C）。
因此，CAAC-OS不需要激光晶化，所以在大面积的玻璃衬底等上也可以均匀地进行成膜。
由于根据这种模型形成CAAC-OS，因此溅射粒子优选是厚度小的颗粒状。另外，当溅射粒子是厚度大的色子状时，朝向衬底1120的面不固定，所以有时不能获得均匀的厚度或结晶取向。
根据上述成膜模型，即使在具有非晶结构的被形成面上也可以形成具有高结晶性的CAAC-OS。
另外，除了颗粒1100之外，还可以利用具有氧化锌粒子的成膜模型说明CAAC-OS。
氧化锌粒子的质量比颗粒1100小，所以比颗粒1100早到达衬底1120。在衬底1120的顶面上，氧化锌粒子优先在水平方向上进行晶体生长来形成薄的氧化锌层。该氧化锌层具有c轴取向性。该氧化锌层的结晶的c轴朝向平行于衬底1120的法线向量的方向。该氧化锌层具有使CAAC-OS生长的种子层的功能，因此具有提高CAAC-OS的结晶性的功能。另外，该氧化锌层的厚度为0.1nm以上且5nm以下，大多为1nm以上且3nm以下。该氧化锌层的厚度足够薄，所以几乎观察不到晶界。
因此，为了形成结晶性高的CAAC-OS，优选使用以比化学计量组成高的比率包含锌的靶材。
同样地，nc-OS可以利用图41所示的成膜模型理解。注意，图41和图40A的不同点仅在于衬底1120是否被加热。
因此，衬底1120没有被加热，因此颗粒1100与衬底1120之间的摩擦等的阻力很大。其结果是，颗粒1100不能在衬底1120的顶面上下滑，因此不规则地飘落到衬底1120的顶面上而形成nc-OS。
<解理面>
下面，对在CAAC-OS的成膜模型中所说明的靶材的解理面进行说明。
首先，参照图45A和45B说明靶材的解理面。图45A和45B示出InGaZnO4的结晶的结构。另外，图45A示出将c轴朝向上面并从平行于b轴的方向观察InGaZnO4的结晶时的结构。此外，图45B是从平行于c轴的方向观察InGaZnO4的结晶时的结构。
通过第一原理计算算出InGaZnO4的结晶的各结晶面的解理所需要的能量。注意，至于计算，采用使用赝势和平面波基底的密度泛函程序（CASTEP）。注意，作为赝势使用超软型赝势。此外，作为泛函使用GGA/PBE。另外，将截止能量设定为400eV。
在进行包括单元尺寸的结构最适化之后导出初期状态下的结构的能量。此外，在固定单元尺寸的状态下进行原子配置的结构最适化，之后导出在各表面上解理之后的结构的能量。
根据图45A和45B所示的InGaZnO4的结晶的结构，制造在第一面、第二面、第三面和第四面中的任一个上解理的结构并进行固定单元尺寸的结构最适化计算。在此，第一面是Ga-Zn-O层和In-O层之间的结晶面，且是平行于（001）面（或ab面）的结晶面（参照图45A）。第二面是Ga-Zn-O层和Ga-Zn-O层之间的结晶面，且是平行于（001）面（或ab面）的结晶面（参照图45A）。第三面是平行于（110）面的结晶面（参照图45B）。第四面是平行于（100）面（或bc面）的结晶面（参照图45B）。
以上述条件算出在各表面上解理之后的结构的能量。接着，通过解理之后的结构的能量和初期状态下的结构的能量之间的差除以解理面的面积，算出每个面的解理容易性的指标的解理能量。注意，结构的能量根据结构所包括的原子和电子算出，就是说，在计算中，考虑到电子的运动能以及原子之间、原子-电子之间和电子之间的互相作用。
由计算的结果可知，第一面的解理能量为2.60J/m2，第二面的解理能量为0.68J/m2，第三面的解理能量为2.18J/m2，第四面的解理能量为2.12J/m2（参照表1）。
[表1]
解理能量[J/m<sup>2</sup>]
第一面 2.60
第二面 0.68
第三面 2.18
第四面 2.12
由上述计算可知，在图45A和45B所示的InGaZnO4的结晶的结构中第二面的解理能量最低。也就是说，可知Ga-Zn-O层和Ga-Zn-O层之间是最容易解理的面（解理面）。因此，在本说明书中，解理面是指最容易解理的第二面。
因为Ga-Zn-O层和Ga-Zn-O层之间的第二面是解理面，所以图45A所示的InGaZnO4的结晶可以在两个与第二面相等的面分开。因此，可以认为在使离子等碰撞到靶材时在解理能量最低的面解理的威化饼状的单元（将其称为颗粒）作为最小单位飞出来。在这种情况下，InGaZnO4的颗粒包括Ga-Zn-O层、In-O层和Ga-Zn-O层的三层。
此外，因为第三面（平行于（110）面的结晶面）和第四面（平行于（100）面（或bc面）的结晶面）的解理能量低于第一面（平行于（001）面（或ab面）的Ga-Zn-O层和In-O层之间的结晶面）的解理能量，所以可以知道在很多情况下颗粒的平面形状为三角形状或六角形状。
接着，利用经典分子动力学计算，作为靶材假定具有同系结构（homologousstructure）的InGaZnO4的结晶并评价使用氩（Ar）或氧（O）溅射该靶材时的解理面。图46A示出用于计算的InGaZnO4的结晶（2688原子）的截面结构，而图46B示出其俯视结构。另外，图46A所示的固定层是以位置不会发生变动的方式固定原子配置的层。此外，图46A所示的温度控制层是一直保持恒定温度（300K）的层。
使用由富士通公司（Fujitsu Limited）制造的Materials Explorer5.0进行经典分子动力学计算。另外，将初期温度设定为300K，将单元尺寸设定为一定，将时间步长设定为0.01飞秒，将步骤数设定为1000万次。在计算中，根据该条件对原子施加300eV的能量，并将原子从垂直于InGaZnO4的结晶的ab面的方向入射到单元中。
图47A示出氩入射到具有图46A和46B所示的InGaZnO4的结晶的单元中到99.9皮秒（psec）之后的原子排列。此外，图47B示出氧入射到单元中到99.9皮秒之后的原子排列。另外，在图47A和47B中省略图46A所示的固定层的一部分而示出。
由图47A可知，从氩入射到单元中到99.9皮秒在对应于图45A所示的第二面的解理面产生裂缝。因此，可以知道在氩碰撞到InGaZnO4的结晶时，以最顶面为第二面（第0第二面），在第二面（第2第二面）中产生大裂缝。
另一方面，由图47B可知，从氧入射到单元中到99.9皮秒在对应于图45A所示的第二面的解理面产生裂缝。注意，可以知道在氧碰撞到单元时，在InGaZnO4的结晶的第二面（第1第二面）中产生大裂缝。
由此可知，在原子（离子）从包括具有同系结构的InGaZnO4的结晶的靶材的顶面碰撞时，InGaZnO4的结晶沿着第二面解理且平板状粒子（颗粒）剥离。此外，还可以知道此时使氧碰撞到单元时的颗粒尺寸小于使氩碰撞到单元时的颗粒尺寸。
另外，由上述计算可知剥离了的颗粒包括损伤区域。有时可以通过使因损伤产生的缺陷和氧起反应修复包括在颗粒中的损伤区域。
因此，调查了颗粒尺寸根据碰撞的原子的种类而不同的情况。
图48A示出从氩入射到具有图46A和46B所示的InGaZnO4的结晶的单元中到0皮秒至0.3皮秒的各原子的轨迹。因此，图48A对应于图46A和46B至图47A的期间。
由图48A可知，在氩碰撞到第一层（Ga-Zn-O层）的镓（Ga）时，在该镓碰撞到第三层（Ga-Zn-O层）的锌（Zn）之后，该锌到达第六层（Ga-Zn-O层）附近。另外，与镓碰撞的氧被弹出到外面。因此，可以认为在使氩碰撞到包括InGaZnO4的结晶的靶材时，在图46A中的第二面（第2第二面）产生裂缝。
图48B示出从氧入射到具有图46A和46B所示的InGaZnO4的结晶的单元中到0皮秒至0.3皮秒的各原子的轨迹。因此，图48B对应于图46A和46B至图47A的期间。
另一方面，由图48B可知，在氧碰撞到第一层（Ga-Zn-O层）的镓（Ga）时，在该镓碰撞到第三层（Ga-Zn-O层）的锌（Zn）之后，该锌没有达到第五层（In-O层）。另外，与镓碰撞的氧被弹出到外面。因此，可以认为在使氧碰撞到包括InGaZnO4的结晶的靶材时，在图46A中的第二面（第1第二面）产生裂缝。
由本计算也可知在原子（离子）碰撞时InGaZnO4的结晶从解理面剥离。
此外，从守恒定律的观点讨论裂缝的深度。可以由公式（1）及公式（2）表示能量守恒定律及动量守恒定律。在此，E是碰撞之前的氩或氧所具有的能量（300eV），mA是氩或氧的质量，vA是碰撞之前的氩或氧的速度，v′A是碰撞之后的氩或氧的速度，mGa是镓的质量，vGa是碰撞之前的镓的速度，v′Ga是碰撞之后的镓的速度。
当将氩或氧的碰撞假定为弹性碰撞时，可以由公式（3）表示vA、v′A、vGa和v′Ga的关系。
根据公式（1）、公式（2）及公式（3），在vGa为0的情况下，可以由公式（4）表示氩或氧碰撞之后的镓的速度v′Ga。
在公式（4）中，将氩的质量或氧的质量代入mA并对各原子碰撞之后的镓的速度进行比较。在氩及氧的碰撞之前的能量相同时，氩碰撞时的镓的速度为氧碰撞时的镓的速度的1.24倍。因此，氩碰撞时的镓的能量也比氧碰撞时的镓的能量高镓的速度的平方。
可以知道氩碰撞时的碰撞后的镓的速度（能量）高于氧碰撞时的碰撞后的镓的速度（能量）。因此，可以认为与在氧碰撞时相比，在氩碰撞时在较深的位置产生裂缝。
由上述计算可知通过溅射包括具有同系结构的InGaZnO4的结晶的靶材，从解理面剥离而形成颗粒。另一方面，即使溅射没有解理面的靶材的其他结构的区域也不形成颗粒，而形成比颗粒微细的原子级的尺寸的溅射粒子。因为该溅射粒子比颗粒小，所以被认为通过连接到溅射装置的真空泵被排出。因此，在通过溅射包括具有同系结构的InGaZnO4的结晶的靶材时，难以考虑到各种尺寸或形状的粒子飞到衬底并沉积而形成膜的模型。被溅射的颗粒沉积而形成CAAC-OS的图40A等所示的模型更有道理。
通过上述步骤形成的CAAC-OS的密度与单晶OS的密度大致相同。例如，具有InGaZnO4的同系结构的单晶OS的密度为6.36g/cm3，而具有大致相同的原子数比的CAAC-OS的密度为6.3g/cm3左右。
图49A和49B示出通过溅射法形成的CAAC-OS的In-Ga-Zn氧化物（参照图49A）及其靶材（参照图49B）的截面的原子排列。利用高角度环形暗场-扫描透射电子显微法（HAADF-STEM：High-Angle Annular Dark Field Scanning Transmission Electron Microscopy）观察原子排列。注意，在HAADF-STEM中，各原子的图像的浓淡与原子序数的平方成比例。因此，原子序数接近的Zn（原子序数为30）和Ga（原子序数为31）几乎不能区别。至于HAADF-STEM，使用日立扫描透射电子显微镜HD-2700。
在对图49A和49B进行比较时，可以知道CAAC-OS和靶材都具有同系结构，并且，CAAC-OS中的原子的配置对应于靶材。因此，如图40A等的成膜模型所示，靶材的结晶结构被转写而形成CAAC-OS。
本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合而使用。
实施方式3
在本实施方式中，下面详细地说明氧化物半导体膜的氧缺损。
〈（1）VOH的易形成性以及稳定性〉
当氧化物半导体膜（以下，称为IGZO）为完整结晶时，在室温下H优先地沿着ab面扩散。在进行450℃的加热处理时H分别扩散在ab面及c轴方向上。于是，说明当在IGZO中存在氧缺损VO时H是否容易进入氧缺损VO中。在此，将在氧缺损VO中存在H的状态称为VOH。
在计算中，使用图20所示的InGaZnO4的结晶模型。在此，利用NEB（Nudged ElasticBand：微动弹性带）法对VOH中的H从VO被释放与氧键合的反应路径的活化能（Ea）进行计算。表2示出计算条件。
[表2]
软件 VASP
计算方法 NEB法
泛函 GGA-PBE
赝势 PAW
截止能量 500eV
K点 2×2×3
在InGaZnO4的结晶模型中，如图20所示，有与氧键合的金属元素及该元素个数不同的氧位置1至氧位置4。在此，对容易形成氧缺损VO的氧位置1及氧位置2进行计算。
首先，作为容易形成氧缺损VO的氧位置1，对与三个In原子及一个Zn原子键合的氧位置进行计算。
图21A示出初期状态的模型，图21B示出最终状态的模型。另外，图22示出初期状态及最终状态的活化能（Ea）。注意，在此“初期状态”是指在氧缺损VO中存在H的状态（VOH），而“最终状态”是指如下结构：具有氧缺损VO及键合于一个Ga原子及两个Zn原子的氧与H键合的状态（H-O）。
从计算的结果可知，当氧缺损VO中的H与其他O原子键合时需要大约为1.52eV的能量，而当键合于O的H进入氧缺损VO时需要大约为0.46eV的能量。
在此，根据通过计算获得的活化能（Ea）和算式5，计算出反应频率（Γ）。在算式5中，kB表示玻尔兹曼常数，T表示绝对温度。
[算式5]
假设频率因子v=1013[1/sec]，计算出350℃时的反应频率。H从图21A所示的模型中的位置移到图21B所示的模型中的位置的频率为5.52×100[1/sec]。此外，H从图21B所示的模型中的位置移到图21A所示的模型中的位置的频率为1.82×109[1/sec]。由此可知，扩散在IGZO中的H在其附近有氧缺损VO时容易形成VOH，一旦形成VOH就不容易从氧缺损VO释放H。
接着，作为容易形成氧缺损VO的氧位置2，对与一个Ga原子及两个Zn原子键合的氧位置进行计算。
图23A示出初期状态的模型，图23B示出最终状态的模型。另外，图24示出初期状态及最终状态的活化能（Ea）。注意，在此“初期状态”是指在氧缺损VO中存在H的状态（VOH），而“最终状态”是指如下结构：具有氧缺损VO及键合于一个Ga原子及两个Zn原子的氧与H键合的状态（H-O）。
从计算的结果可知，当氧缺损VO中的H与其他O原子键合时需要大约为1.75eV的能量，而当键合于O的H进入氧缺损VO时需要大约为0.35eV的能量。
根据通过计算获得的活化能（Ea）和上述算式5，计算出反应频率（Γ）。
假设频率因子v=1013[1/sec]，计算出350℃时的反应频率。H从图23A所示的模型中的位置移到图23B所示的模型中的地方的频率为7.53×10-2[1/sec]。此外，H从图23B所示的模型中的位置移到图23A所示的模型中的位置的频率为1.44×1010[1/sec]。由此可知，一旦形成VOH就不容易从氧缺损VO释放H。
由上述结果可知，当进行退火时IGZO中的H容易扩散，当具有氧缺损VO时H容易进入氧缺损VO而成为VOH。
〈（2）VOH的迁移能级〉
当在IGZO中存在氧缺损VO及H时，根据〈（1）VOH的易形成性以及稳定性〉所示的利用NEB法的计算，可以认为氧缺损VO与H容易形成VOH，并且VOH稳定。于是，为了调查VOH是否与载流子陷阱有关系，计算出VOH的迁移能级。
在计算中，使用InGaZnO4的结晶模型（112原子）。在此，制造图20所示的氧位置1及氧位置2的VOH的模型来计算出迁移能级。表3示出计算条件。
[表3]
软件 VASP
模型 InGaZnO<sub>4</sub>的结晶模型（112原子）
泛函 HSE06
交换项的混合比 0.25
赝势 GGA-PBE
截止能量 800eV
K点 1×1×1
以形成接近实验值的能隙的方式调整交换项的混合比，没有缺陷的InGaZnO4的结晶模型的能隙变为3.08eV，该结果接近实验值3.15eV。
根据下面算式6计算出具有缺陷D的模型的迁移能级（ε（q/q＇））。此外，ΔE（Dq）为缺陷D的电荷q的形成能量，根据下面算式7计算出该能量。
[算式6]
[算式7]
在算式6及算式7中，Etot(Dq)表示包含缺陷D的模型的电荷q的总能量，Etot(bulk)表示没有缺陷的模型（完整结晶）的总能量，Δni表示起因于缺陷的原子i的增减数，μi表示原子i的化学势，εVBM表示没有缺陷的模型中的价带顶的能量，ΔVq表示与静电势有关的修正项，Ef表示费米能量。
图25示出根据上述算式计算出的VOH的迁移能级。图25中的数值表示离导带底的深度。由图25可知，氧位置1的VOH的迁移能级存在于导带底下0.05eV处，氧位置2的VOH的迁移能级存在于导带底下0.11eV处，由此各VOH与电子陷阱有关系。就是说，可知VOH被用作施主。也可知包含VOH的IGZO具有导电性。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式4
在本实施方式中，使用图26至图28说明使用在前面的实施方式中例示的晶体管及电容元件的显示装置的一个例子。
图26是示出显示装置的一个例子的俯视图。图26所示的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。注意，由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。注意，虽然在图26中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
另外，在显示装置700中，在第一衬底701上的不由密封剂712围绕的区域中设置有电连接于像素部702、源极驱动电路部704及栅极驱动电路部706的FPC（Flexible printedcircuit：柔性印刷电路）端子部708。此外，FPC端子部708连接于FPC716，并且通过FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。由FPC716供应的各种信号是通过信号线710供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708的。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。另外，作为显示装置700，虽然示出将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上的例子，但是并不局限于该结构。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以采用将形成有源极驱动电路或栅极驱动电路等的衬底（例如，由单晶半导体膜、多晶半导体膜形成的驱动电路衬底）安装于第一衬底701的结构。另外，对另行形成的驱动电路衬底的连接方法没有特别的限制，而可以采用COG（Chip On Glass：玻璃覆晶）方法、引线键合方法等。
另外，显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个的晶体管，作为该晶体管可以适用本发明的一个方式的半导体装置的晶体管。另外，在像素部702中，可以适用本发明的一个方式的半导体装置的晶体管及电容元件。
另外，显示装置700可以包括各种元件。该元件例如包括使用液晶元件、EL(电致发光)元件(包含有机和无机材料的EL元件、有机EL元件或无机EL元件)、LED(白色LED、红色LED、绿色LED、蓝色LED等)、晶体管(根据电流而发光的晶体管)、电子发射元件、电子墨水、电泳元件、光栅光阀(GLV)、等离子体显示器(PDP)、使用微电机系统(MEMS)的显示元件、数字微镜设备(DMD)、数字微快门(DMS)、MIRASOL(注册商标)、IMOD(干涉测量调节)元件、快门方式的MEMS显示元件、光干涉方式的MEMS显示元件、电润湿(electrowetting)元件、压电陶瓷显示器或碳纳米管的显示元件等中的至少一个。除此之外，也可以具有通过电作用或磁作用改变对比度、亮度、反射率、透射率等而发生变化的显示媒体。作为使用EL元件的显示装置的一个例子，有EL显示器等。作为使用电子发射元件的显示装置的一个例子，有场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conduction Electron-emitterDisplay：表面传导电子发射显示器)等。作为使用液晶元件的显示装置的一个例子，有液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)等。作为使用电子墨水或电泳元件的显示装置的一个例子，有电子纸等。注意，当实现半透射式液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部具有反射电极的功能，即可。例如，使像素电极的一部分或全部包含铝、银等，即可。并且，此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。此外，作为当进行彩色显示时在像素中控制的颜色要素，不局限于RGB(R表示红色，G表示绿色，B表示蓝色)这三种颜色。例如，可以由R像素、G像素、B像素及W(白色)像素的四个像素构成。或者，如PenTile排列，也可以由RGB中的两个颜色构成一个颜色要素，并根据颜色要素选择不同的两个颜色来构成。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。另外，各个颜色要素的点的显示区域的大小可以不同。但是，所公开的发明不局限于彩色显示的显示装置，而也可以应用于黑白显示的显示装置。
另外，为了将白色光(W)用于背光灯(有机EL元件、无机EL元件、LED、荧光灯等)使显示装置进行全彩色显示，也可以使用着色层(也称为滤光片)。作为着色层，例如可以适当地组合红色(R)、绿色(G)、蓝色(B)、黄色(Y)等而使用。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少耗电量两成至三成左右。但是，在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少耗电量。
在本实施方式中，使用图27及图28说明作为显示元件使用液晶元件及EL元件的结构。图27是沿着图26所示的点划线Q-R的截面图，作为显示元件使用液晶元件的结构。另外，图28是沿着图26所示的点划线Q-R的截面图，作为显示元件使用EL元件的结构。
下面，首先说明图27与图28所示的共同部分，接着说明不同的部分。
〈显示装置的共同部分的说明〉
图27及图28所示的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。另外，引绕布线部711包括信号线710。另外，像素部702包括晶体管750及电容元件790。另外，源极驱动电路部704包括晶体管752。
晶体管750及晶体管752采用与上述晶体管100A相同的结构。晶体管750及晶体管752都也可以采用使用前面的实施方式所示的其他晶体管的结构。
在本实施方式中使用的晶体管包括高度纯化且氧缺陷的形成被抑制的氧化物半导体膜。该晶体管可以降低关闭状态下的电流值（关态电流值）。因此，可以延长图像信号等电信号的保持时间，在开启电源的状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以发挥抑制功耗的效果。
另外，在本实施方式中使用的晶体管能够得到较高的场效应迁移率，因此能够进行高速驱动。例如，通过将这种能够进行高速驱动的晶体管用于液晶显示装置，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中也可以通过使用能够进行高速驱动的晶体管提供高品质的图像。
电容元件790采用与上述电容元件150A相同的结构。
另外，在图27及图28中，在晶体管750、晶体管752及电容元件790上设置有绝缘膜766及平坦化绝缘膜770。
作为绝缘膜766，可以使用与前面的实施方式所示的绝缘膜128同样的材料及制造方法形成。另外，作为平坦化绝缘膜770，可以使用具有耐热性的有机材料如聚酰亚胺树脂、丙烯酸树脂、聚酰亚胺酰胺树脂、苯并环丁烯类树脂、聚酰胺树脂、环氧树脂等。也可以通过层叠多个由这些材料形成的绝缘膜，形成平坦化绝缘膜770。另外，也可以采用不设置平坦化绝缘膜770的结构。
另外，信号线710与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。信号线710也可以使用用作晶体管750、752的栅电极的导电膜，诸如使用用作第一栅电极的导电膜或用作第二栅电极的导电膜。作为信号线710，例如，当使用包含铜元素的材料时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
另外，FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。连接电极760与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。另外，连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
另外，作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。另外，作为第一衬底701及第二衬底705，也可以使用具有柔性的衬底。作为该具有柔性的衬底，例如可以举出塑料衬底等。
另外，在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状的间隔物，用来控制第一衬底701与第二衬底705之间的距离（液晶盒厚（cell gap））。另外，作为结构体778，也可以使用球状的间隔物。
另外，在第二衬底705一侧，设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
〈作为显示元件使用液晶元件的显示装置的结构例子〉
图27所示的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774被设置在第二衬底705一侧，并具有对置电极的功能。图27所示的显示装置700可以通过施加到导电膜772及导电膜774的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
另外，导电膜772与用作晶体管750所包括的源电极及漏电极的导电膜连接。导电膜772被用作形成在平坦化绝缘膜770上的像素电极，即显示元件的一个电极。另外，导电膜772具有反射电极的功能。图27所示的显示装置700是将外光由导电膜772反射并通过着色膜736来进行显示的所谓反射式彩色液晶显示装置。
作为导电膜772，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟（In）、锌（Zn）、錫（Sn）中的一种的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。在本实施方式中，作为导电膜772使用对可见光具有反射性的导电膜。
另外，在图27所示的显示装置700中，像素部702的平坦化绝缘膜770的一部分中设置有凹凸。该凹凸例如可以通过使用有机树脂膜等形成平坦化绝缘膜770并对该有机树脂膜的表面设置凹部或凸部而形成。另外，用作反射电极的导电膜772沿着上述凹凸形成。因此，当外光入射到导电膜772时，可以使光在导电膜772的表面漫反射，而可以提高可见度。
注意，虽然作为图27所示的显示装置700例示了反射式彩色液晶显示装置，但并不局限于此，例如，也可以将对可见光具有透光性的导电膜用于导电膜772，由此制造透射式彩色液晶显示装置。当显示装置为透射式彩色液晶显示装置时，也可以采用不设置平坦化绝缘膜770中的凹凸的结构。
注意，虽然在图27中未图示，但是也可以分别在导电膜772、774的与液晶层776接触的一侧设置取向膜。另外，虽然在图27中未图示，但是可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件（光学衬底）等。例如，也可以使用利用偏振衬底以及相位差衬底的圆偏振。此外，作为光源，也可以使用背光、侧光等。
当作为显示元件使用液晶元件时，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、各向同性相等。
另外，在采用横向电场方式的情况下，也可以使用不需要取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，当使胆甾相液晶的温度上升时，在即将从胆甾相转变到各向同性相之前出现。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合有几wt.%以上的手性试剂的液晶组成物用于液晶层。包含呈现蓝相的液晶和手征试剂的液晶组成物因为响应速度快。另外，呈现蓝相的液晶和手征试剂的液晶组成物具有光学各向同性，由此不需要取向处理且视角依赖性小。另外，因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。
另外，当作为显示元件使用液晶元件时，可以采用TN（Twisted Nematic：扭曲向列）模式、IPS（In-Plane-Switching：平面内转换）模式、FFS（Fringe Field Switching：边缘电场转换）模式、ASM（Axially Symmetric aligned Micro-cell：轴对称排列微单元）模式、OCB（Optical Compensated Birefringence：光学补偿弯曲）模式、FLC（FerroelectricLiquid Crystal：铁电液晶）模式、AFLC（Anti Ferroelectric Liquid Crystal：反铁电液晶）模式等。
另外，也可以使用常黑型液晶显示装置，例如采用垂直取向（VA）模式的透射式液晶显示装置。作为垂直配向模式，可以举出几个例子，例如可以使用MVA(Multi-DomainVertical Alignment：多畴垂直取向)模式、PVA(Patterned Vertical Alignment：垂直取向构型)模式、ASV(Advanced Super View：高级超视觉)模式等。
〈作为显示元件使用发光元件的显示装置〉
图28所示的显示装置700包括发光元件782。发光元件782包括导电膜784、EL层786及导电膜788。在图28所示的显示装置700中，通过使发光元件782所包括的EL层786发光，可以显示图像。
另外，导电膜784与用作晶体管750所包括的源电极及漏电极的导电膜连接。导电膜784被用作形成在平坦化绝缘膜770上的像素电极，即显示元件的一个电极。作为导电膜784，可以使用对可见光具有透光性的导电膜或对可见光具有反射性的导电膜。作为对可见光具有透光性的导电膜，例如，优选使用包含选自铟（In）、锌（Zn）、錫（Sn）中的一种的材料。作为对可见光具有反射性的导电膜，例如，优选使用包含铝或银的材料。
另外，图28所示的显示装置700中设置有平坦化绝缘膜770及导电膜784上的绝缘膜730。绝缘膜730覆盖导电膜784的一部分。注意，发光元件782具有顶部发射结构。因此，导电膜788具有透光性，而使EL层786所发射的光透过。注意，虽然在本实施方式中例示顶部发射结构，但是并不局限于此。例如，也可以适用对导电膜784一侧发射光的底部发射结构或对导电膜784及导电膜788的双方发射光的双面发射结构。
另外，在与发光元件782重叠的位置设置有着色膜736，并且在与绝缘膜730重叠的位置、引绕布线部711以及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。发光元件782与绝缘膜734之间填充有密封膜732。注意，虽然在图28所示的显示装置700中例示出设置着色膜736的结构，但是不局限于此。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施方式5
在本实施方式中，说明使用本发明的一个方式的半导体装置的发光装置的一个方式。注意，在本实施方式中，使用图29A和29B说明发光装置的像素部的结构。
在图29A中，在第一衬底502上形成有多个FET500，并且各FET500与各发光元件（504R、504G、504B、504W）电连接。具体而言，各FET500与发光元件所包括的第一导电膜506电连接。注意，各发光元件（504R、504G、504B、504W）由第一导电膜506、第二导电膜507、EL层510以及第三导电膜512构成。
另外，在与各发光元件（504R、504G、504B、504W）相对的位置上分别设置有着色层（514R、514G、514B、514W）。注意，以与第二衬底516接触的方式设置有着色层（514R、514G、514B、514W）。另外，在第一衬底502与第二衬底516之间设置有密封膜518。作为密封膜518，例如可以使用玻璃粉等玻璃材料或者两液混合型树脂等在常温下固化的固化树脂、光固化树脂、热固化树脂等树脂材料。
另外，以覆盖相邻的第一导电膜506及第二导电膜507的端部的方式设置有分隔壁508。另外，在分隔壁508上形成有结构体509。注意，第一导电膜506具有反射电极的功能和发光元件的阳极的功能。此外，第二导电膜507具有调整各发光元件的光程长的功能。另外，在第二导电膜507上形成有EL层510，并在EL层510上形成有第三导电膜512。此外，第三导电膜512具有半透射·半反射电极的功能和发光元件的阴极的功能。另外，结构体509设置于发光元件与着色层之间且具有间隔物的功能。
另外，EL层510可以被各发光元件（504R、504G、504B、504W）共同使用。注意，各发光元件（504R、504G、504B、504W）具有由第一导电膜506和第三导电膜512使来自EL层510的发光谐振的所谓光学微谐振腔(也称为微腔)结构，即便具有相同的EL层510也可以通过使不同的波长的光谱窄线宽化而提取。具体而言，在各发光元件（504R、504G、504B、504W）中，通过分别调整设置于EL层510的下方的第二导电膜507的厚度，使从EL层510得到的光谱成为所希望的发射光谱，而能够得到高色纯度的发光。因此，通过采用图29A所示的结构，不需要EL层的分别涂布的工序，从而能够实现高清晰化。
另外，在图29A所示的发光装置包括着色层（滤色片）。因此，通过组合微腔结构与滤色片，能够得到色纯度更高的发光。具体而言，调整发光元件504R的光程长以能够得到红色发光，而经由着色层514R向箭头方向发射出红色发光。调整发光元件504G的光程长以能够得到绿色发光，而经由着色层514G向箭头方向发射出绿色发光。调整发光元件504B的光程长以能够得到蓝色发光，而经由着色层514B向箭头方向发射出蓝色发光。调整发光元件504W的光程长以能够得到白色发光，而经由着色层514W向箭头方向发射出白色发光。
注意，各发光元件的光程长的调整方法不局限于此。例如，在各发光元件中，也可以通过调整EL层510的厚度来调整光程长。
另外，着色层（514R、514G、514B）只要具有使特定的波长区的光透过的功能即可，例如可以使用使红色的波长区的光透过的红色（R）滤色片、使绿色的波长区的光透过的绿色（G）滤色片以及使蓝色的波长区的光透过的蓝色（B）滤色片等。另外，作为着色层514W例如可以使用不含有颜料等的丙烯酸类树脂材料等。作为着色层（514R、514G、514B、514W）可以使用各种材料并通过印刷法、喷墨法、使用光刻技术的蚀刻法等形成。
作为第一导电膜506，例如可以使用反射率高（可见光的反射率为40%以上且100%以下，优选为70%以上且100%以下）的金属膜。作为第一导电膜506，可以使用铝、银或包含这些金属材料的合金（例如，铟与钯与铜的合金）的单层或叠层形成。
另外，作为第二导电膜507，例如可以使用导电金属氧化物来形成。作为导电金属氧化物，可以使用氧化铟、氧化锡、氧化锌、铟锡氧化物、铟锌氧化物(Indium Zinc Oxide)或者在这些金属氧化物材料中含有氧化硅、氧化钨的材料。通过设置第二导电膜507，能够抑制在后面形成的EL层510与第一导电膜506之间形成绝缘膜，所以是优选的。另外，也可以在第一导电膜506的下方形成用作第二导电膜507的导电金属氧化物。
此外，作为第三导电膜512，使用具有反射性的导电材料和具有透光性的导电材料来形成，对可见光的反射率优选为20%以上且80%以下，更优选为40%以上且70%以下。作为第三导电膜512，例如将银、镁或包含这些金属材料的合金等形成得薄（例如，10nm以下），然后形成可用于第二导电膜507的导电金属氧化物即可。
在上面所说明的结构中，采用了从第二衬底516一侧提取发光的结构（顶部发射结构），但也可以采用从形成有FET500的第一衬底501一侧提取光的结构（底部发射结构）或从第一衬底501一侧和第二衬底516一侧的双方提取光的结构（双面发射结构）。在采用底部发射结构的情况下，例如将着色层（514R、514G、514B、514W）形成于第一导电膜506的下方即可。注意，作为发射光的一侧的衬底可以使用具有透光性的衬底，作为不发射光的一侧的衬底可以使用具有透光性的衬底及具有遮光性的衬底。
另外，虽然在图29A中例示了发光元件为4种颜色（红色（R）、绿色（G）、蓝色（B）、白色（W））的结构，但不局限于此。例如也可以采用发光元件为三种颜色（红色（R）、绿色（G）、蓝色（B））的结构。
在此，使用图29B详细地说明各发光元件与各FET的连接关系。此外，图29B是图29A所示的由虚线围绕的区域520的结构的一个实例。
在图29B中，在FET500上形成有用作平坦化膜的绝缘膜522。在绝缘膜522中，形成有到达用作FET500的源电极或漏电极的导电膜的开口部524。在绝缘膜522上，形成有与用作FET500的源电极或漏电极的导电膜连接的第一导电膜506。在第一导电膜506上形成有第二导电膜507。
FET500具有与前面的实施方式所示的晶体管100A相同的结构，所以在此省略FET500的说明。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式6
在本实施方式中，说明根据本发明的一个方式的显示装置的结构实例。
〈显示装置的结构实例〉
图31A示出根据本发明的一个方式的显示装置的俯视图。此外，图31B示出将液晶元件用于根据本发明的一个方式的显示装置的像素时的像素电路。另外，图31C示出将有机EL元件用于根据本发明的一个方式的显示装置的像素时的像素电路。
用于像素的晶体管可以使用上述晶体管。在此示出使用n沟道型晶体管的例子。注意，也可以将通过与用于像素的晶体管相同的工序制造的晶体管用作驱动电路。并且，可以将上述电容元件用作用于像素的电容元件。像这样，通过将上述晶体管及电容元件用于像素或驱动电路，可以制造显示质量或/及可靠性高的显示装置。
图31A示出有源矩阵型显示装置的俯视图的一个例子。在显示装置的衬底5000上设置有像素部5001、第一扫描线驱动电路5002、第二扫描线驱动电路5003以及信号线驱动电路5004。像素部5001通过多个信号线与信号线驱动电路5004电连接并通过多个扫描线与第一扫描线驱动电路5002及第二扫描线驱动电路5003电连接。另外，在由扫描线和信号线划分的区域中分别设置有包括显示元件的像素。此外，显示装置的衬底5000通过FPC（柔性印刷电路）等连接部与时序控制电路（也称为控制器、控制IC）电连接。
第一扫描线驱动电路5002、第二扫描线驱动电路5003及信号线驱动电路5004与像素部5001相同地形成在衬底5000上。因此，与另外制造驱动电路的情况相比，可以减少制造显示装置的成本。此外，在另外制造驱动电路时，布线之间的连接数增加。因此，通过在相同的衬底5000上设置驱动电路，可以减少布线之间的连接数，从而可以实现可靠性或/及成品率的提高。
〈（1）液晶显示装置〉
此外，图31B示出像素的电路结构的一个例子。在此示出可以应用于VA型液晶显示装置的像素等的像素电路。
这种像素电路可以应用于一个像素包括多个像素电极的结构。各像素电极连接到不同的晶体管，且各晶体管被构成为能够由不同的栅极信号驱动。由此，可以独立地控制施加到多畴设计的像素的每一个像素电极的信号。
分离晶体管5016的栅极布线5012和晶体管5017的栅极布线5013以对它们供应不同的栅极信号。另一方面，晶体管5016和晶体管5017共同使用用作数据线的源电极或漏电极5014。晶体管5016和晶体管5017适当地使用上述晶体管。并且，可以将上述电容元件适当地用作电容元件5023a、5023b。由此，可以提供显示质量或/及可靠性高的液晶显示装置。
晶体管5016与第一像素电极电连接，晶体管5017与第二像素电极电连接。第一像素电极与第二像素电极彼此分离。第一像素电极及第二像素电极的形状不局限于此，例如也可以为V字型的形状。
晶体管5016的栅电极与栅极布线5012电连接，而晶体管5017的栅电极与栅极布线5013电连接。对栅极布线5012和栅极布线5013供应不同的栅极信号来使晶体管5016和晶体管5017的工作时序，从而可以控制液晶的取向。
此外，也可以由电容布线5010、用作电介质的绝缘膜、与第一像素电极或第二像素电极电连接的导电膜形成电容元件。
在多畴结构中，一个像素包括第一液晶元件5018和第二液晶元件5019。第一液晶元件5018由第一像素电极、对置电极和其间的液晶层构成，而第二液晶元件5019由第二像素电极、对置电极和其间的液晶层构成。
另外，根据本发明的一个方式的显示装置不局限于图31B所示的像素电路。例如，也可以对图31B所示的像素电路进一步提供开关、电阻元件、电容元件、晶体管、传感器或逻辑电路等。
〈（2）发光装置〉
图31C示出像素的电路结构的另一个例子。在此示出使用典型为有机EL元件的发光元件的显示装置（也称为发光装置）的像素结构。
在有机EL元件中，通过对发光元件施加电压，来自有机EL元件所包括的一对电极中的一个的电子和来自该一对电极中的另一个的空穴注入包含发光有机化合物的层中，从而电流流过。而且，通过使电子和空穴复合，发光有机化合物形成激发态，并且当该激发态恢复到基态时发光。根据这种机理，这种发光元件被称为电流激励型发光元件。
图31C是示出像素电路的一个例子的图。在此示出一个像素使用两个n沟道型晶体管及一个电容元件的例子。另外，作为n沟道型晶体管可以使用上述晶体管。并且，作为电容元件可以使用上述电容元件。此外，该像素电路可以应用数字时间灰度级驱动。
说明可以应用的像素电路的结构及应用数字时间灰度级驱动时的像素的工作。
像素5020包括开关晶体管5021、驱动晶体管5022、发光元件5024以及电容元件5023。在开关晶体管5021中，栅电极与扫描线5026连接，第一电极（源电极和漏电极中的一个）与信号线5025连接，第二电极（源电极和漏电极中的另一个）与驱动晶体管5022的栅电极连接。在驱动晶体管5022中，栅电极通过电容元件5023与电源线5027连接，第一电极与电源线5027连接，第二电极与发光元件5024的第一电极（像素电极）连接。发光元件5024的第二电极相当于公共电极5028。公共电极5028与形成在同一衬底上的公共电位线电连接。
开关晶体管5021及驱动晶体管5022可以使用上述晶体管。并且，作为电容元件5023，可以使用上述电容元件。由此，实现显示质量或/及可靠性高的有机EL显示装置。
将发光元件5024的第二电极（公共电极5028）的电位设定为低电源电位。注意，低电源电位是低于供应给电源线5027的高电源电位的电位，例如作为低电源电位可以设定GND、0V等。通过将高电源电位和低电源电位设定为发光元件5024的正向阈值电压以上，并对发光元件5024施加其电位差，在发光元件5024中使电流流过而使发光元件5024发光。注意，发光元件5024的正向电压是指获得所希望的亮度的电压，至少包括正向阈值电压。
另外，有时通过代替使用驱动晶体管5022的栅极电容省略电容元件5023。驱动晶体管5022的栅极电容也可以形成在沟道形成区域和栅电极之间。
接着，说明输入到驱动晶体管5022的信号。在采用电压输入电压驱动方式时，对驱动晶体管5022输入使驱动晶体管5022成为开启或关闭的两种状态的视频信号。另外，为了使驱动晶体管5022在线性区域中工作，对驱动晶体管5022的栅电极施加高于电源线5027的电压的电压。此外，对信号线5025施加对电源线电压加上驱动晶体管5022的阈值电压Vth的值以上的电压。
当进行模拟灰度级驱动时，对驱动晶体管5022的栅电极施加对发光元件5024的正向电压加上驱动晶体管5022的阈值电压Vth的值以上的电压。另外，输入视频信号以使驱动晶体管5022在饱和区域中工作，在发光元件5024中使电流流过。此外，为了使驱动晶体管5022在饱和区域中工作，使电源线5027的电位高于驱动晶体管5022的栅极电位。通过采用模拟方式的视频信号，可以在发光元件5024中使与视频信号对应的电流流过，而进行模拟灰度级驱动。
另外，根据本发明的一个方式的显示装置不局限于图31C所示的像素结构。例如，还可以对图31C所示的像素电路追加开关、电阻元件、电容元件、传感器、晶体管或逻辑电路等。
例如，图32A示出像素电路的一个例子。在此示出使用三个n沟道型晶体管及一个电容元件构成一个像素的例子。
图32A示出像素5111的电路图的一个例子。像素5111包括晶体管5155、晶体管5156、晶体管5157、电容元件5158以及发光元件5154。
根据输入到像素5111的像素信号Sig，被控制发光元件5154的像素电极的电位。此外，根据像素电极与共同电极之间的电位差决定发光元件5154的亮度。
晶体管5156具有控制布线SL与晶体管5155的栅电极之间的导通状态的功能。晶体管5155的源电极和漏电极中的一个与发光元件5154的阳极电连接，晶体管5155的源电极和漏电极中的另一个与布线VL电连接。晶体管5157具有控制布线ML与晶体管5155的源极和漏极中的一个之间的导通状态的功能。电容元件5158的一对电极中的一个与晶体管5155的栅电极电连接，电容元件5158的一对电极中的另一个与发光元件5154的阳极电连接。
根据与晶体管5156的栅电极电连接的布线GL的电位，进行晶体管5156的开关工作。根据与晶体管5157的栅电极电连接的布线GL的电位，进行晶体管5157的开关工作。
此外，也可以作为晶体管5155、晶体管5156和晶体管5157中的至少一个使用上述晶体管。并且，可以将上述电容元件用于电容元件5158。
例如，在晶体管的源极（或第一端子等）通过Z1（或没有通过Z1）与X电连接且晶体管的漏极（或第二端子等）通过Z2（或没有通过Z2）与Y电连接的情况下，或者在晶体管的源极（或第一端子等）与Z1的一部分直接连接而Z1的另一部分与X直接连接且晶体管的漏极（或第二端子等）与Z2的一部分直接连接而Z2的另一部分与Y直接连接的情况下，可以表达为如下。
例如，可以表达为“X、Y、晶体管的源极（或第一端子等）及晶体管的漏极（或第二端子等）互相电连接，并按X、晶体管的源极（或第一端子等）、晶体管的漏极（或第二端子等）及Y的顺序电连接”。或者，可以表达为“晶体管的源极（或第一端子等）与X电连接，晶体管的漏极（或第二端子等）与Y电连接，并按X、晶体管的源极（或第一端子等）、晶体管的漏极（或第二端子等）及Y的顺序电连接”。或者，可以表达为“X经由晶体管的源极（或第一端子等）及漏极（或第二端子等）与Y电连接，并按X、晶体管的源极（或第一端子等）、晶体管的漏极（或第二端子等）及Y的顺序连接”。通过使用与这些例子相同的表达方法规定电路结构中的连接顺序，可以区别晶体管的源极（或第一端子等）与漏极（或第二端子等）而决定技术范围。注意，上述表达方法只是一个例子，不局限于上述表达方法。在此，X、Y、Z1及Z2为对象物（例如，装置、元件、电路、布线、电极、端子、导电膜及层等）。
下面，说明图32A所示的像素5111的工作例子。
图32B例示出与图32A所示的像素5111电连接的布线GL的电位及供应给布线SL的像素信号Sig的电位的时序图。注意，图32B所示的时序图例示出包含于图32A所示的像素5111的晶体管都是n沟道晶体管的情况。
首先，在期间t1中，布线GL被供应高电平电位。由此，晶体管5156及晶体管5157成为导通状态。此外，布线SL被供应像素信号Sig的电位Vdata，该电位Vdata经过晶体管5156供应给晶体管5155的栅电极。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。电位Vano优选为高于对电位Vcat加以发光元件5154的阈值电压Vthe和晶体管5155的阈值电压Vth的电位。通过在布线VL与布线CL之间提供上述电位差，根据电位Vdata决定晶体管5155的漏极电流的值。并且，通过该漏极电流供应给发光元件5154，决定发光元件5154的亮度。
当晶体管5155为n沟道型晶体管时，在期间t1中，布线ML的电位优选为低于对布线CL的电位加以发光元件5154的阈值电压Vthe的电位，布线VL的电位优选为高于对布线ML的电位加以晶体管5155的阈值电压Vth的电位。通过采用上述结构，即使晶体管5157处于导通状态，可以使晶体管5155的漏极电流优先地流过布线ML，而不流过发光元件5154。
接着，在期间t2中，布线GL被供应低电平电位。由此，晶体管5156及晶体管5157成为关闭状态。通过晶体管5156处于关闭状态，可以在晶体管5155的栅电极中保持电位Vdata。此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。由此，发光元件5154根据在期间t1中所规定的亮度发光。
接着，在期间t3中，布线GL被供应高电平电位。由此，晶体管5156及晶体管5157成为导通状态。此外，布线SL被供应晶体管5155的栅电压大于阈值电压Vth的电位。布线CL被供应电位Vcat。布线ML的电位低于对布线CL的电位加以发光元件5154的阈值电压Vthe的电位，布线VL的电位高于对布线ML的电位加以晶体管5155的阈值电压Vth的电位。通过采用上述结构，可以使晶体管5155的漏极电流优先地流过布线ML，而不流过发光元件5154。
晶体管5155的漏极电流经过布线ML供应给监视器电路。监视器电路使用流过布线ML的漏极电流而生成包含该漏极电流的值作为信息的信号。并且，在根据本发明的一个方式的发光装置中，可以使用上述信号校正供应给像素5111的像素信号Sig的电位Vdata的值。
在具有图32A所示的像素5111的发光装置中，也可以在期间t2的工作之后不进行期间t3的工作。例如，也可以在像素5111中反复进行期间从t1至期间t2的工作，然后进行期间t3的工作。另外，也可以在一行的像素5111中进行期间t3的工作，然后对进行了该工作的一行的像素5111写入对应于最小的灰度值0的像素信号，以在使发光元件5154处于非发光状态之后在下个行的像素5111中进行期间t3的工作。
此外，也可以采用图33A所示的像素电路的结构。图33A示出像素电路的一个例子。在此示出使用四个n沟道型晶体管及一个电容元件构成一个像素的例子。
图33A所示的像素5211包括晶体管5215、晶体管5216、晶体管5217、电容元件5218、发光元件5214以及晶体管5219。
根据输入到像素5211的像素信号Sig，被控制发光元件5214的像素电极的电位。此外，根据像素电极与共同电极之间的电位差决定发光元件5214的亮度。
晶体管5219具有控制布线SL与晶体管5215的栅电极之间的导通状态的功能。晶体管5215的源电极和漏电极中的一个与发光元件5214的阳极电连接。晶体管5216具有控制布线VL与晶体管5215的源极和漏极中的另一个之间的导通状态的功能。晶体管5217具有控制布线ML与晶体管5215的源极和漏极中的另一个之间的导通状态的功能。电容元件5218的一对电极中的一个与晶体管5215的栅电极电连接，一对电极中的另一个与发光元件5214的阳极电连接。
根据与晶体管5219的栅电极电连接的布线GLa的电位，进行晶体管5219的开关工作。根据与晶体管5216的栅电极电连接的布线GLb的电位，进行晶体管5216的开关工作。根据与晶体管5217的栅电极电连接的布线GLc的电位，进行晶体管5217的开关工作。
此外，也可以作为晶体管5215、晶体管5216、晶体管5217和晶体管5219中的至少一个使用上述晶体管。并且，可以将上述电容元件用于电容元件5218。
下面，说明图33A所示的像素5211的外部校正的工作例子。
图33B例示出与图33A所示的像素5211电连接的布线GLa、布线GLb以及布线GLc的电位及供应给布线SL的像素信号Sig的电位的时序图。注意，图33B所示的时序图例示出包含于图33A所示的像素5211的晶体管都是n沟道晶体管的情况。
首先，在期间t1中，布线GLa被供应高电平电位，布线GLb被供应高电平电位，布线GLc被供应低电平电位。由此，晶体管5219及晶体管5216成为导通状态，晶体管5217成为关闭状态。布线SL被供应像素信号Sig的电位Vdata，该电位Vdata经过晶体管5219供应给晶体管5215的栅电极。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。电位Vano优选为高于对电位Vcat加以发光元件5214的阈值电压Vthe的电位。布线VL的电位Vano经过晶体管5216供应给晶体管5215的源极和漏极中的另一个。由此，根据电位Vdata决定晶体管5215的漏极电流的值。并且，通过该漏极电流供应给发光元件5214，决定发光元件5214的亮度。
接着，在期间t2中，布线GLa被供应低电平电位，布线GLb被供应高电平电位，布线GLc被供应低电平电位。由此，晶体管5216成为导通状态，晶体管5219及晶体管5217成为关闭状态。通过晶体管5219处于关闭状态，可以在晶体管5215的栅电极中保持电位Vdata。此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。由此，发光元件5214保持在期间t1中所规定的亮度。
接着，在期间t3中，布线GLa被供应低电平电位，布线GLb被供应低电平电位，布线GLc被供应高电平电位。由此，晶体管5217成为导通状态，晶体管5219及晶体管5216成为关闭状态。布线CL被供应电位Vcat。对布线ML供应电位Vano且布线ML与监视器电路连接。
通过进行上述工作，晶体管5215的漏极电流经过晶体管5217供应给发光元件5214。并且，该漏极电流经过布线ML也供应给监视器电路。监视器电路使用流过布线ML的漏极电流而生成包含该漏极电流的值作为信息的信号。并且，在根据本发明的一个方式的发光装置中，可以使用上述信号校正供应给像素5211的像素信号Sig的电位Vdata的值。
在具有图33A所示的像素5211的发光装置中，也可以在期间t2的工作之后不进行期间t3的工作。例如，也可以在发光装置中反复进行从期间t1至期间t2的工作，然后进行期间t3的工作。另外，也可以在一行的像素5211中进行期间t3的工作，然后对进行了该工作的一行的像素5211写入对应于最小的灰度值0的像素信号，以在使发光元件5214处于非发光状态之后在下个行的像素5211中进行期间t3的工作。
此外，也可以采用图34A所示的像素电路的结构。图34A是示出像素电路的一个例子的图。在此示出一个像素使用五个n沟道型晶体管及一个电容元件的例子。
图34A所示的像素5311包括晶体管5315、晶体管5316、晶体管5317、电容元件5318、发光元件5314、晶体管5319以及晶体管5320。
晶体管5320具有控制布线RL与发光元件5314的阳极之间的导通状态的功能。晶体管5319具有控制布线SL与晶体管5315的栅电极之间的导通状态的功能。晶体管5315的源极和漏极中的一个与发光元件5314的阳极电连接。晶体管5316具有控制布线VL与晶体管5315的源极和漏极中的另一个之间的导通状态的功能。晶体管5317具有控制布线ML与晶体管5315的源极和漏极中的另一个之间的导通状态的功能。电容元件5318的一对电极中的一个与晶体管5315的栅电极电连接，一对电极中的另一个与发光元件5314的阳极电连接。
根据与晶体管5319的栅电极连接的布线GLa的电位，进行晶体管5319的开关工作。根据与晶体管5316的栅电极电连接的布线GLb的电位，进行晶体管5316的开关工作。根据与晶体管5317的栅电极电连接的布线GLc的电位，进行晶体管5317的开关工作。根据与晶体管5320的栅电极电连接的布线GLd的电位，进行晶体管5320的开关工作。
此外，也可以作为晶体管5315、晶体管5316、晶体管5317、晶体管5319和晶体管5320中的至少一个使用上述晶体管。并且，可以将上述电容元件用于电容元件5318。
下面，说明图34A所示的像素5311的外部校正的工作例子。
图34B例示出与图34A所示的像素5311电连接的布线GLa、布线GLb、布线GLc以及布线GLd的电位及供应给布线SL的像素信号Sig的电位的时序图。注意，图34B所示的时序图例示出包含于图34A所示的像素5311的晶体管都是n沟道晶体管的情况。
首先，在期间t1中，布线GLa被供应高电平电位，布线GLb被供应高电平电位，布线GLc被供应低电平电位，布线GLd被供应高电平电位。由此，晶体管5319、晶体管5316以及晶体管5320成为导通状态，晶体管5317成为关闭状态。并且，布线SL被供应像素信号Sig的电位Vdata，该电位Vdata经过晶体管5319供应给晶体管5315的栅电极。由此，根据电位Vdata决定晶体管5315的漏极电流的值。布线SL被供应像素信号Sig的电位Vdata，该电位Vdata经过晶体管5319供应给晶体管5315的栅电极。并且，布线VL被供应电位Vano，布线RL被供应电位V1，该漏极电流经过晶体管5316及晶体管5320流过布线VL与布线RL之间。
电位Vano优选为高于对电位Vcat加以发光元件5314的阈值电压Vthe的电位。布线VL的电位Vano经过晶体管5316供应给晶体管5315的源极和漏极中的另一个。供应到布线RL的电位V1经过晶体管5320供应给晶体管5315的源极和漏极中的一个。布线CL被供应电位Vcat。
电位V1优选为足够低于电位V0减晶体管5315的阈值电压Vth的电位。在期间t1中，可以使电位V1为足够低于电位Vcat减发光元件5314的阈值电压Vthe的电位，所以发光元件5314没有发射光。
接着，在期间t2中，布线GLa被供应低电平电位，布线GLb被供应高电平电位，布线GLc被供应低电平电位，布线GLd被供应低电平电位。由此，晶体管5316成为导通状态，晶体管5319、晶体管5317及晶体管5320成为关闭状态。通过晶体管5319处于关闭状态，可以在晶体管5315的栅电极中保持电位Vdata。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。由此，通过晶体管5320处于关闭状态，在期间t1中值被规定的晶体管5315的漏极电流供应给发光元件5314。并且，通过该漏极电流供应给发光元件5314，发光元件5314的亮度被规定，在期间t2中保持该亮度。
接着，在期间t3中，布线GLa被供应低电平电位，布线GLb被供应低电平电位，布线GLc被供应高电平电位，布线GLd被供应低电平电位。由此，晶体管5317成为导通状态，晶体管5319、晶体管5316及晶体管5320成为关闭状态。布线CL被供应电位Vcat。对布线ML供应电位Vano且布线ML与监视器电路电连接。
通过进行上述工作，晶体管5315的漏极电流经过晶体管5317供应给发光元件5314。并且，该漏极电流经过布线ML也供应给监视器电路。监视器电路使用流过布线ML的漏极电流而生成包含该漏极电流的值作为信息的信号。并且，在根据本发明的一个方式的发光装置中，可以使用上述信号校正供应给像素5311的像素信号Sig的电位Vdata的值。
在具有图34A所示的像素5311的发光装置中，也可以在期间t2的工作之后不进行期间t3的工作。例如，也可以在发光装置中反复进行期间t1至期间t2的工作，然后进行期间t3的工作。另外，也可以在一行的像素5311中进行期间t3的工作，然后对进行了该工作的一行的像素5311写入对应于最小的灰度值0的像素信号，以在使发光元件5314处于非发光状态之后在下个行的像素5311中进行期间t3的工作。
此外，在图34A所示的像素5311中，即使因发光元件5314的劣化等而使每个像素中的发光元件5314的阳极与阴极的电阻值不同，也可以在对晶体管5315的栅电极供应电位Vdata时将晶体管5315的源电位设定为规定的电位V1。由此，可以防止使每个像素中的发光元件5314的亮度不同。
此外，也可以采用图35A所示的像素电路的结构。图35A是示出像素电路的一个例子的图。在此示出一个像素使用六个n沟道型晶体管及一个电容元件的例子。
图35A所示的像素5411包括晶体管5415、晶体管5416、晶体管5417、电容元件5418、发光元件5414、晶体管5440、晶体管5441以及晶体管5442。
根据输入到像素5411的像素信号Sig，被控制发光元件5414的像素电极的电位。此外，根据像素电极与共同电极之间的电位差决定发光元件5414的亮度。
晶体管5440具有控制布线SL与电容元件5418的一对电极中的一个之间的导通状态的功能。电容元件5418的一对电极中的另一个与晶体管5415的源极和漏极中的一个电连接。晶体管5416具有控制布线VL1与晶体管5415的栅电极之间的导通状态的功能。晶体管5441具有控制电容元件5418的一对电极中的一个与晶体管5415的栅电极之间的导通状态的功能。晶体管5442具有控制晶体管5415的源极和漏极中的一个与发光元件5414的阳极之间的导通状态的功能。晶体管5417具有控制晶体管5415的源极和漏极中的一个与布线ML之间的导通状态的功能。
再者，在图35A中，晶体管5415的源极和漏极中的另一个与布线VL电连接。
根据与晶体管5440的栅电极连接的布线GLa的电位，进行晶体管5440的开关工作。根据与晶体管5416的栅电极电连接的布线GLa的电位，进行晶体管5416的开或关。根据与晶体管5441的栅电极电连接的布线GLb的电位，进行晶体管5441的开关工作。根据与晶体管5442的栅电极电连接的布线GLb的电位，进行晶体管5442的开关工作。根据与晶体管5417的栅电极电连接的布线GLc的电位，进行晶体管5417的开关工作。
图35B例示出图35A所示的与像素5411电连接的布线GLa、布线GLb以及布线GLc的电位及供应给布线SL的像素信号Sig的电位的时序图。注意，图35B所示的时序图例示出包含于图35A所示的像素5411的晶体管都是n沟道晶体管的情况。
首先，在期间t1中，布线GLa被供应低电平电位，布线GLb被供应高电平电位，布线GLc被供应高电平电位。由此，晶体管5441、晶体管5442及晶体管5417成为导通状态，晶体管5440及晶体管5416成为关闭状态。由于晶体管5442及晶体管5417成为导通状态，晶体管5415的源极和漏极中的一个及电容元件5418的一对电极中的另一个（在附图中表示为节点A）被供应布线ML的电位V0。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。电位Vano优选为高于对电位V0加以发光元件5414的阈值电压Vthe的电位。电位V0优选为低于对电位Vcat加以发光元件5414的阈值电压Vthe的电位。通过将电位V0设定为上述值，可以防止在期间t1中电流流过发光元件5414。
通过对布线GLb供应低电位，晶体管5441及晶体管5442成为关闭状态，节点A保持为电位V0。
接着，在期间t2中，布线GLa被供应高电平电位，布线GLb被供应低电平电位，布线GLc被供应低电平电位。由此，晶体管5440及晶体管5416成为导通状态，晶体管5441、晶体管5442及晶体管5417成为关闭状态。
此外，优选的是，当从期间t1转移至期间t2时，将供应给布线GLa的电位从低电位切换到高电位，然后将供应给布线GLc的电位从高电位切换到低电位。通过进行上述步骤，可以防止因供应给布线GLa的电位的切换而使节点A的电位变动。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。布线SL被供应像素信号Sig的电位Vdata，布线VL1被供应电位V1。电位V1优选为高于对电位Vcat加以晶体管5415的阈值电压Vth且低于对电位Vano加以晶体管5415的阈值电压Vth的电位。
在图35A所示的像素结构中，即使使电位V1高于对电位Vcat加以发光元件5414的阈值电压Vthe的电位，只要晶体管5442处于关闭状态，发光元件5414就没有发射光。由此，可以扩大能够设定电位V0的值的范围，由此可以扩大能够为V1-V0的值的范围。因此，由于V1-V0的值的自由度得到提高，所以即使在缩短获得晶体管5415的阈值电压Vth所需的时间的情况下，或者在获得阈值电压Vth的时间有限制的情况下，也可以准确地获得晶体管5415的阈值电压Vth。
经过上述工作，对晶体管5415的栅电极（在附图中表示为节点B）输入比对节点A的电位加以阈值电压Vth的电压高的电位V1，由此晶体管5415成为导通状态。由此，经过晶体管5415释放电容元件5418的电荷，电位V0的节点A的电位开始上升。最终，节点A的电位收敛于V1-Vth，晶体管5415的栅电压收敛于阈值电压Vth，以晶体管5415成为关闭状态。
对电容元件5418的一对电极中的一个（在附图中表示为节点C）经过晶体管5440提供供应给布线SL的像素信号Sig的电位Vdata。
接着，在期间t3中，布线GLa被供应低电平电位，布线GLb被供应高电平电位，布线GLc被供应低电平电位。由此，晶体管5441及晶体管5442成为导通状态，晶体管5440、晶体管5416及晶体管5417成为关闭状态。
此外，优选的是，当从期间t2转移至期间t3时，优选的是，将供应给布线GLa的电位从高电位切换到低电位，然后将供应给布线GLb的电位从低电位切换到高电位。通过采用上述结构，可以防止因供应给布线GLa的电位的切换而使节点A的电位变动。
此外，布线VL被供应电位Vano，布线CL被供应电位Vcat。
通过进行上述工作，节点B被施加电位Vdata，由此晶体管5415的栅电压成为Vdata-V1+Vth。因此，可以将晶体管5415的栅电压设定为对其电位加以阈值电压Vth的值。另外，通过上述结构，可以抑制晶体管5415的阈值电压Vth的偏差。由此，可以抑制供应给发光元件5414的电流值的偏差，从而可以降低发光装置的亮度不均匀。
在此，通过增大施加到布线GLb的电位的变化量，可以防止晶体管5442的阈值电压的偏差影响到供应到发光元件5414的电流值。换言之，通过将供应给布线GLb的高电平电位设定为比晶体管5442的阈值电压足够高，并且，将供应给布线GLb的低电平电位设定为比晶体管5442的阈值电压足够低的电位，确保晶体管5442的开关工作，由此可以防止晶体管5442的阈值电压的偏差影响到发光元件5414的电流值。
接着，在期间t4中，布线GLa被供应低电平电位，布线GLb被供应低电平电位，布线GLc被供应高电平电位。由此，晶体管5417成为导通状态，晶体管5416、晶体管5440、晶体管5441及晶体管5442成为关闭状态。
对布线VL供应电位Vano且布线ML与监视器电路电连接。
通过进行上述工作，可以使晶体管5415的漏极电流Id经过晶体管5417流过布线ML，而不流过发光元件5414。监视器电路使用流过布线ML的漏极电流Id而生成包含该漏极电流Id的值作为信息的信号。由晶体管5415的迁移率及尺寸（沟道长度、沟道宽度）等决定该漏极电流Id的大小。并且，在根据本发明的一个方式的发光装置中，可以使用上述信号校正供应给像素5411的像素信号Sig的电位Vdata的值。就是说，可以降低晶体管5415的迁移率的偏置所导致的影响。
在具有图35A所示的像素5411的发光装置中，也可以在期间t3的工作之后不进行期间t4的工作。例如，也可以在发光装置中反复进行从期间t1至期间t3的工作，然后进行期间t4的工作。另外，也可以在一行的像素5411中进行期间t4的工作，然后对进行了该工作的一行的像素5411写入对应于最小的灰度值0的像素信号，以在使发光元件5414处于非发光状态之后在下个行的像素5411中进行期间t4的工作。
在具有图35A所示的像素5411的发光装置中，因为晶体管5415的源极和漏极中的另一个与晶体管5415的栅电极电分离，所以能够分别控制各电位。由此，在期间t2中，可以将晶体管5415的源极和漏极中的另一个的电位设定为高于对晶体管5415栅极的电位加以阈值电压Vth的电位的值。因此，在晶体管5415为常导通时，即阈值电压Vth具有负的值时，在晶体管5415中，可以直到源极的电位变高于栅极的电位V1在电容元件5418中积蓄电荷。由此，在根据本发明的一个方式的发光装置中，即使晶体管5415为常导通，也在期间t2中可以获得阈值电压Vth，并且在期间t3中，可以以成为包括阈值电压Vth的值的方式设定晶体管5415的栅电压。
因此，在根据本发明的一个方式的发光装置中，即使晶体管5415处于常关闭也可以降低显示不均匀且以高图像质量进行显示。
另外，既可以监视晶体管5415的特性，也可以监视发光元件5414的特性。此时，优选的是，通过控制像素信号Sig的电位Vdata等，不使晶体管5415流过电流。由此，可以取出发光元件5414的电流。其结果，可以获得发光元件5414的电流特性的劣化及不均匀的状态。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而使用。
实施方式7
在本实施方式中，参照图36以及图37A至图37H对可以使用本发明的一个方式的半导体装置的显示模块及电子设备进行说明。
图36所示的显示模块8000在上盖8001与下盖8002之间包括连接于FPC8003的触摸面板8004、连接于FPC8005的显示面板8006、背光单元8007、框架8009、印刷电路板8010、电池8011。
可以将本发明的一个方式的半导体装置例如用于显示面板8006。
上盖8001及下盖8002根据触摸面板8004及显示面板8006的尺寸可以适当地改变形状或尺寸。
触摸面板8004能够是电阻膜式触摸面板或静电容量式触摸面板，并且能够被形成为与显示面板8006重叠。此外，也可以使显示面板8006的对置衬底（密封衬底）具有触摸面板的功能。另外，也可以在显示面板8006的各像素内设置光传感器，而用作光学触摸面板。
背光单元8007具有光源8008。注意，虽然在图36中例示出在背光单元8007上配置光源8008的结构，但是不局限于此。例如，可以在背光单元8007的端部设置光源8008，并使用光扩散板。此外，当使用有机EL等的自发光型发光元件或反射型面板时，也可以采用不设置背光单元8007的结构。
框架8009除了具有保护显示面板8006的功能以外还具有用来遮断因印刷电路板8010的工作而产生的电磁波的电磁屏蔽的功能。此外，框架8009具有散热板的功能。
印刷电路板8010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用另行设置的电池8011的电源。当使用商用电源时，可以省略电池8011。
此外，在显示模块8000中还可以设置偏振片、相位差板、棱镜片等构件。
图37A至图37H是示出电子设备的图。这些电子设备可以包括框体9000、显示部9001、扬声器9003、LED灯9004、操作键9005（包括电源开关或操作开关）、连接端子9006、传感器9007（它具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线）、麦克风9008等。
图37A示出移动计算机，该移动计算机除了上述以外还可以包括开关9009、红外端口9010等。图37B示出具备记录介质的便携式图像再现装置（例如DVD再现装置），该便携式图像再现装置除了上述以外还可以包括第二显示部9002、记录介质读取部9011等。图37C示出护目镜型显示器，该护目镜型显示器除了上述以外还可以包括第二显示部9002、支撑部9012、耳机9013等。图37D示出便携式游戏机，该便携式游戏机除了上述以外还可以包括记录介质读取部9011等。图37E示出具有电视接收功能的数码相机，该数码相机除了上述以外还可以包括天线9014、快门按钮9015、图像接收部9016等。图37F示出便携式游戏机，该便携式游戏机除了上述以外还可以包括第二显示部9002、记录介质读取部9011等。图37G示出电视接收机，该电视接收机除了上述以外还可以包括调谐器、图像处理部等。图37H示出便携式电视接收机，该便携式电视接收机除了上述以外还可以包括能够收发信号的充电器9017等。
图37A至图37H所示的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息（静态图像、动态图像、文字图像等）显示在显示部上；触控面板；显示日历、日期或时刻等；通过利用各种软件（程序）控制处理；进行无线通信；通过利用无线通信功能来连接到各种计算机网络；通过利用无线通信功能，进行各种数据的发送或接收；读出储存在记录介质中的程序或数据来将其显示在显示部上等。再者，在具有多个显示部的电子设备中，可以具有如下功能：一个显示部主要显示图像信息，而另一个显示部主要显示文字信息；或者，在多个显示部上显示考虑到视差的图像来显示立体图像等。再者，在具有图像接收部的电子设备中，可以具有如下功能：拍摄静态图像；拍摄动态图像；对所拍摄的图像进行自动或手动校正；将所拍摄的图像储存在记录介质（外部或内置于相机）中；将所拍摄的图像显示在显示部上等。注意，图37A至图37H所示的电子设备可具有的功能不局限于上述功能，而可以具有各种各样的功能。
本实施方式所述的电子设备的特征在于具有用来显示某些信息的显示部。此外，本发明的一个方式的半导体装置也可以适用于没有显示部的电子设备。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
实施例
在本实施例中，观察本发明的一个方式的晶体管的截面形状。
下面说明本实施例中观察到的样品的制造方法。在本实施例中，制造相当于图1A及1C所示的晶体管100的晶体管。
首先，准备衬底102。作为衬底102，使用玻璃衬底。接着，作为绝缘膜108a，在衬底102上形成100nm厚的氮化硅膜（SiN-1）。接着，作为绝缘膜108b，在绝缘膜108a上形成400nm厚的氧氮化硅膜（SiON-1）。此外，利用PECVD装置在真空下连续地形成绝缘膜108a及绝缘膜108b。
接着，作为用作抑制氧脱离的膜，在绝缘膜108b上形成5nm厚的氮化钽膜。利用溅射装置形成该氮化钽膜。接着，利用灰化装置经过该氮化钽膜对绝缘膜108b添加氧。接着，利用干蚀刻装置去除该氮化钽膜。
接着，作为氧化物半导体膜110，在绝缘膜108b上形成50nm厚的氧化物半导体膜（IGZO）。氧化物半导体膜110的形成条件为如下：利用溅射装置；作为溅射靶材使用In：Ga：Zn=1：1：1.2[原子%]的金属氧化物；作为对该溅射靶材添加的电源使用AC电源。然后，对形成有氧化物半导体膜110的衬底进行热处理。至于该热处理，在氮气氛下以450℃进行一个小时的热处理，连续在氮及氧的混合气氛下以450℃进行一个小时的热处理。
接着，通过光刻工序在氧化物半导体膜110上形成掩模，使用该掩模将该氧化物半导体膜110加工为岛状。此外，利用使用药液的湿蚀刻法对氧化物半导体膜110进行加工。
接着，作为绝缘膜112，在岛状的氧化物半导体膜110上形成100nm厚的氧氮化硅膜（SiON-2）。此外，利用PECVD装置形成绝缘膜112。
接着，作为导电膜114a，在绝缘膜112上形成30nm厚的氮化钽膜（TaN）。然后，作为导电膜114b，在导电膜114a上形成150nm厚的钨膜（W）。此外，利用溅射装置在真空下连续地形成导电膜114a及导电膜114b。
接着，通过光刻工序在导电膜114b上形成掩模，使用该掩模将导电膜114b、导电膜114a以及绝缘膜112加工为岛状。利用干蚀刻装置对导电膜114a、导电膜114b以及绝缘膜112进行加工。然后，在留下上述掩模的情况下对氧化物半导体膜110添加杂质元素。至于该杂质元素的添加方法，利用蚀刻装置将衬底配置在蚀刻装置的处理室内的平行平板之间。然后，将氩气体导入上述处理室，以对衬底一侧施加偏置的方式对该平行平板之间施加RF功率。
接着，作为绝缘膜118，以覆盖绝缘膜108b、氧化物半导体膜110、绝缘膜112以及导电膜114a及114b的方式形成100nm厚的氮化硅膜（SiN-2）。接着，作为绝缘膜120，在绝缘膜118上形成300nm厚的氧氮化硅膜（SiON-3）。此外，利用PECVD装置在真空下连续地形成绝缘膜118及绝缘膜120。
接着，通过光刻工序在绝缘膜120上形成掩模，使用该掩模在绝缘膜120、118中形成开口部。该开口部到达氧化物半导体膜110。利用干蚀刻装置对该开口部进行加工。
接着，以覆盖绝缘膜120及上述开口部的方式形成导电膜。作为该导电膜，形成依次层叠50nm厚的钨膜、400nm厚的铝膜以及100nm厚的钛膜的膜。利用溅射装置在真空下连续地形成上述导电膜。
接着，通过光刻工序在上述导电膜上形成掩模，使用该掩模形成导电膜122及导电膜124。
经过上述步骤，制造用来观察其截面的本实施例的样品。
图38A及38B示出截面观察的结果。此外，当观察截面时使用透射电子显微镜(TEM：Transmission Electron Microscope)。
图38A是截面TEM图像，其中示出在沿着图1A的点划线X1-X2方向上的导电膜114附近。图38B是截面TEM图像，其中示出在沿着图1A的点划线Y1-Y2方向上的导电膜114附近。
注意，图38A及38B所示的SiN-1、SiN-2、SiON-1、SiON-2、SiON-3、TaN以及W分别对应于上述实施例的括号中所记载的膜种类。此外，图38A及38B所示的Pt表示在用来观察其截面时的表面覆膜的铂。
由图38A所示的截面TEM图像可知：氮化钽膜（TaN）的端部位于钨膜（W）的端部的外侧；氧氮化硅膜（SiON-2）的端部位于氮化钽膜（TaN）的端部的外侧。由图38B所示的截面TEM图像可知：氮化钽膜（TaN）的端部位于钨膜（W）的端部的外侧；氧氮化硅膜（SiON-2）的端部位于氮化钽膜（TaN）的端部的外侧；在氧氮化硅膜（SiON-1）不与氧氮化硅膜（SiON-2）重叠的区域中具有凹部。此外，由图38A及38B所示的截面TEM图像可知，在本实施例中所制造的样品中，氮化硅膜（SiN-2）的覆盖性优异且具有良好的截面形状。
本实施例所示的结构可以与其他实施方式所示的结构适当地组合而使用。
符号说明
100　 晶体管
100A　 晶体管
100B　 晶体管
100C　 晶体管
100D　 晶体管
100E　 晶体管
100F　 晶体管
100G　 晶体管
100H　 晶体管
102　 衬底
104　 绝缘膜
106　 导电膜
106a　 导电膜
106b　 导电膜
108　 绝缘膜
108a　 绝缘膜
108b　 绝缘膜
108c　 绝缘膜
110　 氧化物半导体膜
110_1　 氧化物半导体膜
110_2　 氧化物半导体膜
110a　 沟道区域
110a_1 沟道区域
110a_2 沟道区域
110b　 低电阻区域
110b_1 低电阻区域
110b_2　低电阻区域
110c 　低电阻区域
110c_1　低电阻区域
110c_2　低电阻区域
110d　 低电阻区域
110e　 低电阻区域
110f　 区域
110g　 区域
110h　 低电阻区域
110i　 低电阻区域
112　 绝缘膜
112a　 绝缘膜
112b　 绝缘膜
113　 导电膜
113a　 导电膜
113b　 导电膜
114　 导电膜
114a　 导电膜
114b　 导电膜
116　 导电膜
116a　 导电膜
116b　 导电膜
117　 绝缘膜
118　 绝缘膜
120　 绝缘膜
121　 导电膜
121a　 导电膜
121b　 导电膜
122　 导电膜
122a　 导电膜
122b　 导电膜
124　 导电膜
124a　 导电膜
124b　 导电膜
126　 导电膜
126a　 导电膜
126b　 导电膜
128　 绝缘膜
139　 开口部
140a　 开口部
140b　 开口部
140c　 开口部
141　 膜
142　 氧
143　 杂质元素
145　 掩模
150　 电容元件
150A　 电容元件
150B　 电容元件
150C　 电容元件
150D　 电容元件
150E　 电容元件
150F　 电容元件
150G　 电容元件
210　 电子枪室
212　 光学系统
214　 样品室
216　 光学系统
218　 照相装置
220　 观察室
222　 胶片室
224　 电子
228　 物质
232　 荧光板
306　 导电膜
306a　 导电膜
306b　 导电膜
314　 导电膜
314a　 导电膜
314b　 导电膜
316　 导电膜
316a　 导电膜
316b　 导电膜
318　 导电膜
318a　 导电膜
318b　 导电膜
324　 导电膜
324a　 导电膜
324b　 导电膜
326　 导电膜
326a　 导电膜
326b　 导电膜
328　 导电膜
328a　 导电膜
328b　 导电膜
334　 导电膜
334a　 导电膜
334b　 导电膜
338　 导电膜
338a　 导电膜
338b　 导电膜
352　 开口部
353　 开口部
354　 开口部
355　 开口部
500　 FET
501　 衬底
502　 衬底
504B　 发光元件
504G　 发光元件
504R　 发光元件
504W　 发光元件
506　 导电膜
507　 导电膜
508　 分隔壁
509　 结构体
510　 EL层
512　 导电膜
514B　 着色层
514G　 着色层
514R　 着色层
514W　 着色层
516　 衬底
518　 密封膜
520　 区域
522　 绝缘膜
524　 开口部
700　 显示装置
701　 衬底
702　 像素部
704　 源极驱动电路部
705　 衬底
706　 栅极驱动电路部
708　 FPC端子部
710　 信号线
711　 布线部
712　 密封剂
716　 FPC
730　 绝缘膜
732　 密封膜
734　 绝缘膜
736　 着色膜
738　 遮光膜
750　 晶体管
752　 晶体管
760　 连接电极
766　 绝缘膜
770　 平坦化绝缘膜
772　 导电膜
774　 导电膜
775　 液晶元件
776　 液晶层
778　 结构体
780　 向异性导电膜
782　 发光元件
784　 导电膜
786　 EL层
788　 导电膜
790　 电容元件
1100　 颗粒
1100a　 颗粒
1100b　 颗粒
1101　 颗粒
1120　 衬底
1130　 靶材
5000　 衬底
5001　 像素部
5002　 扫描线驱动电路
5003　 扫描线驱动电路
5004　 信号线驱动电路
5010　 电容布线
5012　 栅极布线
5013　 栅极布线
5014　 漏电极
5016　 晶体管
5017　 晶体管
5018　 液晶元件
5019　 液晶元件
5020　 像素
5021　 开关晶体管
5022　 驱动晶体管
5023　 电容元件
5023a 电容元件
5023b 电容元件
5024　 发光元件
5025　 信号线
5026　 扫描线
5027　 电源线
5028　 公共电极
5111　 像素
5154　 发光元件
5155　 晶体管
5156　 晶体管
5157　 晶体管
5158　 电容元件
5211　 像素
5214　 发光元件
5215　 晶体管
5216　 晶体管
5217　 晶体管
5218　 电容元件
5219　 晶体管
5311　 像素
5314　 发光元件
5315　 晶体管
5316　 晶体管
5317　 晶体管
5318　 电容元件
5319　 晶体管
5320　 晶体管
5411　 像素
5414　 发光元件
5415　 晶体管
5416　 晶体管
5417　 晶体管
5418　 电容元件
5440　 晶体管
5441　 晶体管
5442　 晶体管
8000　 显示模块
8001　 上盖
8002　 下盖
8003　 FPC
8004　 触摸面板
8005　 FPC
8006　 显示面板
8007　 背光单元
8008　 光源
8009　 框架
8010　 印刷电路板
8011　 电池
9000　 框体
9001　 显示部
9002　 显示部
9003　 扬声器
9004　 LED灯
9005　 操作键
9006　 连接端子
9007　 传感器
9008　 麦克风
9009　 开关
9010　 红外端口
9011　 记录介质读取部
9012　 支撑部
9013　 耳机
9014　 天线
9015　 快门按钮
9016　 图像接收部
9017　 充电器。

Claims (13)

1.一种半导体装置，包括：
第一栅电极；
所述第一栅电极上的氧化物半导体膜；
所述氧化物半导体膜上的第二栅电极；
所述氧化物半导体膜和所述第二栅电极之间的栅极绝缘膜；以及
所述第二栅电极上的第一绝缘膜，
其中，所述栅极绝缘膜包含与所述第二栅电极重叠的第一区域和不与所述第二栅电极重叠的第二区域，
所述氧化物半导体膜包含与所述第二区域重叠的位置上的第一低电阻区域，
所述氧化物半导体膜包含与所述栅极绝缘膜外侧的所述第一绝缘膜重叠的位置上的第二低电阻区域。
2.根据权利要求1所述的半导体装置，
其中，所述第一低电阻区域包含氢。
3.根据权利要求2所述的半导体装置，
其中，所述第一低电阻区域的氢浓度比沟道区域的氢浓度高。
4.根据权利要求3所述的半导体装置，
其中，所述第一低电阻区域包含稀有气体元素。
5.根据权利要求1所述的半导体装置，
其中，所述第一低电阻区域的稀有气体浓度比沟道区域的稀有气体浓度高。
6.根据权利要求5所述的半导体装置，
其中，所述第一低电阻区域包含杂质元素，并且
所述杂质元素为硼、碳、氮、氟、铝、硅、磷或氯。
7.根据权利要求6所述的半导体装置，
其中，所述第一低电阻区域的杂质元素浓度比沟道区域的杂质元素浓度高。
8.根据权利要求1所述的半导体装置，
其中，所述栅极绝缘膜包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物。
9.根据权利要求1所述的半导体装置，
其中，所述栅极绝缘膜包含氮氧化物的释放量少的氧氮化硅膜或氮氧化物的释放量少的氧氮化铝膜。
10.根据权利要求9所述的半导体装置，
其中，所述氮氧化物的释放量少的氧氮化硅膜是在热脱附谱分析 (TDS)中氨释放量比氮氧化物的释放量多的膜。
11.根据权利要求1所述的半导体装置，
还包括：所述第一栅电极和所述氧化物半导体膜之间的第二绝缘膜，
其中，所述第二绝缘膜包含与所述氧化物半导体膜重叠的第四区域和不与所述氧化物半导体膜重叠的第五区域，
所述第五区域中的所述第二绝缘膜的膜厚度小于所述第四区域中的所述第二绝缘膜的膜厚度。
12.一种半导体装置，包括：
第一晶体管、第二晶体管、第三晶体管、电容元件、发光元件、第一布线、第二布线、第三布线及第四布线，
其中，所述第一晶体管的栅电极电连接到所述第二晶体管的源电极和漏电极中的一个、以及所述电容元件的一端，
所述第一晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的源电极和漏电极中的一个、所述电容元件的另一端以及所述发光元件，
所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到所述第一布线，
所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到所述第二布线，
所述第二晶体管的栅电极电连接到所述第三布线，
所述第三晶体管的所述源电极和所述漏电极中的另一个电连接到所述第四布线，
所述第一晶体管包括：
第一绝缘膜上的氧化物半导体膜；
所述氧化物半导体膜上的栅极绝缘膜；
所述栅极绝缘膜上的栅电极；
所述栅电极上的第二绝缘膜；
通过所述第二绝缘膜的第一开口电连接到所述氧化物半导体膜的源电极；以及
通过所述第二绝缘膜的第二开口电连接到所述氧化物半导体膜的漏电极，
其中，所述第二绝缘膜包含与所述栅极绝缘膜的顶面接触的区域、以及与所述栅极绝缘膜的侧面接触的区域，
所述第一绝缘膜包含第一区域和第二区域，
所述第一区域与所述氧化物半导体膜重叠，
所述第二区域不与所述氧化物半导体膜重叠，不与所述栅极绝缘膜重叠，并且不与所述栅电极重叠，
所述第二区域中的所述第一绝缘膜的膜厚度小于所述第一区域中的所述第一绝缘膜的膜厚度。
13.一种半导体装置，包括：
第一晶体管、第二晶体管、第三晶体管、电容元件、发光元件、第一布线、第二布线、第三布线及第四布线，
其中，所述第一晶体管的栅电极电连接到所述第二晶体管的源电极和漏电极中的一个、以及所述电容元件的一端，
所述第一晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的源电极和漏电极中的一个、所述电容元件的另一端以及所述发光元件，
所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到所述第一布线，
所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到所述第二布线，
所述第二晶体管的栅电极电连接到所述第三布线，
所述第三晶体管的所述源电极和所述漏电极中的另一个电连接到所述第四布线，
所述第一晶体管包括：
第一导电膜；
所述第一导电膜上的第一绝缘膜；
所述第一绝缘膜上的氧化物半导体膜；
所述氧化物半导体膜上的栅极绝缘膜；
所述栅极绝缘膜上的栅电极；
所述栅电极上的第二绝缘膜；
通过所述第二绝缘膜的第一开口电连接到所述氧化物半导体膜的源电极；以及
通过所述第二绝缘膜的第二开口电连接到所述氧化物半导体膜的漏电极，
其中，所述第一导电膜包含通过所述第一绝缘膜而与所述氧化物半导体膜重叠的区域，
所述第二绝缘膜包含与所述栅极绝缘膜的顶面接触的区域、以及与所述栅极绝缘膜的侧面接触的区域，
所述第一绝缘膜包含第一区域和第二区域，
所述第一区域与所述氧化物半导体膜重叠，
所述第二区域不与所述氧化物半导体膜重叠，不与所述栅极绝缘膜重叠，并且不与所述栅电极重叠，
所述第二区域中的所述第一绝缘膜的膜厚度小于所述第一区域中的所述第一绝缘膜的膜厚度。
CN201910418591.7A 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备 Active CN110518017B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910418591.7A CN110518017B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2014-020517 2014-02-05
JP2014020517 2014-02-05
JP2014037209 2014-02-27
JP2014-037209 2014-02-27
CN201910418591.7A CN110518017B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN201510060315.XA CN104821338B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510060315.XA Division CN104821338B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备

Publications (2)

Publication Number Publication Date
CN110518017A true CN110518017A (zh) 2019-11-29
CN110518017B CN110518017B (zh) 2023-09-19

Family

ID=53547273

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201910418591.7A Active CN110518017B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN202011132912.6A Pending CN112510097A (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN202011132943.1A Pending CN112510053A (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN201510060315.XA Active CN104821338B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN202011132912.6A Pending CN112510097A (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN202011132943.1A Pending CN112510053A (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备
CN201510060315.XA Active CN104821338B (zh) 2014-02-05 2015-02-05 半导体装置、显示装置、显示模块以及电子设备

Country Status (6)

Country Link
US (6) US9443876B2 (zh)
JP (11) JP6440514B2 (zh)
KR (4) KR102306498B1 (zh)
CN (4) CN110518017B (zh)
DE (1) DE102015201707A1 (zh)
TW (7) TWI667777B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028687A (zh) * 2019-12-16 2020-04-17 厦门天马微电子有限公司 一种显示面板及显示装置

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
TWI665778B (zh) 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9640669B2 (en) 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
WO2016063159A1 (en) 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, module, and electronic device
JP6613116B2 (ja) 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US9837547B2 (en) 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11024725B2 (en) * 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9893202B2 (en) 2015-08-19 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102618850B1 (ko) * 2015-09-10 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
JP6851166B2 (ja) * 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20180084819A (ko) 2015-11-20 2018-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 및 상기 반도체 장치를 가지는 전자 기기
KR102629293B1 (ko) 2015-11-20 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치
US10142754B2 (en) * 2016-02-22 2018-11-27 Sonos, Inc. Sensor on moving component of transducer
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US9772817B2 (en) 2016-02-22 2017-09-26 Sonos, Inc. Room-corrected voice detection
US10509626B2 (en) 2016-02-22 2019-12-17 Sonos, Inc Handling of loss of pairing between networked devices
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
KR102562898B1 (ko) * 2016-03-31 2023-08-04 삼성디스플레이 주식회사 표시 장치
KR102320483B1 (ko) * 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
TWI811761B (zh) * 2016-07-11 2023-08-11 日商半導體能源研究所股份有限公司 金屬氧化物及半導體裝置
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
TWI729030B (zh) * 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
TWI651848B (zh) 2016-12-13 2019-02-21 友達光電股份有限公司 金屬氧化物半導體層的結晶方法、半導體結構、主動陣列基板、及氧化銦鎵鋅晶體
JP6732713B2 (ja) * 2017-10-04 2020-07-29 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
CN106783628B (zh) 2017-02-27 2019-12-03 武汉华星光电技术有限公司 薄膜晶体管的制作方法、薄膜晶体管及显示器
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
US20180323246A1 (en) * 2017-05-02 2018-11-08 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light-emitting diode display panel and manufacturing method thereof
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JPWO2019016642A1 (ja) * 2017-07-21 2020-07-30 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
US11343614B2 (en) 2018-01-31 2022-05-24 Sonos, Inc. Device designation of playback and network microphone device arrangements
JP7242633B2 (ja) * 2018-03-16 2023-03-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
KR102086411B1 (ko) * 2018-06-04 2020-03-09 주식회사 코엠에스 반도체 기판용 보호필름 박리 여부 감시 장치 및 방법
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
TW202032242A (zh) * 2018-08-03 2020-09-01 日商半導體能源研究所股份有限公司 半導體裝置
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
JP7411554B2 (ja) * 2018-08-29 2024-01-11 株式会社半導体エネルギー研究所 表示パネル、表示装置、入出力装置、情報処理装置
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
US11894466B2 (en) 2018-10-10 2024-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
KR20210081365A (ko) 2018-10-26 2021-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
WO2020089762A1 (ja) * 2018-11-02 2020-05-07 株式会社半導体エネルギー研究所 半導体装置
CN209000913U (zh) * 2018-11-06 2019-06-18 惠科股份有限公司 一种显示面板和显示装置
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
US10978563B2 (en) * 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
US12089444B2 (en) * 2019-02-27 2024-09-10 Sharp Kabushiki Kaisha Display device and method for manufacturing same
US11094811B2 (en) * 2019-04-19 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
CN110190132A (zh) * 2019-05-17 2019-08-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管器件及其制备方法
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
KR20210010700A (ko) 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
CN114207832A (zh) * 2019-08-09 2022-03-18 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
JP2021141193A (ja) * 2020-03-05 2021-09-16 株式会社ジャパンディスプレイ 半導体装置、及び表示装置
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US20220231153A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS Fabrication Methods for Back-Gate Transistor
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection
CN113193048A (zh) * 2021-04-26 2021-07-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管及其制备方法
US11842937B2 (en) 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods
TWI824928B (zh) * 2023-01-17 2023-12-01 友達光電股份有限公司 薄膜電晶體及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039310A1 (ja) * 2010-09-22 2012-03-29 株式会社アルバック 有機ｅｌ素子の製造方法、成膜装置、有機ｅｌ素子
US20120104385A1 (en) * 2010-11-03 2012-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120161126A1 (en) * 2010-12-28 2012-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20120187397A1 (en) * 2011-01-26 2012-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20120273773A1 (en) * 2011-04-29 2012-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130112968A1 (en) * 2011-11-09 2013-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07249766A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US8415208B2 (en) 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP3800050B2 (ja) 2001-08-09 2006-07-19 日本電気株式会社 表示装置の駆動回路
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7456810B2 (en) * 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4485119B2 (ja) * 2001-11-13 2010-06-16 株式会社半導体エネルギー研究所 表示装置
KR100940342B1 (ko) 2001-11-13 2010-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동방법
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US20030201974A1 (en) 2002-04-26 2003-10-30 Yin Memphis Zhihong Apparatus display
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4011540B2 (ja) * 2003-12-22 2007-11-21 シャープ株式会社 薄膜トランジスタマトリックス基板、および液晶表示装置
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7317434B2 (en) 2004-12-03 2008-01-08 Dupont Displays, Inc. Circuits including switches for electronic devices and methods of using the electronic devices
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126250A1 (ja) 2007-03-30 2008-10-23 Pioneer Corporation 発光装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5044273B2 (ja) * 2007-04-27 2012-10-10 三菱電機株式会社 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009265459A (ja) * 2008-04-28 2009-11-12 Fujifilm Corp 画素回路および表示装置
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5107824B2 (ja) * 2008-08-18 2012-12-26 富士フイルム株式会社 表示装置およびその駆動制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101521219B1 (ko) 2008-11-10 2015-05-18 엘지전자 주식회사 플렉서블 디스플레이를 이용하는 휴대 단말기 및 그 제어방법
US8610155B2 (en) 2008-11-18 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, method for manufacturing the same, and cellular phone
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
KR101613865B1 (ko) 2009-03-26 2016-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법
CN101924816B (zh) 2009-06-12 2013-03-20 清华大学 柔性手机
US8593061B2 (en) 2009-08-25 2013-11-26 Seiko Epson Corporation Electro-optical device and electronic apparatus
CN105810753A (zh) 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2486595B1 (en) 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
WO2011068022A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
US8941112B2 (en) * 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20190007525A (ko) * 2011-01-27 2019-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101780419B1 (ko) 2011-02-15 2017-10-11 삼성디스플레이 주식회사 플렉시블 표시장치
US9023684B2 (en) 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US9093539B2 (en) 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
NL2006862C2 (en) 2011-05-30 2012-12-03 Polymer Vision Bv Display device with flexible display.
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6009226B2 (ja) 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101320384B1 (ko) 2011-06-30 2013-10-23 삼성디스플레이 주식회사 가요성 표시 패널 및 상기 가요성 표시 패널을 포함하는 표시 장치
US10061356B2 (en) 2011-06-30 2018-08-28 Samsung Display Co., Ltd. Flexible display panel and display apparatus including the flexible display panel
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112012007290B3 (de) 2011-10-14 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TW201322341A (zh) * 2011-11-21 2013-06-01 Ind Tech Res Inst 半導體元件以及其製造方法
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
KR101935553B1 (ko) 2012-02-01 2019-01-07 삼성디스플레이 주식회사 플렉시블 디스플레이 장치 및 그 제조방법
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
KR101922937B1 (ko) * 2012-02-28 2018-11-28 엘지디스플레이 주식회사 박막트랜지스터 기판 및 이의 제조 방법
JP6207178B2 (ja) 2012-03-05 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6087672B2 (ja) * 2012-03-16 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP6139952B2 (ja) 2012-04-13 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
US8860022B2 (en) * 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
JP5942574B2 (ja) * 2012-05-10 2016-06-29 セイコーエプソン株式会社 力検出素子、力検出モジュール、力検出ユニットおよびロボット
US20130300456A1 (en) 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor chip and semiconductor device
JP6077382B2 (ja) * 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9320111B2 (en) * 2012-05-31 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR102039424B1 (ko) * 2012-06-22 2019-11-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2014020517A (ja) 2012-07-23 2014-02-03 jia bin Zhang 自転車ハブ駆動装置
JP2014037209A (ja) 2012-08-20 2014-02-27 Mitsubishi Motors Corp 車両用ドアのプルハンドル構造
TW202422663A (zh) * 2012-09-14 2024-06-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103293790B (zh) * 2013-05-27 2016-01-06 京东方科技集团股份有限公司 像素单元及其制备方法、阵列基板、显示装置
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039310A1 (ja) * 2010-09-22 2012-03-29 株式会社アルバック 有機ｅｌ素子の製造方法、成膜装置、有機ｅｌ素子
US20120104385A1 (en) * 2010-11-03 2012-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120161126A1 (en) * 2010-12-28 2012-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20120187397A1 (en) * 2011-01-26 2012-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20120273773A1 (en) * 2011-04-29 2012-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130112968A1 (en) * 2011-11-09 2013-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111028687A (zh) * 2019-12-16 2020-04-17 厦门天马微电子有限公司 一种显示面板及显示装置
CN111028687B (zh) * 2019-12-16 2021-10-15 厦门天马微电子有限公司 一种显示面板及显示装置

Also Published As

Publication number Publication date
CN112510053A (zh) 2021-03-16
US11699762B2 (en) 2023-07-11
TW201535690A (zh) 2015-09-16
JP2021168386A (ja) 2021-10-21
JP2019117945A (ja) 2019-07-18
CN112510097A (zh) 2021-03-16
TWI675462B (zh) 2019-10-21
US20160336352A1 (en) 2016-11-17
TW202218138A (zh) 2022-05-01
TWI781043B (zh) 2022-10-11
KR102257136B1 (ko) 2021-05-26
KR102538469B1 (ko) 2023-06-01
TW202145543A (zh) 2021-12-01
TWI698006B (zh) 2020-07-01
JP6871471B2 (ja) 2021-05-12
JP2018182342A (ja) 2018-11-15
CN104821338A (zh) 2015-08-05
JP2015179822A (ja) 2015-10-08
TWI738384B (zh) 2021-09-01
JP2023080099A (ja) 2023-06-08
KR102306498B1 (ko) 2021-09-28
JP6637629B2 (ja) 2020-01-29
TWI667777B (zh) 2019-08-01
JP7490845B2 (ja) 2024-05-27
US20210013239A1 (en) 2021-01-14
JP2020065066A (ja) 2020-04-23
KR20230078983A (ko) 2023-06-05
JP2019080072A (ja) 2019-05-23
US20150221678A1 (en) 2015-08-06
US20230343875A1 (en) 2023-10-26
JP6533862B2 (ja) 2019-06-19
JP2024116141A (ja) 2024-08-27
JP2019024114A (ja) 2019-02-14
JP6871295B2 (ja) 2021-05-12
US10249645B2 (en) 2019-04-02
CN104821338B (zh) 2020-11-10
DE102015201707A1 (de) 2015-08-06
TW202105694A (zh) 2021-02-01
US20190244981A1 (en) 2019-08-08
TW202013693A (zh) 2020-04-01
JP2019179924A (ja) 2019-10-17
US9443876B2 (en) 2016-09-13
KR20190044043A (ko) 2019-04-29
TWI655752B (zh) 2019-04-01
JP2021015986A (ja) 2021-02-12
US20220020781A1 (en) 2022-01-20
TW201921656A (zh) 2019-06-01
JP6423123B2 (ja) 2018-11-14
KR20150092722A (ko) 2015-08-13
US10811435B2 (en) 2020-10-20
KR20210149015A (ko) 2021-12-08
TWI754604B (zh) 2022-02-01
JP6460614B1 (ja) 2019-01-30
CN110518017B (zh) 2023-09-19
KR20210006496A (ko) 2021-01-18
TW201929202A (zh) 2019-07-16
US11107837B2 (en) 2021-08-31
JP6440514B2 (ja) 2018-12-19
KR102335159B1 (ko) 2021-12-03

Similar Documents

Publication Publication Date Title
CN110518017A (zh) 半导体装置、显示装置、显示模块以及电子设备
TWI814293B (zh) 半導體裝置
CN105960712B (zh) 半导体装置
KR102323203B1 (ko) 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 상기 표시 장치를 가지는 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 가지는 전자기기
CN112233982A (zh) 半导体装置的制造方法
KR102723329B1 (ko) 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
KR20240157007A (ko) 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant