WO2020174605A1 - 表示装置及びその製造方法 - Google Patents

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WO2020174605A1
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display device
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gate
thin film
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達 岡部
家根田　剛士
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シャープ株式会社
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    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • a self-luminous organic EL display device using an organic electroluminescence (hereinafter also referred to as EL) element has been attracting attention.
  • EL organic electroluminescence
  • a flexible organic EL display device in which an organic EL element, various films, and the like are laminated on a flexible resin substrate has been proposed.
  • Patent Document 1 discloses a flexible display having a redundancy design including a pair of sinusoidal metal wirings that are 180 degrees out of phase with each other.
  • the wiring is formed of a refractory metal such as molybdenum or titanium, for example, when a metal film made of a refractory metal is formed on the gate insulating film, it occurs in the metal film.
  • the high stress may cause cracks in the gate insulating film. If this happens, the wiring formed by patterning the metal film made of refractory metal may be broken, or moisture may enter through the cracks formed in the gate insulating film, resulting in a decrease in manufacturing yield and reliability of the display device. The sex will be reduced.
  • the refractory metal has a relatively high electric resistance, and therefore it is necessary to increase the film thickness in order to reduce the wiring resistance.
  • the present invention has been made in view of the above points, and an object thereof is to suppress the occurrence of cracks in the gate insulating film and reduce the wiring resistance.
  • a method for manufacturing a display device includes a thin film transistor layer forming step of forming a thin film transistor layer in which a thin film transistor is provided for each sub pixel on a resin substrate, and the sub film on the thin film transistor layer.
  • a method of manufacturing a display device comprising a light emitting element layer forming step of forming a light emitting element layer provided with a light emitting element for each pixel, wherein the thin film transistor layer forming step forms a semiconductor film on the resin substrate.
  • a semiconductor layer forming step of patterning the semiconductor film to form a semiconductor layer a gate insulating film forming step of forming a gate insulating film so as to cover the semiconductor layer, and a first step so as to cover the gate insulating film.
  • a first etching step of etching the first metal film exposed from the first resist pattern to form a first metal layer, and a first etching step of removing the first resist pattern used in the first etching step A first metal film forming step of forming a metal film, and a first photo step of forming a first resist pattern by applying a resist on the first metal film and then exposing the resist with a first mask.
  • the resist is exposed by a second mask to form a second resist pattern, and the second metal film exposed from the second resist pattern is etched to form a second metal layer.
  • the display device is provided with a resin substrate, a thin film transistor layer provided on the resin substrate, in which a thin film transistor is provided for each sub-pixel, and a thin film transistor layer provided on the thin film transistor layer, and the light-emitting element is provided for each sub-pixel.
  • a light emitting element layer in which the semiconductor layer, a gate insulating film, and a gate layer are sequentially provided as the thin film transistor layer on the resin substrate, wherein the gate layer is on the gate insulating film.
  • the length of the second metal layer is less than or equal to the length of the first metal layer.
  • the display device is provided with a resin substrate, a thin film transistor layer provided on the resin substrate, in which a thin film transistor is provided for each sub-pixel, and a thin film transistor layer provided on the thin film transistor layer, and the light-emitting element is provided for each sub-pixel.
  • a light emitting element layer arranged, a display device in which a semiconductor layer made of low-temperature polysilicon, a gate insulating film and a gate layer are sequentially provided as the thin film transistor layer on the resin substrate, wherein the gate layer is A first metal layer provided on the gate insulating film and a second metal layer provided on the first metal layer are provided, and the semiconductor layer is provided so as to overlap with the first metal layer.
  • the second metal layer is provided so as to project from both ends of the first metal layer in the direction of the channel length of the semiconductor layer and cover the first metal layer.
  • the gate layer not overlapping the semiconductor layer has a portion in which the width of the second metal layer is less than or equal to the width of the first metal layer.
  • the display device is provided with a resin substrate, a thin film transistor layer provided on the resin substrate, in which a thin film transistor is provided for each sub-pixel, and a thin film transistor layer provided on the thin film transistor layer, and the light-emitting element is provided for each sub-pixel.
  • a semiconductor layer, a gate insulating film and a gate layer are sequentially provided as the thin film transistor layer on the resin substrate, wherein the thin film transistor includes a first thin film transistor and a second thin film transistor.
  • the semiconductor layer is provided with a first semiconductor layer and a second semiconductor layer provided so as to correspond to the first thin film transistor and the second thin film transistor, and the gate layer is provided with the first thin film transistor and the second thin film transistor.
  • first gate layer and a second gate layer provided so as to correspond to the thin film transistor
  • first gate layer and the second gate layer are a first metal layer provided on the gate insulating film
  • a second metal layer provided on the first metal layer
  • the first semiconductor layer has a first intrinsic region provided so as to overlap with the first gate layer, and the first intrinsic region.
  • a pair of first conductor regions provided so as to be sandwiched, and the pair of first conductor regions of the first intrinsic region do not overlap with the corresponding first metal layer and second metal layer.
  • An offset region is provided in the first semiconductor layer, and a boundary between the pair of first conductor regions and the first intrinsic region is provided so as to be aligned with a step formed on the surface of the gate insulating film.
  • the length of the corresponding second metal layer is equal to or less than the length of the corresponding first metal layer, and the second semiconductor layer overlaps with the corresponding first metal layer.
  • a pair of second conductor regions provided so as to sandwich the second intrinsic region, the boundary between the pair of second conductor regions and the second intrinsic region is ,
  • a second gate layer which is provided so as to be aligned with an end portion of the corresponding first metal layer and overlaps with the second intrinsic region, the corresponding second metal layer has a channel length of the second semiconductor layer.
  • a second gate layer which is provided so as to project from both ends of the corresponding first metal layer in the direction and covers the first metal layer and does not overlap the second semiconductor layer, corresponds to the second gate layer.
  • the width of the second metal layer is less than or equal to the width of the corresponding first metal layer.
  • the gate layer of the thin film transistor layer is formed by laminating the second metal layer formed by the above method on the gate insulating film, so that the generation of cracks in the gate insulating film is suppressed and the wiring resistance of the gate layer is lowered.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing a schematic configuration of a display region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 3 is a sectional view showing a detailed configuration of a display region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is an equivalent circuit diagram showing a pixel circuit of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a plan view of a TFT layer forming the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a sectional view of the TFT layer taken along line VI-VI in FIG. FIG.
  • FIG. 7 is a sectional view of the TFT layer taken along line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view showing an organic EL layer forming the organic EL display device according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a semiconductor layer forming step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 7.
  • FIG. 10 is a cross-sectional view showing a first metal film forming step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 6.
  • FIG. 11 is a cross-sectional view showing a first photo process in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a diagram corresponding to FIG. 6.
  • FIG. 12 is a cross-sectional view showing a first etching step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 6.
  • FIG. 13 is a cross-sectional view showing a second metal film forming step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 6.
  • FIG. 14 is a cross-sectional view showing a second photo step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, which is a view corresponding to FIG. 6.
  • FIG. 15 is a cross-sectional view showing a second etching step in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, and is a diagram corresponding to FIG. 6.
  • FIG. 16 is a cross-sectional view showing a step of forming a conductor in the method of manufacturing the organic EL display device according to the first embodiment of the present invention, which is a diagram corresponding to FIG. 6.
  • FIG. 17 is a cross-sectional view of a TFT layer that constitutes a modification of the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 6.
  • FIG. 18 is a cross-sectional view of a TFT layer constituting a modified example of the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 7.
  • FIG. 19 is a cross-sectional view showing a second photo step in the manufacturing method of the modified example of the organic EL display device according to the first embodiment of the present invention, and a view corresponding to FIG. 17.
  • FIG. 18 is a cross-sectional view of a TFT layer constituting a modified example of the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 7.
  • FIG. 19 is a cross-sectional view showing a second photo step in the manufacturing method of the modified example of the organic EL display device according to the first embodiment of the present invention
  • FIG. 20 is a cross-sectional view showing a second etching step in the manufacturing method of the modified example of the organic EL display device according to the first embodiment of the present invention, and a view corresponding to FIG. 17.
  • FIG. 21 is a cross-sectional view showing a conductorizing step in the manufacturing method of the modified example of the organic EL display device according to the first embodiment of the present invention, and is a view corresponding to FIG. 17.
  • FIG. 22 is a plan view of a TFT layer forming the organic EL display device according to the second embodiment of the present invention.
  • FIG. 23 is a sectional view of the TFT layer taken along the line XXIII-XXIII in FIG. FIG.
  • FIG. 24 is a cross-sectional view showing a conductorizing step in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is a view corresponding to FIG. 23.
  • FIG. 25 is a cross-sectional view showing the second metal film forming step in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is a view corresponding to FIG. 23.
  • FIG. 26 is a cross-sectional view showing a second photo process in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is a diagram corresponding to FIG. 23.
  • FIG. 25 is a cross-sectional view showing the second metal film forming step in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is a view corresponding to FIG. 23.
  • FIG. 26 is a cross-sectional view showing a second photo process in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is
  • FIG. 27 is a cross-sectional view showing a second etching step in the method of manufacturing the organic EL display device according to the second embodiment of the present invention, and is a view corresponding to FIG. 23.
  • FIG. 28 is a cross-sectional view of a TFT layer constituting a modified example of the organic EL display device according to the second embodiment of the present invention, and is a view corresponding to FIG. 23.
  • FIG. 29 is a plan view of a TFT layer forming the organic EL display device according to the third embodiment of the present invention.
  • FIG. 30 is a sectional view of the TFT layer taken along the line XXX-XXX in FIG. FIG.
  • FIG. 31 is a cross-sectional view showing a second photo process in the method of manufacturing the organic EL display device according to the third embodiment of the present invention, and is a diagram corresponding to FIG. 30.
  • 32 is a cross-sectional view showing a second etching step in the method of manufacturing an organic EL display device according to the third embodiment of the present invention, and is a view corresponding to FIG. 30.
  • FIG. 33 is a plan view of a TFT layer forming the organic EL display device according to the fourth embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50 of the present embodiment.
  • FIG. 2 is a plan view showing a schematic configuration of the display area D of the organic EL display device 50.
  • FIG. 3 is a cross-sectional view showing a detailed configuration of the display area D of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram showing the pixel circuit 45 of the organic EL display device 50. Further, FIG.
  • FIG. 5 is a plan view of the TFT layer 30a that constitutes the organic EL display device 50.
  • 6 and 7 are cross-sectional views of the TFT layer 30a taken along line VI-VI and line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view showing the organic EL layer 33 which constitutes the organic EL display device 50.
  • the organic EL display device 50 includes, for example, a rectangular display area D for displaying an image and a frame area F provided around the display area D.
  • the rectangular display area D is illustrated, but the rectangular shape may have, for example, a shape in which the sides are arcuate, a shape in which the corners are arcuate, or a part of the sides.
  • a substantially rectangular shape such as a shape with a cutout is also included.
  • a plurality of sub-pixels P are arranged in a matrix. Further, in the display area D, as shown in FIG. 2, for example, a sub-pixel P having a red light-emitting area Er for displaying a red color, a sub-pixel P having a green light-emitting area Eg for performing a green color display, And sub-pixels P having a blue light emitting region Eb for displaying blue are provided adjacent to each other. In the display area D, for example, one pixel is configured by three adjacent sub-pixels P having the red light emitting area Er, the green light emitting area Eg, and the blue light emitting area Eb.
  • a terminal portion T is provided at the right end of the frame area F in FIG. Further, in the frame region F, as shown in FIG. 1, between the display region D and the terminal portion T, a bent portion B which can be bent at 180° (in a U shape) with the longitudinal direction in the drawing as a bending axis. Are provided so as to extend in one direction (vertical direction in the figure).
  • the organic EL display device 50 includes a resin substrate layer 10 provided as a resin substrate, and a thin film transistor (hereinafter also referred to as TFT) layer 30a provided on the resin substrate layer 10. , And an organic EL element layer 40 provided as a light emitting element layer on the TFT layer 30a.
  • TFT thin film transistor
  • the resin substrate layer 10 is made of, for example, a polyimide resin or the like.
  • the TFT layer 30a includes a base coat film 11 provided on the resin substrate layer 10, and a first pixel circuit 45 (see FIG. 4) provided on the base coat film 11 for each sub-pixel P.
  • a plurality of pixel circuits 45 are arranged in a matrix corresponding to the plurality of sub-pixels P.
  • the present invention is not limited to the configuration of the pixel circuit 45.
  • the TFT layer 30a is provided with a plurality of gate lines 16g as gate layers so as to extend parallel to each other in the lateral direction in the figure.
  • the TFT layer 30a is provided with a plurality of light emission control lines 16e as gate layers so as to extend parallel to each other in the lateral direction in the figure.
  • the TFT layer 30a is provided with a plurality of initialization power supply lines 18i as an intermediate metal layer so as to extend in the lateral direction in the drawing in parallel with each other.
  • FIG. 1 initialization power supply lines
  • each light emission control line 16e is provided so as to be adjacent to each gate line 16g and each initialization power supply line 18i in a plan view.
  • the TFT layer 30a is provided with a plurality of source lines 20f as source layers so as to extend parallel to each other in the vertical direction in the figure.
  • the TFT layer 30a is provided with a plurality of power supply lines 20g as source layers so as to extend parallel to each other in the vertical direction in the figure.
  • Each power supply line 20g is provided so as to be adjacent to each source line 20f in a plan view, as shown in FIG.
  • the first initialization TFT 9a to the second initialization TFT 9g include a first terminal (see circled number 1 in FIG. 4) and a second terminal (see circled number 2 in FIG. 4) arranged so as to be separated from each other. ) And a control terminal for controlling conduction between the first terminal and the second terminal.
  • the definition of the first terminal and the second terminal is as described in FIG. 4, and is common to all the TFTs 9a to 9g.
  • the first initialization TFT 9a has its control terminal electrically connected to the corresponding gate line 16g, and its first terminal connected to the gate electrode 16a of the capacitor 9h described later. It is electrically connected, and its second terminal is electrically connected to the corresponding initialization power supply line 18i.
  • the first initialization TFT 9a is configured to initialize the voltage applied to the control terminal of the drive TFT 9d by applying the voltage of the initialization power supply line 18i to the capacitor 9h.
  • the control terminal of the first initialization TFT 9a is scanned one before the gate line 16g electrically connected to the control terminals of the threshold voltage compensation TFT 9b, the write control TFT 9c and the second initialization TFT 9g. It is electrically connected to the gate line 16g.
  • the threshold voltage compensation TFT 9b has its control terminal electrically connected to the corresponding gate line 16g, and its first terminal electrically connected to the second terminal of the drive TFT 9d. The second terminal is electrically connected to the control terminal of the driving TFT 9d.
  • the threshold voltage compensating TFT 9b is configured to set the driving TFT 9d in a diode connection state according to the selection of the gate line 16g to compensate the threshold voltage of the driving TFT 9d.
  • the write control TFT 9c has its control terminal electrically connected to the corresponding gate line 16g and its first terminal electrically connected to the corresponding source line 20f in each sub-pixel P.
  • the second terminal is electrically connected to the first terminal of the driving TFT 9d.
  • the write control TFT 9c is configured to apply the voltage of the source line 20f to the first terminal of the drive TFT 9d according to the selection of the gate line 16g.
  • the drive TFT 9d has its control terminal electrically connected to the first terminal of the first initialization TFT 9a and the second terminal of the threshold voltage compensation TFT 9b in each sub-pixel P, and its first terminal. Are electrically connected to the respective second terminals of the write control TFT 9c and the power supply TFT 9e, and the second terminals thereof are electrically connected to the respective first terminals of the threshold voltage compensation TFT 9b and the light emission control TFT 9f.
  • the drive TFT 9d controls the amount of current of the organic EL element 35 by applying a drive current according to the voltage applied between its control terminal and its first terminal to the first terminal of the light emission control TFT 9f. Is configured to.
  • the driving TFT 9d includes a semiconductor layer 12ad, a gate insulating film 13, a gate electrode (control terminal) 16a, a first interlayer insulating film 17 which are sequentially provided on the base coat film 11. , The second interlayer insulating film 19, and the first terminal 20a and the second terminal 20b.
  • the semiconductor layer 12ad is provided in a substantially H-shape on the base coat film 11, as shown in FIGS. Further, as shown in FIGS.
  • the semiconductor layer 12ad includes an intrinsic region 12ac provided so as to overlap the gate electrode 16a in a plan view, a pair of conductor regions 12aa provided so as to sandwich the intrinsic region 12ac, and 12ab (dot portion in FIG. 5).
  • the intrinsic region 12ac has an intermediate portion provided in a substantially V shape in a plan view.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12ad as shown in FIGS. 3, 6 and 7. As shown in FIG. 6, the surface of the gate insulating film 13 exposed from the gate electrode 16a is formed along the peripheral edge of the gate electrode 16a by a first etching step and a second etching step described later.
  • the step S of the step exists.
  • the gate electrode 16a is provided on the gate insulating film 13 in a rectangular island shape in plan view so as to overlap with the intrinsic region 12ac of the semiconductor layer 12ad.
  • the gate electrode 16a includes a first metal layer 14a provided on the gate insulating film 13 and a second metal layer 15a provided on the first metal layer 14a. I have it.
  • the second metal layer is formed in the channel length direction L of the intrinsic region 12ac of the semiconductor layer 12ad (horizontal direction in FIG. 5) and in the direction orthogonal thereto (vertical direction in FIG. 5).
  • the length of 15a is less than or equal to the length of the first metal layer 14a.
  • the first metal layer 14a and the second metal layer 15a are made of the same refractory metal such as tungsten, tantalum, molybdenum, niobium, titanium, molybdenum nitride.
  • the intrinsic region 12ac of the semiconductor layer 12ad is provided so as to be aligned with the first metal layer 14a, as shown in FIG.
  • “matching” does not only mean that the side surfaces of the two target layers are flush with each other in the vertical direction, but also that the side surfaces of the two layers are continuously inclined surfaces such as a tapered shape.
  • the side faces are exactly the same, including the case where the side faces are aligned, and includes a side face shift of about 2 ⁇ m to 3 ⁇ m due to a difference in etching rate or the like.
  • the first interlayer insulating film 17 is provided so as to cover the gate electrode 16a, the emission control line 16e, and the gate line 16g, as shown in FIGS. 3, 6, and 7.
  • the second interlayer insulating film 19 is provided on the first interlayer insulating film 17 via a capacitance electrode 18c described later, as shown in FIGS. 3, 6, and 7.
  • the first terminal 20a and the second terminal 20b are provided on the second interlayer insulating film 19 so as to be separated from each other, as shown in FIG.
  • the first terminal 20a and the second terminal 20b are, as shown in FIG. 3, via contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 17 and the second interlayer insulating film 19. And is electrically connected to the conductor region 12aa and the conductor region 12ab of the semiconductor layer 12ad, respectively.
  • the gate line 16g in which the first metal layer 14g and the second metal layer 15g are stacked, and the emission control line 16e in which the first metal layer 14e and the second metal layer 15e are stacked are It has a laminated structure similar to the laminated structure of the gate electrode 16a described above.
  • the power supply TFT 9e has its control terminal electrically connected to the corresponding light emission control line 16e and its first terminal electrically connected to the corresponding power supply line 20g in each sub-pixel P.
  • the second terminal is electrically connected to the first terminal of the driving TFT 9d.
  • the power supply TFT 9e is configured to apply the voltage of the power supply line 20g to the first terminal of the drive TFT 9d according to the selection of the light emission control line 16e.
  • each light emitting control TFT 9f its control terminal is electrically connected to the corresponding light emission control line 16e, and its first terminal is electrically connected to the second terminal of the drive TFT 9d.
  • the second terminal is electrically connected to the first electrode 31 of the organic EL element 35 described later.
  • the light emission control TFT 9f is configured to apply the drive current to the organic EL element 35 according to the selection of the light emission control line 16e.
  • the emission control TFT 9f includes a semiconductor layer 12ae, a gate insulating film 13, a gate electrode (control terminal) 16b, a first interlayer insulating film 17, a first interlayer insulating film 17, and a first interlayer insulating film 17 which are sequentially provided on the base coat film 11.
  • the two-layer insulating film 19 and the first terminal 20c and the second terminal 20d are provided.
  • the semiconductor layer 12ae is provided on the base coat film 11 in an island shape, and includes an intrinsic region and a pair of conductor regions provided so as to sandwich the intrinsic region, like the semiconductor layer 12ad described above.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12ae, as shown in FIG.
  • the gate electrode 16b is provided on the gate insulating film 13 so as to overlap with the intrinsic region of the semiconductor layer 12ae.
  • the first interlayer insulating film 17 and the second interlayer insulating film 19 are sequentially provided so as to cover the gate electrode 16b, as shown in FIG.
  • the first terminal 20c and the second terminal 20d are provided on the second interlayer insulating film 19 so as to be separated from each other, as shown in FIG.
  • the first terminal 18c and the second terminal 18d are, as shown in FIG. 3, via contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 17 and the second interlayer insulating film 19.
  • the first initialization TFT 9a, the threshold voltage compensation TFT 9b, the writing control TFT 9c, the power supply TFT 9e, and the second initialization TFT 9g have substantially the same configuration as the above-described emission control TFT 9f.
  • the control terminal of the second initialization TFT 9g is electrically connected to the corresponding gate line 16g, and the first terminal thereof is electrically connected to the organic EL element 35. , And its second terminal is electrically connected to the corresponding initialization power supply line 18i.
  • the second initialization TFT 9g is configured to reset the charge accumulated in the first electrode 31 of the organic EL element 35 in accordance with the selection of the gate line 16g.
  • the capacitor 9h includes a gate electrode 16a provided as a lower electrode, a first interlayer insulating film 17 provided as a first inorganic insulating film on the gate electrode 16a, and a first The interlayer insulating film 17 is provided with an upper electrode and a capacitor electrode 18c provided as an intermediate metal layer so as to overlap the gate electrode 16a in a plan view.
  • the capacitor 9h is electrically connected to the gate electrode 14a of the drive TFT 9d by forming the gate electrode 14a of the sub-pixel P integrally with the gate electrode 14a of the drive TFT 9d, as shown in FIG.
  • the capacitor 9h stores with the voltage of the corresponding source line 20f when the corresponding gate line 16g is in the selected state, and holds the stored voltage so that when the corresponding gate line 16g is in the non-selected state. It is configured to maintain the voltage applied to the gate electrode 16a of the driving TFT 9d. Further, as shown in FIG. 5, the capacitance electrode 18c is provided to the outside of the peripheral edge of the gate electrode 16a over the entire periphery of the peripheral edge of the gate electrode 16a.
  • the capacitance electrode 18c is provided with an opening 18m for exposing the first interlayer insulating film 17.
  • a second interlayer insulating film 19 is provided as a second inorganic insulating film on the capacitance electrode 18c so as to cover the capacitance electrode 18.
  • the gate electrode 16a is electrically connected to the gate electrode 16a through the contact holes formed in the first interlayer insulating film 17 and the second interlayer insulating film 19 exposed from the opening 18m of the capacitor electrode 18c.
  • a connection wiring 20e connected to is provided.
  • the gate line 16g and the gate electrode (lower electrode) 16a are provided so as to be aligned with each other, as shown in FIG.
  • the distance Wa between the first metal layer 14g of the gate line 16g and the first metal layer 14a of the gate electrode (lower electrode) 16a arranged side by side is the second metal of the gate line 16g arranged side by side as shown in FIG. It is shorter than the distance Wb between the layer 15g and the second metal layer 15a of the gate electrode (lower electrode) 16a.
  • the end portion of the capacitance electrode (upper electrode) 18c on the gate line 16g side has the first metal layer 14g and the gate electrode (lower side) of the gate line 16g aligned with each other in plan view. It is arranged between the electrode 16a and the first metal layer 14a.
  • the light emission control line 16e and the gate electrode (lower electrode) 16a are provided so as to be aligned with each other, as shown in FIG.
  • the distance Wc between the first metal layer 14e of the emission control lines 16e and the first metal layer 14a of the gate electrode (lower electrode) 16a aligned with each other is equal to that of the emission control lines 16e aligned with each other. It is shorter than the distance Wb between the second metal layer 15e and the second metal layer 15a of the gate electrode (lower electrode) 16a.
  • the end portion of the capacitance electrode (upper electrode) 18c on the side of the light emission control line 16e has the first metal layer 14e and the gate electrode (of the light emission control line 16e arranged side by side in plan view).
  • the lower electrode) 16a is arranged between the first metal layer 14a.
  • the organic EL element layer 40 corresponds to a plurality of pixel circuits 45, and a plurality of organic EL elements provided as a plurality of light emitting elements so as to be arranged in a matrix on the flattening film 21. 35 and a sealing film 39 provided so as to cover each organic EL element 35.
  • the organic EL element 35 is common to the first electrode 31 provided on the flattening film 21, the organic EL layer 33 provided on the first electrode 31, and the entire display region D. And a second electrode 34 provided on the organic EL layer 33.
  • the first electrode 31 is electrically connected to the second terminal 20d of the emission control TFT 9f of each sub-pixel P through a contact hole formed in the flattening film 21.
  • the first electrode 31 has a function of injecting holes into the organic EL layer 33.
  • the first electrode 31 is more preferably formed of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 33.
  • a material forming the first electrode 31 for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au).
  • the material forming the first electrode 31 may be an alloy such as astatine (At)/oxidized astatine (AtO 2 ). Further, the material forming the first electrode 31 is, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). It may be. Further, the first electrode 31 may be formed by stacking a plurality of layers made of the above materials. Examples of the compound material having a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the peripheral edge of the first electrode 31 is covered with an edge cover 32 provided in a grid pattern over the entire display area D.
  • the material forming the edge cover 32 include positive photosensitive resins such as polyimide resin, acrylic resin, polysiloxane resin, and novolac resin.
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4, and an electron injection layer 5, which are sequentially provided on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer and has a function of bringing the energy levels of the first electrode 31 and the organic EL layer 33 close to each other and improving the hole injection efficiency from the first electrode 31 to the organic EL layer 33.
  • the material forming the hole injection layer for example, triazole derivative, oxadiazole derivative, imidazole derivative, polyarylalkane derivative, pyrazoline derivative, phenylenediamine derivative, oxazole derivative, styrylanthracene derivative, fluorenone derivative, Examples thereof include hydrazone derivatives and stilbene derivatives.
  • the hole transport layer 2 has a function of improving the efficiency of transporting holes from the first electrode 31 to the organic EL layer 33.
  • examples of the material forming the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylenevinylene, polysilane, triazole derivatives, and oxadiazole.
  • Derivatives imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, Examples thereof include hydrogenated amorphous silicon carbide, zinc sulfide, zinc selenide and the like.
  • the light emitting layer 3 when the voltage is applied by the first electrode 31 and the second electrode 34, holes and electrons are injected from the first electrode 31 and the second electrode 34, respectively, and the holes and electrons are recombined. Area.
  • the light emitting layer 3 is formed of a material having high luminous efficiency. Examples of the material forming the light emitting layer 3 include metal oxinoid compound [8-hydroxyquinoline metal complex], naphthalene derivative, anthracene derivative, diphenylethylene derivative, vinylacetone derivative, triphenylamine derivative, butadiene derivative, coumarin derivative.
  • the electron transport layer 4 has a function of efficiently moving electrons to the light emitting layer 3.
  • examples of the material forming the electron transport layer 4 include organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , Silole derivatives, metal oxinoid compounds and the like.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency of injecting electrons from the second electrode 34 to the organic EL layer 33. With this function, The drive voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • a material forming the electron injection layer 5 for example, lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), barium fluoride. Examples thereof include inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided so as to cover the organic EL layer 33 of each sub-pixel P and the edge cover 32 common to all the sub-pixels P. Further, the second electrode 34 has a function of injecting electrons into the organic EL layer 33. Further, the second electrode 34 is more preferably made of a material having a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 33.
  • a material forming the second electrode 34 for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au).
  • the second electrode 34 is, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/oxidized astatine (AtO 2 ).
  • the second electrode 34 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), indium zinc oxide (IZO). ..
  • the second electrode 34 may be formed by stacking a plurality of layers made of the above materials.
  • Examples of the material having a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), and sodium.
  • (Na)/potassium (K) lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) Etc.
  • the sealing film 39 includes a first sealing inorganic insulating film 36 provided so as to cover the second electrode 34, and a sealing organic film provided on the first sealing inorganic insulating film 36.
  • the film 37 and the second sealing inorganic insulating film 38 provided so as to cover the sealing organic film 37 are provided, and have a function of protecting the organic EL layer 33 from moisture, oxygen and the like.
  • the first sealing inorganic insulating film 36 and the second sealing inorganic insulating film 38 are, for example, silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), trisilicon tetranitride (Si 3 N 4 ).
  • the sealing organic film 37 is made of an organic material such as acrylic resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50 in each sub-pixel P, first, when the corresponding light emission control line 16e is selected and brought into the inactive state, the organic EL element 35 goes into the non-light emitting state. In the non-light emitting state, the corresponding gate line 16g (electrically connected to the first initializing TFT 9a) is selected, and the gate signal is input to the first initializing TFT 9a via the gate line 14g. , The first initialization TFT 9a is turned on, the corresponding voltage of the initialization power supply line 18i is applied to the capacitor 9h, and the drive TFT 9d is turned on.
  • the charge of the capacitor 9h is discharged, and the voltage applied to the control terminal (gate electrode) 16a of the driving TFT 9d is initialized.
  • the corresponding gate line 16g (electrically connected to the threshold voltage compensating TFT 9b, the write control TFT 9c and the second initializing TFT 9g) is selected and brought into an active state, so that the threshold voltage compensating TFT 9b and the writing line are written.
  • the internal control TFT 9c is turned on, a predetermined voltage corresponding to the source signal transmitted via the corresponding source line 20f is written to the capacitor 9h via the diode-connected drive TFT 9d, and the second initialization TFT 9g is turned on.
  • the ON state is entered, and the initialization signal is applied to the first electrode 31 of the organic EL element 35 via the corresponding initialization power supply line 18i, and the charge accumulated in the first electrode 31 is reset.
  • the corresponding light emission control line 16e is selected, the power supply TFT 9e and the light emission control TFT 9f are turned on, and the drive current corresponding to the voltage applied to the control terminal (gate electrode) 16a of the drive TFT 9d is supplied from the corresponding power line 20g. It is supplied to the organic EL element 35. In this way, in the organic EL display device 50, in each sub-pixel P, the organic EL element 35 emits light with the brightness corresponding to the drive current, and image display is performed.
  • the manufacturing method of the organic EL display device 50 of the present embodiment includes a semiconductor layer forming step, a gate insulating film forming step, a first metal film forming step, a first photo step, a first etching step, a first peeling step, A TFT layer forming step of sequentially performing a second metal film forming step, a second photo step, a second etching step, a second peeling step, and a conductorizing step, and an organic EL element layer forming step are provided.
  • FIG. 9 is a cross-sectional view showing a semiconductor layer forming step in the method for manufacturing the organic EL display device 50, and corresponds to FIG. 7.
  • FIG. 10 shows the first metal film forming step, the first photo step, and the first etching step in the manufacturing method of the organic EL display device 50.
  • FIG. 7 is a cross-sectional view showing the second metal film forming step, the second photo step, the second etching step, and the conductorizing step, and is a view corresponding to FIG. 6.
  • ⁇ TFT layer forming step> First, for example, by forming an inorganic insulating film (thickness of about 1000 nm) such as a silicon oxide film on the resin substrate layer 10 formed on a glass substrate by, for example, a plasma CVD (Chemical Vapor Deposition) method, The base coat film 11 is formed.
  • an inorganic insulating film thickness of about 1000 nm
  • a plasma CVD Chemical Vapor Deposition
  • an amorphous silicon film (about 50 nm in thickness) is formed on the entire substrate on which the base coat film 11 is formed by a plasma CVD method, and the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film.
  • the polysilicon film 12 is patterned to form a semiconductor layer 12a and the like as shown in FIG. 9 (semiconductor layer forming step).
  • an inorganic insulating film (about 100 nm) such as a silicon oxide film is formed over the entire substrate on which the semiconductor layer 12a and the like are formed, and the gate insulating film 13 is covered so as to cover the semiconductor layer 12a. Are formed (gate insulating film forming step).
  • a molybdenum film (having a thickness of about 125 nm) is formed on the entire substrate on which the gate insulating film 13 is formed by, for example, a sputtering method, and is formed so as to cover the gate insulating film 13 as shown in FIG.
  • the first metal film 14 is formed (first metal film forming step).
  • the resist R (two-dot chain line in FIG. 11) is exposed by the first mask M to expose the first resist pattern Ra. Are formed (first photo step).
  • first metal film 14 exposed from the first resist pattern Ra is etched to form the first metal layers 14a, 14e and 14g, etc. as shown in FIG. 12 (first etching step).
  • first etching step since the surface layer of the gate insulating film 13 underlying the first metal film 14 is also etched, as shown in FIG. 12, there is one step on the surface of the gate insulating film 13. It is formed.
  • the first resist pattern Ra used in the first etching step is peeled off (first peeling step).
  • a molybdenum film (having a thickness of about 125 nm) is formed by, for example, a sputtering method so as to cover the first metal layers 14a, 14e, 14g and the like exposed by peeling the first resist pattern Ra, and As shown in, the second metal film 15 is formed (second metal film forming step).
  • the resist R is exposed by the second mask M to form the second resist pattern Rb as shown in FIG. 14 (second photo step). ..
  • the second mask M can use the same mask as the first mask M.
  • the second metal film 15 exposed from the second resist pattern Rb is etched to form second metal layers 15a, 15e and 15g, etc. as shown in FIG. 15, and the first metal layers 14a, 14e and A gate layer including the gate electrode 16a, the emission control line 16e, and the gate line 16g, in which 14g and the second metal layers 15a, 15e, and 15g are stacked, is formed (second etching step).
  • second etching step since the surface layer of the gate insulating film 13 underlying the second metal film 14 is also etched again, as shown in FIG. 15, the surface of the gate insulating film 13 has two steps. S is formed.
  • the gate layer including the gate electrode 16a, the emission control line 16e, and the gate line 16g is formed by repeating the film formation and patterning of the metal film twice by the two steps S formed on the surface of the gate insulating film 13. You can see that it was done.
  • the second resist pattern Rb used in the second etching step is stripped (second stripping step).
  • the semiconductor layer 12a and the like are doped with impurity ions to partially convert the semiconductor layer 12a and the like into a conductor as shown in FIG.
  • the semiconductor layers 12ad, 12ae having the conductor region 12aa, the conductor region 12ab, and the intrinsic region 12ac are formed (conducting step).
  • the manufacturing method in which the conductorizing step is performed after the second peeling step is illustrated, but the conductorizing step may be performed before the second peeling step.
  • an inorganic insulating film (about 100 nm thick) such as a silicon oxide film is formed over the entire substrate on which the semiconductor layers 12ad, 12ae and the like are formed by, for example, a plasma CVD method, so that the first interlayer insulating film 17 is formed.
  • a plasma CVD method a plasma CVD method
  • a metal film such as a molybdenum film (about 250 nm thick) is formed over the entire substrate on which the first interlayer insulating film 17 is formed, for example, by sputtering, and then the metal film is patterned to form a capacitor.
  • An intermediate metal layer such as the electrode 18c and the initialization power supply line 18i is formed.
  • the intermediate metal layer may be used together with the gate layer, for example, as a leading wiring when leading from the terminal of the terminal portion T to the data signal line of the display region D.
  • the gate layer and the intermediate metal layer have the same metal material and the same film thickness in order to match the wiring resistance of the lead wiring. Therefore, it is preferable that the intermediate metal layer is also a metal laminated film of the first metal layer and the second metal layer in the same process as the gate layer.
  • an inorganic insulating film (about 500 nm thick) such as a silicon oxide film is formed over the entire substrate on which the capacitance electrode 18c and the like are formed, thereby forming the second interlayer insulating film 19.
  • the laminated film of the gate insulating film 13, the first interlayer insulating film 17, and the second interlayer insulating film 19 is patterned to form a contact hole.
  • a titanium film (thickness of about 30 nm), an aluminum film (thickness of about 300 nm), a titanium film (thickness of about 50 nm), etc. are sequentially formed on the entire substrate in which the contact holes are formed by, for example, a sputtering method.
  • the source metal film is patterned to form the connection wiring 20e, the source line 20f, the power supply line 20g, and the like.
  • a polyimide-based photosensitive resin film (about 2 ⁇ m thick) is applied to the entire substrate on which the connection wiring 20e and the like are formed by, for example, a spin coating method or a slit coating method, and then the coating film is applied.
  • the flattening film 21 is formed.
  • the TFT layer 30a can be formed as described above.
  • ⁇ Organic EL element layer forming step> The first electrode 31, the edge cover 32, the organic EL layer 33 (the hole injection layer 1, the hole transport layer 2, the light emitting layer 3, the electron transport layer) is formed on the flattening film 21 of the TFT layer 30a by a known method. After forming the layer 4, the electron injection layer 5) and the second electrode 34, the sealing film 39 (first sealing inorganic insulating film 36, sealing organic film 37, second sealing inorganic insulating film 38) is formed. Thus, the organic EL element layer 40 is formed.
  • a protective sheet (not shown) is attached to the surface of the substrate on which the sealing film 39 is formed, laser light is irradiated from the glass substrate side of the resin substrate layer 10 so that the glass substrate is exposed from the lower surface of the resin substrate layer 10. Then, a protective sheet (not shown) is attached to the lower surface of the resin substrate layer 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50 of this embodiment can be manufactured as described above.
  • FIG. 17 and FIG. 18 are cross-sectional views of the TFT layer 30b constituting a modified example of the organic EL display device 50 of this embodiment, and are views corresponding to FIG. 6 and FIG.
  • the semiconductor layers 12ad and the like are formed of low temperature polysilicon, but in the TFT layer 30b of the modified example, the semiconductor layers 12bd and the like are formed of an oxide semiconductor. Therefore, in the TFT layer 30b, the cross-sectional shape of the underlying gate insulating film 13b of the semiconductor layer 12bd of each of the TFTs 9a to 9g, and the cross-sectional shapes of the first interlayer insulating film 17b, the capacitor electrode 18cb, and the second interlayer insulating film 19b accordingly.
  • the TFT layer 30a is the same as the TFT layer 30a except for the difference.
  • the drive TFT 9d will be described by way of example.
  • FIG. It is provided with a two-layer insulating film 19b, a first terminal 20a (see FIG. 3) and a second terminal 20b (see FIG. 3).
  • the semiconductor layer 12bd is provided in a substantially H shape on the base coat film 11, similarly to the semiconductor layer 12ad.
  • the semiconductor layer 12bd like the semiconductor layer 12ad, includes an intrinsic region 12bc provided so as to overlap the gate electrode 16b in a plan view, and a pair of conductor regions 12ba and 12bb provided so as to sandwich the intrinsic region 12bc. I have it.
  • the intrinsic region 12bc is provided with an intermediate portion in a substantially V shape in a plan view, like the intrinsic region 12ac.
  • the gate insulating film 13b is provided in an island shape so as to be aligned with the gate electrode 16b, the emission control line 16e, and the gate line 16g.
  • the gate electrode 16b is provided on the gate insulating film 13b in a rectangular island shape in plan view so as to overlap with the intrinsic region 12bc of the semiconductor layer 12bd.
  • the gate electrode 16b includes a first metal layer 14b provided on the gate insulating film 13 and a second metal layer 15b provided on the first metal layer 14b, as shown in FIG. ..
  • the first metal layer 14b and the second metal layer 15b are made of the same refractory metal such as tungsten, tantalum, molybdenum, niobium, titanium, and molybdenum nitride.
  • the intrinsic region 12bc of the semiconductor layer 12bd is provided so as to be aligned with the first metal layer 14b of the gate electrode 16b.
  • the first interlayer insulating film 17b is provided so as to cover the gate electrode 16b, the emission control line 16e, and the gate line 16g, as shown in FIGS.
  • the second interlayer insulating film 19b is provided on the first interlayer insulating film 17b via the capacitance electrode 18cb as shown in FIGS. 17 and 18.
  • FIG. 19 is cross-sectional views respectively showing a second photo step, a second etching step and a conductorizing step in the manufacturing method of the modified example of the organic EL display device of the present embodiment.
  • FIG. 17 is a diagram corresponding to 17.
  • an oxide semiconductor film (thickness: 30 nm to 100 nm, for example, InGaZnO 4 or the like is formed on the entire substrate on which the base coat film 11 is formed by a sputtering method.
  • the semiconductor layer 12b (see FIG. 19) is formed by performing photolithography treatment, etching treatment, and resist stripping treatment on the oxide semiconductor film.
  • the gate insulating film forming step, the first metal film forming step, the first photo step, the first etching step, the first peeling step, and the second metal film forming step of the manufacturing method of the organic EL display device 50 described above are performed.
  • a resist R is applied on the second metal film 15, and then the resist R is exposed by the second mask M to form a second resist pattern Rbb ( Second photo step).
  • the second metal film 15 exposed from the second resist pattern Rbb, the first metal layer 14a formed in the first etching step, and the gate insulating film 13 are etched to remove the first metal film as shown in FIG.
  • the second resist pattern Rbb used in the second etching step is stripped (second stripping step).
  • plasma treatment such as hydrogen plasma treatment or helium plasma treatment is performed on the semiconductor layer using the gate electrode 16b or the like as a mask, so that a part of the semiconductor layer is converted to a conductor to form a conductor region 12ba as shown in FIG.
  • the semiconductor layer 12bd having the conductor region 12bb and the intrinsic region 12bc is formed (conducting step).
  • the manufacturing method in which the conductorizing step is performed after the second peeling step is illustrated, but the conductorizing step may be performed before the second peeling step.
  • the first metal layer 14a formed by the first metal film forming step, the first photo step, and the first etching step, 14e and 14g and second metal layers 15a, 15e and 15g formed by the second metal film forming step, the second photo step and the second etching step are laminated on the gate insulating film 13 to form the TFT layer 30a.
  • a gate layer including the gate electrode 16a, the emission control line 16e, and the gate line 16g is formed.
  • the film thickness of the first metal film 14 formed in the first metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed.
  • the stress generated in the first metal film 14 can be relaxed as compared with the case where the 14 and the second metal film 15 are collectively formed. Further, since the film thickness of the second metal film 15 formed in the second metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed. Further, the stress generated in the second metal film 15 can be relaxed as compared with the case where the second metal film 15 is collectively formed.
  • the total film thickness of the first metal film 14 and the second metal film 15 is increased in order to reduce the wiring resistance of the gate layer including the gate electrode 16a, the emission control line 16e, and the gate line 16g. Since the stress generated in the first metal film 14 and the second metal film 15 is relaxed, it is possible to suppress the occurrence of cracks in the underlying gate insulating film 13. Therefore, generation of cracks in the gate insulating film 13 can be suppressed, and the wiring resistance of the gate layer including the gate electrode 16a, the emission control line 16e, and the gate line 16g can be reduced.
  • the residue of the first metal film 14 left in the first etching step can be removed. It is possible to suppress inter-wiring leakage between the narrow gate electrode 16a and the gate line 16g and the light emission control line 16e.
  • FIG. 22 is a plan view of the TFT layer 30c constituting the organic EL display device according to the present embodiment.
  • 23 is a cross-sectional view of the TFT layer 30c taken along the line XXIII-XXIII in FIG.
  • the same parts as those in FIGS. 1 to 21 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the organic EL display device 50 and the manufacturing method thereof in which the conductorizing step is performed after the second etching step are exemplified.
  • the conductorizing step is performed before the second metal film forming step.
  • An organic EL display device that performs steps and a method for manufacturing the same will be exemplified.
  • the organic EL display device of the present embodiment includes a display area D and a frame area F provided around the display area D. Further, the organic EL display device of the present embodiment is similar to the organic EL display device 50a of the first embodiment described above, the resin substrate layer 10, the TFT layer 30c provided on the resin substrate layer 10, and the TFT layer. And an organic EL element layer 40 provided on 30c.
  • the TFT layer 30c is provided on the base coat film 11 provided on the resin substrate layer 10 and on the base coat film 11 for each sub-pixel P.
  • the first initialization TFT 9a, the threshold voltage compensation TFT 9b, the write control TFT 9c, the drive TFT 9d, the power supply TFT 9e, the light emission control TFT 9f, the second initialization TFT 9g and the capacitor 9h, and the respective TFTs 9a to 9g and the capacitor 9h are provided. And a flattening film 21.
  • the driving TFT 9d includes a semiconductor layer 12cd, a gate insulating film 13, a gate electrode 16c, a first interlayer insulating film 17, a second interlayer insulating film 19, and a first interlayer insulating film which are sequentially provided on the base coat film 11.
  • the terminal 20a (see FIG. 3) and the second terminal 20b (see FIG. 3) are provided.
  • the semiconductor layer 12cd is formed of low-temperature polysilicon, and is provided in a substantially H shape on the base coat film 11, as shown in FIGS. As shown in FIG.
  • the semiconductor layer 12cd includes an intrinsic region 12cc provided so as to overlap the gate electrode 16c in plan view, and a pair of conductor regions 12ca and 12cb provided so as to sandwich the intrinsic region 12cc. I have it.
  • the intrinsic region 12cc is provided with an intermediate portion thereof having a substantially V shape in a plan view.
  • an offset region Y is provided on the side of the pair of conductor regions 12ca and 12cb of the intrinsic region 12cc so as not to overlap the first metal layer 14c and the second metal layer 15c described later.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12cd, as shown in FIG.
  • the gate electrode 16c is provided on the gate insulating film 13 in a rectangular island shape in a plan view so as to overlap with the intrinsic region 12cc of the semiconductor layer 12cd. As shown in FIG.
  • the gate electrode 16c includes a first metal layer 14c provided on the gate insulating film 13 and a second metal layer 15c provided on the first metal layer 14c. ..
  • the second metal layer is formed in the channel length direction L of the intrinsic region 12cc of the semiconductor layer 12cd (horizontal direction in FIG. 22) and in the direction orthogonal thereto (vertical direction in FIG. 22).
  • the length of 15c is less than or equal to the length of the first metal layer 14c.
  • the first metal layer 14c and the second metal layer 15c are made of the same refractory metal such as tungsten, tantalum, molybdenum, niobium, titanium, and molybdenum nitride.
  • the intrinsic region 12cc of the semiconductor layer 12cd is provided so as to be aligned with the first metal layer 14a to be the first metal layer 14c.
  • the first interlayer insulating film 17 is provided so as to cover the gate electrode 16c, the emission control line 16e, and the gate line 16g.
  • the second interlayer insulating film 19 is provided on the first interlayer insulating film 17 via the capacitance electrode 18c, as shown in FIG.
  • the first terminal 20a and the second terminal 20b are connected to the pair of semiconductor layers 12cd through the contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 17, and the second interlayer insulating film 19. Are electrically connected to the conductor regions 12ca and 12cb.
  • the first initialization TFT 9a, the threshold voltage compensation TFT 9b, the write control TFT 9c, the power supply TFT 9e, the light emission control TFT 9f, and the second initialization TFT 9g have the same configuration as the drive TFT 9d described above except that the capacitance electrode 18c is not provided. have.
  • the organic EL display device including the TFT layer 30c having the above configuration has flexibility as in the organic EL display device 50 of the first embodiment, and in each sub-pixel P, the first initialization TFT 9a, Image display is performed by appropriately causing the light emitting layer 3 of the organic EL layer 33 to emit light through the threshold voltage compensation TFT 9b, the write control TFT 9c, the drive TFT 9d, the power supply TFT 9e, the light emission control TFT 9f, and the second initialization TFT 9g. Is configured.
  • the method of manufacturing the organic EL display device includes a semiconductor layer forming step, a gate insulating film forming step, a first metal film forming step, a first photo step, a first etching step, a first peeling step, and a conductor.
  • the TFT layer forming step of sequentially performing the forming step, the second metal film forming step, the second photo step, the second etching step, and the second peeling step, and the organic EL element layer forming step.
  • FIG. 24 is a cross-sectional view showing each, and is a view corresponding to FIG. 23.
  • the semiconductor layer 12a and the like are doped with impurity ions using the first metal layer 14a as a mask.
  • a part of the semiconductor layer 12a or the like is made into a conductor to form the semiconductor layer 12cd or the like having the conductor region 12ca, the conductor region 12cb, and the intrinsic region 12cc (conduction process).
  • the manufacturing method in which the conductorizing step is performed after the first peeling step is illustrated, but the conductorizing step may be performed before the first peeling step.
  • a molybdenum film (having a thickness of about 125 nm) is formed by, for example, a sputtering method so as to cover the first metal layer 14a and the like, and a second metal film 15 is formed as shown in FIG. (Second metal film forming step).
  • the resist R (two-dot chain line in FIG. 26) is exposed by a second mask M to form a second resist pattern Rbc.
  • Form second photo process
  • the second mask M can use the same mask as the first mask M.
  • the length of the second resist pattern Rbc is shorter than the length of the first resist pattern Ra.
  • the second metal film 15 exposed from the second resist pattern Rbc is etched to form the second metal layer 15c and the like as shown in FIG. 27, and the first metal layer 14c and the second metal layer 15c are formed.
  • a gate layer including the stacked gate electrode 16c and the like is formed (second etching step).
  • the surface layer of the gate insulating film 13 underlying the second metal film 14 is also etched again. Therefore, as shown in FIG. 27, the surface of the gate insulating film 13 has two steps. S is formed.
  • the first interlayer insulating film 17, the capacitor electrode 18c, and the initialization power source is formed by forming the line 18i, the connection wiring 20e, the source line 20f, the power supply line 20g, the flattening film 21 and the like to form the TFT layer 30c, and then performing the organic EL element layer forming step.
  • the organic EL display device can be manufactured.
  • FIG. 28 is a cross-sectional view of the TFT layer 30d constituting a modified example of the organic EL display device of the present embodiment, and is a view corresponding to FIG.
  • the semiconductor layers 12cd and the like are formed of low temperature polysilicon, but in the TFT layer 30d of the modified example, the semiconductor layers 12dd and the like are formed of an oxide semiconductor. Therefore, in the TFT layer 30d, the cross-sectional shape of the underlying gate insulating film 13d of the semiconductor layer 12dd of each of the TFTs 9a to 9g, and the cross-sectional shape of the first interlayer insulating film 17b, the capacitor electrode 18cb, and the second interlayer insulating film 19b accordingly.
  • the TFT layer 30c is substantially the same as the TFT layer 30a except for the difference from the TFT layer 30c.
  • the drive TFT 9d will be described as a representative.
  • the drive TFT 9d includes a semiconductor layer 12dd, a gate insulating film 13d, a gate electrode 16d, a first interlayer insulating film 17b, and a first interlayer insulating film 17b, which are sequentially provided on the base coat film 11. It is provided with a two-layer insulating film 19b, a first terminal 20a (see FIG. 3) and a second terminal 20b (see FIG. 3).
  • the semiconductor layer 12dd is provided in a substantially H shape on the base coat film 11, similarly to the semiconductor layer 12cd. As in the semiconductor layer 12dd, as shown in FIG.
  • the semiconductor layer 12dd includes an intrinsic region 12dc provided so as to overlap with the gate electrode 16b in a plan view, and a pair of intrinsic regions 12dc sandwiching the intrinsic region 12dc. It has conductor regions 12da and 12db. Note that the intrinsic region 12dc is provided with an intermediate portion in a substantially V shape in a plan view, like the intrinsic region 12cc. Further, as shown in FIG. 28, an offset region Y is provided on the pair of conductor regions 12da and 12db of the intrinsic region 12dc so as not to overlap a first metal layer 14d and a second metal layer 15d described later. .. Further, as shown in FIG.
  • the gate insulating film 13d is provided in an island shape so as to be aligned with the gate electrode 16d, the emission control line 16e, and the gate line 16g.
  • the boundary between the pair of conductor regions 12da and 12db and the intrinsic region 12dc is provided so as to be aligned with the end of the gate insulating film 13d.
  • the gate electrode 16d is provided on the gate insulating film 13 in a rectangular island shape in plan view so as to overlap with the intrinsic region 12dc of the semiconductor layer 12dd.
  • the gate electrode 16d includes a first metal layer 14d provided on the gate insulating film 13d and a second metal layer 15d provided on the first metal layer 14d. ..
  • the first metal layer 14d and the second metal layer 15d are made of the same refractory metal such as tungsten, tantalum, molybdenum, niobium, titanium, and molybdenum nitride.
  • the first interlayer insulating film 17b is provided so as to cover the gate electrode 16d, the emission control line 16e, and the gate line 16g, as shown in FIG. Further, as shown in FIG. 28, the second interlayer insulating film 19b is provided on the first interlayer insulating film 17b via the capacitance electrode 18cb.
  • the organic EL display device including the above-mentioned TFT layer 30d can be manufactured by combining the manufacturing method of the present embodiment and the manufacturing method of the modified example of the first embodiment.
  • the film thickness of the first metal film 14 formed in the first metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed.
  • the stress generated in the first metal film 14 can be relaxed as compared with the case where the 14 and the second metal film 15 are collectively formed.
  • the film thickness of the second metal film 15 formed in the second metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed. Further, the stress generated in the second metal film 15 can be relaxed as compared with the case where the second metal film 15 is collectively formed. Accordingly, even if the total film thickness of the first metal film 14 and the second metal film 15 is increased in order to reduce the wiring resistance of the gate layer including the gate electrode 16c, the first metal film 14 and the second metal film 15 are formed. Since the stress generated in 15 is relieved, the generation of cracks in the underlying gate insulating film 13 can be suppressed. Therefore, it is possible to suppress the occurrence of cracks in the gate insulating film 13 and reduce the wiring resistance of the gate layer including the gate electrode 16c.
  • the residue of the first metal film 14 left in the first etching step can be removed in the second etching step. It is possible to suppress wiring leakage between the narrow gate electrode 16c and the gate line 16g and the light emission control line 16e.
  • the organic EL display device and the manufacturing method thereof of the present embodiment since the TFTs 9a to 9g having the offset region Y are provided, the S value (the rising coefficient in the subthreshold region) of the TFTs 9a to 9g is increased. Alternatively, the leak current can be reduced.
  • FIG. 29 is a plan view of the TFT layer 30e included in the organic EL display device according to the third embodiment of the present invention.
  • 30 is a cross-sectional view of the TFT layer 30e taken along the line XXX-XXX in FIG.
  • the organic EL display is provided with the TFT layers 30a to 30d provided so that the side surface of the second metal layer and the side surface of the first metal layer are aligned in the gate electrode of the TFT.
  • the organic EL including the TFT layer 30e provided so that a part of the second metal layer 15ae projects from the end of the first metal layer 14ae in the gate electrode of the TFT.
  • a display device is illustrated.
  • the organic EL display device of the present embodiment includes a display area D and a frame area F provided around the display area D. Further, the organic EL display device of the present embodiment is similar to the organic EL display device 50a of the first embodiment, and the resin substrate layer 10, the TFT layer 30e provided on the resin substrate layer 10 and the TFT layer 30e. And an organic EL element layer 40 provided above.
  • the TFT layer 30e is provided on the base coat film 11 provided on the resin substrate layer 10 and on the base coat film 11 for each sub-pixel P.
  • the first initialization TFT 9a, the threshold voltage compensation TFT 9b, the write control TFT 9c, the drive TFT 9d, the power supply TFT 9e, the light emission control TFT 9f, the second initialization TFT 9g and the capacitor 9h, and the TFTs 9a to 9g and the capacitor 9h are provided. And a flattening film 21.
  • the drive TFT 9d includes a semiconductor layer 12cd, a gate insulating film 13, a gate electrode 16ae, a first interlayer insulating film 17e, a second interlayer insulating film 19e, and a first interlayer insulating film 19e, which are sequentially provided on the base coat film 11.
  • the terminal 20a (see FIG. 3) and the second terminal 20b (see FIG. 3) are provided.
  • the semiconductor layer 12cd is formed of low temperature polysilicon, and is provided in a substantially H shape on the base coat film 11 as shown in FIGS. 29 and 30. As shown in FIG.
  • the semiconductor layer 12cd includes an intrinsic region 12cc provided so as to overlap the gate electrode 16ae in a plan view, and a pair of conductor regions 12ca and 12cb provided so as to sandwich the intrinsic region 12cc. I have it.
  • the intrinsic region 12cc has an intermediate portion provided in a substantially V shape in a plan view.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12cd. The boundary between the pair of conductor regions 12ca and 12cb and the intrinsic region 12cc is provided so as to be aligned with the end of the first metal layer 14a of the gate electrode 16ae as shown in FIG. Further, as shown in FIGS.
  • the gate electrode 16ae is provided on the gate insulating film 13 in a rectangular island shape in plan view so as to overlap with the intrinsic region 12cc of the semiconductor layer 12cd.
  • the gate electrode 16ae includes a first metal layer 14a provided on the gate insulating film 13 and a second metal layer 15ae provided on the first metal layer 14a. .. Note that, in the portion of the gate electrode 16ae overlapping the intrinsic region 12cc, the second metal layer 15ae has both end portions of the first metal layer 14a in the channel length direction L of the semiconductor layer 12cd as shown in FIGS. 29 and 30. It is provided so as to project from and cover the first metal layer 14a.
  • the portion A of the gate electrode 16ae that does not overlap the semiconductor layer 12cd is provided such that the width of the second metal layer 15ae is equal to or less than the width of the first metal layer 14a, as shown in FIG.
  • the portion A of the emission control line 16ee that does not overlap the semiconductor layer 12cd is provided such that the width of the second metal layer 15ee is equal to or less than the width of the first metal layer 14e, as shown in FIG.
  • the portion A of the gate line 16ge that does not overlap the semiconductor layer 12cd is provided such that the width of the second metal layer 15ge is less than or equal to the width of the first metal layer 14g.
  • the first metal layer 14a and the second metal layer 15ae are made of the same refractory metal such as tungsten, tantalum, molybdenum, niobium, titanium, molybdenum nitride.
  • the intrinsic region 12cc of the semiconductor layer 12cd is provided so as to be aligned with the first metal layer 14a.
  • the first interlayer insulating film 17e is provided so as to cover the gate electrode 16ae, the emission control line 16ee, and the gate line 16ge, as shown in FIG.
  • the second interlayer insulating film 19e is provided on the first interlayer insulating film 17e via the capacitance electrode 18c, as shown in FIG.
  • the first terminal 20a and the second terminal 20b are connected to the pair of semiconductor layers 12cd through the contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 17e, and the second interlayer insulating film 19e. Are electrically connected to the conductor regions 12ca and 12cb.
  • the first initialization TFT 9a, the threshold voltage compensation TFT 9b, the write control TFT 9c, the power supply TFT 9e, the light emission control TFT 9f, and the second initialization TFT 9g have the same configuration as the drive TFT 9d described above except that the capacitance electrode 18c is not provided. have.
  • the organic EL display device including the TFT layer 30e having the above-described configuration has flexibility as in the organic EL display device 50 according to the first embodiment, and in each sub-pixel P, the first initialization TFT 9a, Image display is performed by appropriately causing the light emitting layer 3 of the organic EL layer 33 to emit light through the threshold voltage compensation TFT 9b, the write control TFT 9c, the drive TFT 9d, the power supply TFT 9e, the light emission control TFT 9f, and the second initialization TFT 9g. Is configured.
  • the method of manufacturing the organic EL display device includes a semiconductor layer forming step, a gate insulating film forming step, a first metal film forming step, a first photo step, a first etching step, a first peeling step, and a conductor.
  • the TFT layer forming step of sequentially performing the forming step, the second metal film forming step, the second photo step, the second etching step, and the second peeling step, and the organic EL element layer forming step.
  • FIGS. 31 and 32 are cross-sectional views showing the second photo step and the second etching step in the method of manufacturing the organic EL display device of the present embodiment, respectively, and are views corresponding to FIG.
  • the semiconductor layer 12a and the like are doped with impurity ions using the first metal layer 14a as a mask.
  • a part of the semiconductor layer 12a or the like is made into a conductor to form the semiconductor layer 12cd or the like having the conductor region 12ca, the conductor region 12cb, and the intrinsic region 12cc (conduction process).
  • the manufacturing method in which the conductorizing step is performed after the first peeling step is illustrated, but the conductorizing step may be performed before the first peeling step.
  • a molybdenum film (having a thickness of about 125 nm) is formed by, for example, a sputtering method so as to cover the first metal layer 14a and the like, and a second metal film 15 is formed as shown in FIG. (Second metal film forming step).
  • the resist R is exposed by a second mask M to form a second resist pattern Rbe as shown in FIG. Form (second photo process).
  • the second resist pattern Rbe is formed so as to project from both ends of the first metal layer 14a in the channel length direction L of the semiconductor layer 12cd.
  • the second metal film 15 exposed from the second resist pattern Rbe is etched to form second metal layers 15ae, 15ee and 15gef, etc., as shown in FIG. 32, and the first metal layers 14a, 14e and A gate layer including the gate electrode 16ae, the emission control line 16ee, and the gate line 16ge in which 14g and the second metal layers 15ae, 15ee, and 15ge are respectively laminated is formed (second etching step).
  • the second metal layer 15ae is formed so as to cover both ends of the first metal layer 14a and between the both ends in the direction L of the channel length of the semiconductor layer 12cd.
  • the surface of the gate insulating film 13 underlying the second metal film 14 is also etched again, as shown in FIG. 32, the surface of the gate insulating film 13 has two steps S. Is formed.
  • the TFT layer 30e is formed by forming the line 18i, the connection wiring 20e, the source line 20f, the power supply line 20g, the flattening film 21 and the like to form the TFT layer 30e, and then performing the organic EL element layer forming step.
  • the organic EL display device can be manufactured.
  • the first metal layer 14a formed by the first metal film forming step, the first photo step, and the first etching step, A second metal layer 15ae formed by the second metal film forming step, the second photo step, and the second etching step is laminated on the gate insulating film 13 to form a gate layer including the gate electrode 16ae of the TFT layer 30e.
  • the film thickness of the first metal film 14 formed in the first metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed.
  • the stress generated in the first metal film 14 can be relaxed as compared with the case where the 14 and the second metal film 15 are collectively formed. Further, since the film thickness of the second metal film 15 formed in the second metal film forming step is half the total film thickness of the first metal film 14 and the second metal film 15, the first metal film 14 is formed. Further, the stress generated in the second metal film 15 can be relaxed as compared with the case where the second metal film 15 is collectively formed. Accordingly, even if the total film thickness of the first metal film 14 and the second metal film 15 is increased in order to reduce the wiring resistance of the gate layer including the gate electrode 16ae, the first metal film 14 and the second metal film 15 are formed.
  • the residue of the first metal film 14 left in the first etching step can be removed in the second etching step. It is possible to suppress wiring leakage between the narrow gate electrode 16ae and the gate line 16ge and the emission control line 16ee.
  • the boundary between the pair of conductor regions 12ca and 12cb and the intrinsic region 12cc is aligned with the end of the first metal layer 14a of the gate electrode 16ae. Since the second metal layer 15ae of the gate electrode 16ae is provided so as to project from both ends of the first metal layer 14a in the direction L of the channel length of the semiconductor layer 12cd to cover the first metal layer 14a, the offset TFTs 9a to 9g without the region Y can be formed.
  • the present invention can also be applied to the case where the semiconductor layer is formed of an oxide semiconductor layer.
  • the gate insulating film is not aligned with the end portion of the gate electrode, and the whole surface of the base coat layer or the semiconductor layer is removed except for the contact holes as in the case where the semiconductor layer is formed of low temperature polysilicon. It is provided.
  • the conductorizing process is performed through the gate insulating film. Then, the steps formed in the gate insulating film, and the shapes of the intrinsic region and the conductor region of the semiconductor layer are the same as those when the semiconductor layer is made of low temperature polysilicon.
  • FIG. 33 shows a fourth embodiment of the display device and the manufacturing method thereof according to the present invention.
  • FIG. 33 is a plan view of the TFT layer 30f constituting the organic EL display device of the present embodiment.
  • the second embodiment exemplifies the organic EL display device including the TFT layer 30c provided with the TFTs 9a to 9g having the offset region Y
  • the third embodiment exemplifies the TFTs 9a to 9g having no offset region Y.
  • the organic EL display device including the TFT layer 30e provided with is illustrated, in the present embodiment, the TFTs 9a, 9b and 9d having the offset region Y and the TFTs 9c, 9e, 9f and 9g having no offset region Y are provided.
  • An organic EL display device including a combined TFT layer 30f will be exemplified.
  • the first initialization TFT 9a (not shown) and the threshold value are used as the first TFT.
  • An organic EL display device provided with a voltage compensation TFT 9b and a drive TFT 9d, and as a second TFT, a TFT layer 30f provided with a write control TFT 9c, a power supply TFT 9e, a light emission control TFT 9f and a second initialization TFT 9g (not shown). May be
  • An offset region Y is provided on the pair of first conductor regions 12ca and 12cb of the region 12cc so as not to overlap the first metal layer 14a and the second metal layer 15a, and the pair of first conductor regions 12ca and 12cb and the first intrinsic region are provided.
  • the boundary with the region 12cc is provided so as to match the step S formed on the surface of the gate insulating film 13, and the length of the second metal layer 15a is the first in the direction L of the channel length of the first semiconductor layer 12cd. The length is equal to or less than the length of the metal layer 14a.
  • FIG. 33 (see FIG. 30) is illustrated.
  • the second gates are provided so that the boundaries between the pair of second conductor regions 12ca and 12cb and the second intrinsic region 12cc are aligned with the ends of the first metal layers 14e and 14g, and overlap the second intrinsic region 12cc.
  • the second metal layers 15ee and 15gf project from both ends of the first metal layers 14e and 14g in the channel length direction L of the second semiconductor layer 12cd to form the first metal layer.
  • the width of the second metal layers 15ee and 15gf is the first metal layer 14e. And 14 g or less.
  • the semiconductor layer is made of low-temperature polysilicon
  • the semiconductor layer may be made of an oxide semiconductor layer.
  • the organic EL layer having a five-layer laminated structure of the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, and the electron injection layer is exemplified. It may have a three-layer laminated structure of a layer/hole transport layer, a light emitting layer, and an electron transport layer/electron injection layer.
  • the organic EL display device in which the first electrode is the anode and the second electrode is the cathode has been illustrated, but the present invention reverses the laminated structure of the organic EL layer and the first electrode is the cathode. And can be applied to an organic EL display device using the second electrode as an anode.
  • the organic EL display device including the top gate type TFT is illustrated, but the present invention can be applied to the organic EL display device including the bottom gate type TFT.
  • the organic EL display device 50 including the sealing film 39 in which the sealing organic film 37 is provided between the first sealing inorganic insulating film 36 and the second sealing inorganic insulating film 38 is provided.
  • the organic vapor deposition film is ashed to remove foreign matter from the organic vapor deposition film. It can also be applied to an organic EL display device coated with. With such a structure of the sealing film, the sealing performance can be secured by the second sealing inorganic insulating film even if a foreign substance is present on the display region, and the reliability can be improved.
  • the organic EL display device has been described as an example of the display device, but the present invention is not limited to the organic EL display device and can be applied to any flexible display device.
  • the present invention can be applied to a flexible display device including a QLED or the like which is a light emitting element using a quantum dot containing layer.
  • the present invention is useful for flexible display devices.

Abstract

ＴＦＴ層形成工程では、まず、半導体層形成工程を行うことにより樹脂基板（１０）上の半導体層を形成した後に、ゲート絶縁膜形成工程を行うことにより半導体層を覆うようにゲート絶縁膜１３を形成し、続いて、第１金属膜成膜工程、第１フォト工程及び第１エッチング工程を行うことにより第１金属層（１４ａ）を形成し、さらに、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程を行うことにより第２金属層（１５ａ）を形成することにより、第１金属層（１４ａ）及び第２金属層（１５ａ）が積層されたゲート層（１６ａ）を形成する。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、ＥＬとも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、可撓性を有する樹脂基板上に有機ＥＬ素子や種々のフィルム等を積層したフレキシブルな有機ＥＬ表示装置が提案されている。
　例えば、特許文献１には、互いにおよそ１８０度位相がずれた一対の正弦波形の金属配線からなる冗長性デザインを備えたフレキシブルディスプレイが開示されている。
特表２０１６－５０３５１５号公報
　ところで、フレキシブルな表示装置において、モリブデンやチタン等の耐火金属により配線が形成されている場合、例えば、ゲート絶縁膜上に耐火金属からなる金属膜を成膜した際に、その金属膜内に生じる高い応力により、ゲート絶縁膜にクラックが発生するおそれがある。そうなると、耐火金属からなる金属膜をパターニングして形成した配線が断線したり、ゲート絶縁膜に形成されたクラックを介して水分が侵入したりするので、製造歩留まりが低下したり、表示装置の信頼性が低下したりしてしまう。一方、耐火金属は、電気抵抗が比較的に高いので、配線抵抗を低くするためには、膜厚を厚くする必要がある。しかしながら、耐火金属からなる金属膜の膜厚を厚くすると、金属膜内に生じる応力が高くなるので、上述したゲート絶縁膜のクラックが発生し易くなってしまう。そのため、耐火金属を用いた配線の配線抵抗を低くすることと、ゲート絶縁膜のクラックの発生を抑制することとは、トレードオフの関係にある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜におけるクラックの発生を抑制して、配線抵抗を低くすることにある。
　上記目的を達成するために、本発明に係る表示装置の製造方法は、樹脂基板上にサブ画素毎に薄膜トランジスタが設けられた薄膜トランジスタ層を形成する薄膜トランジスタ層形成工程と、上記薄膜トランジスタ層上に上記サブ画素毎に発光素子が設けられた発光素子層を形成する発光素子層形成工程とを備える表示装置の製造方法であって、上記薄膜トランジスタ層形成工程は、上記樹脂基板上に半導体膜を成膜した後に、該半導体膜をパターニングして半導体層を形成する半導体層形成工程と、上記半導体層を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜を覆うように第１金属膜を成膜する第１金属膜成膜工程と、上記第１金属膜上にレジストを塗布した後に、第１マスクにより該レジストを露光して、第１レジストパターンを形成する第１フォト工程と、上記第１レジストパターンから露出する上記第１金属膜をエッチングして、第１金属層を形成する第１エッチング工程と、上記第１エッチング工程で用いた第１レジストパターンを剥離する第１剥離工程と、上記第１レジストパターンを剥離して露出した上記第１金属層を覆うように第２金属膜を成膜する第２金属膜成膜工程と、上記第２金属膜上にレジストを塗布した後に、第２マスクにより該レジストを露光して、第２レジストパターンを形成する第２フォト工程と、上記第２レジストパターンから露出する上記第２金属膜をエッチングして、第２金属層を形成して、上記第１金属層及び該第２金属層が積層されたゲート層を形成する第２エッチング工程と、上記第２エッチング工程で用いた上記第２レジストパターンを剥離する第２剥離工程とを備えることを特徴とする。
　また、本発明に係る表示装置は、樹脂基板と、上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、上記樹脂基板上に半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、上記ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とを備え、上記半導体層は、上記ゲート層と重なるように設けられた真性領域と、該真性領域を挟むように設けられた一対の導体領域とを備え、上記真性領域の上記一対の導体領域側には、上記第１金属層及び上記第２金属層に重ならないようにオフセット領域が設けられ、上記半導体層のチャネル長の方向において、上記第２金属層の長さは、上記第１金属層の長さ以下になっていることを特徴とする。
　また、本発明に係る表示装置は、樹脂基板と、上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、上記樹脂基板上に低温ポリシリコンからなる半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、上記ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とを備え、上記半導体層は、上記第１金属層と重なるように設けられた真性領域と、該真性領域を挟むように設けられた一対の導体領域とを備え、上記一対の導体領域と上記真性領域との境界は、上記第１金属層の端部と整合するように設けられ、上記真性領域に重なるゲート層において、上記第２金属層は、上記半導体層のチャネル長の方向において、上記第１金属層の両端部から突出して該第１金属層を覆うように設けられ、上記半導体層に重ならないゲート層は、該ゲート層において、上記第２金属層の幅が上記第１金属層の幅以下になる部分を有していることを特徴とする。
　また、本発明に係る表示装置は、樹脂基板と、上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、上記樹脂基板上に半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、上記薄膜トランジスタは、第１薄膜トランジスタ及び第２薄膜トランジスタを備え、上記半導体層は、上記第１薄膜トランジスタ及び上記第２薄膜トランジスタに対応するように設けられた第１半導体層及び第２半導体層を備え、上記ゲート層は、上記第１薄膜トランジスタ及び上記第２薄膜トランジスタに対応するように設けられた第１ゲート層及び第２ゲート層を備え、上記第１ゲート層及び上記第２ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とをそれぞれ備え、上記第１半導体層は、上記第１ゲート層と重なるように設けられた第１真性領域と、該第１真性領域を挟むように設けられた一対の第１導体領域とを備え、上記第１真性領域の上記一対の第１導体領域側には、対応する上記第１金属層及び上記第２金属層に重ならないようにオフセット領域が設けられ、上記一対の第１導体領域と上記第１真性領域との境界は、上記ゲート絶縁膜の表面に形成された段差と整合するように設けられ、上記第１半導体層のチャネル長の方向において、対応する上記第２金属層の長さは、対応する上記第１金属層の長さ以下になっており、上記第２半導体層は、対応する上記第１金属層と重なるように設けられた第２真性領域と、該第２真性領域を挟むように設けられた一対の第２導体領域とを備え、上記一対の第２導体領域と上記第２真性領域との境界は、対応する上記第１金属層の端部と整合するように設けられ、上記第２真性領域に重なる第２ゲート層において、対応する上記第２金属層は、上記第２半導体層のチャネル長の方向において、対応する上記第１金属層の両端部から突出して該第１金属層を覆うように設けられ、上記第２半導体層に重ならない第２ゲート層は、該第２ゲート層において、対応する上記第２金属層の幅が対応する上記第１金属層の幅以下になる部分を有していることを特徴とする。
　本発明によれば、第１金属膜成膜工程、第１フォト工程及び第１エッチング工程により形成される第１金属層と、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程により形成される第２金属層とをゲート絶縁膜上に積層して、薄膜トランジスタ層のゲート層を形成するので、ゲート絶縁膜におけるクラックの発生を抑制して、ゲート層の配線抵抗を低くすることができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の概略構成を示す平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の詳細構成を示す断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を示す等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。 図６は、図５中のVI－VI線に沿ったＴＦＴ層の断面図である。 図７は、図５中のVII－VII線に沿ったＴＦＴ層の断面図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における半導体層形成工程を示す断面図であり、図７に相当する図である。 図１０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第１金属膜成膜工程を示す断面図であり、図６に相当する図である。 図１１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第１フォト工程を示す断面図であり、図６に相当する図である。 図１２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第１エッチング工程を示す断面図であり、図６に相当する図である。 図１３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第２金属膜成膜工程を示す断面図であり、図６に相当する図である。 図１４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第２フォト工程を示す断面図であり、図６に相当する図である。 図１５は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における第２エッチング工程を示す断面図であり、図６に相当する図である。 図１６は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造方法における導体化工程を示す断面図であり、図６に相当する図である。 図１７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の変形例を構成するＴＦＴ層の断面図であり、図６に相当する図である。 図１８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の変形例を構成するＴＦＴ層の断面図であり、図７に相当する図である。 図１９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の変形例の製造方法における第２フォト工程を示す断面図であり、図１７に相当する図である。 図２０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の変形例の製造方法における第２エッチング工程を示す断面図であり、図１７に相当する図である。 図２１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の変形例の製造方法における導体化工程を示す断面図であり、図１７に相当する図である。 図２２は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。 図２３は、図２２中のXXIII－XXIII線に沿ったＴＦＴ層の断面図である。 図２４は、本発明の第２の実施形態に係る有機ＥＬ表示装置の製造方法における導体化工程を示す断面図であり、図２３に相当する図である。 図２５は、本発明の第２の実施形態に係る有機ＥＬ表示装置の製造方法における第２金属膜成膜工程を示す断面図であり、図２３に相当する図である。 図２６は、本発明の第２の実施形態に係る有機ＥＬ表示装置の製造方法における第２フォト工程を示す断面図であり、図２３に相当する図である。 図２７は、本発明の第２の実施形態に係る有機ＥＬ表示装置の製造方法における第２エッチング工程を示す断面図であり、図２３に相当する図である。 図２８は、本発明の第２の実施形態に係る有機ＥＬ表示装置の変形例を構成するＴＦＴ層の断面図であり、図２３に相当する図である。 図２９は、本発明の第３の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。 図３０は、図２９中のXXX－XXX線に沿ったＴＦＴ層の断面図である。 図３１は、本発明の第３の実施形態に係る有機ＥＬ表示装置の製造方法における第２フォト工程を示す断面図であり、図３０に相当する図である。 図３２は、本発明の第３の実施形態に係る有機ＥＬ表示装置の製造方法における第２エッチング工程を示す断面図であり、図３０に相当する図である。 図３３は、本発明の第４の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図２１は、本発明に係る表示装置及びその製造方法の第１の実施形態を示している。なお、以下の各実施形態では、発光素子を備えた表示装置として、有機ＥＬ素子を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０の概略構成を示す平面図である。また、図２は、有機ＥＬ表示装置５０の表示領域Ｄの概略構成を示す平面図である。また、図３は、有機ＥＬ表示装置５０の表示領域Ｄの詳細構成を示す断面図である。また、図４は、有機ＥＬ表示装置５０の画素回路４５を示す等価回路図である。また、図５は、有機ＥＬ表示装置５０を構成するＴＦＴ層３０ａの平面図である。また、図６及び図７は、図５中のVI－VI線及びVII－VII線に沿ったＴＦＴ層３０ａの断面図である。また、図８は、有機ＥＬ表示装置５０を構成する有機ＥＬ層３３を示す断面図である。
　有機ＥＬ表示装置５０は、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中右端部には、端子部Ｔが設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中縦方向を折り曲げの軸として１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中縦方向）に延びるように設けられている。
　有機ＥＬ表示装置５０は、図３に示すように、樹脂基板として設けられた樹脂基板層１０と、樹脂基板層１０上に設けられた薄膜トランジスタ（thin film transistor、以下、ＴＦＴとも称する）層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０とを備えている。
　樹脂基板層１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に画素回路４５（図４参照）として設けられた第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ、第２初期化ＴＦＴ９ｇ及びキャパシタ９ｈと、各ＴＦＴ９ａ～９ｇ及びキャパシタ９ｈ上に設けられた平坦化膜２１とを備えている。ここで、ＴＦＴ層３０ａには、複数のサブ画素Ｐに対応して、複数の画素回路４５がマトリクス状に配列されている。なお、本実施系形態では、図４に示す構成の画素回路４５を例示したが、本発明は、この画素回路４５の構成に限定されるものではない。また、ＴＦＴ層３０ａには、図２に示すように、図中横方向に互いに平行に延びるように複数のゲート線１６ｇがゲート層として設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中横方向に互いに平行に延びるように複数の発光制御線１６ｅがゲート層として設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中横方向に互いに平行に延びるように複数の初期化電源線１８ｉが中間金属層として設けられている。なお、各発光制御線１６ｅは、図２に示すように、各ゲート線１６ｇ及び各初期化電源線１８ｉと平面視で隣り合うように設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中縦方向に互いに平行に延びるように複数のソース線２０ｆがソース層として設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中縦方向に互いに平行に延びるように複数の電源線２０ｇがソース層として設けられている。なお、各電源線２０ｇは、図２に示すように、各ソース線２０ｆと平面視で隣り合うように設けられている。
　ここで、第１初期化ＴＦＴ９ａ～第２初期化ＴＦＴ９ｇは、互いに離間するように配置された第１端子（図４中の丸数字１参照）及び第２端子（図４中の丸数字２参照）と、第１端子及び第２端子の間の導通を制御するための制御端子とをそれぞれ備えている。なお、第１端子及び第２端子の定義は、図４に記載されたとおりであり、全てのＴＦＴ９ａ～ＴＦＴ９ｇに共通している。
　第１初期化ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が対応するゲート線１６ｇに電気的に接続され、その第１端子が後述するキャパシタ９ｈのゲート電極１６ａに電気的に接続され、その第２端子が対応する初期化電源線１８ｉに電気的に接続されている。ここで、第１初期化ＴＦＴ９ａは、初期化電源線１８ｉの電圧をキャパシタ９ｈに印加することにより、駆動ＴＦＴ９ｄの制御端子にかかる電圧を初期化するように構成されている。なお、第１初期化ＴＦＴ９ａの制御端子は、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ及び第２初期化ＴＦＴ９ｇの各制御端子に電気的に接続されたゲート線１６ｇよりも１つ前に走査されるゲート線１６ｇに電気的に接続されている。
　閾値電圧補償ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が対応するゲート線１６ｇに電気的に接続され、その第１端子が駆動ＴＦＴ９ｄの第２端子に電気的に接続され、その第２端子が駆動ＴＦＴ９ｄの制御端子に電気的に接続されている。ここで、閾値電圧補償ＴＦＴ９ｂは、ゲート線１６ｇの選択に応じて駆動ＴＦＴ９ｄをダイオード接続状態にして、駆動ＴＦＴ９ｄの閾値電圧を補償するように構成されている。
　書込制御ＴＦＴ９ｃは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が対応するゲート線１６ｇに電気的に接続され、その第１端子が対応するソース線２０ｆに電気的に接続され、その第２端子が駆動ＴＦＴ９ｄの第１端子に電気的に接続されている。ここで、書込制御ＴＦＴ９ｃは、ゲート線１６ｇの選択に応じてソース線２０ｆの電圧を駆動ＴＦＴ９ｄの第１端子に印加するように構成されている。
　駆動ＴＦＴ９ｄは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が第１初期化ＴＦＴ９ａの第１端子及び閾値電圧補償ＴＦＴ９ｂの第２端子に電気的に接続され、その第１端子が書込制御ＴＦＴ９ｃ及び電源供給ＴＦＴ９ｅの各第２端子に電気的に接続され、その第２端子が閾値電圧補償ＴＦＴ９ｂ及び発光制御ＴＦＴ９ｆの各第１端子に電気的に接続されている。ここで、駆動ＴＦＴ９ｄは、その制御端子とその第１端子との間に印加される電圧に応じた駆動電流を発光制御ＴＦＴ９ｆの第１端子に印加して、有機ＥＬ素子３５の電流量を制御するように構成されている。
　具体的に、駆動ＴＦＴ９ｄは、図３及び図６に示すように、ベースコート膜１１上に順に設けられた半導体層１２ａｄ、ゲート絶縁膜１３、ゲート電極（制御端子）１６ａ、第１層間絶縁膜１７、第２層間絶縁膜１９、並びに第１端子２０ａ及び第２端子２０ｂを備えている。ここで、半導体層１２ａｄは、図５及び図６に示すように、ベースコート膜１１上に略Ｈ字形に設けられている。また、半導体層１２ａｄは、図５及び図６に示すように、ゲート電極１６ａに平面視で重なるように設けられた真性領域１２ａｃと、真性領域１２ａｃを挟んで設けられた一対の導体領域１２ａａ及び１２ａｂ（図５中ドット部）とを備えている。なお、真性領域１２ａｃは、図５に示すように、その中間部分が平面視で略Ｖ字形に設けられている。また、ゲート絶縁膜１３は、図３、図６及び図７に示すように、半導体層１２ａｄを覆うように設けられている。なお、ゲート電極１６ａから露出するゲート絶縁膜１３の表面には、図６に示すように、ゲート電極１６ａの周端に沿って、後述する第１エッチング工程及び第２エッチング工程で形成される２段の段差Ｓが存在している。また、ゲート電極１６ａは、図３、図５及び図６に示すように、ゲート絶縁膜１３上に半導体層１２ａｄの真性領域１２ａｃと重なるように平面視で矩形の島状に設けられている。また、ゲート電極１６ａは、図５及び図６に示すように、ゲート絶縁膜１３上に設けられた第１金属層１４ａと、第１金属層１４ａ上に設けられた第２金属層１５ａとを備えている。なお、図５～図７に示すように、半導体層１２ａｄの真性領域１２ａｃのチャネル長の方向Ｌ（図５中横方向）及びそれに直交する方向（図５中縦方向）において、第２金属層１５ａの長さは、第１金属層１４ａの長さ以下になっている。また、第１金属層１４ａ及び第２金属層１５ａは、例えば、タングステン、タンタル、モリブデン、ニオブ、チタン、窒化モリブデン等の互いに同じ耐火金属により構成されている。そして、半導体層１２ａｄの真性領域１２ａｃは、図６に示すように、第１金属層１４ａと整合するように設けられている。本明細書において、「整合する」とは、対象とする２つの層の側面が垂直方向に面一である場合だけでなく、その２つの層の側面が連続してテーパー形状等の傾斜面をなす場合をも含み、厳密に側面が一致することに限定するものではなく、エッチングレート等の違いによる２μｍ～３μｍ程度の側面のずれを含んでいる。また、第１層間絶縁膜１７は、図３、図６及び図７に示すように、ゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを覆うように設けられている。また、第２層間絶縁膜１９は、図３、図６及び図７に示すように、後述する容量電極１８ｃを介して、第１層間絶縁膜１７上に設けられている。また、第１端子２０ａ及び第２端子２０ｂは、図３に示すように、第２層間絶縁膜１９上に互いに離間するように設けられている。また、第１端子２０ａ及び第２端子２０ｂは、図３に示すように、ゲート絶縁膜１３、第１層間絶縁膜１７及び第２層間絶縁膜１９の積層膜に形成された各コンタクトホールを介して、半導体層１２ａｄの導体領域１２ａａ及び導体領域１２ａｂにそれぞれ電気的に接続されている。なお、図７に示すように、第１金属層１４ｇ及び第２金属層１５ｇが積層されたゲート線１６ｇ、並びに第１金属層１４ｅ及び第２金属層１５ｅが積層された発光制御線１６ｅは、上述したゲート電極１６ａの積層構造と同様な積層構造を有している。
　電源供給ＴＦＴ９ｅは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が対応する発光制御線１６ｅに電気的に接続され、その第１端子が対応する電源線２０ｇに電気的に接続され、その第２端子が駆動ＴＦＴ９ｄの第１端子に電気的に接続されている。ここで、電源供給ＴＦＴ９ｅは、発光制御線１６ｅの選択に応じて電源線２０ｇの電圧を駆動ＴＦＴ９ｄの第１端子に印加するように構成されている。
　発光制御ＴＦＴ９ｆは、図４に示すように、各サブ画素Ｐにおいて、その制御端子が対応する発光制御線１６ｅに電気的に接続され、その第１端子が駆動ＴＦＴ９ｄの第２端子に電気的に接続され、その第２端子が後述する有機ＥＬ素子３５の第１電極３１に電気的に接続されている。ここで、発光制御ＴＦＴ９ｆは、発光制御線１６ｅの選択に応じて上記駆動電流を有機ＥＬ素子３５に印加するように構成されている。
　具体的に、発光制御ＴＦＴ９ｆは、図３に示すように、ベースコート膜１１上に順に設けられた半導体層１２ａｅ、ゲート絶縁膜１３、ゲート電極（制御端子）１６ｂ、第１層間絶縁膜１７、第２層間絶縁膜１９、並びに第１端子２０ｃ及び第２端子２０ｄを備えている。ここで、半導体層１２ａｅは、上述した半導体層１２ａｄと同様に、ベースコート膜１１上に島状に設けられ、真性領域と、真性領域を挟んで設けられた一対の導体領域とを備えている。また、ゲート絶縁膜１３は、図３に示すように、半導体層１２ａｅを覆うように設けられている。また、ゲート電極１６ｂは、図３に示すように、ゲート絶縁膜１３上に半導体層１２ａｅの真性領域と重なるように設けられている。また、第１層間絶縁膜１７及び第２層間絶縁膜１９は、図３に示すように、ゲート電極１６ｂを覆うように順に設けられている。また、第１端子２０ｃ及び第２端子２０ｄは、図３に示すように、第２層間絶縁膜１９上に互いに離間するように設けられている。また、第１端子１８ｃ及び第２端子１８ｄは、図３に示すように、ゲート絶縁膜１３、第１層間絶縁膜１７及び第２層間絶縁膜１９の積層膜に形成された各コンタクトホールを介して、半導体層１２ａｅの一対の導体領域にそれぞれ電気的に接続されている。なお、第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、電源供給ＴＦＴ９ｅ及び第２初期化ＴＦＴ９ｇは、上述した発光制御ＴＦＴ９ｆと実質的に同じ構成になっている。
　第２初期化ＴＦＴ９ｇは、図４に示すように、各画素Ｐにおいて、その制御端子が対応するゲート線１６ｇに電気的に接続され、その第１端子が有機ＥＬ素子３５に電気的に接続され、その第２端子が対応する初期化電源線１８ｉに電気的に接続されている。ここで、第２初期化ＴＦＴ９ｇは、ゲート線１６ｇの選択に応じて有機ＥＬ素子３５の第１電極３１に蓄積した電荷をリセットするように構成されている。
　キャパシタ９ｈは、図５及び図７に示すように、下側電極として設けられたゲート電極１６ａと、ゲート電極１６ａ上に第１無機絶縁膜として設けられた第１層間絶縁膜１７と、第１層間絶縁膜１７上にゲート電極１６ａに平面視で重なるように上側電極及び中間金属層として設けられた容量電極１８ｃとを備えている。また、キャパシタ９ｈは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極１４ａが駆動ＴＦＴ９ｄのゲート電極１４ａと一体に形成されることにより駆動ＴＦＴ９ｄのゲート電極１４ａに電気的に接続されていると共に、第１初期化ＴＦＴ９ａの第１端子及び閾値電圧補償ＴＦＴ９ｂの第２端子に電気的に接続され、その容量電極１８ｃが対応する電源線２０ｇに電気的に接続されている。ここで、キャパシタ９ｈは、対応するゲート線１６ｇが選択状態のときに対応するソース線２０ｆの電圧で蓄電し、蓄電した電圧を保持することにより、対応するゲート線１６ｇが非選択状態のときに駆動ＴＦＴ９ｄのゲート電極１６ａにかかる電圧を維持するように構成されている。また、容量電極１８ｃは、図５に示すように、ゲート電極１６ａの周端の全周にわたりゲート電極１６ａの周端の外側まで設けられている。また、容量電極１８ｃには、図５及び図７に示すように、第１層間絶縁膜１７を露出させる開口部１８ｍが設けられている。また、容量電極１８ｃ上には、図６及び図７に示すように、容量電極１８を覆うように第２層間絶縁膜１９が第２無機絶縁膜として設けられている。さらに、第２層間絶縁膜１９上には、容量電極１８ｃの開口部１８ｍから露出する第１層間絶縁膜１７及び第２層間絶縁膜１９に形成されたコンタクトホールを介してゲート電極１６ａに電気的に接続された接続配線２０ｅが設けられている。
　ここで、各サブ画素Ｐにおいて、ゲート線１６ｇ及びゲート電極（下側電極）１６ａ（の図中下辺部）は、図５に示すように、互いに並ぶように設けられている。そして、互いに並ぶゲート線１６ｇの第１金属層１４ｇとゲート電極（下側電極）１６ａの第１金属層１４ａとの距離Ｗａは、図７に示すように、互いに並ぶゲート線１６ｇの第２金属層１５ｇとゲート電極（下側電極）１６ａの第２金属層１５ａとの距離Ｗｂよりも短くなっている。さらに、容量電極（上側電極）１８ｃのゲート線１６ｇ側の端部は、図５及び図７に示すように、平面視において、互いに並ぶゲート線１６ｇの第１金属層１４ｇとゲート電極（下側電極）１６ａの第１金属層１４ａとの間に配置されている。
　また、各サブ画素において、発光制御線１６ｅ及びゲート電極（下側電極）１６ａ（の図中上辺部）は、図５に示すように、互いに並ぶように設けられている。そして、互いに並ぶ発光制御線１６ｅの第１金属層１４ｅとゲート電極（下側電極）１６ａの第１金属層１４ａとの距離Ｗｃは、図７に示すように、互いに並ぶ発光制御線１６ｅの第２金属層１５ｅとゲート電極（下側電極）１６ａの第２金属層１５ａとの距離Ｗｂよりも短くなっている。さらに、容量電極（上側電極）１８ｃの発光制御線１６ｅ側の端部は、図５及び図７に示すように、平面視において、互いに並ぶ発光制御線１６ｅの第１金属層１４ｅとゲート電極（下側電極）１６ａの第１金属層１４ａとの間に配置されている。
　有機ＥＬ素子層４０は、図３に示すように、複数の画素回路４５に対応して、平坦化膜２１上にマトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５を覆うように設けられた封止膜３９とを備えている。
　有機ＥＬ素子３５は、図３に示すように、平坦化膜２１上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３、表示領域Ｄ全体で共通するように有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、図３に示すように、平坦化膜２１に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御ＴＦＴ９ｆの第２端子２０ｄに電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　第１電極３１の周端部は、表示領域Ｄ全体に格子状に設けられたエッジカバー３２で覆われている。ここで、エッジカバー３２を構成する材料としては、例えば、ポリイミド樹脂、アクリル樹脂、ポリシロキサン樹脂、ノボラック樹脂等のポジ型の感光性樹脂が挙げられる。
　有機ＥＬ層３３は、図８に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンズチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各サブ画素Ｐの有機ＥＬ層３３、及び全サブ画素Ｐに共通するエッジカバー３２を覆うように設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜３９は、図３に示すように、第２電極３４を覆うように設けられた第１封止無機絶縁膜３６と、第１封止無機絶縁膜３６上に設けられた封止有機膜３７と、封止有機膜３７を覆うように設けられた第２封止無機絶縁膜３８とを備え、有機ＥＬ層３３を水分や酸素等から保護する機能を有している。ここで、第１封止無機絶縁膜３６及び第２封止無機絶縁膜３８は、例えば、酸化シリコン（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）、四窒化三ケイ素（Ｓｉ３Ｎ４）のような窒化シリコン（ＳｉＮｘ（ｘは正数））、炭窒化ケイ素（ＳｉＣＮ）等の無機材料により構成されている。また、封止有機膜３７は、例えば、アクリル樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機材料により構成されている。
　上記構成の有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、まず、対応する発光制御線１６ｅが選択されて非活性状態とされると、有機ＥＬ素子３５が非発光状態となる。その非発光状態で、（第１初期化ＴＦＴ９ａに電気的に接続された）対応するゲート線１６ｇが選択され、そのゲート線１４ｇを介してゲート信号が第１初期化ＴＦＴ９ａに入力されることにより、第１初期化ＴＦＴ９ａがオン状態となり、対応する初期化電源線１８ｉの電圧がキャパシタ９ｈに印加されると共に、駆動ＴＦＴ９ｄがオン状態となる。これにより、キャパシタ９ｈの電荷が放電されて、駆動ＴＦＴ９ｄの制御端子（ゲート電極）１６ａにかかる電圧が初期化される。次に、（閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ及び第２初期化ＴＦＴ９ｇに電気的に接続された）対応するゲート線１６ｇが選択されて活性状態とされることにより、閾値電圧補償ＴＦＴ９ｂ及び書込制御ＴＦＴ９ｃがオン状態となり、対応するソース線２０ｆを介して伝達されるソース信号に対応する所定の電圧がダイオード接続状態の駆動ＴＦＴ９ｄを介してキャパシタ９ｈに書き込まれると共に、第２初期化ＴＦＴ９ｇがオン状態となり、対応する初期化電源線１８ｉを介して初期化信号が有機ＥＬ素子３５の第１電極３１に印加されて第１電極３１に蓄積した電荷がリセットされる。その後、対応する発光制御線１６ｅが選択されて、電源供給ＴＦＴ９ｅ及び発光制御ＴＦＴ９ｆがオン状態となり、駆動ＴＦＴ９ｄの制御端子（ゲート電極）１６ａにかかる電圧に応じた駆動電流が対応する電源線２０ｇから有機ＥＬ素子３５に供給される。このようにして、有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　次に、本実施形態の有機ＥＬ表示装置５０の製造方法について説明する。なお、本実施形態の有機ＥＬ表示装置５０の製造方法は、半導体層形成工程、ゲート絶縁膜形成工程、第１金属膜成膜工程、第１フォト工程、第１エッチング工程、第１剥離工程、第２金属膜成膜工程、第２フォト工程、第２エッチング工程、第２剥離工程及び導体化工程を順に行うＴＦＴ層形成工程と、有機ＥＬ素子層形成工程とを備える。ここで、図９は、有機ＥＬ表示装置５０の製造方法における半導体層形成工程を示す断面図であり、図７に相当する図である。また、図１０、図１１、図１２、図１３、図１４、図１５及び図１６は、有機ＥＬ表示装置５０の製造方法における第１金属膜成膜工程、第１フォト工程、第１エッチング工程、第２金属膜成膜工程、第２フォト工程、第２エッチング工程及び導体化工程をそれぞれ示す断面図であり、図６に相当する図である。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に形成した樹脂基板層１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜等の無機絶縁膜（厚さ１０００ｎｍ程度）を成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板全体に、プラズマＣＶＤ法により、例えば、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコン膜１２（図９中の２点鎖線参照）を形成した後に、そのポリシリコン膜１２をパターニングして、図９に示すように、半導体層１２ａ等を形成する（半導体層形成工程）。
　その後、半導体層１２ａ等が形成された基板全体に、例えば、プラズマＣＶＤ法により、酸化シリコン膜等の無機絶縁膜（１００ｎｍ程度）を成膜して、半導体層１２ａを覆うようにゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。
　さらに、ゲート絶縁膜１３が形成された基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ１２５ｎｍ程度）を成膜して、図１０に示すように、ゲート絶縁膜１３を覆うように第１金属膜１４を成膜する（第１金属膜成膜工程）。
　続いて、第１金属膜１４上にレジストＲを塗布した後に、図１１に示すように、第１マスクＭによりレジストＲ（図１１中の２点鎖線）を露光して、第１レジストパターンＲａを形成する（第１フォト工程）。
　さらに、第１レジストパターンＲａから露出する第１金属膜１４をエッチングして、図１２に示すように、第１金属層１４ａ、１４ｅ及び１４ｇ等を形成する（第１エッチング工程）。ここで、第１エッチング工程では、第１金属膜１４の下地のゲート絶縁膜１３の表層もエッチングされるので、図１２に示すように、ゲート絶縁膜１３の表面には、１段の段差が形成される。
　その後、上記第１エッチング工程で用いた第１レジストパターンＲａを剥離する（第１剥離工程）。
　さらに、第１レジストパターンＲａを剥離して露出した第１金属層１４ａ、１４ｅ及び１４ｇ等を覆うように、例えば、スパッタリング法により、モリブデン膜（厚さ１２５ｎｍ程度）を成膜して、図１３に示すように、第２金属膜１５を成膜する（第２金属膜成膜工程）。
　続いて、第２金属膜１５上にレジストＲを塗布した後に、図１４に示すように、第２マスクＭによりレジストＲを露光して、第２レジストパターンＲｂを形成する（第２フォト工程）。ここで、第２フォト工程における露光量を第１フォト工程における露光量よりも多くすることにより、第２マスクＭは、第１マスクＭと共通のマスクを用いることができる。
　さらに、第２レジストパターンＲｂから露出する第２金属膜１５をエッチングして、図１５に示すように、第２金属層１５ａ、１５ｅ及び１５ｇ等を形成して、第１金属層１４ａ、１４ｅ及び１４ｇ、並びに第２金属層１５ａ、１５ｅ及び１５ｇがそれぞれ積層されたゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを含むゲート層を形成する（第２エッチング工程）。ここで、第２エッチング工程では、第２金属膜１４の下地のゲート絶縁膜１３の表層も再びエッチングされるので、図１５に示すように、ゲート絶縁膜１３の表面には、２段の段差Ｓが形成される。なお、このゲート絶縁膜１３の表面に形成された２段の段差Ｓにより、ゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを含むゲート層が金属膜の成膜及びパターニングを２回繰り返して形成されたことが分かる。
　その後、上記第２エッチング工程で用いた第２レジストパターンＲｂを剥離する（第２剥離工程）。
　続いて、ゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇをマスクとして、半導体層１２ａ等に不純物イオンをドーピングすることにより、図１６に示すように、半導体層１２ａ等の一部を導体化して、導体領域１２ａａ、導体領域１２ａｂ及び真性領域１２ａｃを有する半導体層１２ａｄ、１２ａｅ等を形成する（導体化工程）。なお、本実施形態では、第２剥離工程の後に、導体化工程を行う製造方法を例示したが、導体化工程は、第２剥離工程の前に行ってもよい。
　その後、半導体層１２ａｄ、１２ａｅ等が形成された基板全体に、例えば、プラズマＣＶＤ法により、酸化シリコン膜等の無機絶縁膜（厚さ１００ｎｍ程度）を成膜することにより、第１層間絶縁膜１７を形成する。
　続いて、第１層間絶縁膜１７が形成された基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等の金属膜を成膜した後に、その金属膜をパターニングして、容量電極１８ｃ、初期化電源線１８ｉ等の中間金属層を形成する。なお、中間金属層は、例えば、端子部Ｔの端子から表示領域Ｄのデータ信号線へ引き回す際の引き回し配線として、ゲート層と共に用いてもよい。その場合には、引き回し配線の配線抵抗を合わせるために、ゲート層と中間金属層とが同じ金属材料且つ同じ膜厚であることが好ましい。そのため、中間金属層も、ゲート層と同様な工程で、第１金属層及び第２金属層の金属積層膜とすることが好ましい。
　さらに、容量電極１８ｃ等が形成された基板全体に、例えば、プラズマＣＶＤ法により、酸化シリコン膜等の無機絶縁膜（厚さ５００ｎｍ程度）を成膜することにより、第２層間絶縁膜１９を形成した後に、ゲート絶縁膜１３、第１層間絶縁膜１７及び第２層間絶縁膜１９の積層膜をパターニングして、コンタクトホールを形成する。
　その後、コンタクトホールが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ３０ｎｍ程度）、アルミニウム膜（厚さ３００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜してソース金属膜を形成した後に、そのソース金属膜をパターニングして、接続配線２０ｅ、ソース線２０ｆ、電源線２０ｇ等を形成する。
　最後に、接続配線２０ｅ等が形成された基板全体に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜２１を形成する。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　ＴＦＴ層３０ａの平坦化膜２１上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成した後に、封止膜３９（第１封止無機絶縁膜３６、封止有機膜３７、第２封止無機絶縁膜３８）を形成することにより、有機ＥＬ素子層４０を形成する。
　その後、封止膜３９が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板層１０のガラス基板側からレーザー光を照射することにより、樹脂基板層１０の下面からガラス基板を剥離させ、さらに、ガラス基板を剥離させた樹脂基板層１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０を製造することができる。
　なお、本実施形態では、ＴＦＴ層３０ａを備えた有機ＥＬ表示装置５０及びその製造方法を例示したが、ＴＦＴ層３０ａの代わりにＴＦＴ層３０ｂを備えた有機ＥＬ表示装置及びその製造方法であってもよい。ここで、図１７及び図１８は、本実施形態の有機ＥＬ表示装置５０の変形例を構成するＴＦＴ層３０ｂの断面図であり、図６及び図７に相当する図である。
　本実施形態のＴＦＴ層３０ａでは、半導体層１２ａｄ等が低温ポリシリコンにより形成されていたが、変形例のＴＦＴ層３０ｂでは、半導体層１２ｂｄ等が酸化物半導体により形成されている。そのため、ＴＦＴ層３０ｂでは、各ＴＦＴ９ａ～９ｇの半導体層１２ｂｄの下地のゲート絶縁膜１３ｂの断面形状、それに伴って第１層間絶縁膜１７ｂ、容量電極１８ｃｂ及び第２層間絶縁膜１９ｂの断面形状がＴＦＴ層３０ａと異なっているだけで、それ以外の構成がＴＦＴ層３０ａと実質的に同じ構成になっている。
　代表して駆動ＴＦＴ９ｄで説明すると、駆動ＴＦＴ９ｄは、図１７に示すように、ベースコート膜１１上に順に設けられた半導体層１２ｂｄ、ゲート絶縁膜１３ｂ、ゲート電極１６ｂ、第１層間絶縁膜１７ｂ、第２層間絶縁膜１９ｂ、並びに第１端子２０ａ（図３参照）及び第２端子２０ｂ（図３参照）を備えている。ここで、半導体層１２ｂｄは、半導体層１２ａｄと同様に、ベースコート膜１１上に略Ｈ字形に設けられている。また、半導体層１２ｂｄは、半導体層１２ａｄと同様に、ゲート電極１６ｂに平面視で重なるように設けられた真性領域１２ｂｃと、真性領域１２ｂｃを挟んで設けられた一対の導体領域１２ｂａ及び１２ｂｂとを備えている。なお、真性領域１２ｂｃは、真性領域１２ａｃと同様に、その中間部分が平面視で略Ｖ字形に設けられている。また、ゲート絶縁膜１３ｂは、図１７及び図１８に示すように、ゲート電極１６ｂ、発光制御線１６ｅ及びゲート線１６ｇと整合するように島状に設けられている。また、ゲート電極１６ｂは、図１７に示すように、ゲート絶縁膜１３ｂ上に半導体層１２ｂｄの真性領域１２ｂｃと重なるように平面視で矩形の島状に設けられている。また、ゲート電極１６ｂは、図１７に示すように、ゲート絶縁膜１３上に設けられた第１金属層１４ｂと、第１金属層１４ｂ上に設けられた第２金属層１５ｂとを備えている。なお、第１金属層１４ｂ及び第２金属層１５ｂは、例えば、タングステン、タンタル、モリブデン、ニオブ、チタン、窒化モリブデン等の互いに同じ耐火金属により構成されている。また、半導体層１２ｂｄの真性領域１２ｂｃは、ゲート電極１６ｂの第１金属層１４ｂと整合するように設けられている。また、第１層間絶縁膜１７ｂは、図１７及び図１８に示すように、ゲート電極１６ｂ、発光制御線１６ｅ及びゲート線１６ｇを覆うように設けられている。また、第２層間絶縁膜１９ｂは、図１７及び図１８に示すように、容量電極１８ｃｂを介して、第１層間絶縁膜１７ｂ上に設けられている。
　ＴＦＴ層３０ｂを備えた有機ＥＬ表示装置は、以下のように製造することができる。ここで、図１９、図２０及び図２１は、本実施形態の有機ＥＬ表示装置の変形例の製造方法における第２フォト工程、第２エッチング工程及び導体化工程をそれぞれ示す断面図であり、図１７に相当する図である。
　まず、上述した有機ＥＬ表示装置５０の製造方法の半導体層形成工程において、ベースコート膜１１が形成された基板全体に、スパッタリング法により、例えば、ＩｎＧａＺｎＯ４等の酸化物半導体膜（厚さ３０ｎｍ～１００ｎｍ程度）を成膜した後に、その酸化物半導体膜に対して、フォトリソグラフィ処理、エッチング処理及びレジストの剥離処理を行うことにより、半導体層１２ｂ（図１９参照）を形成する。
　その後、上述した有機ＥＬ表示装置５０の製造方法のゲート絶縁膜形成工程、第１金属膜成膜工程、第１フォト工程、第１エッチング工程、第１剥離工程及び第２金属膜成膜工程を順次行った後に、図１９に示すように、続いて、第２金属膜１５上にレジストＲを塗布した後に、第２マスクＭによりレジストＲを露光して、第２レジストパターンＲｂｂを形成する（第２フォト工程）。
　さらに、第２レジストパターンＲｂｂから露出する第２金属膜１５、上記第１エッチング工程で形成された第１金属層１４ａ及びゲート絶縁膜１３をエッチングして、図２０に示すように、第１金属層１４ｂ及び第２金属層１５ｂが積層されたゲート電極１６ｂ等を含むゲート層と、ゲート絶縁膜１３ｂとを形成する（第２エッチング工程）。
　その後、上記第２エッチング工程で用いた第２レジストパターンＲｂｂを剥離する（第２剥離工程）。
　続いて、ゲート電極１６ｂ等をマスクとして、半導体層に水素プラズマ処理やヘリウムプラズマ処理等のプラズマ処理を行うことにより、図２１に示すように、半導体層の一部を導体化して、導体領域１２ｂａ、導体領域１２ｂｂ及び真性領域１２ｂｃを有する半導体層１２ｂｄ等を形成する（導体化工程）。なお、本変形例では、第２剥離工程の後に、導体化工程を行う製造方法を例示したが、導体化工程は、第２剥離工程の前に行ってもよい。
　その後、上述した有機ＥＬ表示装置５０の製造方法と同様に、第１層間絶縁膜１７ｂ、容量電極１８ｃｂ、初期化電源線１８ｉ、接続配線２０ｅ、ソース線２０ｆ、電源線２０ｇ、平坦化膜２１等を形成してＴＦＴ層３０ｂを形成し、上述した有機発光素子層形成工程を行うことにより、ＴＦＴ層３０ｂを備えた有機ＥＬ表示装置を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第１金属膜成膜工程、第１フォト工程及び第１エッチング工程により形成される第１金属層１４ａ、１４ｅ及び１４ｇと、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程により形成される第２金属層１５ａ、１５ｅ及び１５ｇとをゲート絶縁膜１３上に積層して、ＴＦＴ層３０ａのゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを含むゲート層を形成する。ここで、第１金属膜成膜工程で成膜された第１金属膜１４の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第１金属膜１４内に生じる応力を緩和することができる。さらに、第２金属膜成膜工程で成膜された第２金属膜１５の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第２金属膜１５内に生じる応力を緩和することができる。これにより、ゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを含むゲート層の配線抵抗を低くするために、第１金属膜１４及び第２金属膜１５の総膜厚を厚くしても、第１金属膜１４及び第２金属膜１５内に生じる応力が緩和されるので、その下地のゲート絶縁膜１３におけるクラックの発生を抑制することができる。そのため、ゲート絶縁膜１３におけるクラックの発生を抑制して、ゲート電極１６ａ、発光制御線１６ｅ及びゲート線１６ｇを含むゲート層の配線抵抗を低くすることができる。
　また、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第２エッチング工程において、第１エッチング工程で残った第１金属膜１４の残渣を除去することができるので、例えば、間隔の狭いゲート電極１６ａとゲート線１６ｇ及び発光制御線１６ｅとの間の配線間リークを抑制することができる。
　《第２の実施形態》
　図２２～図２８は、本発明に係る表示装置及びその製造方法の第２の実施形態を示している。ここで、図２２は、本実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層３０ｃの平面図である。また、図２３は、図２２中のXXIII－XXIII線に沿ったＴＦＴ層３０ｃの断面図である。なお、以下の各実施形態において、図１～図２１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、第２エッチング工程の後に導体化工程を行う有機ＥＬ表示装置５０及びその製造方法を例示したが、本実施形態では、第２金属膜成膜工程の前に導体化工程を行う有機ＥＬ表示装置及びその製造方法を例示する。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。また、本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｃと、ＴＦＴ層３０ｃ上に設けられた有機ＥＬ素子層４０とを備えている。
　ＴＦＴ層３０ｃは、上記第１の実施形態の有機ＥＬ表示装置５０ａのＴＦＴ層３０ａと同様に、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ、第２初期化ＴＦＴ９ｇ及びキャパシタ９ｈと、各ＴＦＴ９ａ～９ｇ及びキャパシタ９ｈ上に設けられた平坦化膜２１とを備えている。
　駆動ＴＦＴ９ｄは、図２３に示すように、ベースコート膜１１上に順に設けられた半導体層１２ｃｄ、ゲート絶縁膜１３、ゲート電極１６ｃ、第１層間絶縁膜１７、第２層間絶縁膜１９、並びに第１端子２０ａ（図３参照）及び第２端子２０ｂ（図３参照）を備えている。ここで、半導体層１２ｃｄは、低温ポリシリコンにより形成され、図２２及び図２３に示すように、ベースコート膜１１上に略Ｈ字形に設けられている。また、半導体層１２ｃｄは、図２３に示すように、ゲート電極１６ｃに平面視で重なるように設けられた真性領域１２ｃｃと、真性領域１２ｃｃを挟んで設けられた一対の導体領域１２ｃａ及び１２ｃｂとを備えている。なお、真性領域１２ｃｃは、図２２に示すように、その中間部分が平面視で略Ｖ字形に設けられている。また、真性領域１２ｃｃの一対の導体領域１２ｃａ及び１２ｃｂ側には、図２２及び図２３に示すように、後述する第１金属層１４ｃ及び第２金属層１５ｃに重ならないようにオフセット領域Ｙが設けられている。また、ゲート絶縁膜１３は、図２３に示すように、半導体層１２ｃｄを覆うように設けられている。なお、ゲート電極１６ａから露出するゲート絶縁膜１３の表面には、ゲート電極１６ｃの周端に沿って、第１エッチング工程及び第２エッチング工程で形成される２段の段差Ｓが存在している。そして、一対の導体領域１２ｃａ及び１２ｃｂと真性領域１２ｃｃとの境界は、ゲート絶縁膜１３の表面に形成された段差Ｓと整合するように設けられている。また、ゲート電極１６ｃは、図２２及び図２３に示すように、ゲート絶縁膜１３上に半導体層１２ｃｄの真性領域１２ｃｃと重なるように平面視で矩形の島状に設けられている。また、ゲート電極１６ｃは、図２３に示すように、ゲート絶縁膜１３上に設けられた第１金属層１４ｃと、第１金属層１４ｃ上に設けられた第２金属層１５ｃとを備えている。なお、図２２及び図２３に示すように、半導体層１２ｃｄの真性領域１２ｃｃのチャネル長の方向Ｌ（図２２中横方向）及びそれに直交する方向（図２２中縦方向）において、第２金属層１５ｃの長さは、第１金属層１４ｃの長さ以下になっている。また、第１金属層１４ｃ及び第２金属層１５ｃは、例えば、タングステン、タンタル、モリブデン、ニオブ、チタン、窒化モリブデン等の互いに同じ耐火金属により構成されている。そして、半導体層１２ｃｄの真性領域１２ｃｃは、第１金属層１４ｃとなる第１金属層１４ａと整合するように設けられている。また、第１層間絶縁膜１７は、図２３に示すように、ゲート電極１６ｃ、発光制御線１６ｅ及びゲート線１６ｇを覆うように設けられている。また、第２層間絶縁膜１９は、図２３に示すように、容量電極１８ｃを介して、第１層間絶縁膜１７上に設けられている。また、第１端子２０ａ及び第２端子２０ｂは、ゲート絶縁膜１３、第１層間絶縁膜１７及び第２層間絶縁膜１９の積層膜に形成された各コンタクトホールを介して、半導体層１２ｃｄの一対の導体領域１２ｃａ及び１２ｃｂにそれぞれ電気的に接続されている。
　なお、第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ及び第２初期化ＴＦＴ９ｇは、容量電極１８ｃが介在しない点以外、上述した駆動ＴＦＴ９ｄと同様な構成を有している。
　上記構成のＴＦＴ層３０ｃを備えた有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ及び第２初期化ＴＦＴ９ｇを介して、有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示を行うように構成されている。
　次に、本実施形態のＴＦＴ層３０ｃを備えた有機ＥＬ表示装置の製造方法について説明する。なお、本実施形態の有機ＥＬ表示装置の製造方法は、半導体層形成工程、ゲート絶縁膜形成工程、第１金属膜成膜工程、第１フォト工程、第１エッチング工程、第１剥離工程、導体化工程、第２金属膜成膜工程、第２フォト工程、第２エッチング工程及び第２剥離工程及びを順に行うＴＦＴ層形成工程と、有機ＥＬ素子層形成工程とを備える。ここで、図２４、図２５、図２６及び図２７は、本実施形態の有機ＥＬ表示装置の製造方法における導体化工程、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程をそれぞれ示す断面図であり、図２３に相当する図である。
　まず、上記第１の実施形態で説明した有機ＥＬ表示装置５０の製造方法の第１剥離工程までを行った後に、第１金属層１４ａをマスクとして、半導体層１２ａ等に不純物イオンをドーピングすることにより、図２４に示すように、半導体層１２ａ等の一部を導体化して、導体領域１２ｃａ、導体領域１２ｃｂ及び真性領域１２ｃｃを有する半導体層１２ｃｄ等を形成する（導体化工程）。なお、本実施形態では、第１剥離工程の後に、導体化工程を行う製造方法を例示したが、導体化工程は、第１剥離工程の前に行ってもよい。
　続いて、第１金属層１４ａ等を覆うように、例えば、スパッタリング法により、モリブデン膜（厚さ１２５ｎｍ程度）を成膜して、図２５に示すように、第２金属膜１５を成膜する（第２金属膜成膜工程）。
　その後、第２金属膜１５上にレジストＲを塗布した後に、図２６に示すように、第２マスクＭによりレジストＲ（図２６中の２点鎖線）を露光して、第２レジストパターンＲｂｃを形成する（第２フォト工程）。ここで、第２フォト工程における露光量を第１フォト工程における露光量よりも多くすることにより、第２マスクＭは、第１マスクＭと共通のマスクを用いることができる。なお、半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第２レジストパターンＲｂｃの長さは、第１レジストパターンＲａの長さよりも短くなっている。
　さらに、第２レジストパターンＲｂｃから露出する第２金属膜１５をエッチングして、図２７に示すように、第２金属層１５ｃ等を形成して、第１金属層１４ｃ及び第２金属層１５ｃが積層されたゲート電極１６ｃ等を含むゲート層を形成する（第２エッチング工程）。ここで、第２エッチング工程では、第２金属膜１４の下地のゲート絶縁膜１３の表層も再びエッチングされるので、図２７に示すように、ゲート絶縁膜１３の表面には、２段の段差Ｓが形成される。
　その後、上記第２エッチング工程で用いた第２レジストパターンＲｂｃを剥離した後に（第２剥離工程）、上記第１の実施形態と同様に、第１層間絶縁膜１７、容量電極１８ｃ、初期化電源線１８ｉ、接続配線２０ｅ、ソース線２０ｆ、電源線２０ｇ、平坦化膜２１等を形成してＴＦＴ層３０ｃを形成し、続いて、有機ＥＬ素子層形成工程を行うことにより、ＴＦＴ層３０ｃを備えた有機ＥＬ表示装置を製造することができる。
　なお、本実施形態では、ＴＦＴ層３０ｃを備えた有機ＥＬ表示装置及びその製造方法を例示したが、ＴＦＴ層３０ｃの代わりにＴＦＴ層３０ｄを備えた有機ＥＬ表示装置及びその製造方法であってもよい。ここで、図２８は、本実施形態の有機ＥＬ表示装置の変形例を構成するＴＦＴ層３０ｄの断面図であり、図２３に相当する図である。
　本実施形態のＴＦＴ層３０ｃでは、半導体層１２ｃｄ等が低温ポリシリコンにより形成されていたが、変形例のＴＦＴ層３０ｄでは、半導体層１２ｄｄ等が酸化物半導体により形成されている。そのため、ＴＦＴ層３０ｄでは、各ＴＦＴ９ａ～９ｇの半導体層１２ｄｄの下地のゲート絶縁膜１３ｄの断面形状、それに伴って第１層間絶縁膜１７ｂ、容量電極１８ｃｂ及び第２層間絶縁膜１９ｂの断面形状がＴＦＴ層３０ｃと異なっているだけで、それ以外の構成がＴＦＴ層３０ａと実質的に同じ構成になっている。
　代表して駆動ＴＦＴ９ｄで説明すると、駆動ＴＦＴ９ｄは、図２８に示すように、ベースコート膜１１上に順に設けられた半導体層１２ｄｄ、ゲート絶縁膜１３ｄ、ゲート電極１６ｄ、第１層間絶縁膜１７ｂ、第２層間絶縁膜１９ｂ、並びに第１端子２０ａ（図３参照）及び第２端子２０ｂ（図３参照）を備えている。ここで、半導体層１２ｄｄは、半導体層１２ｃｄと同様に、ベースコート膜１１上に略Ｈ字形に設けられている。また、半導体層１２ｄｄは、半導体層１２ｄｄと同様に、図２８に示すように、ゲート電極１６ｂに平面視で重なるように設けられた真性領域１２ｄｃと、真性領域１２ｄｃを挟んで設けられた一対の導体領域１２ｄａ及び１２ｄｂとを備えている。なお、真性領域１２ｄｃは、真性領域１２ｃｃと同様に、その中間部分が平面視で略Ｖ字形に設けられている。また、真性領域１２ｄｃの一対の導体領域１２ｄａ及び１２ｄｂ側には、図２８に示すように、後述する第１金属層１４ｄ及び第２金属層１５ｄに重ならないようにオフセット領域Ｙが設けられている。また、ゲート絶縁膜１３ｄは、図２８に示すように、ゲート電極１６ｄ、発光制御線１６ｅ及びゲート線１６ｇと整合するように島状に設けられている。そして、一対の導体領域１２ｄａ及び１２ｄｂと真性領域１２ｄｃとの境界は、ゲート絶縁膜１３ｄの端部と整合するように設けられている。また、ゲート電極１６ｄは、図２８に示すように、ゲート絶縁膜１３上に半導体層１２ｄｄの真性領域１２ｄｃと重なるように平面視で矩形の島状に設けられている。また、ゲート電極１６ｄは、図２８に示すように、ゲート絶縁膜１３ｄ上に設けられた第１金属層１４ｄと、第１金属層１４ｄ上に設けられた第２金属層１５ｄとを備えている。なお、第１金属層１４ｄ及び第２金属層１５ｄは、例えば、タングステン、タンタル、モリブデン、ニオブ、チタン、窒化モリブデン等の互いに同じ耐火金属により構成されている。また、第１層間絶縁膜１７ｂは、図２８に示すように、ゲート電極１６ｄ、発光制御線１６ｅ及びゲート線１６ｇを覆うように設けられている。また、第２層間絶縁膜１９ｂは、図２８に示すように、容量電極１８ｃｂを介して、第１層間絶縁膜１７ｂ上に設けられている。
　上述したＴＦＴ層３０ｄを備えた有機ＥＬ表示装置は、本実施形態の製造方法と上記第１の実施形態の変形例の製造方法とを組み合わせることにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第１金属膜成膜工程、第１フォト工程及び第１エッチング工程により形成される第１金属層１４ａと、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程により形成される第２金属層１５ａとをゲート絶縁膜１３上に積層して、ＴＦＴ層３０ｃのゲート電極１６ｃを含むゲート層を形成する。ここで、第１金属膜成膜工程で成膜された第１金属膜１４の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第１金属膜１４内に生じる応力を緩和することができる。さらに、第２金属膜成膜工程で成膜された第２金属膜１５の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第２金属膜１５内に生じる応力を緩和することができる。これにより、ゲート電極１６ｃを含むゲート層の配線抵抗を低くするために、第１金属膜１４及び第２金属膜１５の総膜厚を厚くしても、第１金属膜１４及び第２金属膜１５内に生じる応力が緩和されるので、その下地のゲート絶縁膜１３におけるクラックの発生を抑制することができる。そのため、ゲート絶縁膜１３におけるクラックの発生を抑制して、ゲート電極１６ｃを含むゲート層の配線抵抗を低くすることができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第２エッチング工程において、第１エッチング工程で残った第１金属膜１４の残渣を除去することができるので、例えば、間隔の狭いゲート電極１６ｃとゲート線１６ｇ及び発光制御線１６ｅとの間の配線間リークを抑制することができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、オフセット領域Ｙを有するＴＦＴ９ａ～９ｇを備えているので、ＴＦＴ９ａ～９ｇのＳ値（サブスレッシュ領域での立ち上がり係数）を大きくしたり、リーク電流を少なくしたりすることができる。
　《第３の実施形態》
　図２９～図３２は、本発明に係る表示装置及びその製造方法の第３の実施形態を示している。ここで、図２９は、本発明の第３の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層３０ｅの平面図である。また図３０は、図２９中のXXX－XXX線に沿ったＴＦＴ層３０ｅの断面図である。
　上記第１及び第２の実施形態では、ＴＦＴのゲート電極において、第２金属層の側面と第１金属層の側面とが整合するように設けられたＴＦＴ層３０ａ～３０ｄを備えた有機ＥＬ表示装置を例示したが、本実施形態では、ＴＦＴのゲート電極において、第２金属層１５ａｅの一部が第１金属層１４ａｅの端部から突出するように設けられたＴＦＴ層３０ｅを備えた有機ＥＬ表示装置を例示する。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。また、本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｅ、ＴＦＴ層３０ｅ上に設けられた有機ＥＬ素子層４０とを備えている。
　ＴＦＴ層３０ｅは、上記第１の実施形態の有機ＥＬ表示装置５０ａのＴＦＴ層３０ａと同様に、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ、第２初期化ＴＦＴ９ｇ及びキャパシタ９ｈと、各ＴＦＴ９ａ～９ｇ及びキャパシタ９ｈ上に設けられた平坦化膜２１とを備えている。
　駆動ＴＦＴ９ｄは、図３０に示すように、ベースコート膜１１上に順に設けられた半導体層１２ｃｄ、ゲート絶縁膜１３、ゲート電極１６ａｅ、第１層間絶縁膜１７ｅ、第２層間絶縁膜１９ｅ、並びに第１端子２０ａ（図３参照）及び第２端子２０ｂ（図３参照）を備えている。ここで、半導体層１２ｃｄは、低温ポリシリコンにより形成され、図２９及び図３０に示すように、ベースコート膜１１上に略Ｈ字形に設けられている。また、半導体層１２ｃｄは、図３０に示すように、ゲート電極１６ａｅに平面視で重なるように設けられた真性領域１２ｃｃと、真性領域１２ｃｃを挟んで設けられた一対の導体領域１２ｃａ及び１２ｃｂとを備えている。なお、真性領域１２ｃｃは、図２９に示すように、その中間部分が平面視で略Ｖ字形に設けられている。また、ゲート絶縁膜１３は、図３０に示すように、半導体層１２ｃｄを覆うように設けられている。なお、一対の導体領域１２ｃａ及び１２ｃｂと真性領域１２ｃｃとの境界は、図３０に示すように、ゲート電極１６ａｅの第１金属層１４ａの端部と整合するように設けられている。また、ゲート電極１６ａｅは、図２９及び図３１に示すように、ゲート絶縁膜１３上に半導体層１２ｃｄの真性領域１２ｃｃと重なるように平面視で矩形の島状に設けられている。また、ゲート電極１６ａｅは、図３０に示すように、ゲート絶縁膜１３上に設けられた第１金属層１４ａと、第１金属層１４ａ上に設けられた第２金属層１５ａｅとを備えている。なお、真性領域１２ｃｃに重なるゲート電極１６ａｅの部分では、第２金属層１５ａｅが、図２９及び図３０に示すように、半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第１金属層１４ａの両端部から突出して第１金属層１４ａを覆うように設けられている。また、半導体層１２ｃｄに重ならないゲート電極１６ａｅの部分Ａは、図２９に示すように、第２金属層１５ａｅの幅が第１金属層１４ａの幅以下になるように設けられている。また、半導体層１２ｃｄに重ならない発光制御線１６ｅｅの部分Ａは、図２９に示すように、第２金属層１５ｅｅの幅が第１金属層１４ｅの幅以下になるように設けられている。また、半導体層１２ｃｄに重ならないゲート線１６ｇｅの部分Ａは、図２９に示すように、第２金属層１５ｇｅの幅が第１金属層１４ｇの幅以下になるように設けられている。また、第１金属層１４ａ及び第２金属層１５ａｅは、例えば、タングステン、タンタル、モリブデン、ニオブ、チタン、窒化モリブデン等の互いに同じ耐火金属により構成されている。そして、半導体層１２ｃｄの真性領域１２ｃｃは、第１金属層１４ａと整合するように設けられている。また、第１層間絶縁膜１７ｅは、図３０に示すように、ゲート電極１６ａｅ、発光制御線１６ｅｅ及びゲート線１６ｇｅを覆うように設けられている。また、第２層間絶縁膜１９ｅは、図３０に示すように、容量電極１８ｃを介して、第１層間絶縁膜１７ｅ上に設けられている。また、第１端子２０ａ及び第２端子２０ｂは、ゲート絶縁膜１３、第１層間絶縁膜１７ｅ及び第２層間絶縁膜１９ｅの積層膜に形成された各コンタクトホールを介して、半導体層１２ｃｄの一対の導体領域１２ｃａ及び１２ｃｂにそれぞれ電気的に接続されている。
　なお、第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ及び第２初期化ＴＦＴ９ｇは、容量電極１８ｃが介在しない点以外、上述した駆動ＴＦＴ９ｄと同様な構成を有している。
　上記構成のＴＦＴ層３０ｅを備えた有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１初期化ＴＦＴ９ａ、閾値電圧補償ＴＦＴ９ｂ、書込制御ＴＦＴ９ｃ、駆動ＴＦＴ９ｄ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ及び第２初期化ＴＦＴ９ｇを介して、有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示を行うように構成されている。
　次に、本実施形態のＴＦＴ層３０ｅを備えた有機ＥＬ表示装置の製造方法について説明する。なお、本実施形態の有機ＥＬ表示装置の製造方法は、半導体層形成工程、ゲート絶縁膜形成工程、第１金属膜成膜工程、第１フォト工程、第１エッチング工程、第１剥離工程、導体化工程、第２金属膜成膜工程、第２フォト工程、第２エッチング工程及び第２剥離工程及びを順に行うＴＦＴ層形成工程と、有機ＥＬ素子層形成工程とを備える。ここで、図３１及び図３２は、本実施形態の有機ＥＬ表示装置の製造方法における第２フォト工程及び第２エッチング工程をそれぞれ示す断面図であり、図３０に相当する図である。
　まず、上記第１の実施形態で説明した有機ＥＬ表示装置５０の製造方法の第１剥離工程までを行った後に、第１金属層１４ａをマスクとして、半導体層１２ａ等に不純物イオンをドーピングすることにより、図２４に示すように、半導体層１２ａ等の一部を導体化して、導体領域１２ｃａ、導体領域１２ｃｂ及び真性領域１２ｃｃを有する半導体層１２ｃｄ等を形成する（導体化工程）。なお、本実施形態では、第１剥離工程の後に、導体化工程を行う製造方法を例示したが、導体化工程は、第１剥離工程の前に行ってもよい。
　続いて、第１金属層１４ａ等を覆うように、例えば、スパッタリング法により、モリブデン膜（厚さ１２５ｎｍ程度）を成膜して、図２５に示すように、第２金属膜１５を成膜する（第２金属膜成膜工程）。
　その後、第２金属膜１５上にレジストＲ（図３１中の２点鎖線）を塗布した後に、図３１に示すように、第２マスクＭによりレジストＲを露光して、第２レジストパターンＲｂｅを形成する（第２フォト工程）。ここで、第２フォト工程では、半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第１金属層１４ａの両端部から突出するように第２レジストパターンＲｂｅを形成する。
　さらに、第２レジストパターンＲｂｅから露出する第２金属膜１５をエッチングして、図３２に示すように、第２金属層１５ａｅ、１５ｅｅ及び１５ｇｅｆ等を形成して、第１金属層１４ａ、１４ｅ及び１４ｇ、並びに第２金属層１５ａｅ、１５ｅｅ及び１５ｇｅがそれぞれ積層されたゲート電極１６ａｅ、発光制御線１６ｅｅ及びゲート線１６ｇｅを含むゲート層を形成する（第２エッチング工程）。ここで、第２エッチング工程では、半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第１金属層１４ａの両端部及びその両端部の間を覆うように第２金属層１５ａｅを形成する。また、第２エッチング工程では、第２金属膜１４の下地のゲート絶縁膜１３の表層も再びエッチングされるので、図３２に示すように、ゲート絶縁膜１３の表面には、２段の段差Ｓが形成される。
　その後、上記第２エッチング工程で用いた第２レジストパターンＲｂｅを剥離した後に（第２剥離工程）、上記第１の実施形態と同様に、第１層間絶縁膜１７、容量電極１８ｃ、初期化電源線１８ｉ、接続配線２０ｅ、ソース線２０ｆ、電源線２０ｇ、平坦化膜２１等を形成してＴＦＴ層３０ｅを形成し、続いて、有機ＥＬ素子層形成工程を行うことにより、ＴＦＴ層３０ｅを備えた有機ＥＬ表示装置を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第１金属膜成膜工程、第１フォト工程及び第１エッチング工程により形成される第１金属層１４ａと、第２金属膜成膜工程、第２フォト工程及び第２エッチング工程により形成される第２金属層１５ａｅとをゲート絶縁膜１３上に積層して、ＴＦＴ層３０ｅのゲート電極１６ａｅを含むゲート層を形成する。ここで、第１金属膜成膜工程で成膜された第１金属膜１４の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第１金属膜１４内に生じる応力を緩和することができる。さらに、第２金属膜成膜工程で成膜された第２金属膜１５の膜厚は、第１金属膜１４及び第２金属膜１５の総膜厚の半分であるので、第１金属膜１４及び第２金属膜１５を一括して成膜する場合よりも、第２金属膜１５内に生じる応力を緩和することができる。これにより、ゲート電極１６ａｅを含むゲート層の配線抵抗を低くするために、第１金属膜１４及び第２金属膜１５の総膜厚を厚くしても、第１金属膜１４及び第２金属膜１５内に生じる応力が緩和されるので、その下地のゲート絶縁膜１３におけるクラックの発生を抑制することができる。そのため、ゲート絶縁膜１３におけるクラックの発生を抑制して、ゲート電極１６ａｅを含むゲート層の配線抵抗を低くすることができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第２エッチング工程において、第１エッチング工程で残った第１金属膜１４の残渣を除去することができるので、例えば、間隔の狭いゲート電極１６ａｅとゲート線１６ｇｅ及び発光制御線１６ｅｅとの間の配線間リークを抑制することができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、一対の導体領域１２ｃａ及び１２ｃｂと真性領域１２ｃｃとの境界がゲート電極１６ａｅの第１金属層１４ａの端部と整合するように設けられ、ゲート電極１６ａｅの第２金属層１５ａｅが半導体層１２ｃｄのチャネル長の方向Ｌにおいて第１金属層１４ａの両端部から突出して第１金属層１４ａを覆うように設けられているので、オフセット領域ＹのないＴＦＴ９ａ～９ｇを形成することができる。
　なお、本実施形態では、半導体層が低温ポリシリコンにより形成された構成を例示したが、本発明は、半導体層が酸化物半導体層により形成された場合にも適用することができる。この場合、ゲート絶縁膜は、ゲート電極の端部に整合しておらず、半導体層が低温ポリシリコンにより形成された場合のように、コンタクトホール等を除き、ベースコート層や半導体層上に全面に設けられている。ここで、導体化処理は、ゲート絶縁膜を介して行う。そして、ゲート絶縁膜に形成される段差、半導体層の真性領域及び導体領域の形状は、半導体層が低温ポリシリコンにより形成された場合と同様となる。
　《第４の実施形態》
　図３３は、本発明に係る表示装置及びその製造方法の第４の実施形態を示している。ここで、図３３は、本実施形態の有機ＥＬ表示装置を構成するＴＦＴ層３０ｆの平面図である。
　上記第２の実施形態では、オフセット領域ＹのあるＴＦＴ９ａ～９ｇが設けられたＴＦＴ層３０ｃを備えた有機ＥＬ表示装置を例示し、上記第３の実施形態では、オフセット領域ＹのないＴＦＴ９ａ～９ｇが設けられたＴＦＴ層３０ｅを備えた有機ＥＬ表示装置を例示したが、本実施形態では、オフセット領域ＹのあるＴＦＴ９ａ、９ｂ及び９ｄと、オフセット領域ＹのないＴＦＴ９ｃ、９ｅ、９ｆ及び９ｇとを組み合わせたＴＦＴ層３０ｆを備えた有機ＥＬ表示装置を例示する。
　具体的には、オフセット領域ＹのあるＴＦＴを第１ＴＦＴとし、オフセット領域ＹのないＴＦＴを第２ＴＦＴとすると、図３３に示すように、第１ＴＦＴとして、第１初期化ＴＦＴ９ａ（不図示）、閾値電圧補償ＴＦＴ９ｂ及び駆動ＴＦＴ９ｄが設けられ、第２ＴＦＴとして、書込制御ＴＦＴ９ｃ、電源供給ＴＦＴ９ｅ、発光制御ＴＦＴ９ｆ及び第２初期化ＴＦＴ９ｇ（不図示）が設けられたＴＦＴ層３０ｆを備えた有機ＥＬ表示装置であってもよい。
　ここで、第１真性領域及び一対の第１導体領域を有する第１半導体層、並びに第１ゲート層を備えた第１ＴＦＴ（９ａ、９ｂ及び９ｄ）では、図２３に示すように、第１真性領域１２ｃｃの一対の第１導体領域１２ｃａ及び１２ｃｂ側に第１金属層１４ａ及び第２金属層１５ａに重ならないようにオフセット領域Ｙが設けられ、一対の第１導体領域１２ｃａ及び１２ｃｂと第１真性領域１２ｃｃとの境界がゲート絶縁膜１３の表面に形成された段差Ｓと整合するように設けられ、第１半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第２金属層１５ａの長さが第１金属層１４ａの長さ以下になっている。
　また、第２真性領域及び一対の第２導体領域を有する第２半導体層、並びに第２ゲート層を備えた第２ＴＦＴ（９ｃ、９ｅ、９ｆ及び９ｇ）では、図３３（図３０参照）に示すように、一対の第２導体領域１２ｃａ及び１２ｃｂと第２真性領域１２ｃｃとの境界が第１金属層１４ｅ、１４ｇの端部と整合するように設けられ、第２真性領域１２ｃｃに重なる第２ゲート層（発光制御線１６ｅｅ及びゲート線１６ｇｆ）において、第２金属層１５ｅｅ及び１５ｇｆが、第２半導体層１２ｃｄのチャネル長の方向Ｌにおいて、第１金属層１４ｅ及び１４ｇの両端部から突出して第１金属層１４ｅ及び１４ｇを覆うように設けられている。また、第２真性領域１２ｃｃに重ならない第２ゲート層（発光制御線１６ｅｅ及びゲート線１６ｇｆ）の部分は、図３３に示すように、第２金属層１５ｅｅ及び１５ｇｆの幅が第１金属層１４ｅ及び１４ｇの幅以下になるように設けられている。
　なお、本実施形態では、半導体層が低温ポリシリコンにより形成された構成を例示したが、半導体層は、酸化物半導体層により形成されていてもよい。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、トップゲート型のＴＦＴを備えた有機ＥＬ表示装置を例示したが、本発明は、ボトムゲート型のＴＦＴを備えた有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、第１封止無機絶縁膜３６及び第２封止無機絶縁膜３８の間に封止有機膜３７が設けられた封止膜３９を備えた有機ＥＬ表示装置５０を例示したが、本発明は、第１封止無機絶縁膜３６及び第２封止無機絶縁膜３８の間に有機蒸着膜を形成した後に、その有機蒸着膜をアッシングして、異物を有機蒸着膜で被覆する有機ＥＬ表示装置にも適用することができる。このような封止膜の構成によれば、表示領域上に異物が存在しても、第２封止無機絶縁膜で封止性能を確保することができ、信頼性を向上させることができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、有機ＥＬ表示装置に限定されず、フレキシブルな表示装置であれば適用することができる。例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ等を備えたフレキシブルな表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｍ　　　　　第１マスク、第２マスク
Ｐ　　　　　サブ画素
Ｒ　　　　　レジスト
Ｒａ　　　　第１レジストパターン
Ｒｂ，Ｒｂｂ，Ｒｂｃ，Ｒｂｅ　　第２レジストパターン
Ｓ　　　　　段差
Ｙ　　　　　オフセット領域
９ａ　　　　第１初期化ＴＦＴ（第１ＴＦＴ）
９ｂ　　　　閾値電圧補償ＴＦＴ（第１ＴＦＴ）
９ｃ　　　　書込制御ＴＦＴ（第２ＴＦＴ）
９ｄ　　　　駆動ＴＦＴ（第１ＴＦＴ）
９ｅ　　　　電源供給ＴＦＴ（第２ＴＦＴ）
９ｆ　　　　発光制御ＴＦＴ（第２ＴＦＴ）
９ｇ　　　　第２初期化ＴＦＴ（第２ＴＦＴ）
９ｈ　　　　キャパシタ
１０　　　　樹脂基板層
１２　　　　ポリシリコン膜（半導体膜）
１２ａ，１２ａｄ，１２ｂ，１２ｂｄ，１２ｃｄ，１２ｄｄ　　半導体層
１２ａａ，１２ｂａ，１２ｃａ，１２ｄａ　　（一方の）導体領域
１２ａｂ，１２ｂｂ，１２ｃｂ，１２ｄｂ　　（他方の）導体領域
１２ａｃ，１２ｂｃ，１２ｃｃ，１２ｄｃ　　真性領域
１３，１３ｂ　　　　ゲート絶縁膜
１４　　　　第１金属膜
１４ａ，１４ａｅ，１４ｂ，１４ｄ，１４ｅ，１４ｇ　　第１金属層
１５　　　　第２金属膜
１５ａ，１５ａｅ，１５ｂ，１５ｄ，１５ｅｅ，１５ｇｅ，１５ｇｆ　　第２金属層
１６ａ，１６ａｅ，１６ｂ，１６ｄ　　ゲート電極（ゲート層、下側電極、制御端子）
１６ｇ，１６ｇｅ，１６ｇｆ　　　ゲート線（ゲート層）
１６ｅ，１６ｅｅ　　　　　発光制御線（ゲート層）
１７，１７ｂ，１７ｅ　　　第１層間絶縁膜（第１無機絶縁膜）
１８ｃ，１８ｃｂ　　　　　容量電極（中間金属層、上側電極）
１８ｉ　　　初期化電源線（中間金属層）
１９，１９ｂ，１９ｅ　　　第２層間絶縁膜（第２無機絶縁膜）
２０ｆ　　　ソース線（ソース層）
２０ｇ　　　電源線（ソース層）
３０ａ～３０ｅ　　　ＴＦＴ層
３５　　　　有機ＥＬ素子（発光素子）
４０　　　　有機ＥＬ素子層（発光素子層）
５０　　　　有機ＥＬ表示装置

Claims (26)

  1. 　樹脂基板上にサブ画素毎に薄膜トランジスタが設けられた薄膜トランジスタ層を形成する薄膜トランジスタ層形成工程と、
    　上記薄膜トランジスタ層上に上記サブ画素毎に発光素子が設けられた発光素子層を形成する発光素子層形成工程とを備える表示装置の製造方法であって、
    　上記薄膜トランジスタ層形成工程は、
    　上記樹脂基板上に半導体膜を成膜した後に、該半導体膜をパターニングして半導体層を形成する半導体層形成工程と、
    　上記半導体層を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜を覆うように第１金属膜を成膜する第１金属膜成膜工程と、
    　上記第１金属膜上にレジストを塗布した後に、第１マスクにより該レジストを露光して、第１レジストパターンを形成する第１フォト工程と、
    　上記第１レジストパターンから露出する上記第１金属膜をエッチングして、第１金属層を形成する第１エッチング工程と、
    　上記第１エッチング工程で用いた第１レジストパターンを剥離する第１剥離工程と、
    　上記第１レジストパターンを剥離して露出した上記第１金属層を覆うように第２金属膜を成膜する第２金属膜成膜工程と、
    　上記第２金属膜上にレジストを塗布した後に、第２マスクにより該レジストを露光して、第２レジストパターンを形成する第２フォト工程と、
    　上記第２レジストパターンから露出する上記第２金属膜をエッチングして、第２金属層を形成して、上記第１金属層及び該第２金属層が積層されたゲート層を形成する第２エッチング工程と、
    　上記第２エッチング工程で用いた上記第２レジストパターンを剥離する第２剥離工程とを備えることを特徴とする表示装置の製造方法。
  2. 　請求項１に記載された表示装置の製造方法において、
    　上記第１マスク及び上記第２マスクは、共通のマスクであり、
    　上記第１フォト工程における露光量は、上記第２フォト工程における露光量よりも少ないことを特徴とする表示装置の製造方法。
  3. 　請求項２に記載された表示装置の製造方法において、
    　第２エッチング工程の後に、上記第２金属層をマスクとして上記半導体層の一部を導体化する導体化工程を備えることを特徴とする表示装置の製造方法。
  4. 　請求項３に記載された表示装置の製造方法において、
    　上記半導体膜は、酸化物半導体により形成されており、
    　上記第２エッチング工程は、上記第２レジストパターンをマスクとして上記ゲート絶縁膜の一部をエッチングする工程を含むことを特徴とする表示装置の製造方法。
  5. 　請求項１に記載された表示装置の製造方法において、
    　上記第２金属膜成膜工程の前に、上記第１金属層をマスクとして上記半導体層の一部を導体化する導体化工程を備えることを特徴とする表示装置の製造方法。
  6. 　請求項５に記載された表示装置の製造方法において、
    　上記半導体層のチャネル長の方向において、上記第２レジストパターンの長さは、上記第１レジストパターンの長さよりも短いことを特徴とする表示装置の製造方法。
  7. 　請求項６に記載された表示装置の製造方法において、
    　上記半導体膜は、酸化物半導体により形成されており、
    　上記第１エッチング工程は、上記第１レジストパターンをマスクとして上記ゲート絶縁膜の一部をエッチングする工程を含むことを特徴とする表示装置の製造方法。
  8. 　請求項６に記載された表示装置の製造方法において、
    　上記半導体膜は、酸化物半導体により形成されており、
    　上記第２エッチング工程は、上記第２レジストパターンをマスクとして上記ゲート絶縁膜の一部をエッチングする工程を含むことを特徴とする表示装置の製造方法。
  9. 　請求項５に記載された表示装置の製造方法において、
    　上記半導体膜は、低温ポリシリコンにより形成されており、
    　上記第２フォト工程では、上記半導体層のチャネル長の方向において、上記第１金属層の両端部から突出するように上記第２レジストパターンを形成することを特徴とする表示装置の製造方法。
  10. 　請求項９に記載された表示装置の製造方法において、
    　上記第２エッチング工程では、上記半導体層のチャネル長の方向において、上記第１金属層の両端部及び該両端部の間を覆うように上記第２金属層を形成することを特徴とする表示装置の製造方法。
  11. 　請求項１～１０の何れか１つに記載された表示装置の製造方法において、
    　上記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置の製造方法。
  12. 　樹脂基板と、
    　上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、
    　上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、
    　上記樹脂基板上に半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、
    　上記ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とを備え、
    　上記半導体層は、上記ゲート層と重なるように設けられた真性領域と、該真性領域を挟むように設けられた一対の導体領域とを備え、
    　上記真性領域の上記一対の導体領域側には、上記第１金属層及び上記第２金属層に重ならないようにオフセット領域が設けられ、
    　上記半導体層のチャネル長の方向において、上記第２金属層の長さは、上記第１金属層の長さ以下になっていることを特徴とする表示装置。
  13. 　請求項１２に記載された表示装置において、
    　上記半導体層は、低温ポリシリコンにより形成され、
    　上記一対の導体領域と上記真性領域との境界は、上記ゲート絶縁膜の表面に形成された段差と整合するように設けられていることを特徴とする表示装置。
  14. 　請求項１２に記載された表示装置において、
    　上記半導体層は、酸化物半導体により形成され、
    　上記一対の導体領域と上記真性領域との境界は、上記ゲート絶縁膜の端部と整合するように設けられていることを特徴とする表示装置。
  15. 　樹脂基板と、
    　上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、
    　上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、
    　上記樹脂基板上に低温ポリシリコンからなる半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、
    　上記ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とを備え、
    　上記半導体層は、上記第１金属層と重なるように設けられた真性領域と、該真性領域を挟むように設けられた一対の導体領域とを備え、
    　上記一対の導体領域と上記真性領域との境界は、上記第１金属層の端部と整合するように設けられ、
    　上記真性領域に重なるゲート層において、上記第２金属層は、上記半導体層のチャネル長の方向において、上記第１金属層の両端部から突出して該第１金属層を覆うように設けられ、
    　上記半導体層に重ならないゲート層は、該ゲート層において、上記第２金属層の幅が上記第１金属層の幅以下になる部分を有していることを特徴とする表示装置。
  16. 　樹脂基板と、
    　上記樹脂基板上に設けられ、サブ画素毎に薄膜トランジスタが配置された薄膜トランジスタ層と、
    　上記薄膜トランジスタ層上に設けられ、上記サブ画素毎に発光素子が配置された発光素子層とを備え、
    　上記樹脂基板上に半導体層、ゲート絶縁膜及びゲート層が上記薄膜トランジスタ層として順に設けられた表示装置であって、
    　上記薄膜トランジスタは、第１薄膜トランジスタ及び第２薄膜トランジスタを備え、
    　上記半導体層は、上記第１薄膜トランジスタ及び上記第２薄膜トランジスタに対応するように設けられた第１半導体層及び第２半導体層を備え、
    　上記ゲート層は、上記第１薄膜トランジスタ及び上記第２薄膜トランジスタに対応するように設けられた第１ゲート層及び第２ゲート層を備え、
    　上記第１ゲート層及び上記第２ゲート層は、上記ゲート絶縁膜上に設けられた第１金属層と、該第１金属層上に設けられた第２金属層とをそれぞれ備え、
    　上記第１半導体層は、上記第１ゲート層と重なるように設けられた第１真性領域と、該第１真性領域を挟むように設けられた一対の第１導体領域とを備え、
    　上記第１真性領域の上記一対の第１導体領域側には、対応する上記第１金属層及び上記第２金属層に重ならないようにオフセット領域が設けられ、
    　上記一対の第１導体領域と上記第１真性領域との境界は、上記ゲート絶縁膜の表面に形成された段差と整合するように設けられ、
    　上記第１半導体層のチャネル長の方向において、対応する上記第２金属層の長さは、対応する上記第１金属層の長さ以下になっており、
    　上記第２半導体層は、対応する上記第１金属層と重なるように設けられた第２真性領域と、該第２真性領域を挟むように設けられた一対の第２導体領域とを備え、
    　上記一対の第２導体領域と上記第２真性領域との境界は、対応する上記第１金属層の端部と整合するように設けられ、
    　上記第２真性領域に重なる第２ゲート層において、対応する上記第２金属層は、上記第２半導体層のチャネル長の方向において、対応する上記第１金属層の両端部から突出して該第１金属層を覆うように設けられ、
    　上記第２半導体層に重ならない第２ゲート層は、該第２ゲート層において、対応する上記第２金属層の幅が対応する上記第１金属層の幅以下になる部分を有していることを特徴とする表示装置。
  17. 　請求項１６に記載された表示装置において、
    　上記薄膜トランジスタ層は、上記ゲート層上に設けられた第１無機絶縁膜と、該第１無機絶縁膜上に設けられた中間金属層と、上記中間金属層上に設けられた第２無機絶縁膜と、該第２無機絶縁膜上に設けられたソース層とを備え、
    　上記ゲート層は、ゲート線及び発光制御線を備え、
    　上記ソース層は、ソース線及び電源線を備え、
    　上記サブ画素には、第１端子、第２端子及び制御端子をそれぞれ有する駆動薄膜トランジスタ、書込制御薄膜トランジスタ、閾値電圧補償薄膜トランジスタ、並びに発光制御薄膜トランジスタと、下側電極及び上側電極を有するキャパシタとが設けられ、
    　上記駆動薄膜トランジスタは、上記発光素子の電流量を制御するように設けられ、
    　上記書込制御薄膜トランジスタにおいて、上記制御端子は、上記ゲート線に電気的に接続され、上記第１端子は、上記ソース線に電気的に接続され、上記第２端子は、上記駆動薄膜トランジスタの上記第１端子に電気的に接続され、
    　上記閾値電圧補償薄膜トランジスタにおいて、上記制御端子は、上記ゲート線に電気的に接続され、上記第１端子は、上記駆動薄膜トランジスタの上記第２端子に電気的に接続され、上記第２端子は、上記駆動薄膜トランジスタの上記制御端子に電気的に接続され、
    　上記発光制御薄膜トランジスタにおいて、上記制御端子は、上記発光制御線に電気的に接続され、上記第１端子は、上記駆動薄膜トランジスタの上記第２端子に電気的に接続され、上記第２端子は、上記発光素子に電気的に接続され、
    　上記キャパシタにおいて、上記ゲート層として設けられた上記下側電極は、上記駆動薄膜トランジスタの制御端子に電気的に接続され、上記中間金属層として設けられた上記上側電極は、上記電源線に電気的に接続されていることを特徴とする表示装置。
  18. 　請求項１７に記載された表示装置において、
    　上記第１薄膜トランジスタは、上記駆動薄膜トランジスタであることを特徴とする表示装置。
  19. 　請求項１７又は１８に記載された表示装置において、
    　上記第１薄膜トランジスタは、上記閾値電圧補償薄膜トランジスタであることを特徴とする表示装置。
  20. 　請求項１７～１９の何れか１つに記載された表示装置において、
    　上記第２薄膜トランジスタは、上記書込制御薄膜トランジスタであることを特徴とする表示装置。
  21. 　請求項１７～２０の何れか１つに記載された表示装置において、
    　上記各サブ画素において、上記ゲート線及び上記下側電極は、互いに並ぶように設けられ、上記互いに並ぶゲート線の上記第１金属層と下側電極の上記第１金属層との距離は、上記互いに並ぶゲート線の上記第２金属層と下側電極の上記第２金属層との距離よりも短くなっていることを特徴とする表示装置。
  22. 　請求項２１に記載された表示装置において、
    　上記上側電極の上記ゲート線側の端部は、平面視において、上記互いに並ぶゲート線の上記第１金属層と下側電極の上記第１金属層との間に配置されていることを特徴とする表示装置。
  23. 　請求項１７～２２の何れか１つに記載された表示装置において、
    　上記各サブ画素において、上記発光制御線及び上記下側電極は、互いに並ぶように設けられ、上記互いに並ぶ発光制御線の上記第１金属層と下側電極の上記第１金属層との距離は、上記互いに並ぶ発光制御線の上記第２金属層と下側電極の上記第２金属層との距離よりも短くなっていることを特徴とする表示装置。
  24. 　請求項２３に記載された表示装置において、
    　上記上側電極の上記発光制御線側の端部は、平面視において、上記互いに並ぶ発光制御線の上記第１金属層と下側電極の上記第１金属層との間に配置されていることを特徴とする表示装置。
  25. 　請求項１２～２４の何れか１つに記載された表示装置において、
    　上記第１金属層及び上記第２金属層は、互いに同じ耐火金属により形成されていることを特徴とする表示装置。
  26. 　請求項１２～２５の何れか１つに記載された表示装置において、
    　上記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
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