JP2001168346A

JP2001168346A - 薄膜トランジスタ及びその製造方法

Info

Publication number: JP2001168346A
Application number: JP2000277941A
Authority: JP
Inventors: Nobuitsu Takehashi; 信逸竹橋; Hiroshi Tsutsu; 博司筒; Tetsuo Kawakita; 哲郎河北; Yoshinao Taketomi; 義尚武富
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-09-16
Filing date: 2000-09-13
Publication date: 2001-06-22
Anticipated expiration: 2020-09-13
Also published as: JP3540262B2

Abstract

(57)【要約】【課題】液晶表示装置等に用いるため、微小かつ多数
の精度のよいＬＤＤ構造の薄膜トランジスタを基板上に
配列して形成する。【解決手段】ゲート電極を、不純物を注入する際のマ
スクとする。ＬＤＤ構造とするため、不純物を２回に分
けて注入する。第１回目と第２回目の注入時で、ゲート
電極の寸法をＬＤＤ長さに対応して変える。不純物を注
入する際のマスクとして使用するゲート電極の寸法を変
える手段として、金属酸化やドライエッチングを利用す
る。ゲート電極のドライエッチングを精度よく行なうた
め、フォトレジストに工夫を凝らす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関し、特に液晶表示装置の画素スイ
ッチング素子や駆動回路等に使用される薄膜トランジス
タに関する。

【０００２】

【従来の技術】近年、単純マトリックス型表示装置と比
較して高い画質が得られるため液晶パネルの画素電極毎
に薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓ
ｉｓｔｏｒ：ＴＦＴと称する）を備えたアクティブマト
リックス型表示基板を用いた表示装置が盛んに研究され
ている。その中で、多結晶シリコン（以下、ポリシリコ
ンとも記す）ＴＦＴの電子移動度が、非晶質シリコン
（以下、原則としてアモルファスシリコンと記す）ＴＦ
Ｔと比較して１桁から２桁以上高いことに着目して、画
素スイッチング素子としてのＴＦＴと駆動回路をポリシ
リコンを使用した上で同一ガラス基板上に形成する、い
わゆる駆動回路内蔵型の液晶表示装置が提案され、研究
等されている。

【０００３】しかしながら、駆動回路の内蔵化に際して
用いられるポリシリコン型ＴＦＴは、アモルファス型Ｔ
ＦＴやＭＯＳ型電解効果トランジスタと比較してＯＦＦ
電流が大きい。このため、そのままではこのポリシリコ
ン型ＴＦＴを適用した駆動回路内蔵型の液晶表示装置の
実現に大きな障害となる。

【０００４】そこで、このようなポリシリコン型ＴＦＴ
の電気的特性課題を解決するため、ゲート構造をサブゲ
ート化して、ＴＦＴのソース領域またはドレイン領域の
少なくとも一方の領域に隣接して、低濃度不純物領域
（ＬＤＤ：ＬｉｇｈｒｌｙＤｏｐｅｄＤｒａｉｎ）
を設け、ＯＦＦ電流の低減を図ると同時にＯＮ電流の減
少が起きない薄膜トランジスタ構造が提案され、研究等
されている（ＳＩＤ９６ＤＩＧＥＳＴｐｐ２５：Ｓａ
ｍｓｕｎｇ電子、ＥｕｒｏＤｉｓｐｌａｙ’９６
ｐｐ５５５、ＡＳＩＡＤｉｓｐｌａｙ’９５ｐｐ３
３５：Ｐｈｉｌｉｐｓ）。

【０００５】以下、そのような薄膜トランジスタの構造
を図１に示す。

【０００６】本図において、１は、その（図上）上部に
内部物質の拡散防止等のためのバッファ層を形成したガ
ラス基板である。２は、多結晶シリコン半導体層であ
る。３は、ゲート絶縁膜である。４は、ゲート電極であ
る。４０は、サブゲート電極であり、その図上左右の４
５と４６の部分は、チャネル方向両側へはみ出したサブ
ゲート電極である。２４５と２４６は、多結晶シリコン
半導体層の低濃度不純物領域（以下、ＬＤＤ領域とも記
す）である。２５は、同じくソース領域（ｎ＋層）であ
る。２６は、同じくドレイン領域（ｎ＋層）である。２
４は、同じくチャネル領域である。５は、ソース電極で
ある。６は、ドレイン電極である。７は、層間絶縁膜で
ある。

【０００７】なお、実際には、例えば３０ｃｍ×４０ｃ
ｍ程度のガラス基板上に、画素部やその周辺の駆動回路
部の配置に応じて、本図に示すような多数の薄膜トラン
ジスタが縦、横方向幾列にも配列して形成され、また配
線等がなされている。しかし、これらについては、自明
のことなのでわざわざの図示は省略する。

【０００８】ところでこのＴＦＴのゲート電極４上に
は、これを覆うようにサブゲート電極４０が設けられて
おり、サブゲート電極の更にゲート電極からはみ出した
部分４５、４６の直下には低濃度不純物領域（ＬＤＤ領
域：ｎ−層）２４５、２４６が形成されている。

【０００９】さて、この低濃度不純物領域の一般的な形
成方法としては、以下のようなものがある。先ず、ゲー
ト電極４を形成した後、これをマスクとしてゲート絶縁
膜を介してその下部の多結晶シリコン半導体層２に低濃
度で（軽く）不純物の注入を行う。これにより、ゲート
電極４直下には不純物が注入されず、この部分の多結晶
シリコン層がチャネル領域を形成することとなる。そし
て、ゲート電極４に覆われていない部分には、少量の不
純物が注入された状態となる。

【００１０】次に、ゲート電極上にサブゲート電極４０
となる金属膜を形成し、更にホトリソグラフィー、エッ
チングによって不必要な部分を除去し、残った金属膜が
ゲート電極上面、側面を覆い、このためチャネル方向
（ソース電極とドレイン電極の方向）に所定量はみ出し
部４５、４６があるサブゲート電極４０を形成する。

【００１１】最後に、先の注入よりもずっと高い濃度で
（高い濃度になる様に）不純物の注入を行う。

【００１２】これにより、サブゲート電極で覆われてい
ない部分には高濃度に不純物が注入されてソース領域２
５とドレイン領域２６が形成され、サブゲート電極に覆
われた部分は、不純物が注入されないため、サブゲート
電極がゲート電極よりはみ出した部分の直下には低濃度
不純物領域２４５、２４６が形成される。なお、この低
濃度不純物領域の寸法は、ＴＦＴのチャネル幅に対して
１００〜１０％に設定される。

【００１３】このように、ポリシリコン型ＴＦＴでは、
ＯＦＦ電流が大きいという電気的特性の欠点を解決する
ためＴＦＴのソース領域またはドレイン領域の少なくと
も一方に隣接して、微小な低濃度不純物領域（ＬＤＤ：
ＬｉｇｈｒｌｙＤｏｐｅｄＤｒａｉｎ）を設けること
が必要不可欠である。

【００１４】

【発明が解決しようとする課題】しかしながら、これら
低濃度不純物領域を形成するため、以下のごとき問題が
生じる。

【００１５】１）液晶表示装置の高精細化を実現するた
めには画素トランジスタを微細にして表示密度を高める
必要がある。ところで、液晶表示装置の製造に通常用い
られるれる露光機は等倍露光方式が主流である。このた
め、微細な画素トランジスタの製造に際しては、微細化
された画素トランジスタのチャネル幅に対して１０〜２
５％の極めて微小な領域での低濃度不純物領域を寸法ず
れがなく再現性よく形成させる必要があるが、これは極
めて困難である。

【００１６】２）サブゲート電極と低濃度不純物領域と
の重ね合わせはマスク合わせにより行っているが、それ
らの重ね合わせを精度良く形成することが困難である。
このためマスク合わせ精度の微少なズレでその低濃度不
純物領域寸法は実用上無視できない程に変動しかねな
い。そのため、製造工程管理上、マスク合わせマージン
を確保する理由から画素ＴＦＴの微細化に限界が生じ、
マージンを確保する分だけ画素ＴＦＴの占有面積が大き
くなる。

【００１７】３）画素ＴＦＴの占有面積が大きくなり、
それに伴いソース領域とドレイン領域間の寄生容量が増
大し、このため動作波形の遅延が生じ、ひいては液晶表
示装置の表示特性の低下につながる。

【００１８】４）サブゲート電極の形成に際しては、ゲ
ート電極の形成とは別にそのための金属膜の形成、フォ
トリソグラフィー、エッチング等の工程が必要となり、
更にはフォトリソグラフィーを行うためのフォトマスク
が必要となる。従って、ＴＦＴ製造プロセスが複雑とな
り、プロセスの長期化、製造コストの上昇、保留まりの
低下が生じかねない。

【００１９】また、必ずしもＬＤＤ構造の薄膜トランジ
スタに限らないが、不純物注入時には不純物に併せて稀
釈用の水素が高エネルギーで打ち込まれ、これが半導体
の結晶構造に悪影響を与えるため、可能な限りその防止
を図りたいという要請もある。

【００２０】また、同じく、広い表示面で均一な明るさ
を有する等高品質の表示特性を得るため各部の電気抵抗
が小さいこと、この一方で製造が楽、しかも低コストと
いう要請もある。

【００２１】また、例えば表示装置の画素部と周辺回路
部とでは、トランジスタに要求される特性が相違し、更
に機器によってはゲート電極の直下チャネル方向両側に
不純物の注入域がないオフセット型のトランジスタ等が
要求されることもある。

【００２２】このため、ポリシリコン型薄膜トランジス
タのＯＦＦ電流の低減とＯＮ電流の減少防止を図るた
め、ＴＦＴのソース領域及びドレイン領域に隣接した低
濃度不純物領域（ＬＤＤ：ＬｉｇｈｒｌｙＤｏｐｅｄ
Ｄｒａｉｎ）を、ゲート電極に対して自己整合的に、
あるいは特別なマスク合わせ作業等しなくても必然的に
隣接して微細かつ高精度で形成し、その結果寄生容量も
少ない薄膜トランジスタをきわめて簡便に製造する技術
の開発が望まれていた。

【００２３】更に、オフセットのトランジスタ等につい
ても、同様の技術の開発が望まれていた。

【００２４】更にまた、ＬＤＤ型、オフセット型に限ら
ず、様々の特性を有するトランジスタ等についても、同
様の技術の開発が望まれていた。

【００２５】

【課題を解決するための手段】本発明は、以上の課題を
解決するためなされたものであり、薄膜トランジスタの
製造時にゲート電極が不純物注入時のマスクの役を担う
ため、その形成に工夫を凝らしたものである。すなわ
ち、第１の発明群においては、ゲート電極をフォトリソ
グラフィとエッチングにより形成するため、エッチング
でゲート電極に整合して孤立化して形成したフォトレジ
ストのチャネル方向断面を少なくとも上部が底部より幅
を狭くする。これにより、フォトレジストが均一な厚さ
である場合に比較して、フォトレジストのチャネル方向
両端部を除去してその下部の金属を僅かに露出させるの
が容易になる。

【００２６】この後、この形状のフォトレジストを少く
もチャネル方向両側へアッシング等してゲート電極のチ
ャネル方向両端部を露出させ、その露出した部分のゲー
ト電極をエッチングにより除去し、このゲート電極をマ
スクとして低濃度の不純物注入を行うことにより低濃度
不純物領域（ＬＤＤ：ＬｉｇｈｒｌｙＤｏｐｅｄＤｒ
ａｉｎ）を自己整合的にきわめて高精度で形成する。

【００２７】第２の発明群においては、ゲート電極をマ
スクとして不純物の注入を行なうのは、第１の発明群と
同じであるが、ＬＤＤ構造の形成のため、ゲート電極金
属を酸化等させるのが相違する。更に、ゲート電極の金
属を不純物注入後取り去ったり水素で還元して再度金属
とすることもなす。具体的には、各発明群は以下のごと
くしている。

【００２８】第１の発明群の１の発明においては、レジ
スト（フォトレジスト）を使用してフォトソグラフィと
エッチングによりゲート電極形成用の金属膜を基板上の
ゲート電極の配置、形状に整合してエッチングしてゲー
ト電極を一応形成し、該一応形成された仮のゲート電極
そして副次的にその上表面のレジストをもマスクとして
半導体層へ不純物イオンを高濃度で注入する。次いで、
レジストの少くもチャネル方向両端（実際にはこれに併
せて必然的に上面をも）をエッチング特にプラズマ反応
を利用してのアッシングにより多少除去し、ゲート電極
のチャネル方向両端を露出させる。次いで、レジストを
マスクとして上部から所定の反応物質に晒す等のドライ
エッチング等で露出した仮のゲート電極のチャネル方向
両端部を除去する。更に、レジストの有無とは無関係
に、ともかく、この下でゲート電極をマスクとして不純
物を半導体層へ軽く注入する。これにより、仮のゲート
電極のチャネル方向両側のドライエッチング等により除
去された（レジスト端面が中央方向へ後退した）部分直
下の半導体層には軽く不純物が注入される。その結果、
ゲート電極に自己整合的に（実際のゲート電極のチャネ
ル方向両側に位置あわせ等の処理をなすことなく必然的
に隣接して小さな）ＬＤＤ領域が形成される。

【００２９】なお、以上の他、これらの処理に先立って
の基板上への半導体層の形成や形成された半導体層の孤
立化（パターニング）やそのレーザーアニール等がなさ
れるのは勿論である。また、第２回目の不純物の注入の
前若しくは後のレジスト（マスクの効果は事実上ない）
の除去、その他半導体層の熱処理や保護絶縁膜の形成や
ソース電極やドレイン電極の形成等がなされるのも勿論
である。

【００３０】また、１の発明においては、仮の（一応
の）ゲート電極が形成された時点あるいは第１回目の高
濃度での不純物注入がなされた時点、更にはケースによ
ってはゲート電極形成用金属膜上に該金属膜をパターン
化するためゲート電極の位置にあわせてレジストが孤立
化された時点でレジストは少くも仮のゲート電極のチャ
ネル方向両側にはテーパー（傾斜）した形状（ただし、
傾斜面は必ずしも直線とは限らない）としている。そし
て、第１回目の高濃度の不純物の注入後、ゲート電極上
のレジストをアッシング等によりチャネル方向両側を後
退させる（取り去る）。さてこの際、チャネル方向は下
（基板や半導体層）側が広がっているため、無理なくゲ
ート電極チャネル方向両側部上部のレジストが先に、し
かも傾斜のためチャネル方向に精度良く除去される。そ
して、当該部のレジストはわずかに除去されたが、ゲー
ト電極上方（中央部を含む）ほとんどの部分のレジスト
が除去されていない状態でアッシングを中止する。更
に、この残ったレジストをマスクとして、仮のゲート電
極を形成する金属のチャネル方向両側を除去してゲート
電極を形成する。この下で、残ったゲート電極（あるい
はこれに加えて残ったレジスト）をマスクとして不純物
を薄く注入する。これにより、仮のゲート電極チャネル
方向両側の金属が後退した部分直下の半導体層にＬＤＤ
領域が形成される。

【００３１】また他の発明においては、ゲート電極形成
用金属層の上で孤立化したレジストや或いは孤立化され
たゲート電極上で同じく孤立化したレジストをそのチャ
ネル方向端面が傾斜を有するよう様々な工夫をこらして
いる。即ち、レジストが熱収縮したり、融点近傍の温度
に晒されて流動かしたりして球形化すること等により、
少くもチャネル方向の断面が半円状（含む、多少のいび
つが在る場合や楕円状）等になる（従って、ゲート電極
が正方形ならば立体的に見れば多くの場合大凡半球状）
ようにする。

【００３２】また、レジストの固化のためのポストベー
ク温度を、当該レジストの材料にとり変形等しないと言
う面から最適の温度よりも高い温度で行なうようにして
いる。これにより、レジスト上部は収縮しつつ固化する
ため、そのチャネル方向両側部に傾斜が生じる。

【００３３】また、同じく熱収縮を利用するが、レジス
トは上下２層とする。さて、下層のレジスト材料はポス
トベーク温度が上層のレジスト材料よりも高い。この下
で、下層のレジスト材料に適した温度で露光、現像後の
ポストベークを行なう。その結果、下層のレジストは最
適な温度でポストベークされるため、その下層のゲート
電極を形成するに際しての位置決めは精度良好になされ
る。ところで、上層のレジストはそのベーキング温度よ
り高い温度であるため、熱収縮する。その結果、上下２
層からなるレジスト層全体としては、上方が縮んだ形
状、チャネル方向断面は大凡両側が下拡がりになった形
状となる。このため、アッシングに際してはレジスト層
厚さが薄い部分からレジストが完全に除去されるため、
ゲート電極チャネル方向両側部が先に、しかも僅かに露
出することを容易になしうる。

【００３４】また、露光、現像に先立ってのレジストの
プリベークを規定より低い温度で行なうようにしてい
る。このため、露光後の現像に際して、レジストは現像
液に全体的に浸飾され易くなっている。ひいては、ゲー
ト電極の配列、形状に対応して孤立化される際、下拡が
りの形状となる。なお、この場合には、レジストがネガ
かポジか等に応じて、露光マスクを多少大きくしたり等
していても良い。

【００３５】また、レジストをゲート電極形成のためゲ
ート電極の位置と形状に対応して露光する際、焦点を少
しずらしている。このため、個々のフォトレジストは下
拡がりに露光される。ひいては、下拡がりの形状にな
る。

【００３６】また、ゲート電極を形成するため使用する
（フォト）レジストを露光する際用いるフォトマスクは
ぬきパターンであり、これに整合して（フォト）レジス
トはネガ型である。このため、また微小な孔であるため
回折の効果も加わって、下拡がりに露光され易くなる。
その結果、先の幾つかの発明と同じく、下拡がりの形状
になる。

【００３７】また、一応形成された（仮の）ゲート電極
上でゲート電極の配置形状に整合して孤立化して形成さ
れたレジストレジストに熱を加えて溶融させ、表面張力
で半球状とする。これにより、下拡がりの形状になる。

【００３８】またこの際、レジストとして１２０℃〜２
００℃程度の温度で溶融するメルトフロー型としてい
る。このため、加熱による半球状化が容易となる。

【００３９】また、仮のゲート電極形成ステップ後、孤
立レジストエッチングステップに先立って、仮のゲート
電極上に孤立された一層のレジストをポストベーク温度
より高い温度に晒して熱収縮させる。これにより、レジ
スト上上面側は自由なため収縮するが、仮のゲート電極
に接している部分は拘束されてそのままである。ひいて
は、チャネル方向下方が広がった形状となる。

【００４０】また、レジストと流体を化学反応させる
が、この際、反応は上方から流体を打ち込むエッチング
等と異なり、面積に比例する方式を採用した端面除去ス
テップとしている。これにより、レジスト量／反応面積
の比の大な端面から除去される。また必要に応じて反応
性気体をチャネル方向上部両側より吹き付ける。これに
より、チャネル方向両側の上部ほど気体に晒される。ひ
いては、レジストのチャネル方向両端面に下拡がりの傾
斜がつく。なお、この場合には、露光マスクを、そして
言わば断面が長方形のパターン化されたレジストが多少
大きくなることもなされうる。

【００４１】また１の発明においては、孤立化され一応
形成された仮のゲート電極をＬＤＤ領域への低濃度での
不純物注入時のマスクとして使用するためには、仮のゲ
ート電極のチャネル方向両側を僅かに除去する必要があ
る。ところで、そのため仮のゲート電極をエッチング除
去する際のマスクとして使用する有機物のレジストのチ
ャネル方向両側を僅かに中心寄りに後退させるのにＯ₂
若しくはＯ₃あるいはその両方を含むガスを使用する。
これにより、酸素のプラズマ反応ブレジストが酸化さ
れ、精度良好なアッシングができる。

【００４２】また、１のにおいては、ゲート電極下方の
チャネル領域のチャネル方向両側の僅かな領域の半導体
層内に不純物がないオフセット型の薄膜トランジスタの
製造方法において、仮のゲート電極をマスクとして不純
物を注入後、ゲート電極のチャネル方向両側を僅かに除
去する。ところでその手段として、仮のゲート電極の形
成に使用しかつ不純物注入後も仮のゲート電極上に在る
レジストのチャネル方向両側部を僅かに除去する必要が
有るが、この手段として今までのＬＤＤ型構造のトラン
ジスタの製造方法の発明と同じ技術内容のステップを採
る。その後、残ったレジストをマスクとして仮のゲート
電極のチャネル方向両側を除去する。

【００４３】また１の発明においては、ボトムゲート型
のＬＤＤ構造の薄膜トランジスタとしている。このた
め、紫外線そして将来は多分Ｘ線をも使用していわゆる
裏面露光を行ない、ゲート電極の直上部の半導体層の直
上にこれに自己整合的に不純物注入用金属性マスクを形
成する。ところで、この金属性マスクのチャネル方向両
端の微小な部分を除去するのは、記述のトップゲート型
を対象とした各発明と同様の手法、更にその上部のレジ
ストのチャネル方向両端部を下拡がりに傾斜させてのア
ッシングを行なう。

【００４４】また、１の発明においては、先の発明が金
属製マスクを半導体層の直上に設けたのに対して、半導
体層の上部に絶縁性保護膜を設け、その直上に金属製マ
スクを形成する。このため、不純物注入時の加速電圧の
上昇等では不利であるが、半導体層の金属による汚染対
策を施す必要がない。

【００４５】また、１の発明においては、今までの発明
の薄膜トランジスタを採用したエレクトルミネッセレス
表示装置としている。

【００４６】また１の発明においては、今までの発明の
薄膜トランジスタを採用した液晶表示装置としている。

【００４７】また１の発明においては、第１の発明群の
ＬＤＤ型トランジスタのＬＤＤ領域の抵抗値を製品の性
能等から要求されるある範囲内としている。

【００４８】また１の発明においては、第１の発明群の
トランジスタの半導体として多結晶シリコンを採用して
いる。

【００４９】第２の発明群の１の発明においては、ＬＤ
Ｄ構造の薄膜トランジスタは、そのゲート電極をマスク
として、半導体層へ不純物を注入するが、この際ＬＤＤ
構造とするため２回に分けて注入するだけでなく、ＬＤ
Ｄ領域形成のため第１回目の低濃度での不純物の注入
後、ゲート電極を酸化等させてそのチャネル方向両側へ
伸長をさせて第２回目の高濃度の注入を行なっている。
その結果、ゲート電極表面は当該材料の絶縁性反応膜で
被覆されている。ところでこの際のゲート電極の厚さ、
ＬＤＤ領域の長さは単にトランジスタの純性能面のみか
らならず、不純物注入時のマスク能力、反応膜形成によ
る仮のゲート電極の金属の反応量、反応膜厚さや進行方
向をも考慮している。そして、進行方向により、オフセ
ット量等をも調整している。

【００５０】また、酸化膜は、基板の耐える上限たる６
００℃以下、好ましくは４００℃〜５００℃で酸素や水
蒸気と反応させて形成した熱酸化膜としている。これに
より、膜厚さの制御が容易になる。

【００５１】また、ゲート電極は、Ｍｏ（モリブデン）
１５〜５０原子％、好ましくは１５〜３５原子％、より
好ましくは３３〜３７原子％のＷ（タングステン）との
合金（金属間化合物、固溶体の他に、スパッタリング等
によりＭｏとＷの極く微小な粉末が混ざり合った状態を
も含む）としている。これにより、Ｗよりも電気抵抗が
少なく、Ｍｏよりも化学的に安定となっている。また、
酸化したゲート電極側部は水素による還元が容易とな
り、しかも両金属は密度が高いため、単に不純物注入時
のマスクとしての機能が高くこのため薄くしえるだけで
なく、ゲート電極直下部の半導体層へ不純物の稀釈用の
水素が打ち込まれることの阻止能力も優れる。

【００５２】また、絶縁性反応膜は、ゲート電極側部を
（そして事実上上面をも）酸化等によりチャネル方向へ
所定量伸長させている。ところで、ゲート電極材料の酸
化等によるチャネル方向への伸長は、精密に制御可能で
ある。このため、微小であるにもかかわらず精度よくＬ
ＤＤ領域を形成することが可能となる。

【００５３】また１の発明においては、ゲート電極の酸
化等によるチャネル方向への伸長を利用してＬＤＤ構造
のトランジスタとしているのは先の幾つかの方法の発明
と共通する。しかしながら、ゲート電極のチャネル方向
両サイド、そして現実にはその上面等の金属の酸化物を
除去するステップを有しているのが異なる。このため、
トランジスタの特性が多少異なり、製品の用途によって
はより好ましいものとなる。

【００５４】また１発明においては、ＬＤＤ構造の薄膜
トランジスタの製造に際して、不純物注入時のマスクと
して用いるゲート電極の酸化によるチャネル方向両側へ
の伸長を利用するのは先の幾つかの方法の発明と共通す
る。しかし、不純物注入後に金属酸化膜を還元するステ
ップを有しているのが相違する。このため、これまた特
性の異なるトランジスタを得られる。

【００５５】また、１の発明においては、ゲート電極を
形成する金属膜を酸化させた後、チャネル方向両側斜め
上方向から高電圧で、例えば１．５〜２．５倍程度のエ
ネルギーで、所定量の不純物を注入する。これにより、
特にボロン等の軽い不純物の場合そうであろうが、不純
物は持っているエネルギーが高いため停止するまでに酸
化されたゲート金属、ゲート絶縁層で何度も衝突を繰り
返し、ゲート電極下部半導体内のチャネル方向中心寄り
へも散乱により侵入する。そしてこれによりＬＤＤ領域
が形成される。

【００５６】しかる後、ゲート電極直上部からの高濃度
での不純物の注入がなされる。

【００５７】また１の発明においては、チャネル方向量
端面に酸化膜の形成されたゲート電極をマスクとして高
電圧で、所定濃度の不純物が注入される。この場合も先
の発明と同じくゲート絶縁膜内での散乱により、不純物
は金属酸化膜直下部の半導体層へ侵入する。しかる後、
通常の電圧で高濃度に不純物が注入され、更にこの後金
属酸化膜は除去される。この基で、以下の水素の追い出
しや半導体の熱処理時等の加熱の際に熱拡散で不純物が
一層金属酸化膜が在った部分の直下の半導体層の中心方
向へ侵入し、ＬＤＤ領域が形成される。

【００５８】また１の発明においては、オフセット型の
薄膜トランジスタを製造するため、チャネル方向両側に
金属酸化膜の形成された状態のゲート電極をマスクとし
て高濃度の不純物が上方より打ち込まれる。この後、金
属酸化膜が除去される。

【００５９】また、不純物の散乱や熱拡散をも考慮して
いる。

【００６０】また、いつ１の発明においては、第２の発
明群の薄膜トランジスタの半導体は多結晶シリコンとし
ている。

【００６１】

【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。

【００６２】（第１の実施の形態）本実施の形態は、不
純物注入時にマスクとしての役を担うゲート電極の形成
を２段に分け、不純物注入も２度行なうものである。更
にこのため、ゲート電極のチャネル方向両端の微少なエ
ッチングに使用するフォトレジストのアッシングに工夫
を凝らしたものである。

【００６３】図２と図３は、本実施の形態の薄膜トラン
ジスタが製造されていく様子、あるいは製造方法を順に
示したものである。なお、両図は、本来１つの図である
べきだが、スペースの都合で２つの図としたものであ
る。

【００６４】先ず、図２に基づいて説明する。

【００６５】（１）上面にバッファー層としてＳｉＯ
₂膜が形成されたガラス基板１上面にプラズマＣＶＤ
法あるいは減圧ＣＶＤ法により５００〜１０００Åの厚
さにアモルファスシリコン層２を堆積させる。次に、後
のレーザーアニールによるアモルファスシリコン層の結
晶化の際、アモルファスシリコン層中の水素の離脱によ
ってアモルファスシリコン層のアブレーションを防止す
るため４００℃で脱水素を行う。

【００６６】（２）波長３０８ｎｍのエキシマレーザ
ーを使用しての所定の照射によりアモルファスシリコン
層を一旦溶融させ、その後の再結晶化（多結晶化）に
て、ポリ（多結晶）シリコン層２０を形成する。

【００６７】（３）ホトリソグラフィーによりポリシ
リコン層を個々の半導体素子に対応した所定の形状に島
（孤立）化したポリシリコン層２１を形成する。

【００６８】（４）ガラス基板１上に、ポリシリコン
層２１を覆うようにして、ゲート絶縁膜となる厚さが１
０００ÅのＳｉＯ₂（二酸化シリコン）層３を形成し、
更にその上にＡｌ、Ｍｏ、Ｔａ等の金属からなるゲート
電極形成用の金属層４８を形成する。

【００６９】（５）ゲート電極形成用金属層４８上に
フォトレジスト８を塗布し、所定条件でのプリベーク
（排気しつつの加熱）を行う。

【００７０】（６）ゲート電極を形成するため、フォ
トマスク９を用いて露光する。

【００７１】次に、図３に移る。

【００７２】（７）フォトレジストの現像後、露光し
た部分のフォトレジストの除去（フォトリソグラフィ
ー）を行う。更に、残ったフォトレジストの所定条件で
のポストベークによる完全な硬化を行う。次いで、フォ
トマスク状に残ったフォトレジスト８１をマスクとして
ゲート電極形成用金属層４８のエッチングを行い、仮の
ゲート電極４を形成する。

【００７３】（８）形成された仮のゲート電極４そし
て副次的にその直上のフォトレジストをマスクとして、
リンイオンを用いたイオンドーピング法にて第１回目の
不純物注入を行う。この際、リンイオンは高濃度で注入
する。これにより仮のゲート電極の直下のポリシリコン
層は不純物が注入されない。このため、この部分の中央
部がチャネル領域となり、そのチャネル方向両側は（図
上左右は）後で説明するＬＤＤ領域となる。また、仮の
ゲート電極の直下部の図上左右に位置するポリシリコン
層は、高濃度に不純物が注入された領域（ｎ＋層）とな
り、ソース領域とドレイン領域を形成することとなる。

【００７４】（９）エッチング、例えばＯ₂とオゾン
によるアッシングによりフォトレジストを左右そして下
方向に等長的にアッシングしてチャネル方向両側（そし
て厳密には上面も）を中央部寄りに後退させ、その結果
仮のゲート電極のチャネル方向両端部を少し露出させ
る。なおこの際の仮のゲート電極の端部における露出量
は、ゲート電極幅が２μｍの場合、大凡、０．２〜０．
５μｍとなるようアッシング条件を最適化している。

【００７５】（１０）上方からの流体を作用させての
エッチングによりフォトレジストよりチャネル方向両側
に僅かに露出したゲート電極の両端部を除去する。これ
によりゲート電極が形成されるが、更にこのゲート電極
４１をマスクとしてリンイオンを用いたイオンドーピン
グ法にて第２回目の不純物注入を行う。

【００７６】そして、この際、注入濃度は先の注入より
低濃度とする。その結果、ゲート電極両側のエッチング
によって除去された部分の直下の領域のポリシリコン層
には、低濃度で不純物が注入されることとなる。その結
果、微少な幅で低濃度の不純物領域（ｎ−層）２４５、
２４６、すなわちＬＤＤ領域が形成される。

【００７７】（１１）フォトレジストを除去したの
ち、ゲート電極を覆うようにＳｉＯx等からなる層間絶
縁膜７を製膜する。次に、層間絶縁膜及びゲート絶縁膜
にソース電極とドレイン電極形成用のコンタクトホール
を開口し、Ａｌ、Ｍｏ、Ｔａ等の金属層をスパッタ法で
蒸着形成して両コンタクトホール内に金属を充填し、更
に金属層を所定形状にパターニングしてソース電極５と
ドレイン電極６を形成する。次いで、ＳｉＮ等の保護膜
８８を形成して薄膜トランジスタが製作される。

【００７８】（第２の実施の形態）本実施の形態は、仮
のゲート電極上のレジストを加熱収縮によりその断面が
大凡台形となるように変形させ、これを利用して仮のゲ
ート電極をＬＤＤ形成のためのマスクに加工するもので
ある。

【００７９】図４と図５に、本実施の形態の薄膜トラン
ジスタの製造方法を順に示す。以下、両図を参照しつ
つ、その手順の内容について説明する。先ず、図４に基
づいて説明する。

【００８０】（１）先の実施の形態と同様に、ガラス
基板１上に、多結晶化され、そして所定形状に島化され
たポリシリコン層２１を形成し、更にこの形成されたポ
リシリコン層を覆うように、ゲート絶縁膜３、次いでゲ
ート電極となるＡｌ、Ｍｏ、Ｔａ等の金属膜４８を形成
する。

【００８１】（２）例えば、下層は１５０℃と高いポ
ストベーク温度で固化するフォトレジスト８３を、上層
は１２０℃と低いポストベーク温度で固化するフォトレ
ジスト８４をと、ポストベークによる固化温度が上部が
低く、下部が高い２種類のポジ型フォトレジストを塗布
する。

【００８２】（３）ゲート電極を形成するためのフォ
トマスク９を用いて露光し、上下２層のフォトレジスト
層８３、８４のフォトリソグラフィーを同時に行う。

【００８３】（４）上下２層のフォトレジストの現像
を行った後、下層のフォトレジスト８３が固化する１５
０℃でポストベークを行う。これにより、下層のフォト
レジストはその形状を保持した状態で固化するが、上層
のフォトレジスト８４は１２０℃の低い温度で固化する
特性のものであるため、それより高い１５０℃では加熱
収縮によってその側面に下拡がりの傾斜を持つテーパー
角が生じる。このため、この上層のフォトレジスト８４
４の断面は、大凡上辺の短い台形となる。

【００８４】（５）上下のフォトレジスト層をマスク
として金属膜４８のエッチングを行って、仮のゲート電
極４を形成し、このゲート電極をマスクとしてリンイオ
ンを用いて第１回目の不純物注入をイオンドーピング法
によって行う。なお、注入濃度は高くする。これによ
り、仮のゲート電極４の直下のポリシリコン層には、不
純物が全く注入されない。この一方、その領域４を除く
部分には高濃度に不純物が注入され、この領域がソース
領域２５とドレイン領域２６になる。

【００８５】次に、図５に移る。

【００８６】（６）例えばＯ₂やオゾンによるアッシ
ング１３等のエッチングにより、ゲート電極４の上下の
フォトレジスト層を等方的にアッシングしてレジストを
中心方向寄りに後退させ、仮のゲート電極４のチャネル
方向両側の端部表面を露出させる。なお、この際の仮の
ゲート電極端部の露出量は、ゲート電極幅が２μｍの場
合０．２〜０．５μｍとなるようにする。

【００８７】（７）エッチングにより上下２層のフォ
トレジストより露出した仮のゲート電極の端部を除去す
る。従って、仮のゲート電極はこの段階で本来のゲート
電極４１となる。

【００８８】（８）このゲート電極４１をマスクにリ
ンイオンを用いて第１回目と同様にイオンドーピング法
により第２回目の不純物の注入を行う。

【００８９】なお、この際、注入する量は第１回目より
低濃度とする。これにより、エッチングによって除去さ
れたゲート電極チャネル方向両側の直下の領域のポリシ
リコン層２４５、２４６には低濃度で不純物が打ち込ま
れる。このため、ポリシリコン層４におけるゲート電極
直下のチャネル領域の両側に、仮のゲート電極がエッチ
ング除去された微少な幅で低濃度の不純物領域（ｎ−
層）が形成される。従って、ゲート電極４の直下の不純
物が全く注入されないチャネル領域２４と、その２９の
低濃度不純物領域（ｎ−層）２４５、２４６と更にその
両側のソース領域２５とドレイン領域２６が形成された
ＬＤＤ構造となる。

【００９０】（９）フォトレジストを除去した後、ゲ
ート電極を覆うように層間絶縁膜（ＳｉＯ_x等）７を形
成する。

【００９１】次いで、層間絶縁膜とゲート絶縁膜３にソ
ース電極とドレイン電極形成用にコンタクトホールを開
口し、基板上表面にＡｌ等の金属層をスパッタ法で蒸着
形成する。これにより、Ａｌ等がソース電極とドレイン
電極用のコンタクトホール内充填される。この後、金属
層の上部を所定形状にパターニングしてソース電極５及
びドレイン電極６を形成する。しかる後、ＳｉＮ等の保
護膜８８を形成して薄膜トランジスタを完成する。

【００９２】（第３の実施の形態）本実施の形態は、Ｌ
ＤＤ構造形成時ドーピングのマスクに使用するゲート電
極のエッチングのためのフォトレジストは１層であり、
プリベークに工夫を凝らしたものである。

【００９３】図６に、本実施の形態の薄膜トランジスタ
の製造方法を示す。以下本図を参照しつつ、その製造の
手順を説明する。

【００９４】（１）先の実施の形態と同様にガラス基
板１上にレーザーアニールによって多結晶化したポリシ
リコン層を所定の形状に形成し、更にこのポリシリコン
層を覆うようにゲート絶縁膜３とＡｌ、Ｍｏ、Ｔａ等か
らなる金属層４８を形成する。更にその上に、ポジ型の
フォトレジスト８を一層塗布する。次いでこのフォトレ
ジストのプリベーク温度より低い温度でプリベークを行
う。すなわち、このフォトレジストのプリベーク温度は
７０〜８０℃であるが、それより１０〜２５℃程度低い
温度でプリベークする。これにより、このフォトレジス
トは、後の現像での現像液に対する耐性がやや低下した
状態となる。

【００９５】（２）ゲート電極を形成するためのフォ
トマスク９を用いて露光し、更に露光部のフォトレジス
ト２２のフォトリソグラフィーによる除去を行う。とこ
ろで、露光後所定の現像液（図示せず）を用いて現像を
行う。

【００９６】（３）この際上述の理由により、フォト
レジストの現像液に対する耐性が低下している。このた
め、フォトレジストの非露光部の側面にも顕著な浸食が
生じ、その結果残ったフォトレジスト８１０の側面には
テーパー角が生じ、残ったフォトレジストの断面形状は
大凡あるいは順テーパー状の下拡がりの台形となる。

【００９７】（４）フォトレジストをマスクとして、
金属層４８のエッチングを行い、仮のゲート電極４を形
成する。次いで、この仮のゲート電極をマスクとして、
リンイオンを用いて第１回目の不純物の注入をイオンド
ーピング法によって行う。なお、注入は高濃度で行う。
これにより、仮のゲート電極の直下のポリシリコン層の
チャネル領域部には不純物が全く注入されない反面、そ
のチャネル方向の両側のソース領域部とドレイン領域部
には高濃度に不純物が注入される。

【００９８】（５）Ｏ₂、Ｏ₃によるアッシング等の
エッチングにより、フォトレジスト８２０を等方的に中
央寄りに後退させ、仮のゲート電極４のチャネル方向両
端部の上表面を露出させる。なおこの際のゲート電極の
両端部の露出量は、先の実施の形態と同じである。

【００９９】（６）フォトレジスト８２０より露出し
た部分のゲート電極の両端部をエッチングにより除去す
る。更に、このゲート電極４１を、そして厳密には更に
その上部のレジストをも加えて、マスクに第２回目の不
純物の注入を行う。

【０１００】この際、不純物は第１回目と同様にイオン
ドーピング法によって行い、更に注入する不純物は前記
第１回目より低濃度で行う。

【０１０１】これにより、先の実施の形態と同じくＬＤ
Ｄ構造のポリシリコンが形成されることとなる。

【０１０２】しかる後、先の実施の形態と同様の手順で
薄膜トランジスタが完成される。

【０１０３】（第４の実施の形態）本実施の形態は、唯
一層のフォトレジストであるのは先の第３の実施に形態
に似るも、露光の内容とネガ型のフォトレジストを使用
する点が大きく異なる。

【０１０４】図７に、本実施の形態の薄膜トランジスタ
の製造方法を示す。以下、本図を参照しつつこの内容に
ついて説明する。

【０１０５】（１）第１、第２及び第３の実施の形態
と同様に、ガラス基板１上にレーザーアニールによって
多結晶化され、そして所定の形状に島化されたポリシリ
コン層２１を形成し、更にこのポリシリコン層を覆うよ
うにして、ゲート絶縁膜３とＡｌ、Ｍｏ、Ｔａ等の金属
層４８を形成する。しかる後、先の第３の実施の形態と
異なり、ネガ型のフォトレジスト８０を通常の膜厚（１
〜２μｍ）より厚め（例えば３〜６μｍ）に塗布し、更
にこの塗布したフォトレジストの規定のプリベークを行
う。

【０１０６】（２）ゲート電極を形成するため、ぬき
パターンのフォトマスク９０を用いて露光し、ネガ型フ
ォトレジストのフォトリソグラフィーを行う。この際、
ガラス基板上のネガ型のフォトレジストの表面とフォト
マスクの間隔ＨＬを広くしてフォトレジスト上の焦点を
ずらし、露光照射光が広がるようにする。この結果、こ
のフォトレジストは平行光ではなくフォトマスク開口パ
ターンより広がった状態で露光される。なおこの場合、
孔の寸法が小さいだけに光の回折作用による拡がりも生
じる。

【０１０７】（３）フォトレジストを現像し、ゲート
電極に対応してパターン化する。ところで、フォトマス
ク開口パターンより広がった状態で露光されたため、残
ったフォトレジスト８１０の側面には下拡がりとなるテ
ーパー角が生じ、その断面形状はほぼテーパー状とな
る。

【０１０８】（４）フォトレジスト８１０をマスクと
して金属層４８のエッチングを行い、仮のゲート電極４
を形成する。

【０１０９】（５）この仮のゲート電極４をマスクと
して、リンを用いてイオンドーピング法により第１回目
の不純物の注入を行う。この際、高濃度で注入する。こ
れにより、仮のゲート電極４の直下のポリシリコン層に
は、不純物が全く注入されず、この一方、そのチャネル
方向両側には高濃度に不純物が注入される。

【０１１０】（６）例えばＯ₂やオゾンによるアッシ
ング等のエッチング法によりフォトレジスト８２０を等
方的にアッシングして後退させ、仮のゲート電極４両端
部の表面を露出させる。

【０１１１】以下、先の実施の形態と同様にして薄膜ト
ランジスタが完成される。

【０１１２】（第５の実施の形態）本実施の形態も、先
の２つの実施に形態と同じく、１層のレジストを塗布す
るが、いわゆる溶融型である点に特徴がある。

【０１１３】図８に、本実施の形態の薄膜トランジスタ
の製造方法を示す。以下本図を参照しつつその内容につ
いて説明する。

【０１１４】（１）先の各実施の形態と同様に、ガラ
ス基板１上に多結晶かつ島化したポリシリコン層２これ
を覆うゲート絶縁膜３、Ａｌ、Ｍｏ、Ｔａ等の金属層４
８を形成する。更に、その上面に、感光特性を有し、し
かも１２０〜２００℃の加熱によって溶融（高分子であ
るため、より厳密には軟化との中間の溶融）し、このた
めパターン形状が表面張力の作用の基で顕著に変形する
溶融型レジスト８５を塗布する。なお、この際溶融型レ
ジストとしては、本実施の形態では主にＣＣＤデバイス
素子のマイクロレンズ形成で使用されるメルトフロー型
レジストを使用している。このレジストは、所定温度の
加熱で材料自体が容易に溶融し、溶融後の断面は、後に
図示するように角が丸みを持ち、ゲート電極に接してい
ない自由表面が半球状となる。

【０１１５】この下で、ゲート電極を形成するためのフ
ォトマスク９を用いて露光する。

【０１１６】（２）溶融型レジストのフォトリソグラ
フィーを行う。

【０１１７】（３）１２０〜２００℃で溶融型レジス
トの熱処理を行なう。さて、この溶融型レジストは上述
の理由によりこの熱処理時の温度で金属層４８上で半球
上に変形する。次に、この溶融で変形した形状を保持す
るためポストベークを２００〜２５０℃の温度で行う。

【０１１８】（４）溶融型レジストをマスクとして金
属層４８のエッチングを行い、仮のゲート電極４を形成
する。

【０１１９】（５）この仮のゲート電極４をマスクと
して先の各実施の形態と同様に第１回目の不純物の注入
を行う。

【０１２０】（６）先の各実施の形態と同じく、例え
ばＯ₂、オゾンによるアッシング等のエッチングによ
り、溶融型レジストを半球形の中心方向に等方にアッシ
ングして後退させ、ゲート電極４のチャネル方向両端部
の表面を露出させる。

【０１２１】以下、先の各実施の懈怠と同様、薄膜トラ
ンジスタが完成する。

【０１２２】なお本実施の形態の変形例として、仮のゲ
ート電極形成前、レジストのみが孤立化された段階で加
熱溶融により、半球状化させても良い。

【０１２３】（第６の実施の形態）本実施の形態は、単
一のレジスト層の熱収縮を利用するものである。

【０１２４】図９に、本実施の形態の薄膜トランジスタ
の製造方法の要部を示す。以下本図を参照しつつ、本実
施の形態の製造方法を説明する。

【０１２５】（１）仮のゲート電極４上に孤立化した
レジスト８１の在る状態で、基板全体をレジストから定
まる所定の高温に晒す。

【０１２６】（２）レジストの上部８４０は熱で収縮
するが、下部８３０は仮のゲート電極に拘束され収縮し
ないためレジストのチャネル方向断面は下拡がりの台形
となる。

【０１２７】（３）レジストのチャネル方向両端をア
ッシングにより除去する。なおこの際、上部は密度が高
いためアッシングにより除去される長さ（或いは厚さ）
は小さいが、下部は密度が低く引張力も存在するため比
較的速く除去される。このため、ゲート電極両端のエッ
チング除去の際も好都合となる。

【０１２８】なお、本実施の形態の変形として、ゲート
電極形成用金属膜のパターン化前、すなわちレジストが
形成すべき仮のゲート電極に対応してパターン化、ある
いは孤立化された段階で熱収縮させることにより、チャ
ネル方向断面を台形としても良い。

【０１２９】（第７の実施の形態）本実施の形態は、仮
のゲート電極形成のためパターン化されたレジストのチ
ャネル方向両側に傾斜を形成することに関する。

【０１３０】図１０に、本実施の形態の薄膜トランジス
タの製造方法の要部を示す。以下、本図を参照しつつ本
実施の形態の製造方法を説明する。

【０１３１】（１）レジスト８１のドレイン側上部を
Ｏ₂若しくはＯ₃に晒し、そのドレイン側上部端面を丸
める。なお、下部はガスが滞留し、またとなりのレジス
トの影となるため、そう除去されない。

【０１３２】（２）次に、ソース側上部をＯ₂若しく
はＯ₃に晒し、そのソース側上部端面を丸める。

【０１３３】（３）これにより、レジストはチャネル
方向両端の頂部が削られ、ほぼ下拡がりの台形となる。

【０１３４】なお、本実施の形態では、パターン化され
たレジストは仮のゲート電極より少し大きめとしていて
も良い。

【０１３５】（第８の実施の形態）本実施の形態は、低
濃度不純物領域を有さないオフセット型薄膜トランジス
タに関する。

【０１３６】図１１に、本実施の形態の薄膜トランジス
タの製造方法を示す。以下、本図を参照しつつこの内容
について説明する。

【０１３７】（１）〜（３）先の第２の実施の形態と
同様であり、このため図示は省略する。ガラス基板上に
多結晶化した所定形状のポリシリコン層を形成し、更に
この、ポリシリコン層を覆うようゲート絶縁膜次いでＡ
ｌ、Ｍｏ、Ｔａ等の金属層を形成する。

【０１３８】その後、ポストベークによる固化温度が異
なる２種類のポジ型フォトレジストを塗布する。この
際、高い温度で固化するフォトレジストを下層に、一
方、低い温度で固化するフォトレジストを上層とする。
更に、ゲート電極を形成するためのフォトマスクを用い
て露光し、フォトレジストのフォトリソグラフィーを行
う。

【０１３９】（４）上下２層のフォトレジストの現像
を行った後、下層のフォトレジストが固化する１５０℃
でポストベークを行う。このため、図４の（４）と同じ
くこのフォトレジスト８３４はその形状を保持した状態
で固化するが、上層のフォトレジスト８４４は加熱収縮
して側面にテーパーが生じ、断面形状がほぼ台形とす
る。

【０１４０】（５）上下２層のフォトレジストをマス
クとして金属層４８のエッチングを行い、仮のゲート電
極４を形成後、この形成された仮のゲート電極４をマス
クとして不純物を高濃度で注入する。

【０１４１】（６）例えばＯ₂とオゾンによるアッシ
ング等のエッチングにより上下のフォトレジストを等方
的にアッシングして後退させ仮のゲート電極４のチャネ
ル方向両端部の表面を露出させる。

【０１４２】（７）上下のフォトレジストより露出し
た仮のゲート電極４のチャネル方向両端部をエッチング
にて除去する。これによって除去されたゲート電極４の
両側のポリシリコン層２４０はチャネル領域が多少露出
した構成となり、ゲート電極に対してチャネル領域がオ
フセットした構成となる。

【０１４３】なお、オフセット型であるため、図５の
（８）に示すような第２回目の不純物注入プロセスはな
い。

【０１４４】（９）上下のフォトレジストを除去した
後、ゲート電極４を覆うように層間絶縁膜（ＳｉＯ
_x等）７を製膜する。以下、先の実施の形態と同様の手
順でオフセット型のＴＦＴが完成される。

【０１４５】なお、本実施の形態は、先の第２の実施の
形態をもとにしたオフセット構造の薄膜トランジスタの
製造方法を示したものであるが、他の第１、第３、第４
及び第５の実施の形態においても、第２回目の不純物の
注入をせぬことにより、同様に適用できるのは勿論であ
る。（第９の実施の形態）本実施の形態は、ボトムゲート型
トランジスタに関する。

【０１４６】図１２に本実施の形態のボトムゲート型ト
ランジスタの製造方法を示す。以下、本図に沿ってこの
製造方法を説明する。

【０１４７】（１）基板上にＴａ、Ｍｏ、Ｗあるいは
それらの合金からなるゲート電極４、ゲート絶縁膜３、
パターン化したポリシリコン層を順に形成し、更にその
上部にＴｉやＡｌからなる不純物注入時のマスク形成用
金属層９５、フォトレジスト層８を形成する。この基
で、基板裏側より紫外線を照射し、ゲート電極をマスク
としてフォトレジスト層を露光する。

【０１４８】（２）ゲート電極に対応してパターン化
されたレジスト８１を形成する。

【０１４９】（３）このレジストをマスクとして金属
層をドライエッチング等して、不純物注入時用の金属マ
スク９６を形成する。

【０１５０】（４）基板の表（上）側より不純物を高
濃度で注入する。

【０１５１】（５）レジスト上部を熱収縮させ、チャ
ネル方向側面に傾斜をつける。

【０１５２】（６）アッシングで、レジストのチャネ
ル方向側面を少し後退させる。

【０１５３】（７）ＬＤＤ領域形成用金属マスク９７
を形成する。

【０１５４】（８）不純物を低濃度で注入する。

【０１５５】以下、保護絶縁膜、ソース電極、ドレイン
電極、その他保護絶縁膜の形成等がなされる。

【０１５６】次に、図１３に本実施の形態の変形例を示
す。

【０１５７】図１２では、図１３の（ａ）に示す如くゲ
ート電極チャネル方向両端直上部にＬＤＤ領域２４５、
２４６が形成される。

【０１５８】本図の（ｂ）では、ゲート電極４の周囲に
熱酸化により絶縁性酸化膜４１１を予め形成していた場
合であり、ゲート電極４のチャネル方向両端外側直上部
にＬＤＤ領域２４５、２４６が形成される。

【０１５９】また、図１２の（１）で焦点ずらし露光を
行ない、パターン化されたレジストをゲート電極のチャ
ネル方向両側に少し張り出して形成すれば、図１３の
（ｃ）の如きＬＤＤ領域２４５、２４６が形成される。

【０１６０】同じく、図１２の（３）で、マスク用金属
を酸化させ、図１３の（３ー１）に示す様に酸化部９６
１をゲート電極のチャネル方向両側に少し張り出させれ
ば、図１３の（ｃ）の如きＬＤＤ領域２４５、２４６が
形成される。

【０１６１】なお、パターン化されたポリシリコン上の
保護絶縁膜７を形成してから、マスク用金属層、レジス
ト層を形成しても良い。図１３の（１ー１）や（３ー
１）は、この場合である。

【０１６２】（第１０の実施の形態）本実施の形態は第
２の発明群に属し、ＬＤＤ型の薄膜トランジスタを製造
するに際してゲート電極を不純物注入時のマスクに使用
するのは先の第１の発明群の各実施の形態と共通する
が、ゲート電極の加工に酸化を利用する点に特徴があ
る。

【０１６３】図１４に、本実施の形態の薄膜トランジス
タの製造方法、そして工程の進捗に伴うＬＤＤ型の薄膜
トランジスタの断面構造の変化を示す。以下本図を参照
しつつこの手順を説明する。

【０１６４】（１）ガラス板に、その内部から半導体
シリコン中に汚染物室が拡散するのを防止するために、
バッファー層１１としてＳｉＯ₂膜を被着する。このよ
うにして形成した基板１（コーニング社製＃１７３７ガ
ラス）上表面に、例えばシラン（Ｓi Ｈ₄）を原料ガス
として用いた減圧ＣＶＤ法により膜厚３０〜１５０ｎｍ
で、アモルファス（非結晶）シリコンを形成する。更
に、フォトリソグラフィーとエッチングにより素子とし
てのトランジスタが形成される領域にのみアモルファス
シリコンを残す。そして、ＸｅＣｌエキシマレーザアニ
ールにより結晶化してポリシリコン層とする。次いで、
そして、ＴＥＯＳ〔Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓ
ｉｌｉｃａｔｅ：（Ｃ₂Ｈ₅Ｏ）₄Ｓｉ〕を原料ガスと
して用いたプラズマＣＶＤ法でゲート絶縁膜３となるＳ
ｉＯ₂を１００ｎｍの厚みで全面に堆積する。その後、
例えばＭｏＷ合金（Ｗ濃度：１５ａｔ．％）を用いて仮
のゲート電極４を４００ｎｍの厚みで形成する。なおこ
こでは、Ｗ濃度を１５％としたが、これはプロセスや抵
抗値等の設計要素に応じて適宜他の％としても良い。
（従って、ここまでは上下２層や溶融型等のフォトレジ
ストへの各種処理等を除いて基本的には先の各実施の形
態と同様である。）（２）この仮のゲート電極４をマスクとして水素希釈
ホスフィン（ＰＨ₃）のプラズマを生成し、質量分離を
行わず、加速電圧は７０ｋＶ、総ドーズ量は２×１０¹³
ｃｍ²と低濃度で、イオンドーピングする。これによ
り、ゲートマスク４直下部を除き低濃度で不純物が注入
され、ひいてはそのチャネル方向両側に低濃度不純物領
域（ＬｉｇｈｒｌｙＤｏｐｅｄＤｒａｉｎ）となる
部分の下地が形成される。

【０１６５】（３）例えば、４５０℃の酸素中でＭｏ
Ｗ合金の表面に酸化膜を成長させる。この際、時間、温
度又は雰囲気（酸素濃度）あるいはそれらの組み合わせ
によってこの酸化層の厚みは微小であっても自由正確に
制御が可能である。そして、本実施の形態では０．４μ
ｍの酸化層４１１を成長させた。また、残膜として残っ
たＭｏＷ合金４は約２００ｎｍであった。

【０１６６】（４）金属酸化層４１１と残ったＭｏＷ
合金４をマスクとしてポリシリコンに質量分離を行わ
ず、加速電圧７０ｋＶ、総ドーズ量は１×１０¹⁵ｃ
ｍ²、の高濃度で水素希釈ホスフィン（ＰＨ₃）のプラ
ズマを生成してドーピングする。これにより、マスクの
チャネル方向両側のポリシリコン層にソース領域２５及
びドレイン領域２６が形成される。なお、注入したイオ
ンの活性化であるが、同時に注入された水素による自己
活性化のみによっても良いが、４００℃以上でのアニー
ルやエキシマレーザー照射やＲＴＡ（ＲａｐｉｄＴｈ
ｅｒｍａｌＡｎｎｅａｌ）による局所的な加熱を行う
のがより確実である。

【０１６７】なお、酸化膜はチャネル方向内側にも形成
されていくため、仮のゲート電極両端部とゲート電極両
端部との中間部より内側はオフセット領域となる。

【０１６８】（５）先の各実施の形態と同じく、ＴＥ
ＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔ
ｅ：（Ｃ₂Ｈ₅Ｏ）₄Ｓｉ）を原料ガスとして用いたプ
ラズマＣＶＤ法でＳｉＯ₂を層間絶縁膜７として全面に
堆積し、次にコンタクト・ホールを形成し、ソース電極
及びドレイン電極として例えばアルミニウム（Ａｌ）を
スパッタ法で堆積し、その後フォトリソグラフィー・エ
ッチングでパターン化する。また、必要に応じて保護絶
縁膜７０を形成する。これにより、ｐｏｌｙ−ＳｉＴＦ
Ｔが完成する。

【０１６９】なお、本実施の形態では、実際には熱酸化
膜が内側にも成長するため、ＬＤＤ領域以外にも（の内
側にも）不純物の注入されていないいわゆるオフセット
領域が存在することとなるが、このオフセット領域は不
純物が注入されていないので、広い意味では不純物量が
少ないとみなせる。このため、本実施の形態では、この
オフセット領域もＬＤＤ領域の一部として扱う。

【０１７０】図１５に、完成したＴＦＴのドレイン電流
のゲート電圧依存性の関係を各ＬＤＤ長さ毎に示す。本
図において、ＬＤＤ長さが０．１μｍ（実線）、０．２
μｍ（点入り実線）、０．３μｍ（長点線）及び０．４
μｍ（点線）のいずれにおいても、酸化膜の厚みによっ
てＯＦＦ電流が下がり、良好なＴＦＴ特性を示している
ことがわかる。

【０１７１】（第１１の実施の形態）本実施の形態は、
先の実施の形態に似るも、一旦形成された金属酸化膜を
除去するものである。

【０１７２】図１６に、本実施の形態の薄膜トランジス
タの製造方法の要部を示す。以下、本図を参照しつつこ
の手順を追って説明する。

【０１７３】（１）から（４）までの処理の内容は図
１４に示す先の第１０の実施の形態と同じである。この
ため、後の処理の参考となる（４）を除き、わざわざは
図示していない。

【０１７４】（４−２）先の（４）の後、フッ酸を用
いて、ゲート電極４周囲部のＭｏＷの酸化物を除去す
る。

【０１７５】（５）その後の処理も先の第７の実施の
形態と同じである。

【０１７６】図１７に、先の実施の形態と同じく完成し
たＴＦＴのドレイン電流のゲート電圧依存性の関係を
０．１μｍ、０．２μｍ、０．３μｍ及び０．４μｍと
ＬＤＤ長さ毎に示す。酸化膜の厚みによってＯＦＦ電流
が下がり、良好なＴＦＴ特性を示していることがわか
る。

【０１７７】なお、本実施の形態の変形例として、先ず
ゲート電極を酸化させ、高濃度で不純物を注入し、次に
酸化物を除去し、その後低濃度で不純物を注入しても良
い。

【０１７８】（第１２の実施の形態）本実施の形態は、
酸化したゲート金属を還元するのが先の２つの実施の形
態と相違する。

【０１７９】図１８に、本実施の形態の薄膜トランジス
タの製造方法を示す。以下、本図を参照しつつこの内容
を説明する。

【０１８０】（１）から（４）先の２つの実施の形態
と同じ処理がなされる。このため、図１４の（４）の状
態をのみ示す。

【０１８１】（４−３）先の（４）の処理の後、Ｈ₂
雰囲気により、酸化金属の還元がなされる。この結果、
先の２つの実施の形態ではいわゆるオフセット領域が形
成されたが、本実施の形態ではＭｏＷ酸化物を還元する
ことによって、オフセットがなくなり、狭い意味でのＬ
ＤＤ領域が形成される。

【０１８２】（５）先の２つの実施の形態と同じ処理
がなされ、ＴＦＴが形成される。

【０１８３】図１９に、完成した本実施の形態のＴＦＴ
のドレイン電流のゲート電圧依存性の関係を０．１μ
ｍ、０．２μｍ、０．３μｍ及び０．４μｍ毎に示す。
酸化膜の厚みによってＯＦＦ電流が下がり、良好なＴＦ
Ｔ特性を示していることがわかる。また、先の２つの実
施の形態ではいわゆるオフセット領域が形成されたが、
本実施の形態ではＭｏＷ酸化物を還元することによっ
て、オフセットがなくなるため、先の２つの実施の形態
のものよりもＯＮ電流の低下が少ない。

【０１８４】（第１３の実施の形態）本実施の形態は、
オフセット型の薄膜トランジスタに関する。

【０１８５】図２０に、本実施の形態の薄膜トランジス
タの製造方法を示す。以下、本図を参照しつつこの内容
を説明する。

【０１８６】（１）仮のゲート電極４を形成する。

【０１８７】（２）仮のゲート電極の外周部に酸化膜
４１１を形成する。

【０１８８】（４）ゲート電極に酸化膜が所定量形成
された状態で高濃度で不純物を注入する。

【０１８９】（４ー２）次いで、酸化膜を除去する。

【０１９０】以下、他の実施の形態と同様である。

【０１９１】（第１４の実施の形態）本実施の形態は、
斜め上方からの不純物の注入に関する。

【０１９２】図２１に、本実施の形態の薄膜トランジス
タの製造方法を示す。以下、本図を参照しつつこの内容
を説明する。

【０１９３】（１）仮のゲート電極４を形成する。

【０１９４】（２）仮のゲート電極の外周部に酸化膜
４１１を形成する。

【０１９５】（４ー３）ゲート電極に酸化膜が所定量
形成された状態で、比較的高電圧かつ所定の濃度でチャ
ネル方向斜め上から不純物を注入する。

【０１９６】さてこの場合、不純物は高エネルギーなた
め、停止するまでにゲート絶縁膜やゲート電極側面の酸
化金属部の下部端部の原子、分子と多数回衝突し、この
ため散乱されて酸化金属部の直下のポリシリコン層に侵
入する。勿論、斜め上から撃ち込まれているため、この
効果もある。その結果、ＬＤＤ領域が形成される。この
様子を、（４ー３）の下部に示す。

【０１９７】（４ー４）次いで、高濃度で不純物を注
入する。

【０１９８】以下、他の実施の形態と同様である。ま
た、必要に応じて酸化膜の除去もなされる。

【０１９９】（第１５の実施の形態）本実施の形態も、
先の実施の形態と同じく散乱を利用する。但し、上方か
らのみ不純物を注入する。

【０２００】図２２に、本実施の形態の薄膜トランジス
タの製造方法を示す。以下、本図を参照しつつこの内容
を説明する。

【０２０１】（１）仮のゲート電極４を形成する。

【０２０２】（２）仮のゲート電極の外周部に酸化膜
４１１を形成する。

【０２０３】（４ー５）ゲート電極に酸化膜が所定量
形成された状態で、比較的高電圧かつ所定の濃度で不純
物を注入する。

【０２０４】さてこの場合、不純物は高エネルギーなた
め、停止するまでにゲート絶縁膜の原子、分子と多数回
衝突し、このため散乱されて酸化金属部の直下のポリシ
リコン層に侵入する。その結果、ＬＤＤ領域が形成され
る。この様子を、（４ー５）の下部に示す。

【０２０５】（４ー４）次いで、必要に応じて高濃度
で不純物を注入する。

【０２０６】以下、他の実施の形態と同様である。ま
た、必要に応じて酸化膜の除去もなされる。

【０２０７】（第１６の実施の形態）本実施の形態は、
第２の発明群の各実施の形態で製造される各種の薄膜ト
ランジスタを示したものである。

【０２０８】図２３に、各実施の形態の、ゲート電極下
部と様々なＬＤＤ領域とオフセット領域及びこれらとゲ
ート電極の位置関係を示す。

【０２０９】本図において、太い線は、不純物の濃度を
示す。４は、ソース側のゲート電極端の位置である。２
４は、不純物の濃度が０の領域である。２５は、ソース
側の高濃度領域である。２４５は、ソース側の低濃度領
域である。２４５’はソース側の熱拡散あるいは散乱に
より形成された低濃度領域である。２４０は、ソース側
のオフセット領域である。

【０２１０】これらにより、薄膜トランジスタの特性が
変化し、各種の製品に適切に適用可能となる。

【０２１１】（最終製品の第１の実施の形態）本実施の
形態は、以上の各実施の形態の薄膜トランジスタを、Ｅ
Ｌディスプレイに使用した場合である。

【０２１２】図２４に、ＥＬディスプレイの代表的な構
成を示す。本図において、１１１はガラス基板である。
１１２が、薄膜トランジスタである。１１３は、絶縁層
である。１１４は、配線電極である。１１５は、陰極で
ある。１１７は、有機ＥＬ層である。１１８は、陽極で
ある。１２０は、支持柱である。１２１は、カラーフィ
ルターである。１２２は、蛍光変換層である。１２３
は、透明板である。但し、この原理等は周知技術なの
で、その説明は省略する。

【０２１３】（最終製品の第２の実施の形態）本実施の
形態は、以上の各実施の形態の薄膜トランジスタを、液
晶ディスプレイに使用した場合である。

【０２１４】図２５に、ＥＬディスプレイの代表的な構
成を示す。本図において、２１１はガラス基板である。
２１２が、薄膜トランジスタである。２１７は、液晶層
である。２２３は、透明板である。その他、カラーフィ
ルター２２１、ブラックマトリクス２２３、わざわざは
図示しないが配向膜、各種信号線等を有している。但
し、この原理等も周知技術なので、その説明は省略す
る。

【０２１５】以上、本発明をその幾つかの実施の形態に
基づいて説明してきたが、本発明は何もこれらに限定さ
れないのは勿論である。すなわち、例えば以下のように
しても良い。

【０２１６】１）各実施の形態では、半導体の形成方
法としてプラズマＣＶＤ法を用いたが、これはプラズマ
ＣＶＤ以外の減圧ＣＶＤ法やスパッタ法等で形成するよ
うにしている。

【０２１７】２）同じく、半導体材料としてポリシリ
コン層を用いたが、これも非晶質シリコンや単結晶シリ
コンでも可能であるし、他の半導体材料、例えばゲルマ
ニウム（Ｇｅ）やシリコン・ゲルマニウム合金（ＳｉＧ
ｅ）やシリコン・ゲルマニウム・炭素等を用いている。

【０２１８】３）同じく、多結晶シリコンを得るた
め、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザ
ーを用いたが、他のＡｒＦ、ＫｒＦ等のエキシマレーザ
ーやＡｒレーザー等を用いたり、更には、６００℃程度
のアニールによる固相成長を行っている。なお、固相成
長を行う場合には、基板として固相成長温度に耐える基
板を用いるのは勿論である。

【０２１９】４）同じく、結晶化以降において、水素
プラズマに晒したり水素アニールを行うことにより、ポ
リシリコン層の粒界や粒内のトラップ準位を補償して結
晶性をあげる工程を付加するようにしている。

【０２２０】５）同じく、層間絶縁膜としてＴＥＯＳ
を用いたプラズマＣＶＤ法によるＳｉＯ₂を用いたが、
他の方法、例えばＡＰ−ＣＶＤ（Ａｔｍｏｓｐｈｅｒｉ
ｃＰｒｅｓｓｕｒｅＣＶＤ）法によるＳｉＯ₂やＬＴ
Ｏ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）、
ＥＣＲ−ＣＶＤによるＳｉＯ₂等としている。また、材
料として、窒化シリコンや酸化タンタル、酸化アルミニ
ウム等を用いたり、これらの薄膜の積層構造としてい
る。

【０２２１】６）同じく、ソース電極及びドレイン電
極の材料としてＡｌを用いたが、アルミニウム（Ａ
ｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム
（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの合金
としたり、導電性改良のため不純物を多量に含むポリシ
リコンやこれとＧｅとの合金やＩＴＯ等の透明導電層等
としている。

【０２２２】７）同じく、不純物として、リンでな
く、アクセプタとなるボロンや砒素等、ドナーとしてリ
ン以外のアルミニウム等を選択的に用いることによりＰ
チャンネル及びＮチャンネルトランジスタを選択的に作
成して、ＣＭＯＳ回路を基板上につくり込むようにして
いる。

【０２２３】

【発明の効果】以上の説明で判るように、本発明によれ
ば、不純物の注入にゲート電極を利用するが、このゲー
ト電極に化学的処理を施してそのチャネル方向長さを変
化させ、その変化の前後に不純物をドーピングするた
め、マスクの位置あわせ等が不必要となる。このためゲ
ート電極に自己整合的に、あるいは必然的に隣接してＬ
ＤＤ領域等が形成される。

【０２２４】さて、その化学的処理としてエッチングに
てゲート電極を形成する際のフォトレジストの形状、形
成に工夫を凝らしているため、トランジスタのサイズが
２〜４μｍと微細となっても低濃度不純物領域をきわめ
て微小かつ高精度に形成することができる。

【０２２５】また、化学的処理としてゲート電極のＭｏ
Ｗ合金に酸化膜を形成し、マスクとしての寸法を細かく
制御している。このため、やはり低濃度不純物領域をき
わめて微小かつ高精度に形成することができる。

【０２２６】また本発明では、微小な低濃度不純物領域
を形成するために特別な工程を必要としないため、既存
の設備で容易にかつ簡便に実施することができる。

【図面の簡単な説明】

【図１】従来の薄膜トランジスタの断面構造を示した
図である。

【図２】本発明の第１の実施の形態の薄膜トランジス
タの製造方法を示す断面図の前半である。

【図３】本発明の第１の実施の形態の薄膜トランジス
タの製造方法を示す断面図の後半である。

【図４】本発明の第２の実施の形態の薄膜トランジス
タの製造方法を示す断面図の前半である。

【図５】本発明の第２の実施の形態の薄膜トランジス
タの製造方法を示す断面図の後半である。

【図６】本発明の第３の実施の形態の薄膜トランジス
タの製造方法を示す図である。

【図７】本発明の第４の実施の形態の薄膜トランジス
タの製造方法を示す図である。

【図８】本発明の第５の実施の形態の薄膜トランジス
タの製造方法を示す図である。

【図９】本発明の第６の実施の形態の薄膜トランジス
タの製造方法を示す図である。

【図１０】本発明の第７の実施の形態の薄膜トランジ
スタの製造方法を示す図である。

【図１１】本発明の第８の実施の形態の薄膜トランジ
スタの製造方法を示す図である。

【図１２】本発明の第９の実施の形態の薄膜トランジ
スタの製造方法を示す図である。

【図１３】本発明の第９の実施の形態の変形例の薄膜
トランジスタの製造方法を示す図である。

【図１４】本発明の第１０の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図１５】上記実施の形態の薄膜トランジスタのドレ
イン電流のゲート電圧依存性を示した図である。

【図１６】本発明の第１１の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図１７】上記実施の形態の薄膜トランジスタのドレ
イン電流のゲート電圧依存性を示した図である。

【図１８】本発明の第１２の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図１９】本発明の第１２の実施の形態の薄膜トラン
ジスタのドレイン電流のゲート電圧依存性を示した図で
ある。

【図２０】本発明の第１３の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図２１】本発明の第１４の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図２２】本発明の第１５の実施の形態の薄膜トラン
ジスタの製造方法を示す図である。

【図２３】本発明の様々な実施の形態の薄膜トランジ
スタの要部を示す図である。

【図２４】本発明の実施の形態の薄膜トランジスタを
使用したＥＬディスプレイの構成図である。

【図２５】本発明の実施の形態の薄膜トランジスタを
使用した液晶ディスプレイの構成図である。

【符号の説明】１ガラス基板１１バッファー層（ＳｉＯ₂）２（アモルファス）シリコン層２０ポリシリコン層２１島化したポリシリコン層２４５、２４６低濃度不純物領域（ＬＤＤ）２４チャネル領域２４０オフセット領域２５ソース領域２６ドレイン領域３ゲート絶縁膜４ゲート電極、仮のゲート電極４０サブゲート電極４１仮のゲート電極をエッチングしたゲー
ト電極４１１酸化膜４５サブゲート電極のソース電極側食み出
し部４６サブゲート電極のドレイン電極側食み
出し部４８ゲート電極用金属層５ソース電極６ドレイン電極７層間絶縁膜８フォトレジスト８０フォトレジスト（ネガ型）８１フォトレジスト（パターン化後）８１０台形のフォトレジスト８２フォトレジスト（アッシング後）８２０台形のフォトレジスト（アッシング
後）８３フォトレジスト（下層）８４フォトレジスト（上層）８４４台形のフォトレジスト（上層）８５溶融型フォトレジスト８８保護膜９フォトマスク９０ぬき型フォトマスク９５不純物注入時のマスク形成用金属膜９６不純物注入時の金属マスク９６１不純物注入時の金属マスクの酸化部９７ＬＤＤ領域形成用金属マスク

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｆ 9/30 ３３８Ｈ０１Ｌ 21/30 ５１４ＣＨ０１Ｌ 21/027 ５７６ 21/3065 21/302 Ｊ 29/78 ６１７Ａ (72)発明者河北哲郎大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者武富義尚京都府京田辺市山手東１−16−13

Claims

【特許請求の範囲】

【請求項１】レジストを使用してゲート電極形成用金
属膜より仮のゲート電極を形成する仮のゲート電極形成
ステップと、仮のゲート電極の形成に使用したレジストが上部に在る
状態で仮のゲート電極をマスクに半導体層に高濃度で不
純物を注入する第１回目の不純物注入ステップと、エッチングによりレジストのチャネル方向両端面を中心
寄りに後退させて、仮のゲート電極のチャネル方向両端
部の表面を露出させる孤立レジストエッチングステップ
と、残ったレジストをマスクに露出した仮のゲート電極の両
端部をエッチングで除去する仮のゲート電極両端除去ス
テップと、仮のゲート電極の両端を除去されて形成されたゲート電
極をマスクに半導体層に低濃度で不純物を注入する第２
回目の不純物注入ステップとを有していることを特徴と
するＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項２】ゲート電極形成用金属膜のパターニング
を行うためゲート電極に対応する位置に形成されたレジ
ストのゲート電極部チャネル方向側面を、下拡がりのテ
ーパーを有する形状に加工するレジスト端側面加工ステ
ップと、テーパー形状に加工されたレジストをマスクにゲート電
極形成用金属膜をエッチングして仮のゲート電極を形成
する仮のゲート電極形成ステップと、端面がテーパー形状のレジスト下部に仮のゲート電極が
形成された状態で仮のゲート電極をマスクに半導体層に
高濃度に不純物を注入する第１回目の不純物注入ステッ
プと、端面がテーパー形状のレジスト下部にエッチングにより
中心寄りに仮のゲート電極を後退させて、ゲート電極の
チャネル方向両端部の表面を露出させる孤立レジストエ
ッチングステップと、残ったレジストをマスクに露出したゲート電極の両端部
を除去する仮のゲート電極両端除去ステップと、両端を除去して形成されたゲート電極をマスクに半導体
層に低濃度で不純物を注入する第２回目の不純物注入ス
テップとを有していることを特徴とするＬＤＤ構造の薄
膜トランジスタの製造方法。
【請求項３】前記レジスト端側面加工ステップは、ゲート電極形成用金属膜上でパターン化されたレジスト
の形状を加熱溶融により半球状にするレジスト球化ステ
ップであることを特徴とする請求項２に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。
【請求項４】前記レジスト端側面加工ステップは、ゲート電極形成用の金属膜上にパターン化して形成され
たレジストを、レジスト材料が変形しないことから定ま
るポストベーク温度より高い所定の温度に晒して上部を
収縮させる熱収縮ステップであることを特徴とする請求
項２に記載のＬＤＤ構造の薄膜トランジスタの製造方
法。
【請求項５】前記レジスト端側面加工ステップは、ゲート電極形成用金属膜上に塗布されたレジストのプリ
ベークをその材料より定まるプリベーク条件温度より低
い温度で行う低温プリベーキング小ステップを有してい
ることを特徴とする請求項２に記載のＬＤＤ構造の薄膜
トランジスタの製造方法。
【請求項６】前記レジスト端側面加工ステップは、前記低温プリベーキング小ステップに加えて更に、フォトソグラフィにてゲート電極形成用金属膜のパター
ニングを行う際に、レジストに対して露光焦点をずらし
て露光する焦点ずらし露光小ステップを有していること
を特徴とする請求項５に記載のＬＤＤ構造の薄膜トラン
ジスタの製造方法。
【請求項７】前記レジスト端側面加工ステップは、前記低温プリベーキング小ステップと焦点ずらし露光小
ステップに加えて更に、フォットリングラフィにてゲート電極形成用金属膜のパ
ターニングをする際、これに用いるフォトマスクとして
ぬきパターンのフォトマスクとし、フォトレジストとし
てはネガ型のものを使用するぬきパターンフォトマスク
使用露光小ステップを有していることを特徴とする請求
項６に記載のＬＤＤ構造の薄膜トランジスタの製造方
法。
【請求項８】前記レジスト端側面加工ステップは、面積比例型の化学反応を利用するレジスト端頂面除去ス
テップであることを特徴とする請求項２に記載のＬＤＤ
構造の薄膜トランジスタの製造方法。
【請求項９】前記仮のゲート電極形成ステップは、ゲート電極用金属膜上にポストベークの温度が高い第１
のレジストを塗布する第１回目のレジスト塗布小ステッ
プと、第１のレジスト上に第１のレジストよりポストベークの
温度が低い第２のレジストを積層塗布する第２回目のレ
ジスト塗布小ステップと、上記第１のレジストと上記第２のレジストを共に電極形
成用マスクを使用して露光し、その後現像する露光現像
小ステップと、上記第１のレジストが変形しないことから定まるポスト
ベーク温度でポストベークを行う高温ベーキング小ステ
ップと、上記第１と第２のレジストをマスクにゲート電極形成用
の金属膜のパターニングを行い仮のゲート電極を形成す
る仮のゲート電極パターニング小ステップを有している
ことを特徴とする請求項１に記載のＬＤＤ構造の薄膜ト
ランジスタの製造方法。
【請求項１０】前記仮のゲート電極形成ステップは、ゲート電極形成用金属膜上に塗布されたレジストのプリ
ベークをその材料より定まるプリベーク条件温度より低
い温度で行う低温プリベーキング小ステップを有してい
ることを特徴とする請求項１に記載のＬＤＤ構造の薄膜
トランジスタの製造方法。
【請求項１１】前記仮のゲート電極形成ステップは、前記低温プリベーキング小ステップに加えて更に、フォトソグラフィにてゲート電極形成用金属膜のパター
ニングを行う際に、レジストに対して露光焦点をずらし
て露光する焦点ずらし露光小ステップを有していること
を特徴とする請求項１０に記載のＬＤＤ構造の薄膜トラ
ンジスタの製造方法。
【請求項１２】前記仮のゲート電極形成ステップは、前記低温プリベーキング小ステップと焦点ずらし露光小
ステップに加えて更に、フォットリングラフィにてゲート電極形成用金属膜のパ
ターニングをする際、これに用いるフォトマスクとして
ぬきパターンのフォトマスクとし、フォトレジストとし
てはネガ型のものを使用するぬきパターンフォトマスク
使用露光小ステップを有していることを特徴とする請求
項１１に記載のＬＤＤ構造の薄膜トランジスタの製造方
法。
【請求項１３】前記孤立レジストエッチングステップ
に先立って、仮のゲート電極上に形成されたレジストに融点あるいは
軟化点以上の常温に晒して、その表面を半球状に溶融変
形させる孤立レジスト半球化ステップを有していること
を特徴とする請求項１に記載のＬＤＤ構造の薄膜トラン
ジスタの製造方法。
【請求項１４】前記孤立レジスト半球化ステップに先
立って、レジストとしてメルトフロー型レジストを選定するメル
トフローレジスト選定ステップを有していることを特徴
とする請求項１３に記載のＬＤＤ構造の薄膜トランジス
タの製造方法。
【請求項１５】前記孤立レジストエッチングステップ
に先立って、ゲート電極上に形成されたレジストに該レジスト材料が
変形しないことから定まるポストベーク温度より高い所
定の温度を加えて、その上部表面を収縮させて、レジス
トの端面に下拡がりの傾斜を与えるレジスト熱収縮ステ
ップを有していることを特徴とする請求項１に記載のＬ
ＤＤ構造の薄膜トランジスタの製造方法。
【請求項１６】前記孤立レジストエッチングステップ
は、レジストを、Ｏ₂、オゾンの少くも１を含むガスでのア
ッシングにより少くもゲート電極チャネル方向両側端部
のレジストを除去する両端アッシングステップであるこ
とを特徴とする請求項１〜請求項１５のいずれかに記載
のＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項１７】レジストを使用してゲート電極形成用
金属膜より仮のゲート電極を形成する仮のゲート電極形
成ステップと、仮のゲート電極の形成に使用したレジストが上部に在る
状態で仮のゲート電極をマスクに半導体層に高濃度で不
純物を注入する不純物注入ステップと、前記仮のゲート電極形成ステップの前又は前記不純物注
入ステップの前若しくは後に、上記仮のゲート電極の形
成に使用するあるいは使用したレジストのチャネル方向
両端面に下拡がりの形状を形成するレジスト端面傾斜化
ステップと、エッチングによりレジストのチャネル方向端面を中心寄
りに後退させて、仮のゲート電極のチャネル方向両端部
の表面を露出させるレジストエッチングステップと、残ったレジストをマスクに露出した仮のゲート電極の両
端部をエッチングで除去するゲート電極形成ステップと
を有していることを特徴とするオフセット型の薄膜トラ
ンジスタの製造方法。
【請求項１８】基板上に順にゲート電極とゲート絶縁
膜と半導体層を形成するボトムゲート型トランジスタ形
成用基本ステップと、半導体層上に不純物注入マスク用金属膜を形成する金属
膜形成ステップと、金属膜上にレジスト膜を形成するレジスト膜形成ステッ
プと、基板の裏面側よりゲート電極を露光マスクとして上記形
成されたレジスト膜を露光してパターン化するレジスト
膜パターン化ステップと、パターン化されたレジスト膜をマスクに上記不純物注入
マスク用金属膜をパターン化する第１回目の不純物注入
マスク形成ステップと、形成された第１回目の不純物注入マスクをマスクとし
て、基板表面側より高濃度で不純物を注入する第１回目
の不純物注入ステップと、パターン化された第１回目の不純物注入マスク上のパタ
ーン化されたレジストを、そのチャネル方向両端の側面
が中央部寄りの傾斜を有するよう処理する孤立レジスト
端面傾斜化ステップと、チャネル方向両端の側面が中央部寄りの傾斜を有するよ
う処理されたレジストのチャネル方向両端面を中心寄り
に後退させ、その下方の第１回目の不純物注入マスクの
両端部の表面を露出させる孤立レジストエッチングステ
ップと、残ったレジストをマスクに露出した第１回目の不純物注
入マスクの両端露出部をエッチングで除去する第２回目
の不純物注入マスク形成ステップと、形成された第２回目の不純物注入マスクをマスクとして
基板表面側より低濃度で不純物を注入する第２回目の不
純物注入ステップとを有していることを特徴とするＬＤ
Ｄ構造の薄膜トランジスタの製造方法。
【請求項１９】基板上に順にゲート電極とゲート絶縁
膜と半導体層と保護絶縁膜とを形成するボトムゲート型
トランジスタ形成用基本ステップと、半導体層上に不純物注入マスク用金属膜を形成する金属
マスク形成ステップと、金属マスク上にレジスト膜を形成するレジスト膜形成ス
テップと、基板の裏面側よりゲート電極を露光マスクとして上記形
成されたレジスト膜を露光してパターン化するレジスト
膜パターン化ステップと、パターン化されたレジスト膜をマスクに上記不純物注入
マスク用金属膜をパターン化する第１回目の不純物注入
マスク形成ステップと、形成された第１回目の不純物注入マスクをマスクとし
て、基板表面側より高濃度で不純物を注入する第１回目
の不純物注入ステップと、パターン化された第１回目の不純物注入マスク上のパタ
ーン化されたレジストを、そのチャネル方向両端の側面
が中央部よりの傾斜を有するよう処理する孤立レジスト
端面傾斜化ステップと、チャネル方向両端の側面が中央部よりの傾斜を有するよ
う処理されたレジストのチャネル方向両端面を中心寄り
に後退させ、その下方の第１回目の不純物注入マスクの
両端部の表面を露出させる孤立レジストエッチングステ
ップと、残ったレジストをマスクに露出した第１回目の不純物注
入マスクの両端露出部をエッチングで除去する第２回目
の不純物注入マスク形成ステップと、形成された第２回目の不純物注入マスクをマスクとして
基板表面側より低濃度で不純物を注入する第２回目の不
純物注入ステップとを有していることを特徴とするＬＤ
Ｄ構造の薄膜トランジスタの製造方法。
【請求項２０】薄膜トランジスタをマトリクス状に配
置した薄膜トランジスタアレイを有する第１の基板と、
これに対向する電極を配置した第２の基板と、両基板間
にエレクトロルミネッセンス材料を挟持したエレクトロ
ルミネッセンス表示装置であって、前記第１の基板に請求項１から請求項１５、請求項１
７、請求項１８若しくは請求項１９のいずれかに記載し
た発明の薄膜トランジスタを選定してマトリクス状に配
置して形成する薄膜トランジスタ選定ステップを有して
いることを特徴とするエレクトロルミネッセンス表示装
置の製造方法。
【請求項２１】薄膜トランジスタをマトリクス状に配
置した薄膜トランジスタアレイを有する第１の基板と、
これに対向する電極を配置した第２の基板と、両基板間
に液晶材を挟持した液晶表示装置の製造方法であって、前記第１の基板に請求項１から請求項１９のいずれかに
記載した発明の薄膜トランジスタを選定してマトリクス
状に配置して形成する薄膜トランジスタ選定ステップを
有していることを特徴とする液晶表示装置。
【請求項２２】前記第２回目の不純物注入ステップ
は、チャネル領域とソース領域間及びチャネル領域とドレイ
ン領域の間の不純物濃度が低い領域の電気抵抗が２０ｋ
Ω／□〜１００ｋΩ／□となるように不純物を注入する
特定範囲抵抗形成目的第１回目の不純物注入ステップで
あることを特徴とする請求項１から請求項１５、請求項
１７、請求項１８若しくは請求項１９のいずれかに記載
の薄膜トランジスタの製造方法。
【請求項２３】上記ＬＤＤ構造の薄膜トランジスタ若
しくはオフセット型の薄型トランジスタの半導体材料と
して、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項１から請求項１５、請
求項１７、請求項１８若しくは請求項１９のいずれかに
記載のＬＤＤ構造の薄膜トランジスタ若しくはオフセッ
ト型の薄型トランジスタの製造方法。
【請求項２４】トップゲート型かつＬＤＤ構造の薄膜
トランジスタであって、厚さ１００ｎｍ以上２５０ｎｍのゲート電極と、前記ゲート電極のチャネル方向両端部を被覆する、各々
０．０７５〜０．５μｍの長さかつ不純物注入時のマス
ク能力を有する厚さの当該ゲート電極材料の酸化膜等の
絶縁性反応膜とを有していることを特徴とするＬＤＤ構
造の薄膜トランジスタ。
【請求項２５】トップゲート型かつＬＤＤ構造の薄膜
トランジスタであって、厚さ１００ｎｍ以上２５０ｎｍのゲート電極と、前記ゲート電極のチャネル方向両端部を被覆する、各々
０．０７５〜０．５μｍの長さかつ不純物注入時のマス
ク能力を有する厚さの当該ゲート電極材料の酸化膜等の
絶縁性反応膜とを有し、前記絶縁性反応膜直下の半導体層は、ゲート電極側のオフセット領域と、反ゲート電極側の低濃度不純物注入領域とを有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタ。
【請求項２６】トップゲート型かつＬＤＤ構造の薄膜
トランジスタであって、厚さ１００ｎｍ以上２５０ｎｍのゲート電極と、前記ゲート電極のチャネル方向両端部を被覆する、各々
０．０７５〜０．５μｍの長さかつ不純物注入時のマス
ク能力を有する厚さの当該ゲート電極材料の酸化膜等の
絶縁性反応膜とを有し、前記絶縁性反応膜直下の半導体層は、ゲート電極側の熱拡散若しくは散乱による低濃度不純物
侵入領域と、反ゲート電極側の低濃度不純物注入領域とを有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタ。
【請求項２７】前記ゲート電極の絶縁性反応膜は、熱酸化膜であることを特徴とする請求項２４〜請求項２
６のいずれかに記載のＬＤＤ構造の薄膜トランジスタ。
【請求項２８】トップゲート型かつＬＤＤ構造の薄膜
トランジスタであって、厚さ１００ｎｍ以上２５０ｎｍのゲート電極を有し、半導体層は、ゲート電極の下部チャネル方向両端部に、合計で０．０７５〜０．５μｍの長さのゲート電極側の
オフセット領域と、反ゲート電極側の低濃度不純物注入
領域とを有していることを特徴とするＬＤＤ構造の薄膜
トランジスタ。
【請求項２９】トップゲート型かつＬＤＤ構造の薄膜
トランジスタであって、厚さ１００ｎｍ以上２５０ｎｍのゲート電極を有し、半導体層は、ゲート電極の下部チャネル方向両端部に、合計で０．０７５〜０．５μｍの長さのゲート電極側の
熱拡散若しくは散乱による低濃度不純物侵入領域と、反
ゲート電極側の低濃度不純物注入領域とを有しているこ
とを特徴とするＬＤＤ構造の薄膜トランジスタ。
【請求項３０】前記ゲート電極は、１５〜５０原子％のＭｏとＷの合金からなる低抵抗安定
型ゲート電極であることを特徴とする請求項２４〜請求
項２６、請求項２８若しくは請求項２９のいずれかに記
載のトップゲート型のＬＤＤ構造の薄膜トランジスタ。
【請求項３１】上記ＬＤＤ構造の薄膜トランジスタ
は、半導体層は多結晶シリコン層であることを特徴とする請
求項２４〜請求項２６、請求項２８若しくは請求項２９
のいずれかに記載のＬＤＤ構造の薄膜トランジスタ。
【請求項３２】上記ＬＤＤ構造の薄膜トランジスタ
は、半導体層は多結晶シリコン層であることを特徴とする請
求項３０に記載のトップゲート型のＬＤＤ構造の薄膜ト
ランジスタ。
【請求項３３】低濃度な不純物領域の電気抵抗が２０
ｋΩ／□、１００ｋΩ／□であることを特徴とする請求
項３２に記載の薄膜トランジスタ。
【請求項３４】ＬＤＤ構造の薄膜トランジスタの製造
方法であって、厚さ３００〜５００ｎｍの金属膜からなるゲート電極を
マスクとして低濃度の不純物を注入する第１回目の不純
物注入ステップと、ゲート電極に反応性流体を作用させてそのチャネル方向
両端両方向に長さ０．０７５〜０．５μｍのゲート電極
材料金属の酸化膜等の反応膜を形成する反応膜形成ステ
ップと、前記反応膜形成ステップにてチャネル方向両端面に反応
膜の形成されたゲート電極をマスクに高濃度の不純物を
注入する第２回目の不純物注入ステップとを有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造
方法。
【請求項３５】前記反応膜形成ステップは、ゲート電極材料の金属を熱中で酸化させることにより酸
化膜を形成する熱酸化利用酸化膜形成ステップであるこ
とを特徴とする請求項３４に記載のＬＤＤ構造の薄膜ト
ランジスタの製造方法。
【請求項３６】ゲート電極の材料として、１５〜５０原子％のＭｏとＷの合金を選定するゲート電
極材料選定ステップを有していることを特徴とする請求
項３４若しくは請求項３５に記載のＬＤＤ構造の薄膜ト
ランジスタの製造方法。
【請求項３７】ＬＤＤ構造の薄膜トランジスタの製造
方法であって、厚さ３００〜５００ｎｍの金属膜からなるゲート電極を
マスクとして低濃度不純物を注入する第１回目の不純物
注入ステップと、ゲート電極に反応性流体を作用させてそのチャネル方向
両端両方向に長さ０．０７５〜０．５μｍのゲート電極
材料金属の酸化膜等の反応膜を形成する反応膜形成ステ
ップと、前記反応膜形成ステップにてチャネル方向両端面に反応
膜の形成されたゲート電極をマスクに高濃度の不純物を
注入する第２回目の不純物注入ステップと、前記反応膜形成ステップにて形成されたゲート電極チャ
ネル方向両端面両側の金属の酸化膜等の反応膜を除去す
る反応膜除去ステップとを有していることを特徴とする
ＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項３８】ＬＤＤ構造の薄膜トランジスタの製造
方法であって、厚さ３００〜５００ｎｍの金属膜からなるゲート電極に
反応性流体を作用させてそのチャネル方向両端両方向に
長さ０．０７５〜０．５μｍのゲート電極材料金属の酸
化膜等の反応膜を形成する反応膜形成ステップと、前記反応膜形成ステップにてチャネル方向両端面に反応
膜の形成されたゲート電極をマスクに高濃度の不純物を
注入する第１回目の不純物注入ステップと、前記反応膜形成ステップにて形成されたゲート電極チャ
ネル方向両端面両側の金属の酸化膜等の反応膜を除去す
る反応膜除去ステップと、上記反応膜を除去されたゲート電極をマスクとして低濃
度不純物を注入する第２回目の不純物注入ステップとを
有していることを特徴とするＬＤＤ構造の薄膜トランジ
スタの製造方法。
【請求項３９】前記反応膜形成ステップは、ゲート電極材料の金属を熱中で酸化させることにより酸
化膜を形成する熱酸化利用酸化膜形成ステップであるこ
とを特徴とする請求項３７若しくは請求項３８に記載の
ＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項４０】ゲート電極の材料として、１５〜５０原子％のＭｏとＷの合金を選定するゲート電
極材料選定ステップを有していることを特徴とする請求
項３７若しくは請求項３８に記載のＬＤＤ構造の薄膜ト
ランジスタの製造方法。
【請求項４１】ＬＤＤ構造の薄膜トランジスタの製造
方法であって、厚さ３００〜５００ｎｍの金属膜からなるゲート電極を
マスクとして低濃度の不純物を注入する第１回目の不純
物注入ステップと、ゲート電極に反応性流体を作用させてそのチャネル方向
両端両方向に長さ０．０７５〜０．５μｍのゲート電極
材料金属の酸化膜等の反応膜を形成する反応膜形成ステ
ップと、前記反応膜形成ステップにてチャネル方向両端面に反応
膜の形成されたゲート電極をマスクに高濃度の不純物を
注入する第２回目の不純物注入ステップと、前記反応膜形成ステップにて形成されたゲート電極チャ
ネル方向両端面両方向の金属の酸化膜等の反応膜を還元
等の逆な反応をさせて基の金属とする逆反応ステップと
を有していることを特徴とするＬＤＤ構造の薄膜トラン
ジスタの製造方法。
【請求項４２】前記反応膜形成ステップは、ゲート電極材料の金属を熱中で酸化させることにより酸
化膜を形成する熱酸化利用酸化膜形成ステップであるこ
とを特徴とする請求項４１記載のＬＤＤ構造の薄膜トラ
ンジスタの製造方法。
【請求項４３】ゲート電極の材料として、１５〜５０原子％のＭｏとＷの合金を選定するゲート電
極材料選定ステップを有していることを特徴とする請求
項４１若しくは請求項４２記載のＬＤＤ構造の薄膜トラ
ンジスタの製造方法。
【請求項４４】厚さ３００〜５００ｎｍの金属膜から
なるゲート電極材料の一部を酸化させて、そのチャネル
方向端面両側に厚さ０．０５〜０．５μｍのゲート電極
材料の酸化膜を形成する酸化膜形成ステップと、酸化膜の形成されたゲート電極をマスクとしてチャネル
方向両側から同時若しくは各側計２回に分けて高電圧で
不純物を注入する斜め方向高電圧不純物注入ステップと
を有していることを特徴とするＬＤＤ構造の薄膜トラン
ジスタの製造方法。
【請求項４５】厚さ３００〜５００ｎｍの金属膜から
なるゲート電極材料の一部を酸化させて、そのチャネル
方向端面両側に長さ０．０５〜０．５μｍのゲート電極
材料の酸化膜を形成する酸化膜形成ステップと、酸化膜の形成されたゲート電極をマスクとして高電圧で
不純物を注入する高電圧不純物注入ステップと、不純物注入御の半導体の熱処理、上記ゲート電極端面に
形成された酸化膜の除去や還元のための加熱時に前記高
電圧不純物注入ステップにて打ち込まれ、チャネル方向
ゲート電極中央寄りに散乱した不純物の一層の拡散を図
る拡散ステップとを有していることを特徴とするＬＤＤ
構造の薄膜トランジスタの製造方法。
【請求項４６】オフセット型の薄膜トランジスタの製
造方法であって、長さ３００〜５００ｎｍの金属膜からなるゲート電極を
熱酸化させて、そのチャネル方向両側端に厚さ０．０７
５〜０．５μｍのゲート電極最良金属の酸化膜等の反応
膜を形成する反応膜形成ステップと、反応膜の形成されたゲート電極をマスクとして高濃度の
不純物を注入する不純物注入ステップと、不純物注入後に、ゲート電極チャネル方向両側の金属酸
化膜を除去する酸化膜除去ステップとを有していること
を特徴とするオフセット型の薄膜トランジスタの製造方
法。
【請求項４７】上記ＬＤＤ構造の薄膜トランジスタの
半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項３４、請求項３５、請
求項３７、請求項３８、請求項４１、請求項４２、請求
項４４若しくは請求項４５に記載のＬＤＤ構造の薄膜ト
ランジスタの製造方法。
【請求項４８】上記ＬＤＤ構造の薄膜トランジスタの
半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項３６に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。
【請求項４９】上記ＬＤＤ構造の薄膜トランジスタの
半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項３９に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。
【請求項５０】上記ＬＤＤ構造の薄膜トランジスタの
半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項４０に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。
【請求項５１】上記ＬＤＤ構造の薄膜トランジスタの
半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項４３に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。
【請求項５２】上記オフセット型の薄膜トランジスタ
の半導体材料として、多結晶シリコンを選定する半導体材料選定ステップを有
していることを特徴とする請求項４６に記載のＬＤＤ構
造の薄膜トランジスタの製造方法。