JP2001203360A - トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ - Google Patents
トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイInfo
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
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Abstract
(57)【要約】 （修正有）
【課題】単一レーザーアニールだけでソース・ドレイン
領域を活性化し、アクティブシリコン層４０を結晶化す
るトップゲートポリシリコンＴＦＴの製造方法を提供す
る。 【解決手段】光透過性基板１０上にダミーゲート２０を
形成し、それを絶縁酸化物層３０とアクティブシリコン
層４０、フォトレジスト膜で覆い、裏面露によりレジス
ト膜をパターニングする。次に、このレジストパターン
をマスクとしてアクティブシリコン層４０に不純物イオ
ンを注入し、ソース・ドレイン領域を形成する。レジス
トパターンを除去後、アクティブシリコン層４０をレー
ザーアニールにより結晶化し、不純物の活性化を図る。
更に、絶縁膜６０、ゲート膜、フォトレジスト膜を形成
し、再度の裏面露光によりゲート電極７０形成用のレジ
ストパターンを形成する。
領域を活性化し、アクティブシリコン層４０を結晶化す
るトップゲートポリシリコンＴＦＴの製造方法を提供す
る。 【解決手段】光透過性基板１０上にダミーゲート２０を
形成し、それを絶縁酸化物層３０とアクティブシリコン
層４０、フォトレジスト膜で覆い、裏面露によりレジス
ト膜をパターニングする。次に、このレジストパターン
をマスクとしてアクティブシリコン層４０に不純物イオ
ンを注入し、ソース・ドレイン領域を形成する。レジス
トパターンを除去後、アクティブシリコン層４０をレー
ザーアニールにより結晶化し、不純物の活性化を図る。
更に、絶縁膜６０、ゲート膜、フォトレジスト膜を形成
し、再度の裏面露光によりゲート電極７０形成用のレジ
ストパターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、セルフア
ライン（自己整合型）ポリシリコン薄膜トランジスタと
その製造方法に係り、より詳細には、ダミーゲートを用
いたトップゲートセルフアラインポリシリコン薄膜トラ
ンジスタに関する。
ライン（自己整合型）ポリシリコン薄膜トランジスタと
その製造方法に係り、より詳細には、ダミーゲートを用
いたトップゲートセルフアラインポリシリコン薄膜トラ
ンジスタに関する。
【０００２】
【従来の技術】現在のアクティブマトリックス液晶ディ
スプレイ（ＬＣＤ）技術において、各画素は、透明のガ
ラス基板上に製造されるトランジスタによってアドレス
される。この薄膜トランジスタ（ＴＦＴ）は、透過され
た光の量を決定するために液晶セルの帯電及び放電を制
御するスイッチとして作動する。従来のＴＦＴは、アモ
ルファスシリコン（非晶質シリコン）（ａ−Ｓｉ）又は
ポリシリコン（多結晶シリコン）（ｐｏｌｙ−Ｓｉ）型
のいずれかである。現在、ａ−Ｓｉ ＴＦＴ（アモルフ
ァスシリコン薄膜トランジスタ）が、アクティブマトリ
ックス液晶ディスプレイに使用される支配的技術であ
る。しかしながら、ａ−Ｓｉ ＴＦＴよりも、ｐｏｌｙ
−Ｓｉ ＴＦＴ（ポリシリコン薄膜トランジスタ）には
いくつかの利点がある。第一に、ｐｏｌｙ−Ｓｉ ＴＦ
Ｔのディスプレイは、その駆動回路をパネルと同じ基板
上に同時に形成し得るので、コストがあまりかからな
い。第ニに、ｐｏｌｙ−Ｓｉは高画素濃度においてもよ
り高い口径比のディスプレイを提供し得る。第三に、ｐ
ｏｌｙ−Ｓｉ ＴＦＴのキャリヤモビリティ（移動度）
は、現在のところ、ａ−Ｓｉ ＴＦＴのそれの２００倍
を超える。そして、ｐｏｌｙ−Ｓｉ ＴＦＴは、より高
い速度及び周波数にて作動するので、ディスプレイ周囲
に更なる回路を作製することができ、これにより、製造
歩留りの問題を低減し、ディスプレイコストを下げるこ
とができる。ｐｏｌｙ−Ｓｉ技術の他の利点は、ディス
プレイの光遮断領域を最小限にできる縮小されたＴＦＴ
サイズにあり、これによって、より高い明るさと解像度
が得られる。
スプレイ（ＬＣＤ）技術において、各画素は、透明のガ
ラス基板上に製造されるトランジスタによってアドレス
される。この薄膜トランジスタ（ＴＦＴ）は、透過され
た光の量を決定するために液晶セルの帯電及び放電を制
御するスイッチとして作動する。従来のＴＦＴは、アモ
ルファスシリコン（非晶質シリコン）（ａ−Ｓｉ）又は
ポリシリコン（多結晶シリコン）（ｐｏｌｙ−Ｓｉ）型
のいずれかである。現在、ａ−Ｓｉ ＴＦＴ（アモルフ
ァスシリコン薄膜トランジスタ）が、アクティブマトリ
ックス液晶ディスプレイに使用される支配的技術であ
る。しかしながら、ａ−Ｓｉ ＴＦＴよりも、ｐｏｌｙ
−Ｓｉ ＴＦＴ（ポリシリコン薄膜トランジスタ）には
いくつかの利点がある。第一に、ｐｏｌｙ−Ｓｉ ＴＦ
Ｔのディスプレイは、その駆動回路をパネルと同じ基板
上に同時に形成し得るので、コストがあまりかからな
い。第ニに、ｐｏｌｙ−Ｓｉは高画素濃度においてもよ
り高い口径比のディスプレイを提供し得る。第三に、ｐ
ｏｌｙ−Ｓｉ ＴＦＴのキャリヤモビリティ（移動度）
は、現在のところ、ａ−Ｓｉ ＴＦＴのそれの２００倍
を超える。そして、ｐｏｌｙ−Ｓｉ ＴＦＴは、より高
い速度及び周波数にて作動するので、ディスプレイ周囲
に更なる回路を作製することができ、これにより、製造
歩留りの問題を低減し、ディスプレイコストを下げるこ
とができる。ｐｏｌｙ−Ｓｉ技術の他の利点は、ディス
プレイの光遮断領域を最小限にできる縮小されたＴＦＴ
サイズにあり、これによって、より高い明るさと解像度
が得られる。
【０００３】図１は、従来のトップゲートセルフアライ
ンｐｏｌｙ−Ｓｉ ＴＦＴを示す。例えば、低圧化学気
相成長（ＬＰＣＶＤ）によって、アクティブシリコンの
層を溶融石英基板１０１上へ蒸着する。次に、この層
を、窒素雰囲気中で、６００°Ｃで４時間アニールし、
非晶質シリコンを結晶化させて、ポリシリコン１０２を
生成する。
ンｐｏｌｙ−Ｓｉ ＴＦＴを示す。例えば、低圧化学気
相成長（ＬＰＣＶＤ）によって、アクティブシリコンの
層を溶融石英基板１０１上へ蒸着する。次に、この層
を、窒素雰囲気中で、６００°Ｃで４時間アニールし、
非晶質シリコンを結晶化させて、ポリシリコン１０２を
生成する。
【０００４】次に、多結晶シリコン層をパターニングし
てアイランドを形成する。次に、ポリシリコン層を覆う
ようにゲート酸化膜層１０３を付着させ、ゲート酸化膜
層１０３を覆って、ポリシリコン層、又は、例えばクロ
ム製のメタル層を蒸着し、パターン形成し、エッチング
して、ゲート１０４を形成する。イオン注入を用いて、
燐イオンなどのドーパントを、ゲート１０４によってブ
ロックされた部分以外において、酸化物層を貫通させ、
ポリシリコン１０２に定着させる。これによって、ポリ
シリコン層内にｎ+型のソース及びドレイン領域が形成
される。低温酸化ケイ素（ＬＴＯ）の誘電体層１０５を
ＬＰＣＶＤによって蒸着させる。この構造体を再びアニ
ールしてソース及びドレイン領域を活性化させる。得ら
れた構造体において、ソース１０７及びドレイン１０８
領域は、高濃度にドープされたポリシリコンとなる一
方、チャネル領域１０９はドープされないまま、ゲート
と正確にアラインメント（位置合わせ）される。
てアイランドを形成する。次に、ポリシリコン層を覆う
ようにゲート酸化膜層１０３を付着させ、ゲート酸化膜
層１０３を覆って、ポリシリコン層、又は、例えばクロ
ム製のメタル層を蒸着し、パターン形成し、エッチング
して、ゲート１０４を形成する。イオン注入を用いて、
燐イオンなどのドーパントを、ゲート１０４によってブ
ロックされた部分以外において、酸化物層を貫通させ、
ポリシリコン１０２に定着させる。これによって、ポリ
シリコン層内にｎ+型のソース及びドレイン領域が形成
される。低温酸化ケイ素（ＬＴＯ）の誘電体層１０５を
ＬＰＣＶＤによって蒸着させる。この構造体を再びアニ
ールしてソース及びドレイン領域を活性化させる。得ら
れた構造体において、ソース１０７及びドレイン１０８
領域は、高濃度にドープされたポリシリコンとなる一
方、チャネル領域１０９はドープされないまま、ゲート
と正確にアラインメント（位置合わせ）される。
【０００５】トップゲートｐｏｌｙ−Ｓｉ ＴＦＴ（ポ
リシリコン薄膜トランジスタ）を完成させるには、ビア
ホールを、ＬＴＯ（低温酸化ケイ素）層１０５及びゲー
ト酸化膜層１０３を介してソース／ドレイン領域まで、
エッチングし、導電プラグ１０６を埋めて、（図示され
ない）回路の他の部分に接続する。最後に、平行平板型
プラズマリアクタ内で、電力密度０．２１Ｗ／ｃｍ2及
び周波数３０ｋＨｚで、Ｈ2とＡｒガスの混合物中、基
板温度３５０°Ｃで、約８時間、水素パッシベーション
が実行される。これによって、水素原子がＬＴＯ層１０
５を介して拡散し、ポリシリコンのチャネル領域に到達
する。
リシリコン薄膜トランジスタ）を完成させるには、ビア
ホールを、ＬＴＯ（低温酸化ケイ素）層１０５及びゲー
ト酸化膜層１０３を介してソース／ドレイン領域まで、
エッチングし、導電プラグ１０６を埋めて、（図示され
ない）回路の他の部分に接続する。最後に、平行平板型
プラズマリアクタ内で、電力密度０．２１Ｗ／ｃｍ2及
び周波数３０ｋＨｚで、Ｈ2とＡｒガスの混合物中、基
板温度３５０°Ｃで、約８時間、水素パッシベーション
が実行される。これによって、水素原子がＬＴＯ層１０
５を介して拡散し、ポリシリコンのチャネル領域に到達
する。
【０００６】しかしながら、この従来の方法ではいくつ
かの制約を受けることになる。イオン注入によってシリ
コン層にはダメージが与えられ、低コストのために望ま
しいとされる低温度ガラス基板と相容れないより高いア
ニール温度を用いてシリコン層を再成長させる必要があ
る。さらに、長時間の水素処理ステップによって、この
処理に対するコストが高くなり、処理時間も長くなる。
かの制約を受けることになる。イオン注入によってシリ
コン層にはダメージが与えられ、低コストのために望ま
しいとされる低温度ガラス基板と相容れないより高いア
ニール温度を用いてシリコン層を再成長させる必要があ
る。さらに、長時間の水素処理ステップによって、この
処理に対するコストが高くなり、処理時間も長くなる。
【０００７】米国特許第5,602,047号（‘０４７号特
許）はエキシマレーザを用いてボトムゲートＴＦＴを製
造する方法を開示している。エキシマレーザは、アクテ
ィブシリコンを結晶化すると同時に、ソース−ドレイン
領域を活性化する。しかしながら、この‘０４７号特許
に開示されているＴＦＴは「ボトムゲート」構造であ
る。前述された「トップゲート」構造においてゲート電
極と酸化物層がチャネル領域の上方にあるのとは対照的
に、「ボトムゲート」ではゲート電極と酸化物層がチャ
ネル領域の下方におかれる。ボトムゲート構造は、一般
的に、アルミニウム、タンタル、クロム、又はモリブデ
ン製のメタルゲートを使用する。トップゲート構造は、
アクティブ層の最高品質部（最上部）がゲート誘電体層
に対向していないために性能上に問題があるボトムゲー
ト構造よりも一般的に好ましいとされる。更に、メタル
ゲートを使用すると、レーザ光がメタルゲートによって
反射され基板に吸収される界面でのクラッキング（ひび
割れ）等の熱膨張係数の差による問題が生じ得る。
許）はエキシマレーザを用いてボトムゲートＴＦＴを製
造する方法を開示している。エキシマレーザは、アクテ
ィブシリコンを結晶化すると同時に、ソース−ドレイン
領域を活性化する。しかしながら、この‘０４７号特許
に開示されているＴＦＴは「ボトムゲート」構造であ
る。前述された「トップゲート」構造においてゲート電
極と酸化物層がチャネル領域の上方にあるのとは対照的
に、「ボトムゲート」ではゲート電極と酸化物層がチャ
ネル領域の下方におかれる。ボトムゲート構造は、一般
的に、アルミニウム、タンタル、クロム、又はモリブデ
ン製のメタルゲートを使用する。トップゲート構造は、
アクティブ層の最高品質部（最上部）がゲート誘電体層
に対向していないために性能上に問題があるボトムゲー
ト構造よりも一般的に好ましいとされる。更に、メタル
ゲートを使用すると、レーザ光がメタルゲートによって
反射され基板に吸収される界面でのクラッキング（ひび
割れ）等の熱膨張係数の差による問題が生じ得る。
【０００８】
【発明が解決しようとする課題】以上のことを考慮に入
れて、低温基板を使用でき、単一レーザアニールだけで
ソース−ドレイン領域を活性化してアクティブシリコン
を結晶化することができる、セルフアライン（自己整合
型）トップゲートｐｏｌｙ−Ｓｉ ＴＦＴを製造する方
法が必要とされる。
れて、低温基板を使用でき、単一レーザアニールだけで
ソース−ドレイン領域を活性化してアクティブシリコン
を結晶化することができる、セルフアライン（自己整合
型）トップゲートｐｏｌｙ−Ｓｉ ＴＦＴを製造する方
法が必要とされる。
【０００９】
【課題を解決するための手段】本発明は、セルフアライ
ンポリシリコン薄膜トランジスタの製造方法に関する。
この方法は、最上面が光透過性である基板を提供し、こ
の基板の最上面にダミーゲートを付着させ、その上に絶
縁酸化物層を付着させるステップを有する。次に、この
絶縁酸化物層を覆うようにアクティブシリコン層を付着
させ、アクティブシリコン層を覆うようにマスク層を付
着させ、このマスク層を、ダミーゲートが光マスクとし
て作用する底面を最初に透過するように向けられた放射
光に露光する。次に、このマスク層を現像してダミーゲ
ートと正確にアラインメントさせてマスクを形成する。
ドーパント材を注入して、ソース−ドレイン領域を形成
し、マスクを除去し、レーザアニールしてアクティブ層
を結晶化させてポリシリコンを生成し、ソース−ドレイ
ン領域を活性化させる。次に、ゲート酸化膜層をポリシ
リコン層上に付着させ、ｎ+ゲートをゲート酸化膜層上
に付着させる。フォトレジスト層を付着させ、このフォ
トレジスト層をダミーゲートが光マスクとして作用する
底面を最初に透過するように向けられた放射光に露光す
る。フォトレジスト層を現像してフォトレジストマスク
を形成してゲートを画定し、第１のパッシベーション層
を付着させ、コンタクト開口を形成する。最後に、メタ
ル層をポリシリコン上に付着させてソース−ドレイン領
域と接触させ、パターニングし、エッチングすることに
よって、メタル層はゲート酸化膜層とオーバーラップし
ない。メタル層とポリシリコン層を第２のパッシベーシ
ョン層によって被覆する。次に、ボンドバッドをエッチ
ングしてパッシベーション層からメタル層まで貫通する
ように形成する。
ンポリシリコン薄膜トランジスタの製造方法に関する。
この方法は、最上面が光透過性である基板を提供し、こ
の基板の最上面にダミーゲートを付着させ、その上に絶
縁酸化物層を付着させるステップを有する。次に、この
絶縁酸化物層を覆うようにアクティブシリコン層を付着
させ、アクティブシリコン層を覆うようにマスク層を付
着させ、このマスク層を、ダミーゲートが光マスクとし
て作用する底面を最初に透過するように向けられた放射
光に露光する。次に、このマスク層を現像してダミーゲ
ートと正確にアラインメントさせてマスクを形成する。
ドーパント材を注入して、ソース−ドレイン領域を形成
し、マスクを除去し、レーザアニールしてアクティブ層
を結晶化させてポリシリコンを生成し、ソース−ドレイ
ン領域を活性化させる。次に、ゲート酸化膜層をポリシ
リコン層上に付着させ、ｎ+ゲートをゲート酸化膜層上
に付着させる。フォトレジスト層を付着させ、このフォ
トレジスト層をダミーゲートが光マスクとして作用する
底面を最初に透過するように向けられた放射光に露光す
る。フォトレジスト層を現像してフォトレジストマスク
を形成してゲートを画定し、第１のパッシベーション層
を付着させ、コンタクト開口を形成する。最後に、メタ
ル層をポリシリコン上に付着させてソース−ドレイン領
域と接触させ、パターニングし、エッチングすることに
よって、メタル層はゲート酸化膜層とオーバーラップし
ない。メタル層とポリシリコン層を第２のパッシベーシ
ョン層によって被覆する。次に、ボンドバッドをエッチ
ングしてパッシベーション層からメタル層まで貫通する
ように形成する。
【００１０】他の態様においては、本発明は、光透過性
の基板と、ダミーゲートと、絶縁酸化物層と、ドープさ
れたソース、ドープされたドレイン、及びドープされな
いチャネルを有するドープされたポリシリコン層と、ゲ
ート酸化膜層と、セルフアライン導電性ゲートと、を備
えるセルフアラインポリシリコン薄膜トランジスタに関
する。
の基板と、ダミーゲートと、絶縁酸化物層と、ドープさ
れたソース、ドープされたドレイン、及びドープされな
いチャネルを有するドープされたポリシリコン層と、ゲ
ート酸化膜層と、セルフアライン導電性ゲートと、を備
えるセルフアラインポリシリコン薄膜トランジスタに関
する。
【００１１】以上の一般的な記述及び以下の詳細な説明
は共に例示のみを目的とするものであり、クレイムによ
って本発明はより詳細に理解されるよう意図するもので
ある。
は共に例示のみを目的とするものであり、クレイムによ
って本発明はより詳細に理解されるよう意図するもので
ある。
【００１２】添付図面は、本発明をよりよく理解するた
めに提供され、本明細書に組み込まれるとともにその一
部を構成し、本発明のいくつかの実施の形態を図解し、
これらの図面を提供し、それらについて説明することに
よって、本発明の目的、利点、及び原理が、より一層明
白に理解されるものである。
めに提供され、本明細書に組み込まれるとともにその一
部を構成し、本発明のいくつかの実施の形態を図解し、
これらの図面を提供し、それらについて説明することに
よって、本発明の目的、利点、及び原理が、より一層明
白に理解されるものである。
【００１３】
【発明の実施の形態】添付図面を参照することによっ
て、本発明の好ましい実施の形態が以下に詳細に示され
る。
て、本発明の好ましい実施の形態が以下に詳細に示され
る。
【００１４】図２の（ａ）乃至（ｅ）は、本発明の一つ
の態様によるセルフアラインポリシリコンＴＦＴを製造
する方法を示す。図２（ａ）は、基板１０上にダミーゲ
ート２０を形成し、従来の技術において公知のフォトリ
ソグラフィプロセスを使ってパターニングするステップ
を概略的に示す。基板１０としては、ガラス製が好まし
いが、任意の透過性又は半透過性の材料であっても良
い。次に、ダミーゲート材料を基板上に付着させ、パタ
ーニングすることによってダミーゲート２０を形成す
る。ダミーゲート材料には、例えば、シリコン、金属、
又はルゲートフィルタが使用され、紫外線を遮断できれ
ば、いずれの材料であってもよい。ゲートの厚さは選択
する材料によって異なるが、少なくとも紫外線を遮断す
るだけの厚さを有する必要がある。基板の付着によって
デバイスを汚染しないようにバッファ層を形成するた
め、選択的に、ダミーゲート２０を付着させる前に、酸
化物層を基板１０上に付着させてもよい。
の態様によるセルフアラインポリシリコンＴＦＴを製造
する方法を示す。図２（ａ）は、基板１０上にダミーゲ
ート２０を形成し、従来の技術において公知のフォトリ
ソグラフィプロセスを使ってパターニングするステップ
を概略的に示す。基板１０としては、ガラス製が好まし
いが、任意の透過性又は半透過性の材料であっても良
い。次に、ダミーゲート材料を基板上に付着させ、パタ
ーニングすることによってダミーゲート２０を形成す
る。ダミーゲート材料には、例えば、シリコン、金属、
又はルゲートフィルタが使用され、紫外線を遮断できれ
ば、いずれの材料であってもよい。ゲートの厚さは選択
する材料によって異なるが、少なくとも紫外線を遮断す
るだけの厚さを有する必要がある。基板の付着によって
デバイスを汚染しないようにバッファ層を形成するた
め、選択的に、ダミーゲート２０を付着させる前に、酸
化物層を基板１０上に付着させてもよい。
【００１５】次に、酸化物層３０をダミーゲートとこの
ダミーゲートによって覆われていない基板の部分上に付
着させる。これは、図２（ｂ）に示されている。酸化物
層は、ダミーゲート構造がレーザアニールの影響による
ダメージを受けないようにダミーゲートを熱的に絶縁す
るように作用する。酸化物層材料は、任意の透明な誘電
体材料であってよい。酸化物層材料は、プラズマＣＶ
Ｄ、スパッタリング、又は低温ＣＶＤなどの従来の方法
によって、約３００乃至１０００ｎｍ、好ましくは、約
７００ｎｍの厚さになるように付着させることができ
る。
ダミーゲートによって覆われていない基板の部分上に付
着させる。これは、図２（ｂ）に示されている。酸化物
層は、ダミーゲート構造がレーザアニールの影響による
ダメージを受けないようにダミーゲートを熱的に絶縁す
るように作用する。酸化物層材料は、任意の透明な誘電
体材料であってよい。酸化物層材料は、プラズマＣＶ
Ｄ、スパッタリング、又は低温ＣＶＤなどの従来の方法
によって、約３００乃至１０００ｎｍ、好ましくは、約
７００ｎｍの厚さになるように付着させることができ
る。
【００１６】従来の方法を用いて、絶縁酸化物層を覆う
ように、アクティブシリコン層４０を厚さ約５０乃至１
００ｎｍになるように付着させる。次に、シリコン層を
覆うようにマスク層を付着させる。マスク層は、例え
ば、基板を介して光に露光することによってパターニン
グされるフォトレジストである。この裏面露光の間、ダ
ミーゲートは光マスクとして作用する。次に、図２
（ｃ）に示されるように、フォトレジストはダミーゲー
トと正確にアラインメントされてマスク５０を形成す
る。次に、ソース−ドレイン領域をイオン注入によって
形成する。
ように、アクティブシリコン層４０を厚さ約５０乃至１
００ｎｍになるように付着させる。次に、シリコン層を
覆うようにマスク層を付着させる。マスク層は、例え
ば、基板を介して光に露光することによってパターニン
グされるフォトレジストである。この裏面露光の間、ダ
ミーゲートは光マスクとして作用する。次に、図２
（ｃ）に示されるように、フォトレジストはダミーゲー
トと正確にアラインメントされてマスク５０を形成す
る。次に、ソース−ドレイン領域をイオン注入によって
形成する。
【００１７】ＣＭＯＳプロセスに関しては、シリコン窒
化物又はシリコン酸化物の誘電体層をマスク層として使
用してもよい。その際、リン及びボロンそれぞれのイオ
ン注入を用いてｎチャネルとｐチャネルのデバイスを形
成するには、フォトレジストを使った二つの更なるマス
キングステップが必要となる。
化物又はシリコン酸化物の誘電体層をマスク層として使
用してもよい。その際、リン及びボロンそれぞれのイオ
ン注入を用いてｎチャネルとｐチャネルのデバイスを形
成するには、フォトレジストを使った二つの更なるマス
キングステップが必要となる。
【００１８】次に、マスクを除去し、この構造をレーザ
アニールし、アクティブシリコンを結晶化してポリシリ
コンを生成すると同時に、ソース−ドレイン領域中のド
ーパントを活性化させる。これは、図２（ｄ）において
概略的に示されており、図中、矢印６０はレーザパルス
を示している。
アニールし、アクティブシリコンを結晶化してポリシリ
コンを生成すると同時に、ソース−ドレイン領域中のド
ーパントを活性化させる。これは、図２（ｄ）において
概略的に示されており、図中、矢印６０はレーザパルス
を示している。
【００１９】本発明の一つの利点は、水素処理をプロセ
スにおけるこの時点で実行してもよいことにある。シリ
コン層が露光されることから、水素処理の時間が短縮さ
れ、低温で行なうことができる。水素処理は従来の公知
の技術によって実行してもよい。
スにおけるこの時点で実行してもよいことにある。シリ
コン層が露光されることから、水素処理の時間が短縮さ
れ、低温で行なうことができる。水素処理は従来の公知
の技術によって実行してもよい。
【００２０】このプロセスの残りのステップは従来の方
法によって達成される。まず、多結晶シリコンをパター
ニングしてアイランドを形成する。次に、図２（ｅ）に
示されるように、ゲート酸化膜層６５がプラズマＣＶ
Ｄ、ＬＰＣＶＤ、又はスパッタリングによって付着され
る。次に、ゲート７０は、任意の導電性の透明な材料で
形成される。ゲート材料の例としては、ｎ+又はｐ+のい
ずれかにドープされたシリコン、及びＩＴＯがあげられ
る。次に、フォトレジスト層が付着され、裏面露光によ
って放射光に露光され、エッチングされて、ゲート７０
を形成する。ダミーゲートは再び光マスクとして作用す
る。
法によって達成される。まず、多結晶シリコンをパター
ニングしてアイランドを形成する。次に、図２（ｅ）に
示されるように、ゲート酸化膜層６５がプラズマＣＶ
Ｄ、ＬＰＣＶＤ、又はスパッタリングによって付着され
る。次に、ゲート７０は、任意の導電性の透明な材料で
形成される。ゲート材料の例としては、ｎ+又はｐ+のい
ずれかにドープされたシリコン、及びＩＴＯがあげられ
る。次に、フォトレジスト層が付着され、裏面露光によ
って放射光に露光され、エッチングされて、ゲート７０
を形成する。ダミーゲートは再び光マスクとして作用す
る。
【００２１】最後に、図３に断面が示されるデバイスに
見られるように、第１のパッシベーション層８０が付着
され、コンタクト開口が形成され、メタル層が蒸着され
る。メタル層をパターニングしエッチングして局所的及
び全域的相互接続９０を形成する。次に、第２のパッシ
ベーション層（図示せず）を付着させ、エッチングする
ことによって、この第２のパッシベーション層からメタ
ル層に至るボンドパッドを露出させる。
見られるように、第１のパッシベーション層８０が付着
され、コンタクト開口が形成され、メタル層が蒸着され
る。メタル層をパターニングしエッチングして局所的及
び全域的相互接続９０を形成する。次に、第２のパッシ
ベーション層（図示せず）を付着させ、エッチングする
ことによって、この第２のパッシベーション層からメタ
ル層に至るボンドパッドを露出させる。
【００２２】本発明による他の実施の形態は、トップゲ
ートセルフアラインＴＦＴのアレイ４０である。図４に
示すように、ＴＦＴ４１が縦横方向に配列されている。
アレイ４０は、さらに、各画素がＴＦＴによってアドレ
スされる複数の画素４３を有する。アレイ４０には、走
査ライン４５及びデータライン４７も含まれる。走査ラ
イン４５及びデータライン４７は、一般にマトリックス
配列において互いにほぼ垂直なアレイ内に配置される。
走査ライン４５は、ＴＦＴ４１の横列（或いは縦列）の
ゲート電極に連結され、これらのライン上の信号はＴＦ
Ｔ４１を導電性又は非導電性にするために用いられる。
データライン４７はＴＦＴ４１の縦列（或いは横列）の
ドレインに連結される。
ートセルフアラインＴＦＴのアレイ４０である。図４に
示すように、ＴＦＴ４１が縦横方向に配列されている。
アレイ４０は、さらに、各画素がＴＦＴによってアドレ
スされる複数の画素４３を有する。アレイ４０には、走
査ライン４５及びデータライン４７も含まれる。走査ラ
イン４５及びデータライン４７は、一般にマトリックス
配列において互いにほぼ垂直なアレイ内に配置される。
走査ライン４５は、ＴＦＴ４１の横列（或いは縦列）の
ゲート電極に連結され、これらのライン上の信号はＴＦ
Ｔ４１を導電性又は非導電性にするために用いられる。
データライン４７はＴＦＴ４１の縦列（或いは横列）の
ドレインに連結される。
【００２３】本発明のトップゲートセルフアラインＴＦ
Ｔとその製造方法において、本発明の精神や範囲を逸脱
することなく、種々の変形や変更を加えることが可能で
あることが当業者には容易に理解されるであろう。従っ
て、添付クレームとその同等の範囲内で本発明の範囲が
その変更及び変形に及ぶことを意図するものである。
Ｔとその製造方法において、本発明の精神や範囲を逸脱
することなく、種々の変形や変更を加えることが可能で
あることが当業者には容易に理解されるであろう。従っ
て、添付クレームとその同等の範囲内で本発明の範囲が
その変更及び変形に及ぶことを意図するものである。
【図１】従来の技術のトップゲートＴＦＴを示す断面図
である。
である。
【図２】（ａ）は、ダミーゲートを付着しパターニング
するステップを概略的に示す断面図である。（ｂ）は、
絶縁酸化物層とアクティブシリコン層を付着するステッ
プを概略的に示す断面図である。（ｃ）は、フォトレジ
スト層を付着させ、裏面露光し、イオン注入するステッ
プを概略的に示す断面図である。（ｄ）は、アクティブ
層とソース及びドレイン領域をレーザによって結晶化す
るステップを概略的に示す断面図である。（ｅ）は、ゲ
ート酸化膜層、ｎ+ゲート層、フォトレジスト層を付着
させ、裏面露光、エッチングしてゲートを形成するステ
ップを概略的に示す断面図である。
するステップを概略的に示す断面図である。（ｂ）は、
絶縁酸化物層とアクティブシリコン層を付着するステッ
プを概略的に示す断面図である。（ｃ）は、フォトレジ
スト層を付着させ、裏面露光し、イオン注入するステッ
プを概略的に示す断面図である。（ｄ）は、アクティブ
層とソース及びドレイン領域をレーザによって結晶化す
るステップを概略的に示す断面図である。（ｅ）は、ゲ
ート酸化膜層、ｎ+ゲート層、フォトレジスト層を付着
させ、裏面露光、エッチングしてゲートを形成するステ
ップを概略的に示す断面図である。
【図３】本発明の一つの実施の形態によるトップゲート
セルフアラインＴＦＴを概略的に示す断面図である。
セルフアラインＴＦＴを概略的に示す断面図である。
【図４】本発明の他の実施の形態によるトップゲートセ
ルフアラインＴＦＴのアレイの概略的な図である。
ルフアラインＴＦＴのアレイの概略的な図である。
１０ 基板 ２０ ダミーゲート ３０ 酸化物層 ４０ アクティブシリコン層 ５０ マスク ６０ レーザパルス ７０ ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド ティー．フルクス アメリカ合衆国 94040 カリフォルニア 州 マウンテン ビュー リー ドライブ 1672
Claims (12)
- 【請求項１】 トップゲートセルフアラインポリシリコ
ン薄膜トランジスタの製造方法であって、 光透過性の基板上にダミーゲートを付着させるステップ
と、 前記ダミーゲートと前記基板とを覆うように絶縁酸化物
層を付着させるステップと、 前記絶縁酸化物層を覆うようにアクティブシリコン層を
付着させるステップと、 前記アクティブシリコン層を覆うようにマスク層を付着
させ、前記ダミーゲートを光学マスクとする裏面露光に
よって前記マスク層をパターニングするステップと、 ドーパント材をイオン注入してソース−ドレイン領域を
形成するステップと、 前記アクティブシリコン層を結晶化させてポリシリコン
を生成すると同時に、ソース−ドレイン領域を活性化さ
せるためにレーザアニールするステップと、 前記ポリシリコン層を覆うようにゲート酸化膜層を付着
させるステップと、 前記ゲート酸化膜層を覆うように透明な導電性ゲートを
付着させるステップと、 フォトレジスト層を付着させ、前記ダミーゲートを光学
マスクとする裏面露光によって前記フォトレジスト層を
パターニングするステップと、 を備える、方法。 - 【請求項２】 前記方法がＣＭＯＳプロセスに組み込ま
れており、 マスク層を付着させる前記ステップが、 シリコン窒化物又はシリコン酸化物を含む第１の誘電体
マスク層を付着させるとともにパターニングするステッ
プと、 第２のマスク層を付着させるとともにパターニングする
ステップと、 イオン注入してN型の不純物領域とP型の不純物領域を形
成するステップと、 を更に備える、請求項１に記載の方法。 - 【請求項３】 前記ダミーゲートが紫外線を遮断するの
に十分な厚さを有する、請求項１に記載の方法。 - 【請求項４】 前記絶縁酸化物層が、３００乃至１００
０ｎｍの厚さになるように付着されるとともに誘電体材
料を有する、請求項１に記載の方法。 - 【請求項５】 前記アクティブシリコン層が、約５０乃
至１００ｎｍの厚さになるように付着される、請求項１
に記載の方法。 - 【請求項６】 前記方法が、レーザアニール直後のステ
ップとして水素処理のステップを更に含む、請求項１に
記載の方法。 - 【請求項７】 セルフアラインポリシリコン薄膜トラン
ジスタの製造方法であって、 最上面が光透過性である基板を提供するステップと、 前記基板の最上面上にダミーゲートを付着させるステッ
プと、 絶縁酸化物層を付着させるステップと、 前記絶縁酸化物層を覆うようにアクティブシリコン層を
付着させるステップと、 前記アクティブシリコン層を覆うようにマスク層を付着
させるステップと、 最初に底面を透過するように向けられた放射光に前記マ
スク層を露光し、その際、前記ダミーゲートが光マスク
として作用するステップと、 前記マスク層を現像して、前記ダミーゲートと正確にア
ラインメントさせてマスクを形成するステップと、 ドーパント材をイオン注入して、ソース−ドレイン領域
を形成するステップと、 前記マスクを除去し、レーザアニールにより前記アクテ
ィブ層を結晶化させてポリシリコンを生成すると共にソ
ース−ドレイン領域を活性化させるステップと、 前記ポリシリコン層を覆うようにゲート酸化膜層を付着
させるステップと、 前記ゲート酸化膜層を覆うように導電性の透明なゲート
を付着させるステップと、 フォトレジスト層を付着させるステップと、 最初に底面を透過するように向けられた放射光に前記フ
ォトレジスト層を露光し、その際、前記ダミーゲートが
光マスクとして作用するステップと、 前記フォトレジスト層を現像し、フォトレジストマスク
を形成することにより、前記ゲートを画定するステップ
と、 第１のパッシベーション層を付着させるとともにコンタ
クト開口を形成するステップと、 メタル層を前記ポリシリコン上に付着させて前記ソース
−ドレイン領域に接触させ、前記メタル層をパターニン
グするとともにエッチングすることによって前記ゲート
とオーバーラップさせないようにするステップと、 前記メタル層と前記ポリシリコン層を第２のパッシベー
ション層によって被覆するステップと、 前記パッシベーション層から前記メタル層に至るまでボ
ンドパッドをエッチングし形成するステップと、 を備える、方法。 - 【請求項８】 光透過性の基板と、 前記基板の一部の上のダミーゲートと、 前記ダミーゲートと前記基板とを覆う絶縁酸化物層と、 ドープされたソース、ドープされたドレイン、及びドー
プされないチャネルを有する、前記絶縁酸化物層上のド
ープされたポリシリコン層と、 前記ドープされたポリシリコン層上のゲート酸化膜層
と、 前記ゲート酸化膜層上のセルフアライン導電性ゲート
と、 を備える、セルフアラインポリシリコン薄膜トランジス
タ。 - 【請求項９】 前記ダミーゲートが紫外線を遮断する材
料を有する、請求項８に記載のトランジスタ。 - 【請求項１０】 前記ダミーゲートが金属、シリコン、
又はルゲートフィルタを有する、請求項８に記載のトラ
ンジスタ。 - 【請求項１１】 前記ダミーゲートが紫外線を遮断する
のに十分な厚さを有する、請求項８に記載のトランジス
タ。 - 【請求項１２】 縦横に並んだ複数のセルフアラインポ
リシリコン薄膜トランジスタを備えるアレイであって、 各薄膜トランジスタが、 光透過性の基板と、 前記基板の一部の上のダミーゲートと、 前記ダミーゲートと前記基板とを覆う絶縁酸化物層と、 ドープされたソース、ドープされたドレイン、及びドー
プされないチャネルを有する、前記絶縁酸化物層上のド
ープされたポリシリコン層と、 前記ドープされたポリシリコン層上のゲート酸化膜層
と、 前記ゲート酸化膜層上のセルフアライン導電性ゲート
と、 各画素が薄膜トランジスタによってアドレスされる、複
数の画素と、 １列の薄膜トランジスタのドレインに接続される複数の
データラインに略垂直に配置され、１列の薄膜トランジ
スタの電極と接続される、複数の走査ラインと、 を備える、アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/442,407 US6245602B1 (en) | 1999-11-18 | 1999-11-18 | Top gate self-aligned polysilicon TFT and a method for its production |
| US442407 | 1999-11-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203360A true JP2001203360A (ja) | 2001-07-27 |
Family
ID=23756694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000352356A Pending JP2001203360A (ja) | 1999-11-18 | 2000-11-20 | トップゲートセルフアラインポリシリコン薄膜トランジスタ、その製造方法、及びアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6245602B1 (ja) |
| EP (1) | EP1102313B1 (ja) |
| JP (1) | JP2001203360A (ja) |
| DE (1) | DE60029907T2 (ja) |
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| US7078321B2 (en) * | 2000-06-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
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