KR100558284B1 - 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법 - Google Patents

폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법 Download PDF

Info

Publication number
KR100558284B1
KR100558284B1 KR1020030096039A KR20030096039A KR100558284B1 KR 100558284 B1 KR100558284 B1 KR 100558284B1 KR 1020030096039 A KR1020030096039 A KR 1020030096039A KR 20030096039 A KR20030096039 A KR 20030096039A KR 100558284 B1 KR100558284 B1 KR 100558284B1
Authority
KR
South Korea
Prior art keywords
amorphous silicon
source
gate material
silicon layer
layer
Prior art date
Application number
KR1020030096039A
Other languages
English (en)
Other versions
KR20050064567A (ko
Inventor
김용해
손충용
이진호
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020030096039A priority Critical patent/KR100558284B1/ko
Priority to US10/909,457 priority patent/US7517740B2/en
Publication of KR20050064567A publication Critical patent/KR20050064567A/ko
Application granted granted Critical
Publication of KR100558284B1 publication Critical patent/KR100558284B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 게이트 물질을 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 정의하는 공정에서 소오스/드레인 영역 상부의 게이트 물질은 부분적으로 잔류시켜, 결정화와 활성화를 동시에 수행하는 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한 폴리실리콘 박막트랜지스터 제조 방법을 제공한다.
폴리실리콘, 박막 트랜지스터, 그레인, 레이저, 결정화, 활성화

Description

폴리실리콘층의 결정화/활성화 방법 및 이를 이용한 폴리실리콘 박막트랜지스터 제조방법 {Crystallizing/Activating Method Of Polysilicon Layer And Thin Film Transistor Usinf The Same}
도 1a 내지 도 1d는 종래 기술에 의한 폴리실리콘 박막 트랜지스터의 제조방법의 흐름도를 도시하고 있는 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 폴리실리콘 박막 트랜지스터의 제조방법의 흐름도를 도시하고 있는 단면도이다.
본 발명은 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한 폴리실리콘 박막트랜지스터 제조 방법에 관한 것으로, 비정질 실리콘층의 채널 영역을 결정화시키는 동시에 비정질 실리콘층의 소오스/드레인 영역을 활성화시키는 새로운 방식을 제공한다.
박막 트랜지스터의 액티브 층으로 사용되는 비정질 실리콘은 공정이 간단하고 저온에서 처리될 수 있다는 장점이 있으나 전자의 이동도가 작아서 고속 동작 구동 회로에는 사용이 곤란한 단점이 있다. 반면에 폴리실리콘을 액티브 층으로 사용하는 경우에는 공정 수는 증가하지만 전자의 이동도가 높아서 고속 동작 구동 회로 제작이 가능하다. 이러한 차이는 폴리실리콘이 미세 결정 구조를 가지고 있고, 비정질 실리콘보다 결함 수가 작은 것에 기인한다.
폴리실리콘을 결정화하는 방법은 SPC법, MIC법, ELA법, SLS 법 등이 있다. SPC법은 고온에서 비정질 실리콘을 결정화 하는 방법으로서, 막질은 우수하나 고온 공정을 요하는 단점이 있다. MIC법은 비정질 실리콘 위에 소정의 메탈을 증착하여 열을 가해 줌으로서 결정화하는 방법이며, 이때 메탈은 결정화 되는 비정질 실리콘의 엔탈피를 낮추어주는 역할을 한다. 저온에서 공정이 가능하지만, 표면의 상태가 좋지 않고 금속에 의한 특성 저하의 단점이 있다.
ELA와 SLS 방법은 레이저에 의해 비정질 실리콘을 순간적으로 (~30 nsec) 녹인 후 다시 결정화되는 원리를 이용하고 있다. ELA 법은 비정질 실리콘이 증착 된 기판에 순간적으로 레이저 에너지를 공급하여 비정질 실리콘을 용융 상태로 만든 후 냉각함으로써 실리콘 씨드에 의한 폴리실리콘을 형성한다. 실리콘 씨드는 레이저에 의해 녹지 않은 비정질 실리콘이 역할을 담당한다. SLS 법은 마스크를 사용하여 레이저에 노출된 비정질 실리콘을 완전히 녹인 후 레이저에 노출되지 않은 비정질 실리콘을 씨드로 사용한다. 그레인은 실리콘 액상 영역과 실리콘 고상 영역의 경계면 에서 수직 방향으로 성장하며, 레이저 에너지의 크기와 조사 범위를 적절하게 이동하여 그레인을 소정 길이 만큼 측면성장 시킬 수 있다.
이하, 종래 기술에 의한 폴리실리콘 박막 트랜지스터의 제조방법을 설명한다. 도 1a 내지 도 1d는 종래 기술에 의한 폴리실리콘 박막 트랜지스터의 제조방법의 흐름도를 도시하고 있는 단면도들이다.
도 1a를 참조하면, 기판(1) 위에 버퍼층(2)을 증착하고, 비정질 실리콘층 (3)을 증착한다. 다음 비정질 실리콘에 흡수가 잘되는 레이저(4)를 이용하여 비정질 실리콘을 폴리실리콘으로 결정화한다.
도 1b를 참조하면, 게이트 절연막(5)과 게이트 물질(6)을 증착하는데 게이트 물질(6)은 반사율이 좋은 물질을 사용한다. 다음 사진 공정을 이용하여 게이트를 형성하고 이온 주입을 하여 소오스/드레인 영역의 폴리실리콘층만을 도핑시킨다.
도 1c를 참조하면, 레이저를 주사하여 반사율이 높은 게이트 물질은 온도가 올라가지 않고, 레이저를 잘 흡수하는 폴리실리콘층의 도펀트들이 활성화된다.
도 1d를 참조하면, 층간절연막(9)을 증착 하고 컨택홀을 형성한 다음 금속막 (10)을 형성한다.
이와 같은 종래기술에 의하면, 결정화 공정과 활성화 공정을 따로 분리하여 실시하여야 함으로 공정 단계가 많아지고 공정비용이 많이 소요되는 문제점이 있었다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 폴리실리콘 박막 트랜지스터에 필수 공정인 결정화와 활성화를 동시에 실시함으로써 소자의 동작 특성은 높이고 공정 단가를 낮추는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 일측면은 기판 상에 비정질 실리콘층을 증착하는 단계; 상기 비정질 실리콘층 상부에 게이트 물질을 형성하는 단계; 상기 게이트 물질을 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 정의하되, 상기 소오스/드레인 영역 상부의 상기 게이트 물질은 부분적으로 잔류시키는 단계; 상기 전체 구조 상에 이온주입을 실시하여 상기 소오스/드레인 영역을 도핑하는 단계; 및 상기 전체 구조 상에 레이저 조사를 수행하여 상기 비정질 실리콘층의 적어도 채널 영역을 결정화시키고, 상기 비정질 실리콘층의 적어도 소오스/드레인 영역을 활성화시키는 단계를 포함하는 폴리실리콘층의 결정화/활성화 방법을 제공한다.
본 발명의 다른 측면은 기판 상에 비정질 실리콘층을 증착하는 단계; 비정질 실리콘층 상부에 게이트 물질을 형성하는 단계; 게이트 물질을 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 정의하되, 소오스/드레인 영역 상부의 상기 게이트 물질은 부분적으로 잔류시키는 단계; 전체 구조 상에 이온주입을 실시하여 상기 소오스/드레인 영역을 도핑하는 단계; 전체 구조 상에 레이저 조사를 수행하여 비정질 실리콘층의 적어도 채널 영역을 결정화시키고, 상기 비정질 실리콘층의 적어도 소오스/드레인 영역을 활성화시키는 단계; 소오스/드레인 영역 상부의 잔류한 게이트 물질을 제거하는 단계; 및 전체 구조상에 층간 절연막을 형성하고 그 내 부에 콘택홀을 형성하여 소스/드레인 전극을 형성하는 단계를 포함하는 폴리실리콘 박막트랜지스터의 제조방법을 제공한다.
바람직하게는 게이트 물질은 1000 내지 5000Å 두께로 증착하고, 10Å 내지 1000Å 두께로 잔류되도록 할 수 있으며, 상술한 레이저의 조사에 의하면 게이트 전극은 레이저를 흡수하고 이를 열에너지로 바꿔 상기 비정질 실리콘층의 채널층까지 전달하여 결정화가 이루어지도록 할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 폴리실리콘 박막 트랜지스터의 제조 방법을 설명한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 폴리실리콘 박막 트랜지스터의 제조방법의 흐름도를 도시하고 있는 단면도들이다.
도 2a를 참조하면, 기판(1) 상에 위에 버퍼층(2)을 증착하고, 그 상부에 비정질 실리콘층(3)을 증착한다. 기판(1)은 특별히 한정되지 않고 다양한 종류가 가능하며 예를 들어 유리, 실리콘 또는 플라스틱이다. 버퍼층(2)은 절연층으로 형성될 수 있으며, 예를 들어 실리콘 산화막, 실리콘 질화막 등 당업계에 알려진 절연 물질이 모두 채용가능하고 PECVD방법을 이용하여 증착할 수 있다. 버퍼층(2)의 두께는 예를 들어 1000 내지 10000Å이 가능하다. 버퍼층(2)은 오염방지 등의 목적으로 사용한다. 상기 버퍼층(2) 상에 비정질 실리콘층(3)을 형성한다. 예를 들어, 비정질 실리콘층(3)을 형성하는 방법은 소스가스인 모노실레인(SiH4)을 아르곤(Ar)가스로 희석하여 PECVD방법을 이용하여 형성시킬 수 있다.
다음으로, 게이트 절연막(5)과 게이트 물질(6)을 증착한다. 이 경우, 게이트 절연막(5)의 두께는 예를 들어 500 내지 2000Å이 가능하고, 게이트 물질(6)은 1000 내지 5000Å 정도로 형성하되 레이저 광을 잘 흡수하는 물질을 사용하는 것이 유용하다. 바람직하게는 몰리브덴(Mo). 크롬(Cr), 알루미늄(Al), 폴리실리콘층 또는 이들의 조합된 물질이 가능하다.
도 2b를 참조하면, 사진공정을 이용하여 게이트 전극(6)을 형성하는데, 게이트 물질을 전부 식각하지 않고 일정량의 두께 10Å 내지 1000Å를 잔류시켜 놓는다. 즉, 게이트 전극 이외의 영역에 잔류된 게이트 물질은 소오스/드레인 전극을 형성하기 위해 이온주입과 결정화를 위한 목적이다. 따라서, 이 두께는 소오스/드레인을 형성하기 위해서 이온이 통과할 수 있는 높이 이어야 하는 한편, 레이저 광에 의한 흡수가 가능한 값이 최소값이 된다. 게이트 물질의 두께가 지나치게 큰 경우는 활성화가 제대로 안될 수 있고, 지나치게 큰 경우는 활성화가 너무 많이 이루어질 수 있으므로 이에 대한 조절이 필요하다.
이온 주입을 실시하게 되면, 게이트 물질의 두께가 얇은 소오스/드레인 영역은 비정질 실리콘층이 도핑이 되지만 게이트 물질의 두께가 두꺼운 곳은 이온주입이 이루어지지 못하여 도핑이 되지 않는다. 도핑물질은 n형인 경우는 예를 들어 인(P), 비소(As) 등이 가능하고, p형인 경우는 보론(B) 등이 가능하다.
도 2c를 참조하면, 전체 구조 상에 레이저(XeCl Excimer Laser)(파장 308nm)를 주사하게 되면 게이트 전극(6)은 레이저를 잘 흡수하므로 레이저 에너지가 열 에너지로 바뀌게 된다. 이 열은 열전달에 의하여 비정질 실리콘층의 채널까지 전달될 수 있고 이 열에너지에 의해 비정질 실리콘은 순간적으로 폴리실리콘으로 결정화된다.
한편, 긴 파장을 사용하여 비정질 실리콘에서 빛이 흡수 되지 않을 경우, 채널 영역에 비해 소오스/드레인 영역은 레이저 광의 흡수가 상대적으로 적게 되므로 적당한 열에너지가 전달되어 활성화가 이루어 진다.
이와 같이 결정화와 활성화를 한번에 할 수 있기 때문에 공정 단가를 줄일 수 있으며, 열에너지를 이용하여 결정화와 활성화를 하기 때문에 폴리실리콘의 그레인 바운더리 등의 전자의 트랩 준위를 제거하여 소자의 개선된 동작 특성을 얻을 수 있다.
도 2d를 참조하면, 식각 공정을 사용하여 소오스/드레인 영역 상부에 잔류한 게이트 물질을 완전히 식각 한다.
도 2e를 참조하면, 게이트 전극(6) 상에 층간 절연층(9)을 형성하고 패터닝하여 콘택홀을 형성하고, 그 후, 콘택홀을 통해서 활성층의 소오스 또는 드레인이 데이터 라인에 접속되도록 금속층(10)을 증착하고 패터닝하다. 층간 절연층(9)의 두께는 예를 들어 2000 내지 8000Å이 가능하다.
이와 같은 일련의 공정을 통해서는 N형 또는 P형 폴리 실리콘 박막트랜지스 터를 형성할 수도 있고, 본 실시예의 공지된 LDD(Lightly doped drain) 구조를 적용할 수도 있음은 당연하다. LDD 구조는 상술한 게이트 전극(6)을 도핑 마스크로 하여 저농도 도핑하고, 다음으로, 스페이서 공정 등을 이용하여 게이트 전극(6)의 양쪽 또는 한쪽에 도핑마스트의 역할을 할 수 있는 스페이스 또는 포토레지스트 등을 형성하고, 이를 마스크로 고농도 도핑을 한 후, 상술한 바와 같은 소오스 또는 드레인 전극을 형성하여 LDD 구조를 완성할 수 있다.
상술한 박막 트랜지스터는 실리콘층, 게이트 절연막, 층간 물질, 전극 등으로 나뉘어 진다. 박막 트랜지스터의 실리콘층은 비정질 실리콘층 또는 폴리실리콘층이 사용되고, 게이트 산화막으로는 산화막, 질화막, 산화 알루미늄 등이 사용되고, 층간 물질로는 산화막, 질화막 등이 사용되고, 전극으로는 알루미늄, 크롬 등의 금속 물질이 일반적으로 사용된다.
본 발명에 따른 폴리실리콘을 박막 트랜지스터 소자에 적용할 경우 다음과 같은 효과가 있다.
첫째, 결정화와 활성화를 동시에 실시함으로써 공정 단가를 낮출수 있다.
둘째, 이온 주입 후에 웨이퍼 전면에 열에너지가 전달되므로, 게이트 밑부분의 그레인 바운더리의 결함을 감소시키게 되어 누설 전류 특성이 향상되어 신뢰성 있는 소자를 제작할 수 있다.

Claims (7)

  1. 기판 상에 비정질 실리콘층을 증착하는 단계;
    상기 비정질 실리콘층 상부에 게이트 물질을 형성하는 단계;
    상기 게이트 물질을 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 정의하되, 상기 소오스/드레인 영역 상부의 상기 게이트 물질은 부분적으로 잔류시키는 단계;
    상기 전체 구조 상에 이온주입을 실시하여 상기 소오스/드레인 영역을 도핑하는 단계; 및
    상기 전체 구조 상에 레이저 조사를 수행하여 상기 비정질 실리콘층의 적어도 채널 영역을 결정화시키고, 상기 비정질 실리콘층의 적어도 소오스/드레인 영역을 활성화시키는 단계를 포함하는 것을 특징으로 하는 폴리실리콘층의 결정화/활성화 방법.
  2. 제 1 항에 있어서,
    상기 게이트 물질은 몰리브덴, 크롬, 알루미늄, 폴리실리콘층 또는 이들이 조합된 물질인 것을 특징으로 하는 폴리실리콘층의 결정화/활성화 방법.
  3. 제 1 항에 있어서,
    상기 게이트 물질은 1000 내지 5000Å 두께로 증착하고, 10Å 내지 1000Å 두께로 잔류되는 것을 특징으로 하는 폴리실리콘층의 결정화/활성화 방법.
  4. 제 1 항에 있어서,
    상기 레이저의 조사에 의하면, 상기 게이트 전극은 레이저를 흡수하고 이를 열에너지로 바꿔 상기 비정질 실리콘층의 채널층까지 전달하여 결정화가 이루어지는 것을 특징으로 하는 폴리실리콘층의 결정화/활성화 방법.
  5. 기판 상에 비정질 실리콘층을 증착하는 단계;
    상기 비정질 실리콘층 상부에 게이트 물질을 형성하는 단계;
    상기 게이트 물질을 패터닝하여 게이트 전극을 형성하고 소오스/드레인 영역을 정의하되, 상기 소오스/드레인 영역 상부의 상기 게이트 물질은 부분적으로 잔류시키는 단계;
    상기 전체 구조 상에 이온주입을 실시하여 상기 소오스/드레인 영역을 도핑하는 단계;
    상기 전체 구조 상에 레이저 조사를 수행하여 상기 비정질 실리콘층의 적어도 채널 영역을 결정화시키고, 상기 비정질 실리콘층의 적어도 소오스/드레인 영역을 활성화시키는 단계;
    상기 소스/드레인 영역 상부의 잔류한 게이트 물질을 제거하는 단계; 및
    상기 전체 구조상에 층간 절연막을 형성하고 그 내부에 콘택홀을 형성하여 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘 박 막트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 물질은 1000 내지 5000Å 두께로 증착하고, 10Å 내지 1000Å 두께로 잔류되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
  7. 제 5 항에 있어서,
    상기 레이저의 조사에 의하면, 상기 게이트 전극은 레이저를 흡수하고 이를 열에너지로 바꿔 상기 비정질 실리콘층의 채널층까지 전달하여 결정화가 이루어지는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
KR1020030096039A 2003-12-24 2003-12-24 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법 KR100558284B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030096039A KR100558284B1 (ko) 2003-12-24 2003-12-24 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법
US10/909,457 US7517740B2 (en) 2003-12-24 2004-08-03 Method of crystallizing/activating polysilicon layer and method of fabricating thin film transistor having the same polysilicon layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030096039A KR100558284B1 (ko) 2003-12-24 2003-12-24 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20050064567A KR20050064567A (ko) 2005-06-29
KR100558284B1 true KR100558284B1 (ko) 2006-03-10

Family

ID=34698427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030096039A KR100558284B1 (ko) 2003-12-24 2003-12-24 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법

Country Status (2)

Country Link
US (1) US7517740B2 (ko)
KR (1) KR100558284B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
KR100558284B1 (ko) * 2003-12-24 2006-03-10 한국전자통신연구원 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
KR101124503B1 (ko) * 2005-06-24 2012-03-15 삼성전자주식회사 고배향성 실리콘층 형성방법 및 고배향성 실리콘층적층기판
KR102216678B1 (ko) 2014-07-14 2021-02-18 삼성디스플레이 주식회사 박막트랜지스터 제조방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389257A (en) * 1981-07-30 1983-06-21 International Business Machines Corporation Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes
EP0456199B1 (en) * 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH0685258A (ja) * 1992-09-03 1994-03-25 Fuji Xerox Co Ltd 薄膜トランジスタとその製造方法
JPH06232069A (ja) * 1993-02-04 1994-08-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3535205B2 (ja) * 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US6867432B1 (en) * 1994-06-09 2005-03-15 Semiconductor Energy Lab Semiconductor device having SiOxNy gate insulating film
US5602047A (en) * 1996-06-13 1997-02-11 Industrial Technology Research Institute Process for polysilicon thin film transistors using backside irradiation and plasma doping
US6204130B1 (en) * 1997-08-29 2001-03-20 Advanced Micro Devices, Inc. Semiconductor device having reduced polysilicon gate electrode width and method of manufacture thereof
KR100451381B1 (ko) * 1998-07-30 2005-06-01 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
JP2000277738A (ja) * 1999-03-19 2000-10-06 Fujitsu Ltd 薄膜トランジスタおよびその製造方法
KR100333276B1 (ko) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 ｔｆｔ 및 그 제조방법
US6245602B1 (en) * 1999-11-18 2001-06-12 Xerox Corporation Top gate self-aligned polysilicon TFT and a method for its production
JP2002050766A (ja) 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002231628A (ja) * 2001-02-01 2002-08-16 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP4084039B2 (ja) * 2001-11-19 2008-04-30 株式会社 液晶先端技術開発センター 薄膜半導体装置及びその製造方法
US6689671B1 (en) * 2002-05-22 2004-02-10 Advanced Micro Devices, Inc. Low temperature solid-phase epitaxy fabrication process for MOS devices built on strained semiconductor substrate
JP4234363B2 (ja) * 2002-07-05 2009-03-04 シャープ株式会社 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置
JP4638115B2 (ja) * 2002-07-05 2011-02-23 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP2004158487A (ja) * 2002-11-01 2004-06-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100558284B1 (ko) * 2003-12-24 2006-03-10 한국전자통신연구원 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법

Also Published As

Publication number Publication date
US20050142707A1 (en) 2005-06-30
US7517740B2 (en) 2009-04-14
KR20050064567A (ko) 2005-06-29

Similar Documents

Publication Publication Date Title
US6780693B2 (en) Method of fabricating polysilicon thin film transistor
JP3586558B2 (ja) 薄膜の改質方法及びその実施に使用する装置
EP1246234A2 (en) Method of manufacturing thin film transistor
US6815269B2 (en) Thin-film transistor and method for manufacturing the same
KR20020032551A (ko) 박막 반도체 장치의 제조 방법
KR100492152B1 (ko) 실리콘 결정화방법
US20020192914A1 (en) CMOS device fabrication utilizing selective laser anneal to form raised source/drain areas
JP2004335839A (ja) 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置
JP3325992B2 (ja) 半導体装置の作製方法
US20070243670A1 (en) Thin Film Transistor (TFT) and Method for Fabricating the Same
US7906834B2 (en) Display device having thin film semiconductor device and manufacturing method of thin film semiconductor device
US20080233718A1 (en) Method of Semiconductor Thin Film Crystallization and Semiconductor Device Fabrication
KR100558284B1 (ko) 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법
JP3840697B2 (ja) 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法
US20030193068A1 (en) Thin film transistor (tft) and method for fabricating the tft
US20040224446A1 (en) [structure of thin-film transistor and method and equipment for fabricating the structure]
KR100304123B1 (ko) 트렌치 구조 및 덮개층을 이용한 박막 트랜지스터 제조방법
KR100623692B1 (ko) 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터
JP3765936B2 (ja) 半導体装置の作製方法
KR100317636B1 (ko) 박막트랜지스터의 반도체층 및 그 제조방법
KR100620141B1 (ko) 박막트랜지스터의 제조방법
KR100751315B1 (ko) 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자
KR100659911B1 (ko) 다결정 실리콘 형성방법 및 이를 이용한 박막트랜지스터의 제조 방법
KR100966431B1 (ko) 결정화 특성이 향상된 액정표시장치의 제조방법
JP2791420B2 (ja) 電界効果型半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090202

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee