KR100623692B1 - 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 - Google Patents
박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 Download PDFInfo
- Publication number
- KR100623692B1 KR100623692B1 KR1020040050909A KR20040050909A KR100623692B1 KR 100623692 B1 KR100623692 B1 KR 100623692B1 KR 1020040050909 A KR1020040050909 A KR 1020040050909A KR 20040050909 A KR20040050909 A KR 20040050909A KR 100623692 B1 KR100623692 B1 KR 100623692B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate insulating
- semiconductor layer
- insulating film
- photoresist pattern
- thin film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010408 film Substances 0.000 claims abstract description 86
- 239000004065 semiconductor Substances 0.000 claims abstract description 70
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 54
- 239000010409 thin film Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000004380 ashing Methods 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 34
- 238000002425 crystallisation Methods 0.000 claims description 11
- 238000005499 laser crystallization Methods 0.000 claims description 9
- 230000008025 crystallization Effects 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 238000007711 solidification Methods 0.000 claims description 3
- 230000008023 solidification Effects 0.000 claims description 2
- 239000006185 dispersion Substances 0.000 abstract description 4
- 238000009826 distribution Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 93
- 230000003746 surface roughness Effects 0.000 description 25
- 230000000052 comparative effect Effects 0.000 description 21
- 238000002360 preparation method Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- -1 and currently Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004630 atomic force microscopy Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Thin Film Transistor (AREA)
Abstract
박막트랜지스터의 제조방법 및 그를 사용하여 제조된 박막트랜지스터를 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체층에 불순물을 도핑하고, 상기 포토레지스트 패턴을 오버 애슁하는 것을 구비한다. 상기 오버 애슁은 30 내지 200%의 오버 애슁일 수 있다. 이로써, 기판 전체에 있어 박막트랜지스터의 전기적 특성 산포를 개선할 수 있다.
박막트랜지스터, 게이트 절연막, 거칠기, 산포
Description
도 1a 내지 1d는 본 발명의 일 실시예에 따른 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들;
도 2a 및 2b는 각각 제조예 1 및 비교예 1에 따른 소오스/드레인 영역 상의 게이트 절연막의 표면 거칠기를 나타낸 사진;
도 3은 제조예 1 및 비교예 1에 따른 박막트랜지스터의 문턱전압특성을 나타낸 그래프;
도 4는 제조예 2 및 비교예 2에 따른 박막트랜지스터의 문턱전압특성을 나타낸 그래프;
도 5는 제조예 2 및 비교예 2에 따른 박막트랜지스터의 전하이동도 특성을 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 21, 23 : 반도체층
30 : 게이트 절연막 41, 43 : 게이트 전극
본 발명은 박막트랜지스터에 관한 것으로, 특히 다결정 실리콘막을 반도체층으로 구비하는 박막트랜지스터에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 및 소오스/드레인 전극들을 구비하는데, 상기 반도체층은 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 구비한다. 한편, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
상기 다결정실리콘으로 이루어진 반도체층을 형성하는 것은 기판 상에 비정질 실리콘막을 형성하고 이를 결정화함으로써 수행되는데, 상기 결정화 방법에는 레이저를 이용한 결정화법이 있다. 이러한 레이저를 이용한 결정화법은 30 내지 200ns의 짧은 시간에 레이저 빔을 온(on)시켜 비정질 실리콘을 순간적으로 용융시키고 상기 용융된 실리콘이 냉각되면서 결정화되는 방법이다. 이러한 레이저를 이용한 결정화법은 기판에 미치는 열적 영향이 비교적 적고, 우수한 결정성을 갖는 반도체층을 형성할 수 있는 장점이 있다.
그러나, 상기 레이저를 이용한 결정화법에 의한 다결정 실리콘막은 급속한 결정화 속도 및 용융된 실리콘 즉, 액상 실리콘과 결정화된 실리콘 즉, 고상 실리콘의 밀도차이로 인해 표면 돌기를 다수 갖는다. 상기 표면 돌기는 결정립계(grain boundary)에서 주로 형성되며, 이러한 표면 돌기로 인해 상기 다결정 실리콘막은 거친 표면을 갖는다. 이러한 다결정 실리콘막의 거친 표면은 상기 다결정 실리콘막 상에 게이트 절연막을 형성함에 있어, 상기 게이트 절연막이 상기 거친 표면을 따라 형성되므로 상기 게이트 절연막의 표면 거칠기를 크게 할 수 있다. 더 나아가서, 이러한 게이트 절연막을 구비하는 박막트랜지스터는 기판 전체에 있어 불균일한 특성 산포를 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 기판 전체에 있어 특성 산포가 개선된 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면(one aspect)은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체층에 불순물을 도핑하고, 상기 포토레지스트 패턴을 오버 애슁하는 것을 구비한다. 상기 오버 애슁은 30 내지 200%의 오버 애슁일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면(another aspect)은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하는 것을 구비한다. 상기 게이트 절연막의 표면을 처리함으로써, 상기 게이트 절연막의 제곱 평균 거칠기(RMS roughness; Rrms)를 상기 반도체층의 제곱 평균 거칠기에 대 해 80%이하로 줄인다.
상기 제조방법은 상기 게이트 절연막의 표면을 처리하기 전에, 상기 반도체층 상에 형성된 게이트 절연막 상에 상기 반도체층의 일부 영역을 차폐시키는 포토레지스트 패턴을 형성하는 것을 추가적으로 포함할 수 있다. 상기 포토레지스트 패턴을 마스크로 하여 불순물을 도핑함으로써, 상기 반도체층에 불순물 영역을 형성한다. 이 경우, 상기 게이트 절연막의 표면을 처리하는 것은 상기 포토레지스트 패턴을 제거함과 동시에 수행한다. 상기 포토레지스트 패턴을 제거함과 동시에 상기 게이트 절연막의 표면을 처리하는 것은 애슁을 사용하여 수행할 수 있다. 이러한 애슁은 30 내지 200%의 오버 애슁일 수 있다.
나아가서, 상기 제조방법은 상기 반도체층 상에 게이트 절연막을 형성하기 전에, 상기 반도체층을 결정화시키는 것을 추가적으로 포함할 수 있다. 상기 반도체층을 결정화시키는 것을 레이저 결정화법을 사용하여 수행할 수 있다. 상기 레이저 결정화법은 엑시머 레이저 어닐링(ELA)법 또는 연속측면고상화(SLS)법일 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면(another aspect)은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판을 구비한다. 상기 기판 상에 소오스/드레인 영역 및 채널 영역을 구비하는 반도체층이 위치한다. 상기 반도체층 상에 상기 소오스/드레인 영역 상의 제곱 평균 거칠기가 상기 채널 영역 상의 제곱 평균 거칠기에 비해 작은 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 게이트 전극이 위치한다.
상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 상기 게이트 절연막의 상기 채널 영역 상의 제곱 평균 거칠기에 대해 80% 이하일 수 있다. 상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 상기 반도체층의 제곱 평균 거칠기에 대해 80% 이하일 수 있다. 상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 200 Å이하일 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
도 1a을 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 유리, 플라스틱 또는 석영기판일 수 있다. 상기 기판(10) 상에 CMOS 박막트랜지스터를 형성하는 경우, 상기 기판(10)은 NMOS 영역(A)과 PMOS 영역(B)으로 구분될 수 있다. 이어서, 상기 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화 막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층으로 형성할 수 있다.
상기 버퍼층(15) 상에 비정질 실리콘막을 형성하고 이를 결정화함으로써 다결정 실리콘막을 형성한 후, 이를 패터닝함으로써 상기 NMOS 영역(A) 및 상기 PMOS 영역(B)에 각각 NMOS 반도체층(21) 및 PMOS 반도체층(23)을 형성한다. 상기 결정화에 의해 상기 반도체층(21, 23)은 거친 표면을 가질 수 있다.
상기 결정화는 기판에 미치는 열적 영향이 비교적 적고, 금속에 의한 오염이 없을 뿐 아니라 우수한 결정성을 구현할 수 있는 레이저 결정화법을 사용하여 수행하는 것이 바람직하다. 그러나, 상기 레이저 결정화법에 의해 결정화된 반도체층(21, 23)은 다른 결정화법에 비해 매우 거친 표면을 갖는다. 더욱 자세하게는 상기 레이저 결정화법에 의해 상기 다결정 실리콘 반도체층(21, 23)의 결정립계(grain boundary)에는 표면 돌기부(protrusion; P1)가 형성될 수 있고, 이러한 표면 돌기부는 상기 반도체층(21, 23)의 표면 거칠기를 악화시키는 요인이 된다. 상기 표면 돌기부(P1)는 상기 반도체층(21, 23) 두께의 1/2 내지 2배의 높이를 갖게 된다.
이어서, 상기 반도체층들(21, 23) 상에 게이트 절연막(30)을 형성한다. 이 때, 상기 게이트 절연막(30)은 상기 반도체층(21, 23)의 표면 돌기부(P1)를 따라 형성되므로 역시 돌기부(P2)를 갖는 거친 표면을 구비한다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중막으로 형성할 수 있다.
상기 게이트 절연막(30) 상에 상기 PMOS 영역(B) 및 상기 NMOS 반도체층(21) 의 중앙부를 차폐시키면서 나머지 영역의 게이트 절연막(30)을 노출시키는 제 1 포토레지스트 패턴(91)을 형성한다. 상기 제 1 포토레지스트 패턴(91)을 마스크로 하여 불순물을 도핑함으로써, 상기 NMOS 반도체층(21)에 고농도 불순물 영역인 NMOS 소오스/드레인 영역(21sd)을 형성한다. 이 때, 상기 제 1 포토레지스트 패턴(91)은 상기 불순물 도핑과정에서 그의 상부 일부(91h)가 경화될 수 있다.
도 1b를 참조하면, 상기 제 1 포토레지스트 패턴(도 1a의 91)을 오버 애슁한다. 상기 오버 애슁은 30 내지 200%의 오버 애슁일 수 있다. 상기 애슁은 산소 플라즈마를 사용여 수행할 수 있다. 이러한 오버 애슁은 상기 상부 일부에 경화부(도 1a의 91h)를 갖는 포토레지스트 패턴(도 1a의 91)을 거의 완전히 제거할 수 있으며, 이와 동시에 상기 게이트 절연막(30)의 상기 제 1 포토레지스트 패턴(도 1a의 91)에 의해 노출된 부분 즉, 상기 NMOS 소오스/드레인 영역(21sd) 상의 게이트 절연막의 돌기부(도 1a의 P2)들을 식각할 수 있다. 즉, 상기 NMOS 소오스/드레인 영역(21sd) 상의 게이트 절연막은 표면처리된다. 따라서, 상기 NMOS 소오스/드레인 영역(21sd) 상의 게이트 절연막의 제곱 평균 거칠기는 상기 NMOS 반도체층(21)의 제곱 평균 거칠기에 대해 80% 이하로 줄어들 수 있다. 그러나, 상기 게이트 절연막(30)의 상기 제 1 포토레지스트 패턴(도 1a의 91)에 의해 차폐되었던 부분은 돌기부(P2)들이 식각되지 않고 남아 여전히 거친 표면을 갖는다.
이어서, 상기 게이트 절연막(30) 상에 게이트 전극 물질을 적층하고 이를 패터닝함으로써, 상기 NMOS 반도체층(21)과 상기 PMOS 반도체층(23)의 중앙부에 각각 대응하는 NMOS 게이트 전극(41) 및 PMOS 게이트 전극(43)을 형성한다. 더욱 자세하 게는 상기 NMOS 게이트 전극(41)은 상기 게이트 절연막(30)의 상기 제 1 포토레지스트 패턴(도 1a의 91)에 의해 차폐되었던 부분 즉, 상기 NMOS 소오스/드레인 영역들(21sd) 사이의 게이트 절연막(30) 상에 형성한다. 따라서, 상기 NMOS 게이트 전극(41) 및 상기 PMOS 게이트 전극(43)은 상기 게이트 절연막(30)의 거친 표면을 갖는 부분 상에 형성된다.
이어서, 상기 NMOS 게이트 전극(41) 및 PMOS 게이트 전극(43)을 포함한 기판 상에 상기 NMOS 영역(A)을 차폐시키고, 상기 PMOS 게이트 전극(43) 및 나머지 영역의 게이트 절연막(30)을 노출시키는 제 2 포토레지스트 패턴(95)을 형성한다. 상기 제 2 포토레지스트 패턴(95) 및 상기 PMOS 게이트 전극(43)을 마스크로 하여 불순물을 도핑함으로써, 상기 PMOS 반도체층(23)에 고농도 불순물 영역인 PMOS 소오스/드레인 영역(23sd)을 형성한다. 이 때, 상기 제 2 포토레지스트 패턴(95)은 상기 불순물 도핑과정에서 그의 상부 일부(95h)가 경화될 수 있다.
도 1c를 참조하면, 상기 제 2 포토레지스트 패턴(도 1b의 95)을 오버 애슁한다. 상기 오버 애슁은 30 내지 200%의 오버 애슁일 수 있다. 상기 애슁은 산소 플라즈마를 사용여 수행할 수 있다. 이러한 오버 애슁은 상기 상부 일부에 경화부(도 1b의 95h)를 갖는 포토레지스트 패턴(도 1b의 95)을 거의 완전히 제거할 수 있으며, 이와 동시에 상기 게이트 절연막(30)의 상기 제 2 포토레지스트 패턴(도 1b의 95)과 상기 PMOS 게이트 전극(43)에 의해 노출된 부분 즉, 상기 PMOS 소오스/드레인 영역(23sd) 상의 게이트 절연막의 돌기부(도 1b의 P2)들을 식각할 수 있다. 즉, 상기 PMOS 소오스/드레인 영역(23sd) 상의 게이트 절연막은 표면처리된다. 따라서, 상기 PMOS 소오스/드레인 영역(23sd) 상의 게이트 절연막의 제곱 평균 거칠기는 상기 PMOS 반도체층(23)의 제곱 평균 거칠기에 대해 80% 이하로 줄어들 수 있다. 그러나, 상기 게이트 절연막(30)의 상기 PMOS 게이트 전극(43)에 의해 차폐되었던 부분은 돌기부(P2)들이 식각되지 않고 남아 여전히 거친 표면을 갖는다.
이어서, 상기 PMOS 소오스/드레인 영역(23sd)을 포함한 기판 상에 상기 PMOS 영역(B)을 차폐시키고, 상기 NMOS 게이트 전극(41) 및 나머지 영역의 게이트 절연막(30)을 노출시키는 제 3 포토레지스트 패턴(97)을 형성한다. 상기 제 3 포토레지스트 패턴(97) 및 상기 NMOS 게이트 전극(41)을 마스크로 하여 불순물을 도핑함으로써, 상기 NMOS 반도체층(21)에 저농도 불순물 영역(21sd-l)을 형성한다. 이 때, 상기 제 3 포토레지스트 패턴(97)은 상기 불순물 도핑과정에서 그의 상부 일부(97h)가 경화될 수 있다.
도 1d를 참조하면, 상기 제 3 포토레지스트 패턴(도 1c의 97)을 오버 애슁한다. 상기 오버 애슁은 30 내지 200%의 오버 애슁일 수 있다. 상기 애슁은 산소 플라즈마를 사용여 수행할 수 있다. 이러한 오버 애슁은 상기 상부 일부에 경화부(도 1c의 97h)를 갖는 포토레지스트 패턴(도 1c의 97)을 거의 완전히 제거할 수 있으며, 이와 동시에 상기 게이트 절연막(30)의 상기 제 3 포토레지스트 패턴(도 1c의 97)과 상기 NMOS 게이트 전극(41)에 의해 노출된 부분 즉, 상기 NMOS 소오스/드레인 영역(21sd) 및 상기 저농도 불순물 영역(21sd-l) 상의 게이트 절연막의 돌기부들을 식각할 수 있다. 즉, 상기 저농도 불순물 영역(21sd-l) 상의 게이트 절연막은 표면처리된다. 따라서, 상기 저농도 불순물 영역(21sd-l) 상의 게이트 절연막의 제 곱 평균 거칠기는 상기 NMOS 반도체층(21)의 제곱 평균 거칠기에 대해 80% 이하로 줄어들 수 있다. 한편, 도 1b를 참조하여 설명한 바와 같이 이미 표면 거칠기가 줄어든 상기 NMOS 소오스/드레인 영역(21sd) 상의 게이트 절연막의 표면 거칠기는 더욱 줄어들 수 있다. 그러나, 상기 게이트 절연막(30)의 상기 NMOS 게이트 전극(41)에 의해 차폐되었던 부분은 돌기부들이 식각되지 않고 남아 여전히 거친 표면을 갖는다.
이와 같이, 상기 게이트 전극들 하부의 게이트 절연막은 큰 표면 거칠기를 갖는 반면, 상기 게이트 전극들에 의해 차폐되지 않고 노출된 게이트 절연막 즉, 불순물 영역들 상의 게이트 절연막은 전자에 비해 작은 표면 거칠기를 가질 수 있다. 상기 불순물 영역들은 상기 소오스/드레인 영역 및 저농도 불순물 영역이다.
자세하게는 상기 소오스/드레인 영역 상의 게이트 절연막의 제곱 평균 거칠기(root mean square roughness; Rrms)는 상기 채널 영역 상의 게이트 절연막의 제곱 평균 거칠기에 대해 80% 이하일 수 있다. 또한, 상기 소오스/드레인 영역 상의 게이트 절연막의 제곱 평균 거칠기는 상기 반도체층의 소오스/드레인 영역의 제곱 평균 거칠기에 비해 80% 이하일 수 있다. 한편, 상기 소오스/드레인 영역 상의 게이트 절연막의 제곱 평균 거칠기는 200Å이하일 수 있다.
이어서, 상기 게이트 전극(41, 43)을 구비하는 기판 전면에 층간절연막(50)을 형성한다. 상기 층간절연막(50)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중막으로 형성할 수 있다. 상기 층간절연막(50) 내에 상기 소오스/드레인 영역들(21sd, 23sd)을 각각 노출시키는 콘택홀(미도시)을 형성하고, 상기 콘택홀이 형성된 기판 상에 소오스/드레인 전극물질을 적층하고 패터닝함으로써, 상기 노출된 소오스/드레인 영역들에 각각 접하는 소오스/드레인 전극들(미도시)을 형성할 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
<제조예>
기판 상에 비정질 실리콘막을 적층하고 이를 ELA법을 사용하여 결정화한 후, 패터닝함으로써 반도체층을 형성하였다. 상기 반도체층 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 불순물을 주입함으로써, 상기 반도체층에 소오스/드레인 영역들을 형성하였다. 이 때, 상기 포토레지스트 패턴에 의해 차폐된 반도체층 즉, 상기 소오스/드레인 영역들 사이의 영역은 채널 영역으로 정의된다. 이어서, 상기 포토레지스트 패턴을 산소 플라즈마를 사용하여 200초간 애슁(즉, 100% 오버 애슁)함으로써 상기 포토레지스트 패턴을 제거하였다. 상기 포토레지스트 패턴이 제거된 기판 상에 상기 채널 영역에 중첩된 게이트 전극을 형성하였다. 상기 게이트 전극 상에 층간절연막을 형성하고, 이어서 소오스/드레인 전극을 형성함으로써, 박막트랜지스터를 제조하였다.
<비교예>
포토레지스트 패턴을 산소 플라즈마를 사용하여 30초간 애슁하고 스트립함으 로써 제거한 것을 제외하고는 상기 제조예와 동일한 방법으로 박막트랜지스터를 제조하였다.
상기 제조예 및 상기 비교예에 있어서, 반도체층을 형성한 후 상기 반도체층의 표면 거칠기, 상기 게이트 절연막을 형성한 후 상기 게이트 절연막의 표면 거칠기 및 상기 포토레지스트 패턴을 제거한 후 상기 소오스/드레인 영역 상의 게이트 절연막의 표면 거칠기를 원자간력 현미경(Atomic Force Microscopy; AFM)을 사용하여 측정하였다. 그 측정 결과를 표 1에 나타내었다. 표 1에 있어서, Rp-v는 표면의 봉우리(peak)와 골짜기(valley)간 거리의 평균값을 나타내며, Rrms는 중심선에서 봉우리(peak)와 골짜기(valley)까지 거리의 평균제곱근(root mean square)값을 나타내며, Ra는 중심선에서 봉우리(peak)와 골짜기(valley)까지 거리의 평균값을 나타낸다.
| 반도체층의 표면 거칠기(S_r, Å) | 게이트 절연막을 형성한 후, 게이트 절연막의 표면거칠기 (GI_r1, Å) | 포토레지스트 패턴을 제거한 후, 게이트 절연막의 표면 거칠기 (GI_r2, Å) | ||||||||
| Rp-v | Rrms | Ra | Rp-v | Rrms | Ra | Rp-v | Rrms | Ra | ||
| 제조예 | 1580 | 249 | 190 | 1300 | 203 | 166 | 830 | 119 | 90.4 | |
| 비교예 | 1580 | 249 | 190 | 1300 | 203 | 166 | 1300 | 203 | 166 | |
| GI_r2/S_r (%) | GI_r2/GI_r1 (%) | |||||
| Rp-v | Rrms | Ra | Rp-v | Rrms | Ra | |
| 제조예 | 52 | 48 | 47 | 64 | 59 | 54 |
| 비교예 | 82 | 81 | 87 | 82 | 81 | 87 |
표 1을 참조하면, 제조예의 포토레지스트 패턴을 제거한 후의 게이트 절연막의 제곱 평균 거칠기는(GI_r2, Rrms)는 제조예의 반도체층의 제곱 평균 거칠기(S_r, Rrms)에 대해 48%로 줄어들었다. 반면 비교예의 경우 같은 데이터를 비교할 때, 81%로 줄어들었다.
또한, 상기 제조예의 포토레지스트 패턴을 제거한 후의 게이트 절연막의 제곱 평균 거칠기는(GI_r2, Rrms)는 제조예의 게이트 절연막을 형성한 후, 게이트 절연막의 제곱 평균 거칠기(GI_r1, Rrms)에 대해 59%로 줄어들었다. 반면 비교예 의 경우 같은 데이터를 비교할 때, 81%로 줄어들었다.
참고로, 상기 게이트 절연막을 형성한 후의 상기 게이트 절연막의 표면 거칠기(GI_r1)는 제조된 박막트랜지스터에 있어서 채널 영역 상의 게이트 절연막의 표면거칠기와 거의 같은 값을 갖는다.
상기 제조예는 포토레지스트 패턴을 100% 오버 애슁한 경우이다. 반면, 상기 비교예는 포토레지스트 패턴을 30% 애슁하고 스트립한 경우로서 상기 습식공정인 상기 스트립은 게이트 절연막의 표면 거칠기에는 거의 영향을 미치지 않는다. 따라서, 상기 게이트 절연막의 표면 거칠기는 애슁 정도에 의해 주요한 영향을 받는다고 할 수 있다. 따라서, 본 발명의 실시예에 따른 포토레지스트 패턴을 오버 애슁하는 경우는 상기 비교예에 비해 게이트 절연막의 표면 거칠기를 줄일 수 있다. 다시 말해서, 상기 소오스/드레인 영역 상의 게이트 절연막의 제곱 평균 거칠기(GI_r2, Rrms)를 상기 채널 영역 상의 게이트 절연막의 제곱 평균 거칠기(GI_r1, Rrms)에 대해 80% 이하, 바람직하게는 상기 제조예와 같이 60% 이하로 줄일 수 있다. 또한, 상기 소오스/드레인 영역 상의 게이트 절연막의 제곱 평균 거칠기(GI_r2, Rrms)를 상기 반도체층의 제곱 평균 거칠기(S_r, Rrms)에 대해 80% 이하, 바람직하게는 상기 제조예와 같이 50%이하로 줄일 수 있다.
도 2a 및 2b는 각각 상기 제조예 1 및 상기 비교예 1 각각의 포토레지스트 패턴을 애슁한 후의 소오스/드레인 영역 상의 게이트 절연막의 표면 거칠기를 나타낸 사진이다.
도 2a 및 도 2b를 참조하면, 표 1에 나타난 것과 같이, 상기 제조예 1에 따른 게이트 절연막의 표면 거칠기(도 2b)는 상기 비교예 1에 따른 게이트 절연막의 표면 거칠기(도 2a)에 비해 줄어든 것을 알 수 있다.
도 3은 상기 제조예 1 및 상기 비교예 1에 따른 박막트랜지스터의 문턱전압특성을 나타낸 그래프이고, 도 4는 상기 제조예 2 및 상기 비교예 2에 따른 박막트랜지스터의 문턱전압 특성을 나타낸 그래프이며, 도 5는 상기 제조예 2 및 상기 비교예 2에 따른 박막트랜지스터의 전하이동도 특성을 나타낸 그래프이다. 도 3에서 #1, #2는 상기 제조예 1에 따라 제조된 박막트랜지스터들을 구비하는 기판들이고, #3, #4는 상기 비교예 1에 따라 제조된 박막트랜지스터들을 구비하는 기판들이다. 또한, 도 4 및 5에서 #5, #6은 상기 제조예 2에 따라 제조된 박막트랜지스터들을 구비하는 기판들이고, #7, #8은 상기 비교예 2에 따라 제조된 박막트랜지스터들을 구비하는 기판들이다.
도 3 및 4를 참조하면, 상기 제조예 1 및 2에 따른 박막트랜지스터들(#1, #2, #5, #6)의 문턱전압의 산포특성이 상기 비교예 1 및 2에 따른 박막트랜지스터들(#3, #4, #7, #8)의 문턱전압의 산포특성에 비해 개선된 것을 알 수 있다.
또한, 도 5를 참조하면, 상기 제조예 2에 따른 박막트랜지스터들(#5, #6)의 전하이동도의 산포특성이 상기 비교예 2에 따른 박막트랜지스터들(#7, #8)의 전하 이동도의 산포특성에 비해 개선된 것을 알 수 있다.
결과적으로, 불순물 도핑공정 후 포토레지스트 패턴을 오버 애슁함으로써, 게이트 절연막의 표면거칠기를 반도체층의 표면거칠기에 대해 80% 이하로 줄일 수 있으며, 기판 전체에 있어 박막트랜지스터의 전기적 특성 산포를 개선할 수 있다.
상술한 바와 같이, 본 발명에 따르면 불순물 도핑공정 후 포토레지스트 패턴을 오버 애슁함으로써, 게이트 절연막의 표면거칠기를 반도체층의 표면거칠기에 대해 80% 이하로 줄일 수 있으며, 기판 전체에 있어 박막트랜지스터의 전기적 특성 산포를 개선할 수 있다.
Claims (15)
- 기판을 제공하고;상기 기판 상에 반도체층을 형성하고;상기 반도체층 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 포토레지스트 패턴을 형성하고;상기 포토레지스트 패턴을 마스크로 하여 상기 반도체층에 불순물을 도핑하고;상기 포토레지스트 패턴을 오버 애슁하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 오버 애슁은 30 내지 200%의 오버 애슁인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판을 제공하고;상기 기판 상에 반도체층을 형성하고;상기 반도체층 상에 게이트 절연막을 형성하고;상기 게이트 절연막의 표면을 처리함으로써, 상기 게이트 절연막의 제곱 평균 거칠기(RMS roughness; Rrms)를 상기 반도체층의 제곱 평균 거칠기에 대해 80% 이하로 줄이는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 3 항에 있어서,상기 게이트 절연막의 표면을 처리하기 전에, 상기 반도체층 상에 형성된 게이트 절연막 상에 상기 반도체층의 일부 영역을 차폐시키는 포토레지스트 패턴을 형성하고; 상기 포토레지스트 패턴을 마스크로 하여 불순물을 도핑함으로써, 상기 반도체층에 불순물 영역을 형성하는 것을 더욱 포함하고,상기 게이트 절연막의 표면을 처리하는 것은 상기 포토레지스트 패턴을 제거함과 동시에 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 4 항에 있어서,상기 포토레지스트 패턴을 제거함과 동시에 상기 게이트 절연막의 표면을 처리하는 것은 애슁를 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 5 항에 있어서,상기 애슁은 30 내지 200%의 오버 애슁인 것을 특징으로 하는 박막트랜지스터 제조방법
- 제 3 항에 있어서,상기 반도체층 상에 게이트 절연막을 형성하기 전에,상기 반도체층을 결정화시키는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 7 항에 있어서,상기 반도체층을 결정화시키는 것을 레이저 결정화법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 8 항에 있어서,상기 레이저 결정화법은 엑시머 레이저 어닐링(ELA)법 또는 연속측면고상화(SLS)법인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판;상기 기판 상에 위치하고 소오스/드레인 영역 및 채널 영역을 구비하는 반도체층;상기 반도체층 상에 위치하고, 상기 소오스/드레인 영역 상의 제곱 평균 거칠기가 상기 채널 영역 상의 제곱 평균 거칠기에 비해 작은 게이트 절연막; 및상기 게이트 절연막 상에 위치하는 게이트 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 10 항에 있어서,상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 상기 게이트 절연막의 상기 채널 영역 상의 제곱 평균 거칠기에 대해 80% 이하인 것을 특징으로 하는 박막트랜지스터.
- 제 10 항에 있어서,상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 상기 반도체층의 제곱 평균 거칠기에 대해 80% 이하인 것을 특징으로 하는 박막트랜지스터.
- 제 10 항에 있어서,상기 게이트 절연막의 상기 소오스/드레인 영역 상의 제곱 평균 거칠기는 200 Å이하인 것을 특징으로 하는 박막트랜지스터.
- 제 10 항에 있어서,상기 반도체층은 레이저 결정화법을 사용하여 결정화된 것을 특징으로 하는 박막트랜지스터.
- 제 14 항에 있어서,상기 레이저 결정화법는 엑시머 레이저 어닐링법 또는 연속측면고상화법인 것을 특징으로 하는 박막트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050909A KR100623692B1 (ko) | 2004-06-30 | 2004-06-30 | 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050909A KR100623692B1 (ko) | 2004-06-30 | 2004-06-30 | 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060001745A KR20060001745A (ko) | 2006-01-06 |
| KR100623692B1 true KR100623692B1 (ko) | 2006-09-19 |
Family
ID=37104835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050909A KR100623692B1 (ko) | 2004-06-30 | 2004-06-30 | 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100623692B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669762B1 (ko) * | 2004-11-15 | 2007-01-16 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이 장치 |
| KR101117731B1 (ko) | 2010-01-05 | 2012-03-07 | 삼성모바일디스플레이주식회사 | 화소 회로 및 유기전계발광 표시 장치, 및 이의 구동 방법 |
| KR101666661B1 (ko) | 2010-08-26 | 2016-10-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 평판 표시 장치 |
| CN106229344B (zh) * | 2016-08-19 | 2019-10-15 | 京东方科技集团股份有限公司 | 薄膜晶体管、其制备方法及显示装置 |
-
2004
- 2004-06-30 KR KR1020040050909A patent/KR100623692B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060001745A (ko) | 2006-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI533408B (zh) | 薄膜電晶體和主動矩陣有機發光二極體組件及製造方法 | |
| US6709907B1 (en) | Method of fabricating a thin film transistor | |
| US7560341B2 (en) | Semiconductor device and manufacturing method therefor | |
| KR100623692B1 (ko) | 박막트랜지스터의 제조방법 및 그를 사용하여 제조된박막트랜지스터 | |
| KR100465055B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100703467B1 (ko) | 박막트랜지스터 | |
| KR20000038822A (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR20060099870A (ko) | 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법 | |
| KR100558284B1 (ko) | 폴리실리콘층의 결정화/활성화 방법 및 이를 이용한폴리실리콘 박막트랜지스터 제조방법 | |
| US20110068342A1 (en) | Laser Process for Minimizing Variations in Transistor Threshold Voltages | |
| KR100635067B1 (ko) | 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 | |
| KR100188090B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 및 그 제조방법 | |
| JP2006013438A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100271493B1 (ko) | 박막트랜지스터의 제조방법 | |
| US6667243B1 (en) | Etch damage repair with thermal annealing | |
| US20040266075A1 (en) | Method for fabricating a low temperature polysilicon thin film transistor | |
| KR100244413B1 (ko) | 반도체소자의소오스/드레인형성방법 | |
| KR100313536B1 (ko) | 반도체소자의 제조방법 | |
| KR100505036B1 (ko) | 반도체 장치에서 듀얼 게이트 전극 형성 방법 | |
| JP3841897B2 (ja) | 半導体装置の作製方法 | |
| JPH07193245A (ja) | 薄膜トランジスタの製造方法 | |
| KR100447783B1 (ko) | 실리사이드층 형성 방법 및이를 이용한 반도체 소자의제조 방법 | |
| JPH11330463A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100334869B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100271492B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120831 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130830 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160831 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20180829 Year of fee payment: 13 |