KR20060099870A - 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000010408 film Substances 0.000 claims abstract description 114
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 80
- 229920005591 polysilicon Polymers 0.000 claims abstract description 80
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 246
- 238000000034 method Methods 0.000 claims description 39
- 239000011229 interlayer Substances 0.000 claims description 28
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 230000003213 activating effect Effects 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 239000011651 chromium Substances 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 4
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 238000011049 filling Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 230000001678 irradiating effect Effects 0.000 description 5
- 238000005224 laser annealing Methods 0.000 description 5
- 238000001994 activation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- E—FIXED CONSTRUCTIONS
- E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
- E01F—ADDITIONAL WORK, SUCH AS EQUIPPING ROADS OR THE CONSTRUCTION OF PLATFORMS, HELICOPTER LANDING STAGES, SIGNS, SNOW FENCES, OR THE LIKE
- E01F7/00—Devices affording protection against snow, sand drifts, side-wind effects, snowslides, avalanches or falling rocks; Anti-dazzle arrangements ; Sight-screens for roads, e.g. to mask accident site
- E01F7/04—Devices affording protection against snowslides, avalanches or falling rocks, e.g. avalanche preventing structures, galleries
- E01F7/045—Devices specially adapted for protecting against falling rocks, e.g. galleries, nets, rock traps
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D17/00—Excavations; Bordering of excavations; Making embankments
- E02D17/20—Securing of slopes or inclines
- E02D17/202—Securing of slopes or inclines with flexible securing means
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- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
- E04H17/00—Fencing, e.g. fences, enclosures, corrals
- E04H17/02—Wire fencing, e.g. made of wire mesh
- E04H17/04—Wire fencing, e.g. made of wire mesh characterised by the use of specially adapted wire, e.g. barbed wire, wire mesh, toothed strip or the like; Coupling means therefor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02D—FOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
- E02D2600/00—Miscellaneous
- E02D2600/20—Miscellaneous comprising details of connection between elements
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- Engineering & Computer Science (AREA)
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Abstract
캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법에 관해 개시한다. 여기서, 본 발명은 기판, 상기 기판 상에 형성된 버퍼막, 상기 버퍼막 상에 형성되어 있고, 제1 및 제2 불순물 영역과 채널 영역을 포함하는 폴리 실리콘층, 상기 폴리실리콘층의 상기 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극 및 상기 게이트 전극 상에 적층된 캡핑막을 포함하는 것을 특징으로 하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
Description
도 1은 본 발명의 실시예에 의한 박막 트랜지스터의 입체도이다.
도 2는 도 1을 I-I'방향으로 절개한 단면도이다.
도 3 내지 도 19는 본 발명의 실시예에 의한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다
도 20 내지 도 22는 캡핑막의 존재 유무에 따른 박막 트랜지스터의 특성 비교를 위해 실시한 실험 결과를 나타낸 사진들이다.
도 23은 종래의 박막 트랜지스터와 본 발명의 박막 트랜지스터를 대상으로 하여 게이트 절연막의 절연성이 파괴되는 전압에서 박막 트랜지스터의 안정성을 측정한 결과를 보여준다.
도 24는 종래 기술 및 본 발명의 박막 트랜지스터에 대한 활성화를 위한 레이저 어닐링 에너지에 따른 캐리어 이동도의 측정 결과를 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
20:기판 22:버퍼막
23:비정질 실리콘층 24:폴리 실리콘층
24a, 24b:제1 및 제2 불순물 영역
28:게이트 절연막 30:게이트 전극
32:캡핑막 34, 38:층간 절연층
36a, 36b, 36c:제1 내지 제3 도전층
40, 60:엑시머 레이저광 42a, 42b, 42c:제1 내지 제3 도전층
50:이온주입되는 도전성 불순물
70S:소오스 70D:드레인
70G:게이트 72:게이트 전극의 캡핑막이 제거된 부분
H1, h11:제1 콘택홀 h2, h22:제2 콘택홀
H3, h33:제3 콘택홀 C:채널영역
C1:소오스 콘택 C2:드레인 콘택
G1, G11:제1 그래프 G2, G22:제2 그래프
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터(TFT)는 LCD 등과 같은 평면표시장치에 널리 사용된다. 박막 트랜지스터는 게이트가 채널 위에 구비된 탑 게이트 구조와 게이트가 채널 아래에 구비된 바텀 게이트 구조로 나누어지는데, 현재 탑 게이트 구조를 갖는 박막 트랜지스터가 널리 사용된다. 이하에서 박막 트랜지스터는 탑 게이트 구조를 갖는 박막 트랜지스터를 의미한다.
최근 소개된 박막 트랜지스터(이하, 종래의 박막 트랜지스터)의 경우, 저온 공정이 가능한 기판 상에 폴리 실리콘층이 형성되어 있고, 상기 폴리 실리콘층은 소오스, 드레인 및 채널 영역으로 사용되며, 상기 채널 영역 상에 게이트가 형성된다.
이와 같이 종래의 박막 트랜지스터는 구조와 제조 공정이 간단하여 고집적이 용이하고, 생산비용도 낮출 수 있다.
그러나 종래의 박막 트랜지스터에는 다음과 같은 개선해야 할 문제점이 있다.
첫째, 폴리 실리콘층에 불순물을 도핑하여 소오스 및 드레인 영역을 형성한 후, 마스크로 사용된 포토 레지스터를 제거하는 과정에서 상기 포토 레지스터를 완전히 제거하기 어렵다. 이 결과 게이트 전극 상에 포토 레지스트의 찌꺼기가 남아 있는 상태에서 게이트 콘택이 이루어진다. 따라서 콘택이 불안정하거나 콘택 부분에서의 저항이 높아질 수 있다.
둘째, 폴리 실리콘층에 불순물을 도핑한 후, 상기 불순물의 활성화를 위한 엑시머 레이저광 조사(irradiation)가 이루어지는데, 이 과정에서 게이트 전극이 손상을 받을 수 있다. 이 결과 채널에서의 캐리어 이동도가 낮아질 수 있고, 게이트 절연막의 절연파괴전압도 낮아질 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 이온 도핑에 사용된 마스크의 제거에 따른 문제점을 개선하고, 엑시머 레이저 조사 과정에서 게이트 전극이 받는 영향을 최소화하여 보다 안정되고 고속 동작을 구현할 수 있는 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판 상에 형성된 버퍼막, 상기 버퍼막 상에 형성되어 있고, 제1 및 제2 불순물 영역과 채널 영역을 포함하는 폴리 실리콘층, 상기 폴리실리콘층의 상기 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극 및 상기 게이트 전극 상에 적층된 캡핑막을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 기판은 투명하고 플렉시블한 기판으로써, 글라스 기판 및 플라스틱 기판 중 어느 하나일 수 있다.
상기 캡핑막은 질화막 및 실리콘 산화막 중 어느 하나이고, 그 두께는 50nm-500nm 정도이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 버퍼막 및 폴리 실리콘층을 순차적으로 적층하는 제1 단계, 상기 폴리 실리콘층을 패터닝하는 제2 단계, 상기 패터닝된 폴리 실리콘층 상에 게이트 절연막 및 게이트 전극층을 순차적으로 적층하는 제3 단계, 상기 게이트 전극층 상에 캡핑막을 적층하는 제4 단계, 상기 캡핑막의 일부 영역 상에 마스크를 형성하는 제5 단계, 상기 마스크 둘레의 상기 패터닝된 폴리 실리콘층을 노출시키는 제6 단계, 상기 마스크를 제거하는 제7 단계, 상기 패터닝된 폴리 실리콘층의 노출된 영역에 도전성 불순물을 도핑하는 제8 단계 및 상기 도핑된 도전성 불순물을 활성화시키는 제9 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공함에 있다.
이러한 제조 방법에서 상기 폴리 실리콘층은 상기 기판 상에 비정질 실리콘층을 형성하는 단계 및 상기 비정질 실리콘층의 상부면에 레이저광을 조사하는 단계를 거쳐 형성할 수 있다.
상기 게이트 전극층은 알루미늄 전극층, 크롬 전극층, 몰리드데늄 전극층 및 AlNd 전극층 중 어느 하나로 형성할 수 있다.
상기 캡핑막은 실리콘 산화막 및 질화막(SiNx) 중 어느 하나로 형성할 수 있고, 50nm-500nm의 두께로 형성할 수 있다.
상기 제9 단계에서 상기 도핑된 도전성 불순물의 활성화를 위해 상기 폴리 실리콘층의 노출된 영역에 엑시머 레이저를 조사할 수 있다.
상기 제조 방법은 상기 버퍼막 상에 상기 캡핑막, 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절연층을 형성하는 제10 단계 및 상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 캡핑막을 관통하여 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제11 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제조 방법은,
상기 캡핑막을 제거하는 제10 단계, 상기 버퍼막 상에 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절연층을 형성하는 제11 단계 및 상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제12 단계를 더 포함할 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판 상에 버퍼막 및 폴리 실리콘층을 순차적으로 적층하는 제1 단계, 상기 폴리 실리콘층을 패터닝하는 제2 단계, 상기 패터닝된 폴리 실리콘층 상에 게이트 절연막 및 게이트 전극층을 순차적으로 적층하는 제3 단계, 상기 게이트 전극층 상에 캡핑막을 적층하는 제4 단계, 상기 캡핑막의 일부 영역 상에 마스크를 형성하는 제5 단계, 상기 마스크 둘레의 상기 패터닝된 폴리 실리콘층을 노출시키는 제6 단계, 상기 패터닝된 폴리 실리콘층의 노출된 영역에 도전성 불순물을 도핑하는 제7 단계, 상기 도핑된 도전성 불순물을 활성화시키는 제8 단계 및 상기 마스크를 제거하는 제9 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.
이 제조 방법에서, 상기 폴리 실리콘층, 상기 게이트 전극층 및 상기 캡핑막은 위에서 기술한 바와 같이 형성할 수 있다.
또한, 상기 제8 단계에서 상기 도핑된 도전성 불순물의 활성화를 위해 상기 폴리 실리콘층의 노출된 영역에 엑시머 레이저를 조사할 수 있다.
또한, 이 제조 방법은 상술한 제10 단계 및 제 11 단계를 더 포함할 수 있고,상술한 제10 단계 내지 제12 단계를 더 포함할 수 있다.
이러한 본 발명을 이용하면, 감광막 패턴의 찌꺼기가 게이트 전극 상에 남는 것을 방지할 수 있다. 또한, 소오스 및 드레인 형성을 위한 불순물 도핑 공정 후, 도핑된 불순물을 활성화시키기 위한 엑시머 레이저 조사 과정에서 엑시머 레이저에 의한 게이트 전극의 손상을 방지할 수 있다. 그러므로 상기 도핑된 불순물을 충분히 활성화시킬 수 있는 세기를 갖는 엑시머 레이저를 이용하여 상기 소오스 및 드레인 영역을 조사할 수 있는 등 충분한 공정 마진을 확보할 수 있다. 또한, 이러한 이점들로 인해 채널 영역에서의 캐리어 이동도(carrier mobility) 또한 증가하고, 절연파괴전압도 높아진다.
이하, 본 발명의 실시예에 의한 박막 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 박막 트랜지스터(이하, 본 발명의 트랜지스터)에 대해 설명한다.
도 1 및 도 2를 참조하면, 기판(20) 상에 버퍼막(22)이 존재하고, 버퍼막(22)의 주어진 영역 상에 폴리 실리콘층(24)이 존재한다. 기판(20)은 투명하고 접을 수 있을 정도로 유연하면서 저온 공정에 사용될 수 있는 기판으로써, 예를 들면 글라스(glass) 기판, 플라스틱 기판 등이 될 수 있다. 퍼버막(20)은 기판(20)과 폴리 실리콘층(24)의 접촉을 방지하면서 상호간에 불순물의 확산을 방지한다. 또한, 버퍼막(22)은 제조 과정에서 버퍼막(22) 상에 적층된 물질층과 기판(20)사이의 스트레스를 완화시킨다. 이러한 버퍼막(22)은, 예를 들면 실리콘 산화막일 수 있다. 이때, 상기 실리콘 산화막은 ICPCVD 장치를 이용하여 형성된 것일 수 있다. 폴리 실리콘층(24)은 도 2에 도시한 바와 같이 제1 및 제2 불순물 영역(24a, 24b)과 제1 및 제2 불순물 영역(24a, 24b)사이에 존재하는 채널영역(C)을 포함한다. 제1 및 제2 불순물 영역(24a, 24b)에는 소정의 도전성 불순물, 예를 들면 n+형 불순물이 도핑되어 있다. 제1 및 제2 불순물 영역(24a, 24b) 중 어느 하나는 소오스로, 나머지는 드레인으로 사용된다. 폴리 실리콘층(24)의 채널영역(C) 상에 게이트 절연막(28) 및 게이트 전극(30)이 순차적으로 적층되어 있다. 게이트 절연막(28)은, 예를 들면 실리콘 산화막일 수 있다. 게이트 전극(30)은 알루미늄 전극, 크롬 전극, 몰리브덴 전극 및 AlNd 전극 중 어느 하나일 수 있다. 게이트 전극(30) 상에 캡핑막(32)이 존재한다. 캡핑막(32)은 제조 공정 중 게이트 패터닝 후에 실시되는 불순물 도핑 공정과 그 후에 실시되는 엑시머 레이저 조사(irradiation) 과정에서 게이트 전극(30)이 손상되는 것을 방지한다. 캡핑막(32)의 두께는 50nm-500nm정도이다. 이러한 캡핑막(32)은, 예를 들면 실리콘 산화막(SiO2) 또는 질화막(SiNx)일 수 있다. 캡핑막(32)으로 인해, 도 1의 결과물 상에 층간 절연층이 형성될 경우, 상기 층간 절연층의 게이트 전극(30) 상에 형성된 부분의 두께와 상기 층간 절연층의 제1 및 제2 불순물 영역(24a, 24b) 상에 형성된 부분의 두께는 캡핑막(32)의 두께 만큼 차이가 나게 된다.
계속해서, 본 발명의 트랜지스터의 제조 방법을 설명한다.
도 3을 참조하면, 먼저, 기판(20) 상에 버퍼막(22)을 형성한다. 이때, 기판(20)은 투명하고 접을 수 있을 정도로 유연하면서 저온 공정에 사용될 수 있는 기판으로 형성하는 것이 바람직하다. 예를 들면 기판(20)은 글라스(glass) 기판, 플라스틱 기판 등으로 형성할 수 있다. 그리고 퍼버막(20)은 소정 두께, 예를 들면 100nm 정도의 실리콘 산화막으로 형성할 수 있다. 상기 실리콘 산화막은, 예컨대 ICPCVD 장비를 이용하여 형성할 수 있다. 버퍼막(20)은 또한 비정질 실리콘의 형성에 적합한 다른 물질막으로 형성할 수도 있다. 계속해서, 버퍼막(22)의 상부면 전체에 비정질 실리콘층(23)을 적층한다. 비정질 실리콘층(23)은, 예를 들면 50nm의 두께로 형성할 수 있다. 버퍼막(22)과 비정질 실리콘층(23)은 저온에서, 예를 들면 200도에서 형성할 수 있다. 비정질 실리콘층(23)을 적층한 후, 비정질 실리콘층(23)의 상부면 전체에 고른 세기의 엑시머 레이저광(40)를 조사한다. 엑시머 레이저광(40)의 조사는 저온에서 비정질 실리콘층(23)의 결정화를 위한 것이다. 엑시머 레이저광(40)의 조사에 의해, 비정질 실리콘층(23)은 도 4에 도시한 바와 같이 결정질의 폴리 실리콘층(24)으로 변화된다.
다음, 도 4에 도시한 바와 같이, 폴리 실리콘층(23)의 소정 영역 상에 제1 감광막 패턴(PR1)을 형성한다. 제1 감광막 패턴(PR1)을 식각 마스크로 사용하여 폴리 실리콘층(23)의 노출된 부분을 식각한다. 상기 식각은 버퍼막(24)이 노출될 때까지 실시한다. 상기 식각 후, 제1 감광막 패턴(PR1)을 제거한다. 상기 식각에 의해 폴리 실리콘층(24)은 도 5에 도시한 바와 같이 박막 트랜지스터가 형성되기에 적합한 크기로 패터닝되고, 폴리 실리콘층(24)과 인접한 다른 폴리 실리콘층(미도 시)사이에 버퍼막(22)이 존재하여 폴리 실리콘층(24)은 인접한 다른 폴리 실리콘층과 공간적으로 분리되어 있고, 전기적으로도 절연된 상태가 된다.
한편, 비정질 실리콘층(23)을 폴리 실리콘층(24)으로 바꾸기 위한 엑시머 레이저광(40)의 조사와 폴리 실리콘층(24)을 식각하는 순서는 바꿀 수 있을 것이다.
구체적으로, 도 3의 비정질 실리콘층(23) 상에 도 4의 제1 감광막 패턴(PR1)을 형성하여 비정질 실리콘층(23)을 도 5에 도시한 폴리 실리콘층(24)과 같은 형태로 패터닝한다. 이어서, 패터닝된 비정질 실리콘층(23)을 대상으로 엑시머 레이저광(40)을 조사할 수 있다.
계속해서, 도 6을 참조하면, 버퍼막(22) 상에 패터닝된 폴리 실리콘층(24)을 덮는 게이트 절연막(28), 게이트 전극으로 사용될 물질층(이하, 게이트 전극층)(30), 캡핑막(32)을 순차적으로 적층한다. 이들 물질층들은 저온 공정으로 형성하는 것이 바람직하다. 게이트 절연막(28)은 실리콘 산화막으로 형성할 수 있다. 그리고 게이트 전극층(30)은 알루미늄 전극층, 크롬 전극층, 몰리브덴 전극층, AlNd 전극층 중 어느 하나로 형성할 수 있다. 캡핑막(32)은 50nm-500nm 정도의 두께로 형성할 수 있다. 이때, 캡핑막(32)은 실리콘 산화막 또는 질화막으로 형성할 수 있다. 캡핑막(32)을 형성한 다음, 캡핑막(32) 상에 폴리 실리콘층(24)의 게이트로 사용될 부분을 한정하는 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)을 식각 마스크로 사용하여 캡핑막(32)의 노출된 부분을 식각한다. 이어서 캡핑막(32)의 노출된 부분 아래에 형성된 게이트 전극층(30) 및 게이트 절연막(28)도 식각 조건을 바꾸어 가면서 순차적으로 제거한다. 상기 식각은 버퍼막(22) 및 폴리 실리콘 층(24)이 노출될 때까지 실시한다. 상기 식각 결과, 도 7에 도시한 바와 같이, 폴리 실리콘층(24)의 제2 감광막 패턴(PR2)으로 한정된 영역 상에만 게이트 절연막(28), 게이트 전극층(30) 및 캡핑막(32)이 남고, 폴리 실리콘층(24)의 나머지 부분은 노출된다.
다음, 도 8에 도시한 바와 같이, 제2 감광막 패턴(PR2)을 계속 마스크로 사용하여 폴리 실리콘층(24)의 노출된 부분(24a, 24b)에 소정의 도전성 불순물(50), 예를 들면 n+ 형 불순물을 이온 주입한다.
이 결과, 폴리 실리콘층(24)의 노출된 부분(24a, 24b)은 도전성 불순물(50)로 도핑된다. 이하, 도전성 불순물(50)로 도핑된 폴리 실리콘층(24)의 노출된 부분(24a)을 제1 불순물 영역(24a)으로 기술하고, 노출된 부분(24b)은 제2 불순물 영역(24b)으로 기술한다. 제1 불순물 영역(24a)이 소오스 영역일 때, 제2 불순물 영역(24b)은 드레인 영역일 수 있고, 그 반대일 수도 있다. 폴리 실리콘층(24)의 제2 감광막 패턴(PR2) 아래에 형성된 부분(C)에는 상기 이온 주입과정에서 도전성 불순물(50)이 주입되지 않는다. 폴리 실리콘층(24)의 제2 감광막 패턴(PR2) 아래에 형성된 부분(C)은 폴리 실리콘층(24)의 제1 및 제2 불순물 영역(24a, 24b)사이에 존재하며, 이하, 채널영역(C)으로 기술한다.
다음, 도 9에 도시한 바와 같이, 제2 감광막 패턴(PR2)을 그대로 둔 채, 제1 및 제2 불순물 영역(24a, 24b)에 도핑된 불순물의 활성화를 위해, 폴리 실리콘층(24)의 노출된 부분에 엑시머 레이저광(60)을 조사한다. 엑시머 레이저광(60)의 조사는 그 시간이 정해진 경우, 제1 및 제2 불순물 영역(24a, 24b)에 도핑된 불순물 이 충분히 활성화될 수 있을 정도의 세기로 조사한다. 반대로 엑시머 레이저광(60)의 세기가 일정한 경우, 엑시머 레이저광(60)은 제1 및 제2 불순물 영역(24a, 24b)에 도핑된 불순물이 충분히 활성화될 수 있을 정도로 긴 시간 동안 조사할 수 있다. 엑시머 레이저광(60)을 조사한 후, 제2 감광막 패턴(PR2)을 제거한다. 이렇게 해서 본 발명의 트랜지스터가 완성된다.
한편, 도 8 및 도 9에 각각 도시한 도전성 불순물(50)의 이온 주입 과정과 엑시머 레이저광(60)의 조사 과정은 제2 감광막 패턴(PR2) 없이 실시할 수도 있다.
도 10은 도 7의 결과물에서 제2 감광막 패턴(PR2)을 제거한 후, 도전성 불순물(50)을 이온 주입하는 과정을 보여주고, 도 11은 도 10의 결과물에 엑시머 레이저광(60)을 조사하는 과정을 보여준다.
다른 한편으로는 도전성 불순물(50)의 이온 주입 과정은 도 8에 도시한 바와 같이 제2 감광막 패턴(PR2)이 존재하는 상태에서 실시한 다음, 엑시머 레이저광(60)의 조사는 도 11에 도시한 바와 같이 제2 감광막 패턴(PR2)이 제거된 상태에서 실시할 수도 있다.
계속해서, 제2 감광막 패턴(PR2)을 제거한 다음에는 도 12에 도시한 바와 같이, 버퍼막(22) 상에 폴리 실리콘층(24), 게이트 절연막(28), 게이트 전극층(30) 및 캡핑막(32)을 덮는 층간 절연층(34)을 형성할 수 있다. 이때, 층간 절연층(34)은, 예를 들면 실리콘 산화막 또는 질화막으로 형성할 수 있다.
다음, 도 13에 도시한 바와 같이, 층간 절연층(34)에 제1 내지 제3 콘택홀(h1, h2, h3)을 형성한다. 제1 콘택홀(h1)은 캡핑막(32)을 관통하고, 제1 콘택홀 (h1)을 통해서 게이트 전극층(30)이 노출된다. 제2 및 제3 콘택홀(h2, h3)을 통해서 제1 및 제2 불순물 영역(24a, 24b)이 각각 노출된다.
다음, 도 14에 도시한 바와 같이, 층간 절연층(34) 상에 제1 콘택홀(h1)을 채우는 제1 도전층(36a)과 제2 콘택홀(h2)을 채우는 제2 도전층(36b) 및 제3 콘택홀(h3)을 채우는 제3 도전층(36c)을 형성한다.
한편, 본 발명의 다른 실시예에 의한 트랜지스터 제조 방법으로써, 도 9에서 활성화를 위한 엑시머 레이저광(60)을 조사한 후, 캡핑막(32)을 제거한 다음, 후속 공정을 진행할 수도 있다.
구체적으로, 캡핑막(32)을 제거한 후, 도 15 내지 도 17에 도시한 바와 같이, 버퍼막(22) 상에 폴리 실리콘층(24)과 게이트 절연막(28)과 게이트 전극층(30)을 덮는 층간 절연층(34)을 형성하고, 층간 절연층(34)에 제1 내지 제3 콘택홀(h1, h2, h3)을 형성한다. 그리고 제1 내지 제3 콘택홀(h1, h2, h3)에 각각 제1 내지 제3 도전층(36a, 36b, 36c)을 형성한다.
도 18 및 도 19는 본 발명의 또 다른 실시예에 의한 트랜지스터 제조 방법을 보여준다.
구체적으로 설명하면, 엑시머 레이저광(60)의 조사는 도 9에 도시한 바와 같이 실시한 후, 제2 감광막 패턴(PR2)을 제거한다. 이후, 도 18에 도시한 바와 같이 폴리 실리콘층(24), 게이트 절연막(28), 게이트 전극층(30) 및 캡핑막(32)을 덮는 층간 절연층(38)을 버퍼막(22) 상에 형성한다. 그리고 층간 절연층(38)의 상부면을 평탄화한다. 이러한 층간 절연층(38)에 제1 내지 제3 콘택홀(h11, h22, h33)을 형 성한다. 이때, 제1 콘택홀(h11)은 캡핑막(32)을 관통한다. 제1 콘택홀(h11)을 통해 게이트 전극층(30)이 노출된다. 그리고 제2 콘택홀(h22)을 통해서 제1 불순물 영역(24a)이 노출되고, 제3 콘택홀(h33)을 통해서 제2 불순물 영역(24b)이 노출된다.
다음, 도 19에 도시한 바와 같이, 층간 절연층(38) 상에 제1 콘택홀(h11)을 채우는 제1 도전층(42a), 제2 콘택홀(h22)을 채우는 제2 도전층(42b) 및 제3 콘택홀(h33)을 채우는 제3 도전층(42c)을 형성한다.
도 18에서 층간 절연층(38)은 제1 및 제2 불순물 영역(24a, 24b)에 도핑된 불순물의 활성화 과정이 완료된 상태에서 형성하는 것이므로, 층간 절연층(38)을 형성하기 전에 캡핑막(32)을 제거할 수도 있다.
본 발명자는 본 발명의 트랜지스터에서 캡핑막의 존재 유무에 따른 효과를 확인하기 위하여 다음과 같은 실험을 실시하였다.
구체적으로, 게이트 전극 상에 캡핑막을 형성하고 게이트 패터닝을 실시한 다음, 상기 캡핑막의 일부를 제거하여 상기 게이트 전극의 일부를 노출시킨 상태에서 소오스 및 드레인 영역에 도핑된 불순물의 활성화를 위한 엑시머 레이저광을 조사하였다. 이때, 상기 엑시머 레이저광은 세 번에 걸쳐 조사하였고, 매번 세기를 다르게 하였다.
상기 실험 결과는 도 20 내지 도 22에 도시하였다.
도 20에서 참조부호 70S, 70D, 70G는 각각 소오스, 드레인 및 게이트를 나타낸다. 그리고 참조번호 72는 게이트(70G)의 오픈 된 영역, 곧 캡핑막이 제거된 영역을 나타낸다. 또한, 참조부호 C1, C2는 각각 소오스 콘택 및 드레인 콘택을 나타 낸다. 도 22 및 도 23은 도 21과 동일한 구성인 바, 도 22 및 도 23에는 게이트(70G)의 오픈된 영역을 나타내는 참조번호외의 다른 것은 기입하지 않았다.
도 20은 에너지 밀도가 450mJ/cm2인 엑시머 레이저광을 펄스 형태로 한번 조사하였을 때의 결과를 보여주고, 도 21은 에너지 밀도가 550mJ/cm2인 엑시머 레이저광을 펄스 형태로 한번 조사하였을 때의 결과를 보여주며, 도 22는 에너지 밀도가 650mJ/cm2인 엑시머 레이저광을 펄스 형태로 한번 조사하였을 때의 결과를 보여준다.
도 20 내지 도 22를 비교하면, 조사되는 엑시머 레이저광의 에너지 밀도가 550mJ/cm2일 때까지는 게이트 전극(70G)의 캡핑막이 덮인 부분이나 캡핑막이 제거된 부분(72) 모두 큰 변화가 없는 반면, 조사되는 엑시머 레이저광의 에너지 밀도가 650mJ/cm2일 때, 게이트 전극(70G)의 캡핑막이 제거된 부분(72)은 조사되는 엑시머 레이저광의 에너지 밀도가 450mJ/cm2, 550mJ/cm2일 때보다 훨씬 어두운 것을 알 수 있다. 그러나 게이트 전극(70G)의 나머지 부분의 색은 변화가 없다는 것을 알 수 있다. 이러한 결과는 바로 게이트 전극 상에 캡핑막이 형성된 상태에서 엑시머 레이저광이 조사될 때는 상기 조사되는 엑시머 레이저광의 에너지 밀도가 상기 캡핑막이 형성되지 않은 게이트 전극에 손상을 줄 수 있는 크기라 하더라도 상기 게이트 전극은 전혀 손상되지 않음을 보여준다.
도 23은 게이트 전극 상에 캡핑막이 없는 종래의 박막 트랜지스터와 게이트 전극 상에 캡핑막을 구비하는 본 발명의 트랜지스터를 대상으로 하여 게이트 절연막의 절연성이 파괴되는 전압(Ebd)(breakdown voltage)에서 박막 트랜지스터의 안정성을 측정한 결과를 보여준다.
도 23에서 제1 그래프(G1)는 본 발명의 트랜지스터에 대한 측정 결과를 나타내고, 제2 그래프(G2)는 종래 기술에 의한 트랜지스터에 대한 측정 결과를 나타낸다. 가로축은 절연파괴전압(Ebd)을 나타내고, 세로축은 주어진 절연파괴전압(Ebd)에서 게이트 절연막의 절연성이 파괴되는 박막 트랜지스터의 비율을 나타낸다. 예컨대, 절연파괴전압(Ebd)이 4[MV/cm]일 때, 세로축이 20%라면, 이는 전체 박막 트랜지스터의 20%가 4[MV/cm]의 절연파괴전압에서 게이트 절연막의 절연성이 파괴됨을 의미한다.
제2 그래프(G2)를 보면, 절연파괴전압(Ebd)이 3[MV/cm]를 조금 넘어서면서 게이트 절연막의 절연성이 파괴된 박막 트랜지스터가 나타남을 알 수 있다. 그리고 제1 그래프(G1)가 시작되는 지점에서 제2 그래프(G2)의 세로축 값은 이미 100이 되는 것을 볼 수 있다. 이것은 제1 그래프(G1)가 시작되는 절연파괴전압(Ebd), 6[MV/cm]에서 모든 박막 트랜지스터의 게이트 절연막의 절연성이 파괴됨을 의미한다. 그러나 제1 그래프(G1)의 경우, 절연파괴전압(Ebd)이 6[MV/cm]이 될 때까지는 게이트 절연막의 절연성이 파괴된 박막 트랜지스터는 나타나지 않음을 알 수 있다.
제1 및 제2 그래프(G1, G2)의 비교로부터, 본 발명의 트랜지스터의 절연파괴전압이 종래의 박막 트랜지스터의 절연파괴전압보다 훨씬 높고 안정성도 훨씬 높다 는 것을 알 수 있다. 이러한 모든 결과는 본 발명의 트랜지스터가 게이트 전극 상에 캡핑막을 구비하기 때문이다.
본 발명의 트랜지스터의 효과는 캐리어 이동도에서도 찾을 수 있다.
도 24는 활성화를 위한 레이저 어닐링 에너지, 곧 레이저 조사 에너지에 따른 캐리어 이동도의 측정 결과를 보여준다.
도 24에서 제1 그래프(G11)는 본 발명의 트랜지스터에 대한 측정 결과를 나타내고, 제2 그래프(G22)는 종래의 박막 트랜지스터에 대한 측정 결과를 나타낸다.
제2 그래프(G22)의 경우, 레이저 어닐링 에너지가 400mJ/cm2를 넘어서면서 캐리어 이동도가 10(cm/Vsec)이하로 급격히 떨어지는 것을 알 수 있다. 그러나 제1 그래프(G11)의 경우, 레이저 어닐링 에너지가 600mJ/cm2 넘은 후에도 이동도가 낮아짐을 알 수 있다.
이러한 결과를 통해서, 본 발명의 트랜지스터의 캐리어 이동도는 종래의 박막 트랜지스터보다 레이저 어닐링 에너지에 영향을 덜 받는 것을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 캡핑막을 이용하는 본 발명의 사상을 본 발명과 다른 구성을 갖는 박막 트랜지스터나 트랜지스터에도 적용할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 게이트 전극 상에 캡핑막을 구비한다. 따라서 소오스 및 드레인 영역에 불순물을 주입하는 과정과 상기 불순물을 활성화시키기 위한 엑시머 레이저 조사 과정에서 게이트 전극이 손상되는 것을 방지할 수 있다. 이에 따라, 절연파괴전압을 높일 수 있고, 엑시머 레이저 조사가 캐리어 이동도에 미치는 영향을 최소화할 수 있으므로, 박막 트랜지스터의 안정성을 확보할 수 있고, 고속 동작이 가능하다. 또한, 캡핑막의 존재로 인해, 제조 과정에서 보다 넓은 공정 마진을 확보할 수 있다. 또한, 감광막을 제거한 후, 도핑 및 레이저 조사 과정을 진행할 수 있으므로, 감광막의 제거와 관련된 종래의 문제점도 해소할 수 있다.
Claims (22)
- 기판;상기 기판 상에 형성된 버퍼막;상기 버퍼막 상에 형성되어 있고, 제1 및 제2 불순물 영역과 채널 영역을 포함하는 폴리 실리콘층;상기 폴리실리콘층의 상기 채널영역 상에 순차적으로 적층된 게이트 절연막 및 게이트 전극; 및상기 게이트 전극 상에 적층된 캡핑막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 기판은 글라스 기판 및 플라스틱 기판 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 캡핑막은 50nm-500nm의 두께인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 캡핑막은 실리콘 산화막 및 질화막 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 Al, Cr, Mo 및 AlNd 중 어느 하나로 된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 버퍼막은 실리콘 산화막인 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 버퍼막 및 폴리 실리콘층을 순차적으로 적층하는 제1 단계;상기 폴리 실리콘층을 패터닝하는 제2 단계;상기 패터닝된 폴리 실리콘층 상에 게이트 절연막 및 게이트 전극층을 순차적으로 적층하는 제3 단계;상기 게이트 전극층 상에 캡핑막을 적층하는 제4 단계;상기 캡핑막의 일부 영역 상에 마스크를 형성하는 제5 단계;상기 마스크 둘레의 상기 패터닝된 폴리 실리콘층을 노출시키는 제6 단계;상기 마스크를 제거하는 제7 단계;상기 패터닝된 폴리 실리콘층의 노출된 영역에 도전성 불순물을 도핑하는 제8 단계; 및상기 도핑된 도전성 불순물을 활성화시키는 제9 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 7 항에 있어서, 상기 제1 단계에서 상기 폴리 실리콘층은,상기 기판 상에 비정질 실리콘층을 형성하는 단계; 및상기 비정질 실리콘층의 상부면에 레이저광을 조사하는 단계를 거쳐 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 게이트 전극층은 알루미늄 전극층, 크롬 전극층, 몰리드데늄 전극층 및 AlNd 전극층 중 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 캡핑막은 50nm-500nm의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 캡핑막은 실리콘 산화막 및 질화막(SiNx) 중 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 제9 단계에서 상기 도핑된 도전성 불순물의 활성화를 위해 상기 폴리 실리콘층의 노출된 영역에 엑시머 레이저를 조사하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 버퍼막 상에 상기 캡핑막, 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절 연층을 형성하는 제10 단계; 및상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 캡핑막을 관통하여 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제11 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 7 항에 있어서, 상기 캡핑막을 제거하는 제10 단계;상기 버퍼막 상에 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절연층을 형성하는 제11 단계; 및상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판 상에 버퍼막 및 폴리 실리콘층을 순차적으로 적층하는 제1 단계;상기 폴리 실리콘층을 패터닝하는 제2 단계;상기 패터닝된 폴리 실리콘층 상에 게이트 절연막 및 게이트 전극층을 순차적으로 적층하는 제3 단계;상기 게이트 전극층 상에 캡핑막을 적층하는 제4 단계;상기 캡핑막의 일부 영역 상에 마스크를 형성하는 제5 단계;상기 마스크 둘레의 상기 패터닝된 폴리 실리콘층을 노출시키는 제6 단계;상기 패터닝된 폴리 실리콘층의 노출된 영역에 도전성 불순물을 도핑하는 제7 단계;상기 도핑된 도전성 불순물을 활성화시키는 제8 단계; 및상기 마스크를 제거하는 제9 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 15 항에 있어서, 상기 제1 단계에서 상기 폴리 실리콘층은,상기 기판 상에 비정질 실리콘층을 형성하는 단계; 및상기 비정질 실리콘층의 상부면에 레이저광을 조사하는 단계를 거쳐 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 게이트 전극층은 알루미늄 전극층, 크롬 전극층, 몰리드데늄 전극층 및 AlNd 전극층 중 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 캡핑막은 50nm-500nm의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 캡핑막은 실리콘 산화막 및 질화막(SiNx) 중 어느 하나로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 제8 단계에서 상기 도핑된 도전성 불순물의 활성화를 위해 상기 폴리 실리콘층의 노출된 영역에 엑시머 레이저를 조사하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 버퍼막 상에 상기 캡핑막, 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절연층을 형성하는 제10 단계; 및상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 캡핑막을 관통하여 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제11 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 15 항에 있어서, 상기 캡핑막을 제거하는 제10 단계;상기 버퍼막 상에 상기 게이트 전극층, 상기 게이트 절연막 및 상기 패터닝된 폴리 실리콘층의 노출된 영역을 덮는 층간 절연층을 형성하는 제11 단계; 및상기 층간 절연층에 상기 상기 패터닝된 폴리 실리콘층의 상기 도전성 불순물이 도핑된 영역이 노출되는 콘택홀과 상기 게이트 전극층이 노출되는 콘택홀을 형성하는 제12 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방 법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050021377A KR20060099870A (ko) | 2005-03-15 | 2005-03-15 | 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법 |
| US11/369,947 US20060220034A1 (en) | 2005-03-15 | 2006-03-08 | Thin film transistor with capping layer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050021377A KR20060099870A (ko) | 2005-03-15 | 2005-03-15 | 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060099870A true KR20060099870A (ko) | 2006-09-20 |
Family
ID=37069243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050021377A KR20060099870A (ko) | 2005-03-15 | 2005-03-15 | 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060220034A1 (ko) |
| KR (1) | KR20060099870A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101125904B1 (ko) * | 2010-07-26 | 2012-03-21 | 서울대학교산학협력단 | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 |
| TWI471946B (zh) * | 2010-11-17 | 2015-02-01 | Innolux Corp | 薄膜電晶體 |
| CN103258745A (zh) * | 2013-04-17 | 2013-08-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN104091810A (zh) * | 2014-06-30 | 2014-10-08 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3917205B2 (ja) * | 1995-11-30 | 2007-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100284535B1 (ko) * | 1998-06-17 | 2001-04-02 | 윤종용 | 반도체장치의자기정렬콘택형성방법 |
| US5981368A (en) * | 1998-11-05 | 1999-11-09 | Advanced Micro Devices | Enhanced shallow junction design by polysilicon line width reduction using oxidation with integrated spacer formation |
| US7413966B2 (en) * | 2001-12-29 | 2008-08-19 | Lg Phillips Lcd Co., Ltd | Method of fabricating polysilicon thin film transistor with catalyst |
| US20030155572A1 (en) * | 2002-02-19 | 2003-08-21 | Min-Koo Han | Thin film transistor and method for manufacturing thereof |
| JP2004063478A (ja) * | 2002-04-11 | 2004-02-26 | Fumimasa Yo | 薄膜トランジスタ及びその製造方法 |
| US6768156B1 (en) * | 2003-02-10 | 2004-07-27 | Micron Technology, Inc. | Non-volatile random access memory cells associated with thin film constructions |
| US7145209B2 (en) * | 2003-05-20 | 2006-12-05 | Tpo Displays Corp. | Thin film transistor and fabrication method thereof |
| KR101176539B1 (ko) * | 2003-11-04 | 2012-08-24 | 삼성전자주식회사 | 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법 |
| KR100656495B1 (ko) * | 2004-08-13 | 2006-12-11 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
| US7253049B2 (en) * | 2004-12-20 | 2007-08-07 | Texas Instruments Incorporated | Method for fabricating dual work function metal gates |
-
2005
- 2005-03-15 KR KR1020050021377A patent/KR20060099870A/ko not_active Application Discontinuation
-
2006
- 2006-03-08 US US11/369,947 patent/US20060220034A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20060220034A1 (en) | 2006-10-05 |
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