KR101125904B1 - 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체층으로 수소 유입이 되지 않게 하면서, 자체의 신뢰성을 높게 유지하기 위한, 제 1 패시베이션층 및 제 2 패시베이션층이 형성된 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.
이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계; 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 기판 및 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계; 게이트 절연막, 반도체층 및 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 제 2 패시베이션층 형성 단계는 제 1 패시베이션층 형성 단계보다 높은 온도에서 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.
이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계; 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 기판 및 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계; 게이트 절연막, 반도체층 및 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 제 2 패시베이션층 형성 단계는 제 1 패시베이션층 형성 단계보다 높은 온도에서 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.
Description
본 발명은 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정표시장치 등의 액티브 소자로 이용된다. 그리고, 박막 트랜지스터는 일반적으로 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 형성된다. 그리고, 종래에 박막 트랜지스터는 외부로 노출된 반도체층의 보호를 위하여 패시베이션층을 반도체층, 소스 전극 및 드레인 전극의 노출된 면에 형성하였다. 그런데, 이러한 패시베이션층의 증착에 의하여, 반도체층 자체의 성능이 악화되거나, 박막 트랜지스터의 신뢰성이 악화되는 문제점이 있었다.
본 발명은 반도체층으로 수소 유입이 되지 않게 하면서, 자체의 신뢰성을 높게 유지하기 위한, 제 1 패시베이션층 및 제 2 패시베이션층이 형성된 박막 트랜지스터 및 박막 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 절연 기판을 구비하는 기판 구비 단계; 상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 상기 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 상기 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계; 상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및 상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 한다.
여기서, 상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 할 수 있다.
그리고, 상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 할 수 있다. 또한, 상기 제 2 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 2 패시베이션층이 증착되는 것을 특징으로 할 수 있다.
또한, 상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다. 바람직하게, 상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다.
또한, 상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다. 바람직하게, 상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법은 절연 기판을 구비하는 기판 구비 단계; 상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 상기 반도체층 상부에 상기 게이트 절연막의 위치에 대응하여 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 상기 반도체층 및 상기 제 1 패시베이션층 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 소스/드레인 전극을 형성하는 소스/드레인 전극 형성 단계; 및 상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 제 2 페시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 할 수 있다.
여기서, 상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 할 수 있다.
그리고, 상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 할 수 있다. 또한, 상기 제 2 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 2 패시베이션층이 증착되는 것을 특징으로 할 수 있다.
또한, 상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다. 바람직하게, 상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다.
또한, 상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다. 바람직하게, 상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 할 수 있다.
그리고, 상기와 같은 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는 절연성 재질로 형성되는 기판; 상기 기판 상부에 형성되는 게이트 전극; 상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막; 상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층; 상기 반도체층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극; 상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 형성되는 제 1 패시베이션층; 및 상기 제 1 패시베이션층의 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며, 상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 할 수 있다.
여기서, 상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 할 수 있다.
또한, 상기와 같은 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터는 절연성 재질로 형성되는 기판; 상기 기판 상부에 형성되는 게이트 전극; 상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막; 상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층; 상기 반도체층의 상부에 상기 게이트 절연막의 위치에 대응하여 형성되는 제 1 패시베이션층; 상기 반도체층 및 상기 제 1 패시베이션층의 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극; 및 상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며, 상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 할 수 있다.
여기서, 상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법은 제 1 패시베이션층이 상대적으로 저온 공정 조건에서 형성되어, 반도체층 특히, IGZO 물질의 반도체층으로 수소가 유입되는 것을 막을 수 있다.
그리고, 본 발명에 따른 박막 트랜지스터의 제조 방법은 제 1 패시베이션층 상부에 제 2 패시베이션층이 상대적으로 고온 공정 조건에서 증착되어, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
도 7a 및 도 7b는 시험예 및 비교예에 따른 실리콘 산화물 시료를 FT-IR에 의하여 비교 분석한 그래프이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
도 7a 및 도 7b는 시험예 및 비교예에 따른 실리콘 산화물 시료를 FT-IR에 의하여 비교 분석한 그래프이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다. 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 구비 단계(S110), 게이트 전극 형성 단계(S120), 게이트 절연막 형성 단계(S130), 반도체층 형성 단계(S140), 소스/드레인 전극 형성 단계(S150), 제 1 패시베이션층 형성 단계(S160) 및 제 2 패시베이션층 형성 단계(S170)를 포함하여 형성된다.
기판 구비 단계(S110)는, 도 1 및 도 2a를 참조하면, 절연성의 기판(110)을 구비하는 단계이다. 기판(110)은 유리 또는 플라스틱으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
게이트 전극 형성 단계(S120)는, 도 1 및 도 2b를 참조하면, 기판(110)의 상부에 게이트 전극(120)을 형성하는 단계이다. 게이트 전극(120)은 기판(110) 상부의 일부 소정 영역에 패터닝되어 형성된다. 그리고, 게이트 전극(120)은 알루미늄, 알루미늄 합금, 몰리브덴, 크롬 및 몰리브덴 합금으로 이루어진 군에서 선택되는 어느 하나의 금속으로 형성될 수 있다.
게이트 절연막 형성 단계(S130)는, 도 1 및 도 2c를 참조하면, 기판(110) 및 게이트 전극(120)의 상부에 게이트 절연막(130)을 증착시키는 단계이다. 게이트 절연막(130)은 열전달 특성과 전기적 절연 특성이 우수한 실리콘 산화막, 실리콘 질화막, DLC(Diamond Like Carbon)막 및 실리콘 탄화막 중의 어느 하나로 이루어진 단일막 또는 어느 하나 이상의 다층막일 수 있다. 그리고, 게이트 절연막(130)은 화학 기상 증착 등에 의하여 형성될 수 있다.
반도체층 형성 단계(S140)는, 도 1 및 도 2d를 참조하면, 게이트 절연막(130)의 상부에 게이트 전극(120)의 위치에 대응되도록 반도체층(140)을 증착시키는 단계이다. 반도체층(140)은 산화물 반도체층일 수 있다. 구체적으로, 반도체층(140)은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga)이 주입된 비정질의 IGZO 반도체층일 수 있다. 이러한, 비정질의 IGZO 반도체층은 균일성이 좋고, 갈륨(Ga)의 첨가에 의하여 재료 안정성이 향상되고, 인듐(In)의 첨가에 의하여 전기적 특성이 향상된다. 또한, 비정질의 IGZO 반도체층은 이동도가 높고 내화학성이 좋다. 이외에도, 반도체층(140)은 비정질 실리콘 기반, 다결정 실리콘 기반, 유기 박막 기판 반도체일 수 있다. 또한, 반도체층(140)은 화학 기상 증착, 물리 기상 증착 등에 의하여, 게이트 절연막(130)의 상부에 증착될 수 있다.
소스/드레인 전극 형성 단계(S150)는, 도 1 및 도 2e를 참조하면, 반도체층(140)의 상부에 반도체층(140)의 상부 일부가 노출되도록 소스/드레인 전극(150)을 형성하는 단계이다.
제 1 패시베이션층 형성 단계(S160)는, 도 1 및 도 2f를 참조하면, 게이트 절연막(130), 반도체층(140) 및 소스/드레인 전극(150)의 상부를 덮도록, 게이트 절연막(130), 반도체층(140) 및 소스/드레인 전극(150)의 상부에 제 1 패시베이션층(160)을 형성하는 단계이다. 제 1 패시베이션층(160)은 실리콘 산화막(SiOx)으로 형성 될 수 있다. 또한, 제 1 패시베이션층(160)은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 게이트 절연막(130), 반도체층(140) 및 소스/드레인 전극(150)의 상부에 증착될 수 있다. 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 높은 밀도의 플라즈마를 생성하여 저온에서도 기체 분해 작용을 활발하게 한다. 또한, 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 원격 플라즈마를 사용하여, 플라즈마가 발생하는 영역과 기판 사이가 떨어져 있어서, 플라즈마에 의한 막-성장 영역(film-growth zone)에 대한 이온 손상을 감소시킬 수 있다. 그리고, 유도 결합형 플라즈마 화학기상증착(ICP-CVD) 공정은 SiH4, N2O 및 He 가스를 반응 가스로 하여 행하여질 수 있다. 그리고, 제 1 패시베이션층 형성 단계(S160) 즉, 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 공정 온도 120 ℃ 내지 170 ℃에서 행하여질 수 있다. 이러한, 제 1 패시베이션층 형성 단계(S160)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)의 공정 온도가 120 ℃ 미만일 경우에는, 저온 공정 조건으로 인해 제 1 패시베이션층(160)의 증착이 치밀하지 못하게 되고, 제 1 패시베이션층(160)은 신뢰성이 좋지 못하게 된다. 제 1 패시베이션층 형성 단계(S160)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)의 공정 온도가 170 ℃ 초과일 경우에는, 고온 증착으로 인하여 제 1 패시베이션층(160)의 반도체층(140) 상부로의 증착과 함께, IGZO 반도체층(140)으로 수소가 유입될 수 있다. 반도체층(140)으로 수소가 유입되면, 반도체층(140)이 도전성을 띄게 되어, 박막 트랜지스터 자체의 기능을 수행할 수 없게 된다. 또한, 바람직하게 제 1 패시베이션층 형성 단계(S160)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 공정 온도 150 ℃에서 행하여질 수 있다. 후술하는 제 2 패시베이션층 형성 단계(S170)가 300 ℃의 공정 온도에서 진행될 경우, 제 1 패시베이션층 형성 단계(S160)의 150 ℃의 공정 온도는 최적의 온도가 될 수 있다. 이에 대하여는 실시예와 함께 후술하도록 한다.
제 2 패시베이션층 형성 단계(S170)는, 도 1 및 도 2g를 참조하면, 제 1 패시베이션층(160)의 상부에 제 2 패시베이션층(170)을 형성하는 단계이다. 제 2 패시베이션층(170)은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층(160)의 상부에 증착될 수 있다. 또한, 제 2 패시베이션층(170)은 다른 화학기상증착(CVD) 또는 물리기상증착(PVD)에 의하여 제 1 패시베이션층(160)의 상부에 증착될 수 있다. 제 2 패시베이션층(170)은 실리콘 산화막, 실리콘 질화막, DLC(Diamond Like Carbon)막 및 실리콘 탄화막 중의 어느 하나로 이루어진 단일막일 수 있다. 그리고, 제 2 패시베이션층 형성 단계(S170)는 공정 온도 280 ℃ 내지 320 ℃에서 행하여질 수 있다. 제 2 패시베이션층 형성 단계(S170)의 공정 온도가 280 ℃ 미만일 경우에는, 제 2 패시베이션층(170)의 증착이 치밀하지 못할 수 있다. 즉, 제 2 패시베이션층(170)을 제 1 패시베이션층(160) 보다 상대적으로 고온의 공정 조건에서 증착하여, 박막 트랜지스터(100)의 신뢰성을 높이기 위한 효과가 줄어들 수 있다. 제 2 패시베이션층 형성 단계(S170)의 공정 온도가 320 ℃ 초과일 경우에는, 고온의 공정에 따라, 반도체층(140) 혹은 플렉서블한 재질(플라스틱)로 형성된 기판(110)이 손상될 수 있다. 또한, 바람직하게 제 2 패시베이션층 형성 단계(S170)의 공정 온도는 제 1 패시베이션층 형성 단계(S160)가 150 ℃의 공정 온도에서 진행될 경우, 300 ℃에서 행하여질 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 플로우챠트이다. 도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 구비 단계(S210), 게이트 전극 형성 단계(S220), 게이트 절연막 형성 단계(S230), 반도체층 형성 단계(S240), 제 1 패시베이션층 형성 단계(S250), 소스/드레인 전극 형성 단계(S260) 및 제 2 패시베이션층 형성 단계(S270)를 포함하여 형성된다.
기판 구비 단계(S210)는, 도 3 및 도 4a를 참조하면, 절연성의 기판(210)을 구비하는 단계이다. 기판(210)은 유리 또는 플라스틱으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
게이트 전극 형성 단계(S220)는, 도 3 및 도 4b를 참조하면, 기판(210)의 상부에 게이트 전극(220)을 형성하는 단계이다. 게이트 전극(220)은 기판(210) 상부의 일부 소정 영역에 패터닝되어 형성된다. 그리고, 게이트 전극(220)은 알루미늄, 알루미늄 합금, 몰리브덴, 크롬 및 몰리브덴 합금으로 이루어진 군에서 선택되는 어느 하나의 금속으로 형성될 수 있다.
게이트 절연막 형성 단계(S230)는, 도 3 및 도 4c를 참조하면, 기판(210) 및 게이트 전극(220)의 상부에 게이트 절연막(230)을 증착시키는 단계이다. 게이트 절연막(230)은 열전달 특성과 전기적 절연 특성이 우수한 실리콘 산화막, 실리콘 질화막, DLC(Diamond Like Carbon)막 및 실리콘 탄화막 중의 어느 하나로 이루어진 단일막 또는 어느 하나 이상의 다층막일 수 있다. 그리고, 게이트 절연막(230)은 화학 기상 증착 등에 의하여 형성될 수 있다.
반도체층 형성 단계(S240)는, 도 3 및 도 4d를 참조하면, 게이트 절연막(230)의 상부에 게이트 전극(220)의 위치에 대응되도록 반도체층(240)을 증착시키는 단계이다. 반도체층(240)은 산화물 반도체층일 수 있다. 구체적으로, 반도체층(240)은 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga)이 주입된 비정질의 IGZO 반도체층일 수 있다. 이러한, 비정질의 IGZO 반도체층은 균일성이 좋고, 갈륨(Ga)의 첨가에 의하여 재료 안정성이 향상되고, 인듐(In)의 첨가에 의하여 전기적 특성이 향상된다. 또한, 비정질의 IGZO 반도체층은 이동도가 높고 내화학성이 좋다. 이외에도, 반도체층(240)은 비정질 실리콘 기반, 다결정 실리콘 기반, 유기 박막 기판 반도체일 수 있다. 또한, 반도체층(240)은 화학 기상 증착, 물리 기상 증착 등에 의하여, 게이트 절연막(230)의 상부에 증착될 수 있다.
제 1 패시베이션층 형성 단계(S250)는, 도 1 및 도 4e를 참조하면, 반도체층(240) 상부의 게이트 절연막(230)의 위치에 대응하는 위치, 즉, 반도체층(240) 상부의 게이트 절연막(230) 상부에 이격한 위치에 제 1 패시베이션층(260)을 형성하는 단계이다. 이러한, 제 1 패시베이션층(260)은 에치스토퍼층(Etch-Stopper Layer, ESL)으로서 역할하게 된다. 즉, 제 1 패시베이션층(260)은 반도체층(240) 계면(Interface)이 외부 공기 및 수분에 노출되어 전기적 특성이 열화되는 것을 방지하는 역할을 한다. 제 1 패시베이션층(260)은 실리콘 산화막(SiOx)으로 형성 될 수 있다. 또한, 제 1 패시베이션층(260)은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 반도체층(240)의 상부에 증착될 수 있다. 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 높은 밀도의 플라즈마를 생성하여 저온에서도 기체 분해 작용을 활발하게 한다. 또한, 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 원격 플라즈마를 사용하여, 플라즈마가 발생하는 영역과 기판 사이가 떨어져 있어서, 플라즈마에 의한 막-성장 영역(film-growth zone)에 대한 이온 손상을 감소시킬 수 있다. 그리고, 유도 결합형 플라즈마 화학기상증착(ICP-CVD) 공정은 SiH4, N2O 및 He 가스를 반응 가스로 하여 행하여질 수 있다. 그리고, 제 1 패시베이션층 형성 단계(S250) 즉, 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 공정 온도 120 ℃ 내지 170 ℃에서 행하여질 수 있다. 이러한, 제 1 패시베이션층 형성 단계(S250)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)의 공정 온도가 120 ℃ 미만일 경우에는, 저온 공정 조건으로 인해 제 1 패시베이션층(260)의 증착이 치밀하지 못하게 되고, 제 1 패시베이션층(260)은 신뢰성이 좋지 못하게 된다. 제 1 패시베이션층 형성 단계(S250)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)의 공정 온도가 170 ℃ 초과일 경우에는, 고온 증착으로 인하여 제 1 패시베이션층(260)의 반도체층(240) 상부로의 증착과 함께, IGZO 반도체층(240)으로 수소가 유입될 수 있다. 반도체층(240)으로 수소가 유입되면, 반도체층(240)이 도전성을 띄게 되어, 박막 트랜지스터 자체의 기능을 수행할 수 없게 된다. 또한, 바람직하게 제 1 패시베이션층 형성 단계(S250)의 유도 결합형 플라즈마 화학기상증착(ICP-CVD)은 공정 온도 150 ℃에서 행하여질 수 있다. 후술하는 제 2 패시베이션층 형성 단계(S270)가 300 ℃의 공정 온도에서 진행될 경우, 제 1 패시베이션층 형성 단계(S250)의 150 ℃의 공정 온도는 최적의 온도가 될 수 있다.
소스/드레인 전극 형성 단계(S260)는, 도 3 및 도 4f를 참조하면, 반도체층(240) 및 제 1 패시베이션층(260)의 상부에, 게이트 전극 (220)의 상부에 이격한 제 1 패시베이션층(260)의 상부 일부가 노출되도록 소스/드레인 전극(250)을 형성하는 단계이다.
제 2 패시베이션층 형성 단계(S270)는, 도 3 및 도 4g를 참조하면, 반도체층(240), 소스/드레인 전극(250) 및 제 1 패시베이션층(260)의 노출된 상부를 덮도록 제 2 패시베이션층(270)을 형성하는 단계이다. 제 2 패시베이션층(270) 형성 이전에 제 1 패시베이션층(260)과 동일한 재질과 동일한 공정 조건으로 반도체층(240), 소스/드레인 전극(250) 및 제 1 패시베이션층(260)의 노출된 상부를 덮도록 패시베이션층이 더 형성될 수 있으나, 이하에서는 바로 제 2 패시베이션층(270)이 형성되는 박막 트랜지스터의 제조 방법에 대하여 설명하도록 한다. 제 2 패시베이션층(270)은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층(260)의 상부에 증착될 수 있다. 또한, 제 2 패시베이션층(270)은 다른 화학기상증착(CVD) 또는 물리기상증착(PVD)에 의하여 제 1 패시베이션층(260)의 상부에 증착될 수 있다. 제 2 패시베이션층(270)은 실리콘 산화막, 실리콘 질화막, DLC(Diamond Like Carbon)막 및 실리콘 탄화막 중의 어느 하나로 이루어진 단일막일 수 있다. 그리고, 제 2 패시베이션층 형성 단계(S270)는 공정 온도 280 ℃ 내지 320 ℃에서 행하여질 수 있다. 제 2 패시베이션층 형성 단계(S270)의 공정 온도가 280 ℃ 미만일 경우에는, 제 2 패시베이션층(270)의 증착이 치밀하지 못할 수 있다. 즉, 제 2 패시베이션층(270)을 제 1 패시베이션층(260) 보다 상대적으로 고온의 공정 조건에서 증착하여, 박막 트랜지스터(200)의 신뢰성을 높이기 위한 효과가 줄어들 수 있다. 제 2 패시베이션층 형성 단계(S270)의 공정 온도가 320 ℃ 초과일 경우에는, 고온의 공정에 따라, 반도체층(240) 혹은 플렉서블한 재질(플라스틱)로 형성된 기판(210)이 손상될 수 있다. 또한, 바람직하게 제 2 패시베이션층 형성 단계(S170)의 공정 온도는 제 1 패시베이션층 형성 단계(S250)가 150 ℃의 공정 온도에서 진행될 경우, 300 ℃에서 행하여질 수 있다.
이하에서는 본 발명에 따라 제조되어진 박막 트랜지스터와 비교예에 따라 제조되어진 박막 트랜지스터의 OFF 조건 및 ON 조건 신뢰성 테스트 후의 출력 특성을 비교 설명하도록 한다.
실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터에서, 기판, 게이트 전극, 게이트 절연막, 소스/드레인 전극 및 반도체층은 도 2a 내지 도 2d를 기본으로 박막 트랜지스터를 제조하였다.
즉, quartz-glass 기판을 구비한 후, 상기 quartz-glass 기판의 상부에 크롬 재질의 게이트 전극을 100 nm의 두께로 증착장비(evaporator)를 이용하여 증착하였다. 그리고, 게이트 절연막을 상기 기판 및 상기 게이트 전극의 상부에 310 nm의 두께로 실리콘 산화막을 유도 결합형 플라즈마 화학기상증착(ICP-CVD)로 증착하였다. 또한, 반도체층은 게이트 전극의 위치에 대응되도록, 게이트 절연막의 상부에 증착되었다. 구체적으로, 반도체층은 폭이 100 ㎛이고, 채널길이가 20 ㎛인 산화 아연(ZnO)에 인듐(In) 및 갈륨(Ga)이 주입된 비정질의 IGZO 반도체층으로 형성되었다. 그 후 소스/드레인 전극은 인듐 주석 산화물(ITO)물질로 상기 반도체층의 상부 소정 부분이 노출되도록 상기 게이트 절연막 및 상기 반도체층 상부에 스퍼터(sputter) 장비를 이용하여 증착하였다.
실시예와 비교예 1, 비교예 2에 따른 박막 트랜지스터는 게이트 절연막, 소스/드레인 전극 및 반도체층을 덮도록 형성되는 패시베이션층의 형성 방법만을 달리하여 형성하였다. 구체적인 각 실시예, 비교예1 및 비교예2의 패시베이션층의 형성 방법은 이하에서 설명하도록 한다.
[실시예]
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 도 1 및 도 2f를 참조하면, 게이트 절연막, 소스/드레인 전극 및 반도체층의 상부에 제 1 패시베이션층을 형성하였다. 이러한 제 1 패시베이션층은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착되었으며, 공정 온도 150 ℃, RF 파워 75 W, 반응 가스 SiH4:N2O:He의 성분비 30:5:100[sccm], 챔버 내 압력 40 mTorr의 공정 조건에서 행하여졌다. 그리고, 제 1 패시베이션층은 150 nm의 두께로 증착되었다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 도 1 및 도 2g를 참조하면, 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하였다. 이러한, 제 2 패시베이션층은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층의 상부에 증착되었으며, 공정 온도 300 ℃, RF 파워 75 W, 반응 가스 SiH4:N2O:He의 성분비 30:5:100[sccm], 챔버 내 압력 40 mTorr의 공정 조건에서 행하여졌다. 그리고, 제 2 패시베이션층은 제 1 패시베이션층의 상부에 150 nm의 두께로 증착되었다.
[비교예1]
비교예1에 따른 박막 트랜지스터는 게이트 절연막, 소스/드레인 전극 및 반도체층의 상부에 단일 패시베이션층을 형성하였다. 이러한, 패시베이션층은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착되었으며, 공정 온도 150 ℃, RF 파워 75 W, 반응 가스 SiH4:N2O:He의 성분비 30:5:100[sccm], 챔버 내 압력 40 mTorr의 공정 조건에서 행하여졌다. 그리고, 단일 패시베이션층은 300 nm의 두께로 증착되었다.
[비교예2]
비교예2에 따른 박막 트랜지스터는 게이트 절연막, 소스/드레인 전극 및 반도체층의 상부에 단일 패시베이션층을 형성하였다. 이러한, 패시베이션층은 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 증착되었으며, 공정 온도 300 ℃, RF 파워 75 W, 반응 가스 SiH4:N2O:He의 성분비 30:5:100[sccm], 챔버 내 압력 40 mTorr의 공정 조건에서 행하여졌다. 그리고, 단일 패시베이션층은 300 nm의 두께로 증착되었다.
OFF 조건 신뢰성 테스트의 방법은 다음과 같다. 먼저, 스트레스가 가하여지기 전의 실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터의 출력 특성 즉, 드레인 전압(VDS)의 변화에 따른 드레인 전류(IDS)의 값을 측정하였다. 그리고, 실시예, 비교예1 및 비교예2의 박막트랜지스터를 게이트 전압(VGS)을 -20V, 드레인 전압(VDS)을 0V로 유지한채, 5000초 동안 5㎽/㎠의 빛을 실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터에 조사하여 스트레스를 가하였다. 그리고, 스트레스가 가하여진 박막 트랜지스터의 출력 특성을 측정하였다. 그리고, 실시예, 비교예1 및 비교예2의 박막 트랜지스터의 신뢰성 테스트 시에, 게이트 전압(VGS)은 각각 4V, 6V, 8V로 하여 출력 특성을 측정하였다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
구체적으로, 도 5a는 실시예에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을, 도 5b는 비교예1에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을, 도 5c는 비교예2에 따른 박막 트랜지스터의 OFF 조건 신뢰성 테스트 전후의 출력 특성을 나타낸다. 그리고, 도 5a 내지 도 5c의 가로축은 드레인 전압(VDS)을 나타내고, 세로축은 드레인 전류(IDS)를 나타낸다. 또한, 도 5a 내지 도 5c에서, 굵은 실선으로 표시된 그래프는 스트레스를 가하기 전의 출력 특성을, 가는 실선으로 표시된 그래프는 스트래스를 가한 후의 출력 특성을 나타내는 그래프이다.
도 5a 내지 도 5c를 참조하면, 실시예, 비교예1 및 비교예2를 비교하였을 때, 같은 게이트 전압 및 같은 드레인 전압에서 동작 전류량 즉, 드레인 전류량이 실시예에 의한 박막 트랜지스터가 가장 높은 것을 확인할 수 있다. 그리고, 실시예에 의한 박막 트랜지스터가 스트레스 전후의 드레인 전류량의 변동이 가장 적은 것을 확인할 수 있다. 즉, 실시예에 의한 박막 트랜지스터가 가장 안정된 신뢰성을 확보하고 있는 것을 확인할 수 있다.
ON 조건 신뢰성 테스트의 방법은 다음과 같다. 먼저, 스트레스가 가하여지기 전의 실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터의 출력 특성 즉, 드레인 전압(VDS)의 변화에 따른 드레인 전류(IDS)의 값을 측정하였다. 그리고, 실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터를 게이트 전압(VGS)을 20V, 드레인 전압(VDS)을 0V로 유지한채, 5000초 동안 5㎽/㎠의 빛을 실시예, 비교예1 및 비교예2에 따른 박막 트랜지스터에 조사하여 스트레스를 가하였다. 그리고, 스트레스가 가하여진 박막 트랜지스터의 출력 특성을 측정하였다. 그리고, 실시예, 비교예1 및 비교예2의 박막 트랜지스터의 신뢰성 테스트 시에, 게이트 전압(VGS)은 각각 4V, 6V, 8V로 하여 출력 특성을 측정하였다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 박막 트랜지스터와 비교예에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을 나타내는 그래프이다.
구체적으로, 도 6a는 실시예에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을, 도 6b는 비교예1에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을, 도 6c는 비교예2에 따른 박막 트랜지스터의 ON 조건 신뢰성 테스트 전후의 출력 특성을 나타낸다. 그리고, 도 6a 내지 도 6c의 가로축은 드레인 전압(VDS)을 나타내고, 세로축은 드레인 전류(IDS)를 나타낸다. 또한, 도 6a 내지 도 6c에서, 굵은 실선으로 표시된 그래프는 스트레스를 가하기 전의 출력 특성을, 가는 실선으로 표시된 그래프는 스트래스를 가한 후의 출력 특성을 나타내는 그래프이다.
도 6a 내지 도 6c를 참조하면, 실시예, 비교예1 및 비교예2를 비교하였을 때, 같은 게이트 전압 및 같은 드레인 전압에서 동작 전류량 즉 드레인 전류량이 실시예에 의한 박막 트랜지스터가 가장 높은 것을 확인할 수 있다. 그리고, 실시예에 의한 박막 트랜지스터가 스트레스 전후의 드레인 전류량의 변동이 가장 적은 것을 확인할 수 있다. 즉, 실시예에 의한 박막 트랜지스터가 가장 안정된 신뢰성을 확보하고 있는 것을 확인할 수 있다.
이하에서는 시험예 및 비교예에 따라 제작된 실리콘 산화물 시료을 FT-IR(Fourier-transform infrared spectroscopy)에 의한 비교 분석 설명하도록 한다.
도 7a 및 도 7b는 시험예 및 비교예에 따른 실리콘 산화물 시료를 FT-IR에 의하여 비교 분석한 그래프이다. 시험예 및 비교예의 실리콘 산화물(SiOx) 시료 제작 조건은 다음과 같다.
[시험예]
유도 결합형 플라즈마 화학 기상증착법(ICP-CVD)에 의하여, RF 파워 75 W, 반응 가스 성분비는 [N2O] / [SiH4] = 6, 챔버 내 압력 40 mTorr, 공정온도 150 ℃에서, 두께 150nm 실리콘 산화물 시료를 형성하였다. 그리고, 그 상부에 유도 결합형 플라즈마 화학 기상증착법(ICP-CVD)에 의하여, RF 파워 75 W, 반응 가스 성분비는 [N2O] / [SiH4] = 6, 챔버 내 압력 40 mTorr, 공정온도 300 ℃에서, 두께 150nm 실리콘 산화물 시료를 더 형성하여, 시험예에 의한 실리콘 산화물 시료를 제작하였다.
[비교예3]
유도 결합형 플라즈마 화학 기상증착법(ICP-CVD)에 의하여, RF 파워 75 W, 반응 가스 성분비는 [N2O] / [SiH4] = 6, 챔버 내 압력 40 mTorr, 공정온도 300 ℃에서, 두께 300nm의 비교예 3에 의한 실리콘 산화물 시료를 형성하였다.
그리고, 도 7a의 가로축은 파장(Wavelength, cm-1)을 나타내고, 세로축은 투과율(Transmittance, a.u.)를 나타낸다. 그리고, 도 7a의 점선은 시험예에 의한 실리콘 산화물 시료의 파장 대비 투과율을, 실선은 비교예3에 의한 실리콘 산화물 시료의 파장 대비 투과율을 나타낸다.
또한, 도 7b의 가로축은 파장(Wavelength, cm-1)을 나타내고, 세로축은 흡수율(Absorbance, a.u.)를 나태난다. 그리고, 도 7b의 점선은 시험예에 의한 실리콘 산화물 시료의 파장 대비 흡수율을, 실선은 비교예3에 의한 실리콘 산화물 시료의 파장 대비 흡수율을 나타낸다.
도 7a를 참조하면, 시험예가 비교예3보다 전체적으로 파장에 따른 투과율이 낮게 형성되는 것을 볼 수 있으며, 도 7b를 참조하면, 시험예가 비교예 3보다 전체적으로 파장에 따른 흡수율이 높게 형성되는 것을 확인할 수 있다. 이를 통해, 상대적 고온인 300 ℃에서 단일층으로 형성된 실리콘 산화물 시료가 각각 150 ℃ 및 300 ℃에서 이중층으로 형성된 실리콘 산화물 시료보다 수소 함유량이 많음을 확인할 수 있다. 따라서, 상대적 저온에서 제 1 패시베이션층을 형성하고 상대적 고온에서 제 1 패시베이션층 상부에 제 2 패시베이션층을 형성할 시에 상대적으로 고온에서 단일 패시베이션층을 형성할 때보다 박막 트랜지스터로의 수소의 유입을 효과적으로 억제할 수 있음을 확인하였다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
100, 200; 박막 트랜지스터
110, 210; 기판
120, 220; 게이트 전극
130, 230; 게이트 절연막
140, 240; 반도체층
150, 250; 소스/드레인 전극
160, 260; 제 1 패시베이션층
170, 270; 제 2 패시베이션층
110, 210; 기판
120, 220; 게이트 전극
130, 230; 게이트 절연막
140, 240; 반도체층
150, 250; 소스/드레인 전극
160, 260; 제 1 패시베이션층
170, 270; 제 2 패시베이션층
Claims (20)
- 절연 기판을 구비하는 기판 구비 단계;
상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계;
상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계;
상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계;
상기 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 상기 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계;
상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및
상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며,
상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 1 항에 있어서,
상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 2 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 2 항에 있어서,
상기 제 2 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 2 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 3 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 3 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 5 항에 있어서,
상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 절연 기판을 구비하는 기판 구비 단계;
상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계;
상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계;
상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계;
상기 반도체층 상부에 상기 게이트 절연막의 위치에 대응하여 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계;
상기 반도체층 및 상기 제 1 패시베이션층 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 소스/드레인 전극을 형성하는 소스/드레인 전극 형성 단계; 및
상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 제 2 페시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며,
상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 9 항에 있어서,
상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 10 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 10 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 11 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 11 항에 있어서,
상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 13 항에 있어서,
상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 제 13 항에 있어서,
상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. - 절연성 재질로 형성되는 기판;
상기 기판 상부에 형성되는 게이트 전극;
상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막;
상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층;
상기 반도체층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극;
상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 형성되는 제 1 패시베이션층; 및
상기 제 1 패시베이션층의 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며,
상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 하는 박막 트랜지스터. - 제 17 항에 있어서,
상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터. - 절연성 재질로 형성되는 기판;
상기 기판 상부에 형성되는 게이트 전극;
상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막;
상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층;
상기 반도체층의 상부에 상기 게이트 절연막의 위치에 대응하여 형성되는 제 1 패시베이션층;
상기 반도체층 및 상기 제 1 패시베이션층의 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극; 및
상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며,
상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 하는 박막 트랜지스터. - 제 19 항에 있어서,
상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터.
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