KR100752370B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
박막트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100752370B1 KR100752370B1 KR1020040094366A KR20040094366A KR100752370B1 KR 100752370 B1 KR100752370 B1 KR 100752370B1 KR 1020040094366 A KR1020040094366 A KR 1020040094366A KR 20040094366 A KR20040094366 A KR 20040094366A KR 100752370 B1 KR100752370 B1 KR 100752370B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- sacrificial layer
- layer
- source
- gate insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000010409 thin film Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 141
- 239000010408 film Substances 0.000 claims description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 14
- 229910004205 SiNX Inorganic materials 0.000 claims description 11
- 239000007772 electrode material Substances 0.000 claims description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 10
- 229910045601 alloy Inorganic materials 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 239000011651 chromium Substances 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- 239000011733 molybdenum Substances 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 229910052681 coesite Inorganic materials 0.000 claims description 5
- 229910052906 cristobalite Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 229910052682 stishovite Inorganic materials 0.000 claims description 5
- 229910052905 tridymite Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 2
- 230000007547 defect Effects 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011149 active material Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 희생층을 도입하여 유기물 잔사를 제거한 박막트랜지스터 및 그 제조 방법에 관한 것으로, 게이트 절연막 상부에 희생층을 도입하여 상기 희생층 상부에 남아 있는 유기물 잔사를 완전히 없애 불량이 발생되지 않도록 한 기술이다.
Description
도 1은 종래의 따른 박막트랜지스터를 개략적으로 도시한 단면도.
도 2는 종래에 따른 박막트랜지스터의 유기물 잔사가 남겨진 단면도.
도 3a 내지 도 3c은 본 발명의 제 1실시예에 따른 박막트랜지스터의 제조 공정을 개략적으로 도시한 단면도.
도 4a 내지 도 4d은 본 발명의 제 2실시예에 따른 박막트랜지스터의 제조 공정을 개략적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 20, 120 : 버퍼층
30, 130 : 반도체층 패턴 40, 140 : 게이트 절연막
50 : 게이트 전극 150 : 금속막 패턴
60, 160 : 층간 절연막 70, 170 : 콘텍홀
80, 180 : 소스/드레인 전극 90 : 포토레지스트 잔사
190 : 포토 레지스트 패턴 200 : 희생층
205 : 희생층 패턴 210 : LDD 영역
본 발명은 희생층을 도입한 유기물 잔사제거 기법으로 제조된 박막트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 희생층을 형성하고 포토 레지스트를 마스크로 하여 폴리 실리콘막을 이온 도핑한 후, 포토 레지스트 제거시 발생되는 포토 레지스트 잔사를 완전히 없애기 위한 박막트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 박막트랜지스터(이하에서는 'TFT's라고 칭함)는 기판 상에 어레이(array)의 상태로 형성되어, 액티브-매트릭스형 기판(active-matrix substrate)으로서 액정 표시 장치(liquid crystal dispaly device), 유기전계 발광소자(organic electroluminescent elemnets)를 사용한 표시 장치에 널리 이용된다. TFT는 일반적으로 기판 상에 형성된 게이트 전극, 소스 전극, 드레인 전극을 포함하여 구성된다. TFT는 게이트 전극에서 제공된 전계(electro field)를 이용하는 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 또는 단결정 실리콘과 같은 활성 재료내에 캐리어를 이동시켜서 스위칭 동작을 실행한다.
도 1은 종래의 박막트랜지스터의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 박막트랜지스터는 먼저, 절연 기판(10) 및 버퍼층(20) 상부에 소정의 위치에 비정질 실리콘막(a-Si)을 도포한 후 결정화시킨 다음, 패터닝하여 폴리 실리콘막(p-Si)을 형성한다.
이 후, 상기 폴리 실리콘막과 버퍼층(20) 상부에 게이트 절연막(40)을 형성하고 상기 게이트 절연막(40)의 기판 전면에 걸쳐 포토 레지스트를 형성하고 사진 식각을 통해 패터닝된 포토 레지스트를 도핑 마스크로 하여 상기 박막트랜지스터의 폴리 실리콘막을 이온 도핑함으로써, 소스 영역, 드레인 영역을 정의하고 채널 영역을 포함하는 반도체층 패턴(30)을 형성한다.
이 후, 상기 포토 레지스트를 산소 플라즈마(plasma)로 제거하고 상기 폴리 실리콘막의 채널 영역과 대응되는 부분에 게이트 전극 물질을 증착하고 패터닝하여 게이트 전극(50)을 형성하고 상기 기판 전면에 걸쳐 층간 절연막(60)을 형성한 다음 상기 게이트 절연막(40)과 층간 절연막(60)을 관통시켜 상기 반도체층 패턴(30)의 소스 영역과 드레인 영역의 소정의 부분이 노출되도록 콘텍홀(70)을 형성한다.
이 후, 상기 콘텍홀(70)을 통하여 층간 절연막 상부에 반도체층 패턴(30)의 소스/드레인 영역과 각각 연결되어지도록 소스/드레인 전극(80) 물질을 적층한 후, 패턴하여 소스/드레인 전극(80)을 형성한다.
상기한 바와 같은 구조를 갖는 종래의 박막트랜지스터의 제조 방법과 이에 따른 문제점은 다음과 같다.
도 2는 종래에 따른 박막트랜지스터의 게이트 절연막 상부에 포토 레지스트 잔사가 남겨진 단면도이다.
도 2를 참조하면, 상기 폴리 실리콘막을 이온 도핑한 다음, 게이트 절연막(40) 상부에 상기 반도체층의 채널영역과 대응되도록 패터닝된 포토 레지스트를 플 라즈마 애싱하여 포토 레지스트를 제거하는 경우 유기물인 포토 레지스트가 모두 제거되지 않고 포토 레지스트 잔사(90), 즉 유기물 잔사가 게이트 절연막 상에 남게 되어 박막트랜지스터의 불량이 발생한다는 문제점이 있다.
본 발명의 목적은 폴리 실리콘막을 포토 레지스트를 사용하여 이온 도핑한 후, 게이트 절연막 상부에 형성된 포토 레지스트를 플라즈마 애싱를 통해 제거하더라도 게이트 절연막 상부에 포토 레지스트 잔사가 제거되어 유기물 잔사로 인한 불량이 생기지 않는 박막트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 1실시예에 따른 박막트랜지스터의 제조 방법은 기판이 제공되는 단계와; 상기 기판 상에 폴리 실리콘막 패턴이 형성되는 단계와; 기판 전면에 걸쳐 상기 폴리 실리콘막 패턴 상부에 게이트 절연막이 형성되는 단계와; 상기 게이트 절연막 상부에 희생층이 형성되는 단계와; 상기 폴리 실리콘막 패턴에 형성된 채널 영역에 대응되도록 포토 레지스트 패턴이 상기 희생층 상부에 형성되는 단계와; 상기 포토 레지스트 패턴을 마스크로 하여 상기 폴리 실리콘막 패턴에 이온 도핑하여 소스/드레인 영역이 정의되는 단계와; 상기 포토 레지스트 패턴이 제거되는 단계와; 상기 희생층을 제거하고, 상기 채널 영역에 대응되도록 금속막 패턴이 형성되는 단계를 포함하는 제조 방법인 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 2실시예에 따른 박막트랜지스터의 구조는 기판과; 상기 기판 상부에 소스/드레인 영역 및 채널 영역을 구비하는 반도체층 패턴과; 기판 전면에 걸쳐 상기 반도체층 패턴 상부에 형성되는 게이트 절연막과; 상기 채널 영역에 대응되며 상기 게이트 절연막 상부에 형성되는 희생층 패턴과; 상기 희생층 패턴 상부에 형성되는 금속막 패턴과; 다수 개의 콘텍홀을 구비하며 상기 금속막 패턴 상부에 형성되는 층간 절연막 및 상기 콘텍홀을 통하여 상기 소스/드레인 영역과 콘텍하는 소스/드레인 전극이 형성된 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 제 2실시예에 따른 박막트랜지스터의 제조 방법은 기판이 제공되는 단계와; 상기 기판 상에 폴리 실리콘막 패턴이 형성되는 단계와; 기판 전면에 걸쳐 상기 폴리 실리콘막 패턴 상부에 게이트 절연막이 형성되는 단계와; 상기 게이트 절연막 상부에 희생층이 형성되는 단계와; 상기 폴리 실리콘막 패턴에 형성될 채널 영역에 대응되도록 금속막 패턴이 형성되는 단계와; 기판 전면에 걸쳐 포토 레지스트를 적층한 후 상기 금속막 패턴 상부에 포토 레지스트 패턴이 형성되고 나머지 포토 레지스트는 제거되는 단계와; 상기 포토 레지스트 패턴을 마스크로 하여 상기 폴리 실리콘막 패턴에 이온 도핑하여 소스/드레인 영역이 정의되는 단계와; 상기 포토 레지스트 패턴이 제거되고, 상기 금속막 패턴 하부의 상기 희생층을 제외한 나머지 희생층은 제거되는 단계를 포함하는 제조 방법인 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이하, 본 발명의 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3c은 본 발명의 제 1실시예에 따른 박막트랜지스터의 제조 공정을 순서적으로 도시한 단면도이다.
먼저, 도 3a에서 보는 바와 같이 상기 박막트랜지스터는 절연 기판(110)과 상기 기판(110) 상부로부터 유출되는 불순물을 막아 주기 위해 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산화막/질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 버퍼층(120)을 형성한다.
상기 버퍼층(120)은 반드시 형성되어야 하는 것은 아니며, 선택적으로 형성 하는 것이 바람직하다.
그리고 나서, 상기 버퍼층(120) 상부에 비정질 실리콘막을 도포하고 결정화시킨 후, 패터닝하여 폴리 실리콘막을 형성하고 상기 폴리 실리콘막과 버퍼층(120) 상부 전면에 걸쳐 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산화막/질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 게이트 절연막(140)을 형성한다. 이어서, 상기 게이트 절연막(140) 상부에 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 중에 하나를 선택하여 희생층(200)을 형성한다.
단, 여기서 상기 희생층(200)은 게이트 절연막(140) 하부에 형성되어 접하게 됨에 따라 서로 다른 물질을 사용한다. 예를 들면, 상기 게이트 절연막(140) 물질이 실리콘 산화막(SiO2)이면 희생층(200) 물질은 실리콘 질화막(SiNx)으로, 실리콘 질화막(SiNx)이면 실리콘 산화막(SiO2)으로 희생층(200)이 선택된다.
다음, 도 3b에서 보는 바와 같이 상기 희생층(200) 전면에 걸쳐 포토 레지스트를 형성하고 사진 식각을 통해 패터닝된 포토 레지스트를 도핑 마스크로 하여 상기 박막트랜지스터의 폴리 실리콘막을 이온 도핑함으로써, 소스 영역, 드레인 영역을 정의하고 채널 영역을 포함하는 반도체층 패턴(130)을 형성한다.
여기서, 상기 폴리 실리콘막을 이온 도핑을 실시한 후, 상기 포토 레지스트를 산소 플라즈마(plasma)로 제거한다. 이 때, 유기물인 포토 레지스트가 모두 제거되지않고 상기 희생층 상부에 포토 레지스트 잔사가 남을 수 있다. 따라서, 이러한 포토 레지스트 잔사를 제거하기 위하여 HF를 포함하는 식각액인 DHF 또는 BOE으로 상기 희생층(200) 물질을 습식 식각 방법을 통해 제거한다.
또한, 상기 희생층(200) 물질을 PE(plasma etch), ICP(inductively coupled plasma)모드를 사용한 건식 식각 방법을 통해서 제거할 수 있다.
다음, 도 3c에서 보는 바와 같이 상기 희생층(200)을 제거한 게이트 절연막 상부에 박막트랜지스터를 형성하기 위한 게이트 전극 물질을 증착 및 패터닝하여 금속막 패턴(150)을 형성하고 상기 기판 전면에 걸쳐 층간 절연막(160)을 형성하고 상기 층간 절연막(160)과 게이트 절연막(140)을 관통시켜, 상기 반도체층 패턴(130)의 소스 영역과 드레인 영역의 소정 부분이 노출되도록 콘텍홀(170)을 형성하고 상기 박막트랜지스터의 콘텍홀(170)을 통하여 상기 층간 절연막(160) 상부에 소스/드레인 영역이 각각 연결되도록 소스/드레인 전극(180) 물질을 증착하고 패터닝하여 소스/드레인 전극(180)을 형성한다.
여기서, 게이트 전극 물질은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성하고, 소스/드레인 전극 물질은 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성한다.
도 4a내지 도 4d은 본 발명의 제 2실시예에 따른 박막트랜지스터의 제조 공정을 순서적으로 도시한 단면도이다.
먼저, 도 4a에서 보는 바와 같이 상기 박막트랜지스터는 유리나 합성 수지 등으로 이루어진 절연 기판(110)과 상기 기판(110) 상부로부터 유출되는 불순물을 막아 주기 위해 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산화막/질화막(SiO2/SiNx)의 적층막 중에 하나를 선택하여 버퍼층(120)을 형성한다.
상기 버퍼층(120)은 반드시 형성되어야 하는 것은 아니며, 선택적으로 형성하는 것이 바람직하다.
그리고 나서, 상기 버퍼층(120) 상부에 비정질 실리콘막을 도포하고 결정화시킨 후, 패터닝하여 폴리 실리콘막을 형성하고 상기 폴리 실리콘막과 버퍼층(120) 상부 전면에 걸쳐 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 중에 하나를 선택하여 게이트 절연막(140)을 형성한다. 이어서, 상기 게이트 절연막(140) 상부에 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 중에 하나를 선택하여 희생층(200)을 형성한다.
단, 여기서 상기 희생층(200)은 게이트 절연막(140) 하부에 형성되어 접하게 됨에 따라 서로 다른 물질을 사용한다. 예를 들면, 상기 게이트 절연막(140) 물질이 실리콘 산화막(SiO2)이면 희생층(200) 물질은 실리콘 질화막(SiNx)으로, 실리콘 질화막(SiNx)이면 실리콘 산화막(SiO2)으로 희생층(200)이 선택된다.
다음, 도 4b에서 보는 바와 같이 상기 박막트랜지스터에 정의된 폴리 실리콘막의 채널 영역과 대응되는 위치인 상기 희생층(200) 상부에 게이트 전극 물질을 증착 및 패터닝하여 금속막 패턴(150)을 형성하고 상기 금속막 패턴(150) 상부에 사진 식각을 통해 패터닝된 포토 레지스트 패턴(190)를 도핑 마스크로 하여 상기 박막트랜지스터의 폴리 실리콘막을 이온 도핑함으로써, 소스 영역, 드레인 영역을 정의하고 채널 영역을 포함하는 반도체층 패턴(130)을 형성한다.
여기서, 상기 게이트 전극 물질은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성한다.
다음, 도 4c에서 보는 바와 같이 상기 폴리 실리콘막을 이온 도핑을 실시한 후, 상기 포토 레지스트 패턴(190)를 산소 플라즈마(plasma)로 제거하고 상기 금속막 패턴(150)의 하부에 정의된 희생층 패턴(205)을 제외한 기판 전면에 걸쳐 HF를 포함하는 식각액인 DHF 또는 BOE으로 상기 희생층(200) 물질을 습식 식각 방법을 통해 제거하여 포토 레지스트 잔사가 없도록 완전히 제거한다.
한편, 상기 반도체층 패턴(130)에 LDD(lightly doped drain)영역(210)을 형성하는 경우에는 포토 레지스트 패턴(190)을 게이트 전극(150)을 둘러싸도록 형성하여 우선, 이온 도핑을 실시하여 소소/드레인 영역을 정의하고 이어서, 상기 포토 레지스트 패턴을 제거한 후 저농도 이온 도핑을 실시한다. 이때, 포토 레지스트 패턴(190)을 앞에 설명한 방법과 동일한 방법으로 제거하게 된다. 또한 상기 포토 레지스트가 모두 제거되지 않고 희생층(200) 상부에 포토 레지스트 잔사가 남을 수 있으므로 상기 금속막 패턴 하부의 희생층 패턴(205)만은 제외하고 나머지 희생층(200)은 제거된다.
여기서, 상기 희생층(200) 물질을 PE(plasma etch), ICP(inductively coupled plasma)모드를 사용한 건식 식각 방법을 통해서 제거할 수도 있다.
다음, 도 4d에서 보는 바와 같이 상기 금속막 패턴(150) 상부에 기판 전면에 걸쳐 층간 절연막(160)을 형성하고 상기 층간 절연막(160)과 게이트 절연막(140)을 관통시켜, 상기 반도체층 패턴(130)의 소스 영역과 드레인 영역의 소정 부분이 노출되도록 콘텍홀(170)을 형성하고 상기 박막트랜지스터의 콘텍홀(170)을 통하여 상기 층간 절연막 상부에 소스/드레인 영역이 각각 연결되도록 소스/드레인 전극 물 질을 증착하고 패터닝하여 소스/드레인 전극(180)을 형성한다.
여기서, 소스/드레인 전극 물질은 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기 게이트 절연막 상부에 희생층을 도입하여 소스/드레인 영역 및 채널 영역을 구비한 반도체층 패턴을 형성한 후, 포토 레지스트를 산소 플라즈마로 제거하고 HF를 포함하는 용액으로 희생층을 제거하여 상기 희생층 상부에 남아 있는 유기물 잔사를 완전히 없애 불량이 발생되지 않도록 하는 것을 특징으로 한다.
Claims (27)
- 기판이 제공되는 단계와;상기 기판 상에 폴리 실리콘막 패턴이 형성되는 단계와;기판 전면에 걸쳐 상기 폴리 실리콘막 패턴 상부에 게이트 절연막이 형성되는 단계와;상기 게이트 절연막 상부에 희생층이 형성되는 단계와;상기 폴리 실리콘막 패턴에 형성된 채널 영역에 대응되도록 포토 레지스트 패턴이 상기 희생층 상부에 형성되는 단계와;상기 포토 레지스트 패턴을 마스크로 하여 상기 폴리 실리콘막 패턴에 이온 도핑하여 소스/드레인 영역이 정의되는 단계와;상기 포토 레지스트 패턴이 제거되는 단계와;상기 희생층을 제거하고, 상기 채널 영역에 대응되도록 금속막 패턴이 형성되는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 희생층은 상기 게이트 절연막과는 다른 종류의 물질로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 2항에 있어서, 상기 희생층 물질이 SiO2이면 상기 게이트 절연막 물질은 SiNx으로, SiNx이면 SiO2으로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 금속막 패턴은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 게이트 전극인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 4항에 있어서, 상기 금속막 패턴을 포함하는 기판 전면에 걸쳐 층간 절연막이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 층간 절연막은 상기 게이트 절연막과 관통되어 상기 폴리 실리콘막 패턴의 소스/드레인 영역과 연결된 콘텍홀에 소스/드레인 전극 물질을 증착하고 패터닝하여 소스/드레인 전극이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 6항에 있어서, 상기 소스/드레인 전극 물질은 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1항에 있어서, 상기 희생층 물질은 습식 식각방법에 의하여 제거되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 8항에 있어서, 상기 습식 식각에 사용되는 용액은 HF를 포함하는 용액인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 9항에 있어서, 상기 HF를 포함하는 용액은 DHF 또는 BOE인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 1항에 있어서 상기 희생층 물질은 건식 식각 방법으로 제거되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 11항에 있어서 상기 건식 식각에 사용되는 모드는 PE, ICP인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 기판과;상기 기판 상부에 소스/드레인 영역 및 채널 영역을 구비하는 반도체층 패턴과;기판 전면에 걸쳐 상기 반도체층 패턴 상부에 형성되는 게이트 절연막과;상기 채널 영역에 대응되며 상기 게이트 절연막 상부에 형성되는 희생층 패턴과;상기 희생층 패턴 상부에 형성되는 금속막 패턴과;다수 개의 콘텍홀을 구비하며 상기 금속막 패턴 상부에 형성되는 층간 절연막 및 상기 콘텍홀을 통하여 상기 소스/드레인 영역과 콘텍하는 소스/드레인 전극이 형성된 것을 특징으로 하는 박막트랜지스터.
- 제 13항에 있어서, 상기 금속막 패턴은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 게이트 전극인 것을 특징으로 하는 박막트랜지스터.
- 제 13항에 있어서, 상기 소스/드레인 전극 물질은 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 기판이 제공되는 단계와;상기 기판 상에 폴리 실리콘막 패턴이 형성되는 단계와;기판 전면에 걸쳐 상기 폴리 실리콘막 패턴 상부에 게이트 절연막이 형성되는 단계와;상기 게이트 절연막 상부에 희생층이 형성되는 단계와;상기 폴리 실리콘막 패턴에 형성될 채널 영역에 대응되도록 금속막 패턴이 형성되는 단계와;기판 전면에 걸쳐 포토 레지스트를 적층한 후 상기 금속막 패턴 상부에 포토 레지스트 패턴이 형성되고 나머지 포토 레지스트는 제거되는 단계와;상기 포토 레지스트 패턴을 마스크로 하여 상기 폴리 실리콘막 패턴에 이온 도핑하여 소스/드레인 영역이 정의되는 단계와;상기 포토 레지스트 패턴이 제거되고, 상기 금속막 패턴 하부의 상기 희생층을 제외한 나머지 희생층은 제거되는 단계인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서, 상기 금속막 패턴을 포함하는 기판 전면에 걸쳐 LDD 이온 도핑하여 상기 폴리 실리콘막 패턴의 채널 영역 양편으로 LDD 영역이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 17항에 있어서, 상기 LDD 영역의 이온 도핑 농도는 상기 폴리 실리콘막 패턴의 소스/드레인 영역 이온 도핑 농도보다 낮게 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서, 상기 희생층은 상기 게이트 절연막과는 다른 종류의 물질로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 19항에 있어서, 상기 희생층 물질이 SiO2이면 상기 게이트 절연막 물질은 SiNx으로, SiNx이면 SiO2으로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서, 상기 금속막 패턴은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 게이트 전극인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서, 상기 소스/드레인 전극 물질은 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al) 또는 이들을 포함하는 합금 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서, 상기 희생층 물질은 습식 식각방법에 의하여 제거되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 23항에 있어서, 상기 습식 식각에 사용되는 용액은 HF를 포함하는 용액인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 24항에 있어서, 상기 HF를 포함하는 용액은 DHF 또는 BOE인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 16항에 있어서 상기 희생층 물질은 건식 식각 방법으로 제거되는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 26항에 있어서 상기 건식 식각에 사용되는 모드는 PE, ICP인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040094366A KR100752370B1 (ko) | 2004-11-17 | 2004-11-17 | 박막트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040094366A KR100752370B1 (ko) | 2004-11-17 | 2004-11-17 | 박막트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060055062A KR20060055062A (ko) | 2006-05-23 |
| KR100752370B1 true KR100752370B1 (ko) | 2007-08-27 |
Family
ID=37151287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040094366A KR100752370B1 (ko) | 2004-11-17 | 2004-11-17 | 박막트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100752370B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101403746B1 (ko) * | 2007-11-13 | 2014-06-03 | 동우 화인켐 주식회사 | 질화막 식각액 조성물 및 이를 이용하는 질화막의 식각방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814910B1 (ko) * | 2006-12-06 | 2008-03-19 | 한국전자통신연구원 | 유기 박막 트랜지스터 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003717A (ko) * | 1995-06-12 | 1997-01-28 | 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디(light doped drain : LDD) 구조를 형성하는 제조 방법 | |
| JPH1174535A (ja) | 1997-08-29 | 1999-03-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR20050122135A (ko) * | 2004-06-23 | 2005-12-28 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법 |
-
2004
- 2004-11-17 KR KR1020040094366A patent/KR100752370B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003717A (ko) * | 1995-06-12 | 1997-01-28 | 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디(light doped drain : LDD) 구조를 형성하는 제조 방법 | |
| JPH1174535A (ja) | 1997-08-29 | 1999-03-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR20050122135A (ko) * | 2004-06-23 | 2005-12-28 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101403746B1 (ko) * | 2007-11-13 | 2014-06-03 | 동우 화인켐 주식회사 | 질화막 식각액 조성물 및 이를 이용하는 질화막의 식각방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060055062A (ko) | 2006-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101064345B (zh) | 薄膜晶体管及其制造方法 | |
| US7888682B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP2010283326A (ja) | アレイ基板及びこれの製造方法 | |
| WO2015161596A1 (zh) | 多晶硅薄膜晶体管及其制备方法、阵列基板及其制备方法、显示装置 | |
| US8476123B2 (en) | Method for manufacturing thin film transistor array panel | |
| JP2008147516A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US7005332B2 (en) | Fabrication method of thin film transistor | |
| KR100606449B1 (ko) | 액정표시소자 제조방법 | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR100752370B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100272255B1 (ko) | 박막트랜지스터제조방법 | |
| US7749821B2 (en) | Method of fabricating pixel structure | |
| KR100544115B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100787805B1 (ko) | 화소 구조의 제조 방법 | |
| KR20070050572A (ko) | 박막 트랜지스터 기판의 제조방법 | |
| JP2006285163A (ja) | 薄膜トランジスタアレイの製造方法 | |
| KR100611751B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR20040078978A (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100502481B1 (ko) | 액정표시장치용 박막트랜지스터 소자 및 그의 제조방법 | |
| KR100611221B1 (ko) | 다결정 실리콘 박막트랜지스터 및 그의 제조 방법 | |
| KR0172880B1 (ko) | 액정표시장치의 제조방법 | |
| KR100658057B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100502340B1 (ko) | 박막 트랜지스터와 그 제조방법 및 상기 박막트랜지스터를 구비한 평판 표시장치 | |
| KR100778834B1 (ko) | 박막트랜지스터 제조 방법 및 그를 이용한 액정표시소자제조방법 | |
| KR100687334B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120730 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |