TWI399352B - A composite oxide sintered body and a sputtering target comprising the same - Google Patents

A composite oxide sintered body and a sputtering target comprising the same Download PDF

Info

Publication number
TWI399352B
TWI399352B TW098142342A TW98142342A TWI399352B TW I399352 B TWI399352 B TW I399352B TW 098142342 A TW098142342 A TW 098142342A TW 98142342 A TW98142342 A TW 98142342A TW I399352 B TWI399352 B TW I399352B
Authority
TW
Taiwan
Prior art keywords
sintered body
less
composite oxide
oxide
film
Prior art date
Application number
TW098142342A
Other languages
English (en)
Other versions
TW201029952A (en
Inventor
Koki Yano
Hirokazu Kawashima
Original Assignee
Idemitsu Kosan Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co filed Critical Idemitsu Kosan Co
Publication of TW201029952A publication Critical patent/TW201029952A/zh
Application granted granted Critical
Publication of TWI399352B publication Critical patent/TWI399352B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • C04B35/453—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics based on zinc, tin, or bismuth oxides or solid solutions thereof with other oxides, e.g. zincates, stannates or bismuthates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/024—Group 12/16 materials
    • H01L21/02403—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2206—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K2323/00—Functional layers of liquid crystal optical display excluding electroactive liquid crystal layer characterised by chemical composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Structural Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Compositions Of Oxide Ceramics (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

複合氧化物燒結體及包含其之濺鍍靶材
本發明係關於一種含有In、Zn及Sn之複合氧化物燒結體，包含該複合氧化物燒結體之濺鍍靶材，使用該靶材所獲得之非晶氧化物膜，及包含該氧化物膜之薄膜電晶體。
場效型電晶體被廣泛用作半導體記憶體積體電路之單位電子元件、高頻信號放大元件、液晶驅動用元件等，係目前實用化程度最高之電子器件。
其中，隨著近年來顯示裝置之顯著發展，不僅液晶顯示裝置(liquid crystal display，LCD)，於電致發光顯示裝置(electroluminescence，EL)、或場發射顯示器(field emission display，FED)等各種顯示裝置中，亦多使用薄膜電晶體(thin film transistor，TFT)作為對顯示元件施加驅動電壓來驅動顯示裝置之開關元件。
作為上述薄膜電晶體之材料，採用最為廣泛的是矽半導體化合物。通常，需要高速動作之高頻放大元件、積體電路用元件等係採用單晶矽，而液晶驅動用元件等因大面積化之要求係採用非晶矽。
然而，結晶性矽系薄膜於實現結晶化時，例如需要800℃以上之高溫，而難以形成於玻璃基板上或有機物基板上。因此，結晶性矽系薄膜存在僅可形成於矽晶圓或石英等耐熱性較高之昂貴基板上，並且製造時需要大量能量與步驟數等問題。
又，使用結晶性矽系薄膜之TFT之元件構成通常限定於頂閘極構成，故而難以降低成本，例如削減光罩數等。
另一方面，可於相對較低之溫度下形成之非晶性矽半導體(非晶矽)與結晶性矽系薄膜相比開關速度較慢，故而用作驅動顯示裝置之開關元件時，存在無法追隨高速動態圖像之顯示的情況。
目前作為驅動顯示裝置之開關元件，佔主流的是使用矽系半導體膜之元件。其原因在於：矽薄膜之穩定性、加工性良好，並且開關速度較快等各種性能良好。而且，如此之矽系薄膜通常係藉由化學氣相沈積法(Chemical Vapor Deposition，CVD)來製造。
先前之薄膜電晶體(TFT)，例如具有於玻璃等之基板上積層閘極電極、閘極絕緣層、氫化非晶矽(a-Si:H)等之半導體層、源極電極以及汲極電極而成之逆交錯結構。於影像感測器等大面積器件之領域中，具有該結構之TFT係用作以主動矩陣型液晶顯示器為代表之平板顯示器等之驅動元件。於該等用途中，對於先前之非晶矽，隨著高功能化亦要求運作之高速化。
於如此之狀況下，近年來穩定性優於矽系半導體薄膜且使用氧化物之氧化物半導體薄膜備受矚目。
然而，上述包含金屬氧化物之透明半導體薄膜、尤其是於高溫下使氧化鋅結晶化而成之透明半導體薄膜的場效遷移率(以下有時僅稱為「遷移率」)較低為1cm2 /V‧sec左右，on-off比(開/關比)較小，並且易產生洩漏電流，故而難以實際應用於工業上。
目前對含有包含氧化鋅之晶質的氧化物半導體已進行了大量研究，當利用工業上通常採用之濺鍍法進行成膜時存在以下之問題。
例如以氧化鋅為主成分之傳導性透明氧化物之氧化物半導體膜容易產生氧空缺，產生多個載體電子而難以降低導電率。並且，利用濺鍍法進行成膜時存在下述問題：發生異常放電，有損成膜之穩定性，所獲得之膜之均勻性及再現性降低。
因此，當將以氧化鋅為主成分之傳導性透明氧化物之氧化物半導體膜用作例如TFT之活性層(通道層)時，存在下述問題：即使不施加閘極電壓，亦會於源極端子及汲極端子間流通較大之電流，導致無法實現TFT之常關(normally off)動作。又，亦難以增大電晶體之開/關比。
又，上述TFT由於存在遷移率較低、開/關比較低、洩漏電流較大、夾斷不明確、容易成為常開(normally on)等導致TFT之性能降低之虞，並且耐化學品性差，故而存在難以進行濕式蝕刻等製造製程或使用環境之限制。
對於以氧化鋅為主成分之傳導性透明氧化物之氧化物半導體膜，為了提高性能而需要利用較高之壓力進行成膜，導致成膜速度變慢，並且需要700℃以上之高溫處理，故而於工業化方面存在問題。又，使用以氧化鋅為主成分之傳導性透明氧化物之氧化物半導體膜的TFT於構成上存在如下限制：於底閘極構成下之電解遷移率等TFT性能較低，為了提高性能，需要於頂閘極構成下將膜厚設為100nm以上等。
為了解決上述問題，研究了將包含氧化銦、氧化鎵及氧化鋅之非晶質氧化物半導體膜作為薄膜電晶體進行驅動之方法。又，亦進行了利用工業上量產性優異之濺鍍法來形成包含氧化銦、氧化鎵及氧化鋅之非晶質氧化物半導體膜的研究。然而，存在下述問題：鎵為稀有金屬，原料成本較高，鎵之添加量較多之情形時電晶體之遷移率、S值等特性下降。
目前公開有一種使用有不含鎵且包含氧化銦、氧化錫及氧化鋅之非晶質氧化物半導體膜的薄膜電晶體(專利文獻1、非專利文獻1)。又，對以氧化錫為主成分之光資訊記錄媒體用濺鍍靶材進行了研究(專利文獻2)。但是，並未進行用以使氧化物半導體用濺鍍靶材實用化之具體研究。
又，對減小錫之凝聚以抑制透明導電膜用之ITO(indium tin oxide，氧化銦錫)靶材上產生突起物的效果進行了研究(專利文獻3)，但即使最良好之靶材，突起物仍為2.6個/mm2 左右，並未就降低至其以下之情形時之氧化物半導體用途之效果進行研究。
先前技術文獻 專利文獻
專利文獻1：國際公開第05/088726號手冊
專利文獻2：日本專利特開2005-154820號公報
專利文獻3：日本專利特開2003-64471號公報
非專利文獻1：Kachirayil J.Saji et al.,JOURNAL OF THE ELECTROCHEMICAL SOCIETY,155(6),H390-395(2008)
本發明之目的在於提供一種可獲得TFT特性之均勻性、TFT特性之再現性以及TFT之良率良好之TFT面板的複合氧化物燒結體、及包含該複合氧化物燒結體之濺鍍靶材。
本發明者等人經潛心研究，結果發現：使用包含結晶粒徑較小之含有銦、錫及鋅之複合氧化物燒結體的濺鍍靶材而獲得之非晶氧化物膜，可使TFT特性之均勻性、TFT特性之再現性以及TFT之良率變得良好(尤其可提高TFT之良率)。並發現：尤其是使用包含氧化錫之凝聚粒子數較少、平均孔隙數較少之含有銦、錫及鋅之複合氧化物燒結體的濺鍍靶材而獲得之非晶氧化物膜，可使TFT特性之均勻性、TFT特性之再現性以及TFT之良率變得良好(尤其可提高TFT之良率)。
根據本發明，提供以下之氧化物燒結體等。
1.　一種複合氧化物燒結體，其含有In、Zn及Sn，燒結體密度以相對密度計為90%以上，平均結晶粒徑為10μm以下，體電阻為30mΩcm以下，直徑10μm以上之氧化錫之凝聚粒子數係每1.00mm2 為2.5個以下。
2.　如1之複合氧化物燒結體，其中平面方向之相對密度之變異度為1%以下，平均孔隙數為800個/mm2 以下。
3.　如1或2之複合氧化物燒結體，其中In、Zn及Sn之原子比滿足下述式：
0<In/(In+Sn+Zn)<0.75
0.25≦Zn/(In+Sn+Zn)≦0.75
0<Sn/(In+Sn+Zn)<0.50。
4.　如1至3中任一項之複合氧化物燒結體，其中氮含量為5ppm以下。
5.　一種複合氧化物燒結體之製造方法，其係將比表面積為4~14m2 /g之氧化銦粉末、比表面積為4~14m2 /g之氧化錫粉末、以及比表面積為2~13m2 /g之氧化鋅粉末作為原料而製備成形體，並於1200~1550℃下燒結上述成形體。
6.　如5之複合氧化物燒結體之製造方法，其中將比表面積為6~10m2 /g之氧化銦粉末、比表面積為5~10m2 /g之氧化錫粉末、以及比表面積為2~4m2 /g之氧化鋅粉末混合而製備混合粉體整體之比表面積為5~8m2 /g之混合粉體，藉由濕式介質攪拌磨來混合粉碎上述混合粉體，使混合粉體整體之比表面積增加1.0~3.0m2 /g，將上述已增加比表面積之混合粉體成形而製備成形體，於氧氣環境中在1250~1450℃下燒結上述成形體。
7.　一種濺鍍靶材，其包含如上述1至4中任一項之複合氧化物燒結體。
8.　如7之濺鍍靶材，其中上述複合氧化物燒結體中所含之金屬原子實質上為In原子、Sn原子及Zn原子，上述金屬原子之比率滿足下述式：
0<In/(In+Sn+Zn)<0.40
0.25≦Zn/(In+Sn+Zn)<0.70
0.05<Sn/(In+Sn+Zn)<0.25。
9.　一種非晶氧化物膜，其係於室溫以上450℃以下之成膜溫度下濺射如上述7或8之濺鍍靶材而獲得者，且電載體濃度未滿1018 /cm3 。
10.　一種薄膜電晶體，其中如上述9之非晶氧化物膜為通道層。
根據本發明，可提供一種可獲得TFT特性之均勻性、TFT特性之再現性以及TFT之良率良好之TFT面板的複合氧化物燒結體，及包含該複合氧化物燒結體之濺鍍靶材。
本發明之複合氧化物燒結體含有In、Zn及Sn，燒結體密度以相對密度之平均值計為90%以上，平均結晶粒徑為10μm以下，體電阻為30mΩcm以下。
本發明之複合氧化物燒結體含有In、Zn及Sn作為金屬原子。本發明之複合氧化物燒結體可包含氧空缺，亦可不滿足化學計量比。
又，本發明之複合氧化物燒結體進而亦可含有Ga、Al、Ge、Si、Zr、Hf、Cu等金屬原子。
再者，本發明之複合氧化物燒結體可實質上含有In、Zn及Sn，及任意之Ga、Al、Ge、Si、Zr、Hf、Cu之金屬原子以及氧，亦可僅由該等成分形成。所謂「實質上形成」，係指上述氧化物燒結體可僅由In、Zn及Sn，及任意之Ga、Al、Ge、Si、Zr、Hf、Cu之金屬原子以及氧形成，亦可於不有損本發明效果之範圍內含有除該等成分以外之其他成分。
本發明之複合氧化物燒結體之密度以相對密度計為90%以上，較好的是95%以上，更好的是98%以上。於複合氧化物燒結體之密度以相對密度計未滿90%之情形時，存在成膜中靶材破損、成膜速度變慢之虞。
再者，所謂上述相對密度，係指「對所混合之氧化物之密度進行重量分配而獲得的實測密度除以理論密度而得之值乘以100者」。
本發明之複合氧化物燒結體之平均結晶粒徑為10 μm以下，較好的是6 μm以下，更好的是4 μm以下。藉由將複合氧化物燒結體之平均結晶粒徑設為10 μm以下，可降低複合氧化物燒結體之體電阻，可提高所獲得之薄膜電晶體之TFT特性之均勻性及TFT特性之再現性。
本發明之複合氧化物燒結體之體電阻為30 mΩcm以下，較好的是10 mΩcm以下，更好的是1 mΩcm以上5 mΩcm以下。藉由將複合氧化物燒結體之體電阻設為30 mΩcm以下，可提高所獲得之薄膜電晶體之TFT特性之均勻性及TFT特性之再現性。
本發明之複合氧化物燒結體較好的是直徑10 μm以上之氧化錫之凝聚粒子數每1.00 mm2 為2.5個以下，更好的是2個以下，進而較好的是1個以下，特別好的是0.5個以下。藉由將複合氧化物燒結體中之直徑10 μm以上之氧化錫之凝聚粒子數設為每1.00 mm2 為2.5個以下，可使所獲得之薄膜電晶體之TFT之良率良好。推測其原因在於：由於氧化錫之凝聚粒子較少，而靶材之電阻均勻性提高，放電穩定等。
另一方面，於複合氧化物燒結體中之直徑10μm以上之氧化錫之凝聚粒子數每1.00mm2 超過2.5個的情形時，存在難以使複合氧化物燒結體之相對密度、平均結晶粒徑以及體電阻最佳化之虞。又，推測為：當連續濺鍍時，生成以複合氧化物燒結體中之氧化錫之凝聚粒子為起始點之異物(錫或銦之低級氧化物)，由於異常放電而產生微小粒子。
再者，所謂氧化錫之凝聚粒子，係指包含氧化錫之粒子狀部分。氧化錫之凝聚粒子係由於原料氧化錫在分離之狀態下殘留等原因而生成，可藉由使用電子探針X射線微量分析儀(electron probe microanalysis，EPMA)等進行組成之面分析而確認。
於X射線繞射中，本發明之複合氧化物燒結體之氧化錫相(110)之波峰強度I1、與除氧化錫以外之氧化物或複合氧化物相的處於X射線繞射圖中之2θ=15~40°之範圍內之最大波峰強度I2，較好的是I1/I2<1，更好的是I1/I2<0.1。更好的是無法確認到氧化錫相(110)之波峰強度I1。藉由I1/I2<1，可減少氧化錫之凝聚粒子數。
本發明之複合氧化物燒結體較好的是平面方向之相對密度之變異度為1%以下，平均孔隙數為800個/mm2 以下。
上述複合氧化物燒結體之平面方向之相對密度的不均更好的是0.5%以下，進而較好的是0.4%以下。藉由將複合氧化物燒結體之平面方向之相對密度的不均設為1%以下，可使所獲得之薄膜電晶體之TFT特性之均勻性及TFT特性之再現性良好。
再者，所謂複合氧化物燒結體之平面方向，係指製造靶材時切削複合氧化物燒結體之側(侵蝕側)且照射電漿之面方向。
所謂「複合氧化物燒結體之平面方向之相對密度的不均」，係指沿著照射電漿之面切出複數片之燒結體片之密度的不均。
上述複合氧化物燒結體之平均孔隙數更好的是500個/mm2 以下，進而較好的是300個/mm2 以下，特別好的是100個/mm2 以下。藉由將複合氧化物燒結體之平均孔隙數設為800個/mm2 以下，可使所獲得之薄膜電晶體之TFT特性之均勻性及TFT特性之再現性良好。
本發明之複合氧化物燒結體中所含之In、Zn及Sn之原子比較好的是滿足下述式。
0<In/(In+Sn+Zn)<0.75
0.25≦Zn/(In+Sn+Zn)≦0.75
0<Sn/(In+Sn+Zn)<0.50
更好的是滿足下述式。
0.05≦In/(In+Zn+Sn)≦0.60
0.35≦Zn/(In+Zn+Sn)≦0.65
0.05≦Sn/(In+Zn+Sn)≦0.30
進而較好的是滿足下述式。
0.18≦In/(In+Zn+Sn)≦0.45
0.45≦Zn/(In+Zn+Sn)≦0.60
0.10≦Sn/(In+Zn+Sn)≦0.22
藉由使複合氧化物燒結體中所含之In、Zn及Sn之原子比滿足上述式，可使所獲得之薄膜電晶體之TFT特性良好。又，藉由使複合氧化物燒結體中所含之In、Zn及Sn之原子比滿足上述式，於製作薄膜電晶體時可容易地進行濕式蝕刻。
又，作為本發明之其他樣態，複合氧化物燒結體中所含之In、Zn及Sn之原子比較好的是滿足下述式。
0<In/(In+Sn+Zn)<0.40
0.25≦Zn/(In+Sn+Zn)<0.70
0.05<Sn/(In+Sn+Zn)<0.25
更好的是滿足下述式。
0.2≦In/(In+Sn+Zn)<0.33
0.25≦Zn/(In+Sn+Zn)<0.70
0.05<Sn/(In+Sn+Zn)<0.15
藉由滿足上述範圍，可於削減稀有金屬之In量之狀態下獲得相對密度較高、比電阻較低之靶材。又，可使使用上述範圍之靶材而獲得之薄膜電晶體之TFT特性良好。
本發明之複合氧化物燒結體較好的是氮含量為5ppm(原子)以下。藉由將氮含量設為5ppm以下，而所獲得之半導體膜之氮含量下降，可提高TFT之可靠性及均勻性。
另一方面，於複合氧化物燒結體之氮含量超過5ppm之情形時，存在無法充分抑制濺鍍所獲得之靶材時之異常放電、及靶材表面之吸附氣體量之虞，並且存在靶材中之氮與銦於濺鍍時反應生成黑色氮化銦(InN)，混入至半導體膜中而導致良率降低之虞。推測其原因在於：於含有超過5ppm之氮原子之情形時，氮原子成為可動離子，由於閘極電壓應力而聚集在半導體界面上產生陷阱(trap)，或氮作為予體(donor)進行動作，使性能降低。
本發明之複合氧化物燒結體較好的是包含以Zn2 SnO4 所表示之尖晶石結構化合物。藉由複合氧化物燒結體包含以Zn2 SnO4 所表示之尖晶石結構化合物，可提高相對密度，降低體電阻。
再者，對於複合氧化物燒結體中存在以Zn2 SnO4 所表示之尖晶石結構化合物，可藉由X射線繞射進行確認。
本發明之複合氧化物燒結體之製造方法中，可使用氧化銦粉末、氧化鋅粉末以及氧化錫粉末作為原料粉末。又，亦可將該等化合物之複合氧化物等作為原料粉末。
上述各原料粉末之純度通常為99.9%(3N)以上，較好的是99.99%(4N)以上，進而較好的是99.995%以上，特別好的是99.999%(5N)以上。於各原料粉末之純度未滿99.9%(3N)之情形時，存在由於雜質而導致半導體特性下降、可靠性下降等之虞。特別是若各原料粉末之Na含量未滿100ppm，則於製造薄膜電晶體時可靠性提高而較好。
本發明中，將比表面積為4~14m2 /g之氧化銦粉末、比表面積為4~14m2 /g之氧化錫粉末、以及比表面積為2~13m2 /g之氧化鋅粉末用作起始原料，較好的是將下述混合粉體用作起始原料，該混合粉體包含比表面積為6~10 m2 /g之氧化銦粉末、比表面積為5~10 m2 /g之氧化錫粉末、以及比表面積為2~4 m2 /g之氧化鋅粉末，且混合粉體整體之比表面積為5~8 m2 /g。
藉由使用上述起始原料，可減少所獲得之複合氧化物燒結體中之氧化錫之凝聚粒子數，可提高TFT之良率。又，藉由使用上述起始原料，可使所得複合氧化物燒結體之相對密度之變異度減小，並可使TFT特性之均勻性及TFT特性之再現性良好。
再者，各原料粉末之比表面積較好的是大致相同。藉此，可更有效地進行後述之粉碎混合。具體而言，各原料粉末之比表面積之比宜相互為1/4~4倍以內，為1/2~2倍以內更佳。各原料粉末之比表面積之比如非落於上述範圍內，則可能無法有效地進行粉碎混合，而燒結體中亦可能有原料粉末粒子殘留。
氧化銦粉末、氧化錫粉末以及氧化鋅粉末之原子比並無特別限定，較好的是25~65：5~30：5~70，更好的是35~55：10~25：20~55。於氧化銦粉末、氧化錫粉末以及氧化鋅粉末之調配比為上述範圍之情形時，可容易有效地進行混合。
例如使用濕式介質攪拌磨將上述起始原料混合粉碎而製備混合粉體。此時，較好的是以混合粉碎後之混合粉體整體之比表面積較混合粉碎前之混合粉體整體之比表面積增加1.0~3.0 m2 /g之方式進行粉碎，或以粉碎後之混合粉體之平均中值粒徑為0.6~1μm左右之方式進行粉碎。
再者，混合方法並無特別限定，亦可利用乾式法進行。
藉由使用上述混合粉體，即使不經過預燒步驟及還原步驟，亦可獲得高密度之複合氧化物燒結體。藉由可省去預燒步驟，不僅製造步驟簡略化，且可防止於預燒步驟中生成氧化錫凝聚粒子，可減少氧化錫凝聚粒子數。並且，可防止由預燒步驟中之鋅昇華所引起之組成不均及相對密度不均之增加。
於混合粉碎後之混合粉體之比表面積之增加未滿1.0m2 /g、或混合粉碎後之混合粉體之平均中值粒徑超過1μm的情形時，存在無法充分增大所獲得之複合氧化物燒結體之燒結密度的情形。另一方面，於混合粉碎後之混合粉體之比表面積之增加部分超過3.0m2 /g、或混合粉碎後之混合粉體之平均中值粒徑未滿0.6μm的情形時，存在粉碎時之來自粉碎機器等之污染(雜質混入量)增加的情形。
再者，上述比表面積可利用BET(Brunauer-Emmett-Tellern，布厄特)法進行測定，平均中值粒徑可利用粒度分布儀進行測定。該等值可藉由利用乾式粉碎法、濕式粉碎法等粉碎混合粉體而進行調整。
使上述混合粉體成形而製備成形體。成形體之製備可使用自先前公知之各種濕式法或乾式法。
作為乾式法，可列舉：冷壓(Cold Press)法或熱壓(Hot Press)法等。
乾式法之冷壓(Cold Press)法係利用噴霧乾燥機等乾燥粉碎後之混合粉體後，進行成形而製備成形體。成形可採用公知方法，例如可採用加壓成形、冷均壓加壓、模具成形、澆鑄成形、射出成形。為了獲得燒結密度較高之燒結體(靶材)，較好的是藉由冷均壓(cold isostatic pressing，CIP)等加壓進行成形。
如上述所述，乾燥(造粒)較好的是利用噴霧乾燥機進行。造粒亦可藉由自然乾燥進行，但若藉由自然乾燥進行造粒，則存在下述擔憂：由於原料粉末之比重差而使得沈澱速度不同，因此引起SnO2 粉末、In2 O3 粉末、ZnO粉末之分離，無法獲得均勻造粒粉末。若使用該不均勻之造粒粉末製造燒結體，則存在產生氧化錫凝聚之情形、或相對密度之變異度增大之情形，導致TFT之良率降低、或不均增加。另一方面，於利用噴霧乾燥機進行造粒之情形時，可急速乾燥，故而不會發生上述問題。
作為濕式法，例如可使用過濾式成形法(參照日本專利特開平11-286002號公報)。該過濾式成形法係自陶瓷原料漿料中將水分減壓排水而製備成形體。
再者，成形時，亦可使用聚乙烯醇或甲基纖維素、聚合蠟、油酸等成形助劑。
燒結所製備之成形體而製造複合氧化物燒結體。
燒結可藉由流通氧而於氧氣環境中或於加壓下進行。
於氧氣環境中進行燒結之情形時，作為氧流量，較好的是2~20L/min，更好的是3~15L/min。藉由於氧氣環境中進行燒結，可獲得一種可抑制鋅之蒸發、平均孔隙數較少、氧化錫之凝聚粒子數較少、相對密度較高、相對密度之變異度較小、無空隙(void)之複合氧化物燒結體。又，藉由於氧氣環境中進行燒結，可降低燒結體中之氮濃度且可提高密度，故而可成膜一種可抑制濺鍍中之突起物或顆粒之產生且膜特性優異之氧化物半導體膜。另一方面，於氧流量處於上述範圍外之情形時，存在由於氧之導入抑制了氧空缺，而燒結體之比電阻變高之虞。
燒結溫度為1200~1550℃，較好的是1250~1450℃。藉由將燒結溫度設為1200℃以上，可提高燒結體之相對密度，亦可減少不均，且可抑制平均孔隙數。另一方面，藉由將燒結溫度設為1550℃以下，可抑制結晶粒徑之成長，且可抑制平均孔隙數。
燒結時間通常為1~60小時，較好的是2~40小時，特別好的是3~30小時。藉由將燒結時間設為1小時以上，可提高燒結體之相對密度，亦可減少不均。另一方面，藉由將燒結時間設為60小時以下，可抑制結晶粒徑之成長，且可抑制平均孔隙數。
燒結中，較好的是將於1000℃以上之升溫速度設為30℃/h以上，將冷卻時之降溫速度設為30℃/h以上。當於1000℃以上之升溫速度未滿30℃/h之情形時，存在進行氧化物之分解而導致孔隙數(針孔數)增多之虞。另一方面，於冷卻時之降溫速度未滿30℃/h之情形時，存在所獲得之複合氧化物燒結體之組成比變化之虞。
本發明之複合氧化物燒結體之製造方法亦可包含還原步驟。
還原步驟係為了對所獲得之燒結體進行還原處理，使燒結體之體積比電阻整體上均勻化而進行的任意步驟。
作為可使用之還原方法，例如可列舉：使用還原性氣體之方法、於真空中煅燒之方法、及利用惰性氣體之還原等。
作為上述還原性氣體，例如可使用氫氣、甲烷、一氧化碳、該等氣體與氧氣之混合氣體等。
又，作為上述惰性氣體，可使用氮氣、氬氣、該等氣體與氧氣之混合氣體等。
還原處理之溫度通常為300~1200℃，較好的是500~800℃。又，還原處理之時間通常為0.01~10小時，較好的是0.05~5小時。
本發明之複合氧化物燒結體可藉由實施研磨等加工而製成為靶材。具體而言，利用平面磨床磨削複合氧化物燒結體，使表面粗糙度Ra成為5μm以下，較好的是使Ra成為0.3μm以下，更好的是使Ra成為0.1μm以下。
亦可進而對上述磨削所獲得之靶材之濺鍍面實施鏡面加工，使平均表面粗糙度Ra成為1000埃以下。該鏡面加工(研磨)可採用機械研磨、化學研磨、化學機械研磨(機械研磨與化學研磨之併用)等公知之研磨技術。例如可藉由下述方式而獲得：利用固定磨粒拋光機(拋光液：水)拋光為#2000以上；或利用游離磨粒研磨機(研磨材：SiC膏等)進行研磨(lapping)後，將研磨材更換為鑽石膏進行研磨(lapping)。並不特別限制於上述研磨方法。
再者，靶材之清潔處理中可使用鼓風或流水清洗等。當利用鼓風去除異物時，若利用集塵器自噴嘴之對面側進行吸氣，則可更有效地去除。
除鼓風或流水清洗以外，亦可進行超音波清洗等。超音波清洗中，有效的是於頻率25~300KHz之間使靶材多重振盪而進行清洗之方法。例如宜於頻率25~300KHz之間每25KHz以12種頻率進行多重振盪而進行超音波清洗。
對所獲得之靶材進行加工後，焊接於支撐板上，藉此靶材成為可安裝於成膜裝置上加以使用之濺鍍靶材。支撐板較好的是銅製。焊接中較好的是使用銦焊料。
上述加工係將靶材切削加工為適合安裝於濺鍍裝置上之形狀，或進行切削加工以安裝支撐板等安裝用夾具之任意步驟。
靶材之厚度通常為2~20mm，較好的是3~12mm，特別好的是4~6mm。又，亦可將複數個靶材安裝於一個支撐板上而實質上成為一個靶材。
對於靶材表面，較好的是藉由200~10,000目之鑽石磨石進行精加工，更好的是藉由400~5,000目之鑽石磨石進行精加工。若使用未滿200目或超過10,000目之鑽石磨石，則存在靶材易破損之虞。
本發明之非晶氧化物膜可藉由於室溫以上450℃以下之成膜溫度下濺射包含本發明之複合氧化物燒結體之濺鍍靶材而獲得，電載體濃度未滿1018 /cm3 。
再者，本發明之非晶氧化物膜之組成通常與所使用之濺鍍靶材之組成大致一致。
成膜溫度較好的是50℃以上300℃以下。
於成膜溫度未滿室溫之情形時，存在由於冷凝而導致所獲得之膜含有水分之虞。另一方面，於成膜溫度超過450℃之情形時，存在基板變形、或膜中殘留應力而破損之虞。
作為上述濺鍍法，可列舉：DC(direct current，直流)濺鍍法、AC(alternating current，交流)濺鍍法、RF(radio frequency，射頻)磁控濺鍍法、電子束蒸鍍法、離子電鍍法等，較好的是DC濺鍍法。
關於濺鍍時之腔室內之壓力，例如於DC濺鍍法之情形時，通常為0.1~2.0Mpa，較好的是0.3~0.8MPa。於RF濺鍍法之情形時，通常為0.1~2.0Mpa，較好的是0.3~0.8MPa。
關於濺鍍時所施加之功率輸出，例如於DC濺鍍法之情形時，通常為10~1000W，較好的是100~300W。於RF濺鍍法之情形時，通常為10~1000W，較好的是50~250W。
RF濺鍍法之電源頻率例如為50Hz~50MHz，較好的是10k~20MHz。
作為濺鍍時之載氣，例如可列舉氧氣、氦氣、氬氣、氙氣及氪氣，較好的是氬氣與氧氣之混合氣體。於使用氬氣與氧氣之混合氣體之情形時，氬氣：氧氣之流量比通常為Ar：O2 =100~80：0~20，較好的是100~90：0~10。
作為基板，可使用玻璃、樹脂(PET(polyethylene terephthalate，聚對苯二甲酸乙二酯)、PES(polyether sulfone，聚醚碸)等)等。
所獲得之非晶氧化物膜之膜厚根據成膜時間及濺鍍法而有所不同，例如為5~300nm，較好的是10~120nm。
本發明之非晶氧化物膜可適宜用作薄膜電晶體之通道層。以下就本發明之非晶氧化物膜為通道層(半導體層)之薄膜電晶體加以說明。
圖1係表示本發明之薄膜電晶體(場效型電晶體)之一實施形態的概略剖面圖。
薄膜電晶體1係於基板10上形成有閘極電極20。以覆蓋閘極電極20之方式具有閘極絕緣膜30，於其上進而積層有通道層40。於通道層40之兩端部分別相對向地形成有源極電極50及汲極電極60。薄膜電晶體1中，除源極電極50及汲極電極60之一部分外，均由保護膜70覆蓋。
本發明之薄膜電晶體中，通道層(半導體層)為本發明之非晶氧化物膜。
本發明之非晶氧化物膜為非晶質，故而可改善與絕緣膜或保護層之密著性，即使大面積亦可容易獲得均勻之電晶體特性。
再者，對於半導體層為非晶質膜，可藉由X射線結晶結構分析進行確認。於未觀測到明確之波峰之情形時，半導體層為非晶質。
本發明之非晶氧化物膜之電載體濃度未滿1018 /cm3 ，故而非晶氧化物膜易成為非退化半導體，遷移率及開關比之平衡良好。再者，對於半導體層為非退化半導體，可藉由進行使用有霍爾效應之遷移率與載體密度之溫度變化的測定而判斷。
半導體層(非晶氧化物膜)之電載體濃度較好的是1013 /cm3 以上且未滿1018 /cm3 ，更好的是1014 ~1017 /cm3 。
藉由調整成膜時之氧分壓、或實施後處理而控制氧空缺量，調整載體密度，藉此可使半導體層成為非退化半導體。
另一方面，於半導體層為退化半導體而並非非退化半導體之情形時，存在由於載體過多而導致斷態電流、閘極洩漏電流增加，臨限值變為負而成為常開之虞。
半導體層之帶隙較好的是2.0~6.0eV，更好的是2.8~5.0eV。於半導體層之帶隙未滿2.0eV之情形時，存在吸收可見光而場效型電晶體進行錯誤動作之虞。另一方面，於半導體層之帶隙超過6.0eV之情形時，存在難以供給載體而導致場效型電晶體變得不發揮功能之虞。
半導體層之表面粗糙度(RMS(root mean square，均方根))較好的是1nm以下，更好的是0.6nm以下，進而較好的是0.3nm以下。於半導體層之RMS超過1nm之情形時，存在遷移率降低之虞。
半導體層較好的是維持了氧化銦之方鐵錳礦結構之共邊結構之至少一部分的非晶質膜。對於含有氧化銦之非晶質膜維持了氧化銦之方鐵錳礦結構之共邊結構之至少一部分，可以下述方式進行確認，即，藉由使用有高亮度之同步加速器輻射等之掠角入射X射線散射(Grazing Incidence X-Ray Scattering，GIXS)求得徑向分布函數(radial distribution function，RDF)，利用該徑向分布函數，根據表示In-X(X為In、Zn)之波峰位於0.30至0.36nm之間，可進行確認(F.Utsuno,et al.,Thin Solid Films,Volume 496,2006,Pages95-98)。
又，於將上述0.30至0.36nm間之RDF之最大值設為A，將0.36至0.42間之RDF之最大值設為B之情形時，較好的是原子間距離滿足A/B＞0.7之關係，更好的是滿足A/B＞0.85之關係，進而較好的是滿足A/B＞1之關係，特別好的是滿足A/B＞1.2之關係。
於A/B為0.7以下之情形時，當將半導體層用作電晶體之活性層時，存在遷移率降低、或臨限值及S值變得過大之虞。可認為上述情形反映出非晶質膜之短程秩序性較差。
In-In之平均鍵距較好的是0.3~0.322nm，更好的是0.31~0.32nm。In-In之平均鍵距可藉由X射線吸收分光法而求得。
藉由上述X射線吸收分光法，測定自上升起至擴展到高達數百eV之能量為止之延伸X光吸收精細結構(Extended X-ray Absorption Fine Structure，EXAFS)。EXAFS係藉由利用所激發之原子之周圍的原子將電子朝向後方散射而引起。引起飛出之電子波與後方散射之波之干涉效果。干涉取決於電子狀態之波長、及朝向周圍原子往返之光程長度。藉由對EXAFS進行傅裏葉變換(Fourier transform)可獲得徑向分布函數(RDF)，根據RDF之波峰可估計平均鍵距。
半導體層較好的是非晶質膜，非定域能階之能隙(E0 )為14meV以下。半導體層之非定域能階之能隙(E0 )更好的是10meV以下，進而較好的是8meV以下，特別好的是6meV以下。於非定域能階之能隙(E0 )超過14meV之情形時，當將半導體層用作電晶體之活性層時，存在遷移率降低、或臨限值及S值變得過大之虞。可認為上述情形反映出非晶質膜之短程秩序性較差。
半導體層之膜厚通常為0.5~500nm，較好的是1~150nm，更好的是3~80nm，特別好的是10~60nm。於半導體層之膜厚處於該範圍之情形時，遷移率及開關比等TFT特性特別良好。
於半導體層之膜厚未滿0.5nm之情形時，存在工業上難以均勻地成膜之虞。另一方面，於半導體層之膜厚超過500nm之情形時，存在成膜時間變長，工業上無法採用之虞。
基板並無特別限制，可使用公知之基板。例如可使用：鹼矽酸鹽系玻璃、無鹼玻璃、石英玻璃等玻璃基板，矽基板、丙烯酸、聚碳酸酯、聚萘二甲酸乙二酯(polyethylene naphthalate，PEN)等樹脂基板，聚對苯二甲酸乙二酯(PET)、聚醯胺等高分子膜基材等。
基板或基材之厚度通常為0.1~10mm，較好的是0.3~5mm。於玻璃基板之情形時，較好的是化學強化或熱強化者。於要求透明性或平滑性之情形時，較好的是玻璃基板、樹脂基板，特別好的是玻璃基板。於要求輕量化之情形時，較好的是樹脂基板或高分子基材。
場效型電晶體較好的是具有半導體層之保護膜。於無半導體之保護膜之情形時，存在於真空中或低壓下，半導體之表面層之氧脫附，斷態電流變高，臨界電壓變為負之虞。又，存在下述之虞：即使於大氣下，場效型電晶體亦受到濕度等周圍之影響，導致臨界電壓等電晶體特性之不均增大。
形成半導體層之保護膜之材料並無特別限制，例如可使用：SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等。該等中，較好的是SiO2 、SiNx 、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 ，更好的是SiO2 、SiNx 、Y2 O3 、Hf2 O3 、CaHfO3 ，特別好的是SiO2 、Y2 O3 、Hf2 O3 、CaHfO3 。
該等氧化物之氧數亦可不與化學計量比相一致(例如可為SiO2 亦可為SiOx )。又，SiNx 亦可含有氫元素。
保護膜亦可為積層有不同之兩層以上之絕緣膜的結構。
保護膜亦可為晶質、多晶質、非晶質之任一種，就工業上之製造容易性之觀點而言，較好的是多晶質或非晶質，更好的是非晶質。於保護膜並非非晶質膜之情形時，存在界面之平滑性較差，遷移率降低、或臨界電壓及S值變得過大之虞。
半導體層之保護膜較好的是非晶質氧化物或非晶質氮化物，更好的是非晶質氧化物。於保護膜並非氧化物之情形時，存在下述之虞：半導體層中之氧朝向保護層側移動，斷態電流增高、或臨界電壓變為負而顯示出常關。
又，半導體層之保護膜亦可為聚(4-乙烯酚)(poly(4-vinyl phenol)，PVP)、聚對二甲苯等有機絕緣膜。半導體層之保護膜亦可具有無機絕緣膜及有機絕緣膜之兩層以上積層結構。
形成閘極絕緣膜之材料並無特別限制，例如可使用：SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等。該等中，較好的是SiO2 、SiNx 、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 ，更好的是SiO2 、SiNx 、Y2 O3 、Hf2 O3 、CaHfO3 。
該等氧化物之氧數亦可不與化學計量比相一致(例如可為SiO2 亦可為SiOx )。又，SiNx 亦可含有氫元素。
閘極絕緣膜亦可為積層有不同之兩層以上之絕緣膜的結構。
閘極絕緣膜亦可為晶質、多晶質、非晶質之任一種，就工業上之製造容易性之觀點而言，較好的是多晶質或非晶質。
閘極絕緣膜亦可使用聚(4-乙烯酚)(PVP)、聚對二甲苯等有機絕緣膜。又，閘極絕緣膜亦可具有無機絕緣膜及有機絕緣膜之兩層以上積層結構。
形成閘極電極、源極電極以及汲極電極等各電極之材料並無特別限制，例如可使用：銦錫氧化物(ITO)、銦鋅氧化物、ZnO、SnO2 等透明電極；Al、Ag、Cr、Ni、Mo、Au、Ti、Ta、Cu等金屬電極；或包含該等之合金之金屬電極。
又，較好的是將電極設為兩層以上積層體，藉此降低接觸電阻、或提高界面強度。為了降低源極電極及汲極電極之接觸電阻，亦可對半導體層之與電極之界面進行電漿處理、臭氧處理等而調整電阻。
本發明之場效型電晶體中，亦可於半導體層與源極電極、汲極電極之間設置接觸層。較好的是接觸層之電阻低於半導體層。
接觸層之形成材料可使用與上述半導體層相同組成之複合氧化物。即，接觸層較好的是含有In、Zn、Sn等各元素。接觸層不含該等元素時，則接觸層與半導體層之間可能發生元素移動，進行應力試驗等時有臨界電壓之偏移(shift)增大。
本發明之場效型電晶體中，較好的是於半導體層與閘極絕緣膜之間及/或半導體層與保護膜之間具有電阻高於半導體層之氧化物電阻層。
無氧化物電阻層時，則有產生斷態電流、臨界電壓變為負值而成為常開、及成膜保護膜或蝕刻等後處理步驟時半導體層變質而特性劣化之虞。
作為氧化物電阻層，可例示以下膜。
(1)　利用較積層半導體層時更高之氧分壓成膜之與半導體層相同組成之非晶質氧化物膜
(2)　與半導體層相同組成、但改變組成比之非晶質氧化物膜
(3)　含有In及Zn且含有與半導體層不同之元素X之非晶質氧化物膜
(4)　以氧化銦為主成分之多晶氧化物膜
(5)　以氧化銦為主成分且摻雜有一種以上之Zn、Cu、Co、Ni、Mn、Mg等正二價元素之多晶氧化物膜
於氧化物電阻層為與半導體層相同組成、但改變組成比之非晶質氧化物膜之情形時，In組成比較好的是少於半導體層之In組成比。
氧化物電阻層較好的是含有In及Zn之氧化物。於氧化物半導體層不含該氧化物之情形時，存在下述之虞：於氧化物電阻層與半導體層之間發生元素移動，而於進行應力試驗等時臨界電壓之偏移增大。
本發明之薄膜電晶體較好的是具有對半導體層加以遮光之結構(例如遮光層)。於薄膜電晶體不具有對半導體層加以遮光之結構之情形時，存在光入射至半導體層而激發載體電子，導致斷態電流變高之虞。
於薄膜電晶體具有遮光層之情形時，遮光層較好的是於300~800nm具有吸收之薄膜。遮光層可設置於半導體層之上部及下部之任一部位，較好的是設置於上部及下部之兩個部位。
亦可將遮光層兼用作閘極絕緣膜、黑色矩陣等。於遮光層僅存在於半導體層之單側之情形時，需要於結構上進行設計以使光不會自無遮光層之側照射至半導體層。
上述場效型電晶體之各構成層可利用本技術領域中公知之方法而形成。
作為成膜方法，可使用：噴霧法、浸漬法、CVD法等化學成膜方法，或濺鍍法、真空蒸鍍法、離子電鍍法、脈衝雷射沈積法(pulsed laser deposition method)等物理成膜方法。就易控制載體密度及容易提高膜質方面而言，較好的是使用物理成膜方法，就生產性較高而言，更好的是使用濺鍍法。
濺鍍中，可利用使用複合氧化物之燒結靶材之方法、使用複數個燒結靶材且採用濺鍍之方法、使用合金靶材且採用反應性濺鍍之方法等，較好的是利用使用複合氧化物之燒結靶材之方法。使用複數個燒結靶材且採用濺鍍之方法、及使用合金靶材且採用反應性濺鍍之方法中，存在均勻性或再現性變差之情形、或非定域能階之能隙(E0 )增大之情形，從而存在遷移率降低、或臨界電壓增大等電晶體特性下降之虞。
可利用RF、DC、AC濺鍍法等公知之濺鍍法，就均勻性及量產性(設備成本)之觀點而言，較好的是DC濺鍍法或AC濺鍍法。
所形成之層可藉由各種蝕刻法加以圖案化。
本發明中，較好的是使用本發明之濺鍍靶材，利用DC或AC濺鍍法來成膜半導體層。藉由使用DC或AC濺鍍法，與使用RF濺鍍法之情形相比可降低成膜時之損害。因此，場效型電晶體中，可期待臨界電壓偏移降低、遷移率提高、臨界電壓減少、S值減少等效果。
本發明中，較好的是於成膜半導體層後在70~350℃下實施熱處理。特別好的是於形成半導體層與半導體層之保護膜後，在70~350℃下實施熱處理。
於熱處理溫度未滿70℃之情形時，存在所獲得之電晶體之熱穩定性或耐熱性降低、或遷移率降低、或S值增大、或臨界電壓變高之虞。另一方面，於熱處理溫度超過350℃之情形時，存在無法使用無耐熱性之基板，要花費熱處理用設備費用之虞。
熱處理溫度較好的是80~260℃，更好的是90~180℃，進而較好的是100~150℃。尤其藉由將熱處理溫度設為180℃以下，可利用PEN等耐熱性較低之樹脂基板作為基板，故而較好。
熱處理時間通常為1秒鐘~24小時，可根據熱處理溫度進行調整。
於熱處理溫度為70~180℃之情形時，熱處理時間較好的是10分鐘~24小時，更好的是20分鐘~6小時，進而較好的是30分鐘~3小時。
於熱處理溫度為180~260℃之情形時，熱處理時間較好的是6分鐘~4小時，更好的是15分鐘~2小時。
於熱處理溫度為260~300℃之情形時，熱處理時間較好的是30秒鐘~4小時，更好的是1分鐘~2小時。
於熱處理溫度為300~350℃之情形時，熱處理時間較好的是1秒鐘~1小時，更好的是2秒鐘~30分鐘。
上述熱處理較好的是於惰性氣體中且於氧分壓為10-3 Pa以下之環境下進行，或利用保護層覆蓋半導體層後進行。藉由於該等條件下進行熱處理，可提高再現性。
於本發明之薄膜電晶體具有接觸層之情形時，接觸層之製作方法並無特別限制，可改變成膜條件而成膜與半導體層相同組成比之接觸層；或成膜組成比與半導體層不同之接觸層；或對半導體層之與電極之接觸部分進行電漿處理或臭氧處理而提高電阻，藉此構成接觸層；或於成膜半導體層時根據氧分壓等成膜條件，而構成作為電阻比半導體層高之層的接觸層。
本發明之薄膜電晶體之遷移率較好的是1cm2 /Vs以上，更好的是3cm2 /Vs以上，進而較好的是8cm2 /Vs以上。於電晶體之遷移率未滿1cm2 /Vs之情形時，存在開關速度變慢而無法用於大畫面高精細之顯示器中之虞。
本發明之薄膜電晶體之開關比較好的是106 以上，更好的是107 以上，進而較好的是108 以上。
斷態電流較好的是2pA以下，更好的是1pA以下。於斷態電流超過2pA之情形時，當將本發明之薄膜電晶體用於顯示器中時，存在對比度變差及畫面之均勻性變差之虞。
閘極洩漏電流較好的是1pA以下。於閘極洩漏電流超過1pA之情形時，當將本發明之薄膜電晶體用於顯示器中時，存在對比度變差之虞。
臨界電壓通常為-5~10V，較好的是0~4V，更好的是0~3V，進而較好的是0~2V。於臨界電壓未滿-5V之情形時，存在變為常開，於斷開時需要施加電壓而導致消耗電力增大之虞。另一方面，於臨界電壓超過10V之情形時，存在驅動電壓增大而導致消耗電力增大、或需要較高之遷移率之虞。
本發明之薄膜電晶體之S值較好的是0.8V/dec以下，更好的是0.3V/dec以下，進而較好的是0.25V/dec以下，特別好的是0.2V/dec以下。於S值超過0.8V/dec之情形時，存在驅動電壓增大而導致消耗電力增大之虞。特別於將本發明之薄膜電晶體用於有機EL顯示器中之情形時，若將S值設為0.3V/dec以下以進行直流驅動，則可大幅度降低消耗電力而較好。
再者，所謂S值(Swing Factor)，係指當自斷開狀態使閘極電壓增加時，自斷開狀態至導通狀態，汲極電流急劇上升，S值表示該急劇程度之值。如下述式所定義般，將汲極電流上升1位(10倍)時之閘極電壓之增量看作S值。
S值=dVg/dlog(Ids)
S值越小，則越為急劇上升(「薄膜電晶體技術大全」，鵜飼育弘著，2007年出版，工業調查會)。若S值較大，則存在自導通切換為斷開時需要施加較高之閘極電壓，導致消耗電力增大之虞。
於50℃下對本發明之薄膜電晶體施加10μA之直流電壓100小時前後之臨界電壓的偏移量，較好的是1.0V以下，更好的是0.5V以下。於上述臨界電壓之偏移量超過1V之情形時，當將本發明之薄膜電晶體用於有機EL顯示器中時，存在畫質變化之虞。
又，較好的是於轉移曲線中使閘極電壓升降時之遲滯較小。
本發明之薄膜電晶體之通道寬度W及通道長度L之比W/L通常為0.1~100，較好的是0.5~20，更好的是1~8。於W/L超過100之情形時，存在洩漏電流增加、或開/關比降低之虞。於W/L未滿0.1之情形時，存在場效遷移率降低、或夾斷不明確之虞。
通道長度L通常為0.1~1000μm，較好的是1~100μm，進而較好的是2~10μm。於通道長度L未滿0.1μm之情形時，存在工業上難以製造且洩漏電流增大之虞。另一方面，於通道長度L超過1000μm之情形時，存在元件變得過大之虞。
實施例
以下基於實施例詳細說明本發明，但本發明只要不超出其主旨，則並不限定於以下實施例。
實施例1
[複合氧化物燒結體之製造]
使用下述氧化物粉末作為起始原料粉末。再者，利用BET法測定該等氧化物粉末之比表面積。
(a)　氧化銦粉末：4N，比表面積8m2 /g
(b)　氧化錫粉末：4N，比表面積8m2 /g
(c)　氧化鋅粉末：4N，比表面積5m2 /g
以原子比為(a)：(b)：(c)=35：15：50之方式稱量上述氧化物粉末並加以混合，而製備包含(a)、(b)及(c)之原料混合粉體。所製備之原料混合粉體之比表面積為6.3m2 /g。
一面確認混合粉體之比表面積，一面使用濕式介質攪拌磨來混合粉碎所製備之原料混合粉體。所獲得之粉碎後之混合粉體之比表面積比原料混合粉體之比表面積增加了2m2 /g。
再者，作為濕式介質攪拌磨之粉碎介質，使用1mmΦ 之氧化鋯珠。
利用噴霧乾燥機乾燥所獲得之粉碎後之混合粉體後，填充於模具(150mmΦ ，20mm厚)中，利用冷壓機進行加壓成形而製備成形體。一面流通氧氣，一面於氧氣環境中以1400℃將該成形體燒結4小時，而製造燒結體。將燒結體之製造條件示於表1。
如上所述，可不進行預燒步驟而獲得濺鍍靶材用燒結體。
藉由X射線繞射來分析所製造之燒結體。其結果可確認到燒結體包含以Zn2 SnO4 所表示之尖晶石結構化合物，且未確認到氧化錫相(110)之波峰強度I1。又，燒結體中之氮含量為5ppm以下。
燒結體中之氮含量可利用微量總氮分析裝置(total nitrogen，TN)進行測定。微量總氮分析裝置係用於在元素分析中僅將氮(N)、或僅將氮(N)及碳(C)作為對象元素，求得氮量、或氮量與碳量之分析。
TN中，於觸媒存在下使含氮無機物或含氮有機物進行分解，將N轉換為一氧化氮(NO)，使該NO氣體與臭氧進行氣相反應，藉由化學發光進行發光，根據該發光強度進行N之定量。
上述X射線繞射之測定條件如以下所示。
裝置：(股)Rigaku製造之Ultima-III
X射線：Cu-Kα線(波長為1.5406，利用石墨單色器進行單色化)
2θ-θ反射法，連續掃描(1.0°/分鐘)
採樣間隔：0.02°
狹縫DS、狹縫SS：2/3°，狹縫RS：0.6mm
對於所獲得之燒結體，利用以下方法對氧化錫之凝聚粒子數、相對密度、平均結晶粒徑、體電阻(mΩcm)、最大密度差、平均孔隙數、外觀(色不均)、及裂縫加以評價。將結果示於表1。
(1)　氧化錫之凝聚粒子數
最初自所獲得之燒結體切出分析用之小片，對該小片之觀察面進行研磨。對於該研磨面，使用電子探針X射線微量分析儀(EPMA)對是否存在氧化錫之凝聚粒子進行調查。使用JXA-8621MX(日本電子公司製造)作為分析裝置，於倍率為200倍之條件下進行錫之特性X像之面分析，將所獲得之結果輸出為圖像後，對直徑10μm以上之凝聚錫粒子進行計數。對於一個燒結體重複10次上述作業，加以平均，藉此作為每1.00mm2 之氧化錫之平均凝聚粒子數。
(2)　相對密度
切出燒結體之任意10處，利用阿基米德法求得該等之密度，將該等之密度之平均值作為燒結體之相對密度。
(3)　相對密度之變異度
切出燒結體之任意10處，利用阿基米德法求得該等之密度，依據該等之密度之平均值、最大值及最小值，根據下述式算出。
相對密度之變異度=(最大-最小)/平均×100(%)
(4)　平均結晶粒徑
將燒結體包埋至樹脂中，利用粒徑0.05μm之氧化鋁粒子對其表面進行研磨後，使用電子探針X射線微量分析儀(EPMA)之JXA-8621MX(日本電子公司製造)將研磨面放大至5000倍，對燒結體表面之30μm×30μm見方之框內所觀察之結晶粒子之最大徑進行測定。將該結晶粒子之最大徑作為平均結晶粒徑。
(5)　體電阻(mΩcm)
‧使用電阻率計(三菱化學(股)製造，Loresta)，依據四探針法(JIS R 1637)，對燒結體之任意10處測定體電阻，將該等之平均值作為燒結體之體電阻。
(6)　平均孔隙數
於燒結體之任意方向實施鏡面研磨後，進行蝕刻，利用SEM(scanning electronic microscope，掃描式電子顯微鏡)觀察組織，對每單位面積之直徑1μm以上之孔隙個數進行計數。
(7)　外觀(色不均)
於北窗日光下，自距離50cm處目測燒結體，如下述所示進行分類。
◎：完全沒有色不均
○：幾乎沒有色不均
△：有若干色不均
×：有色不均
(8)　裂縫
於北窗日光下，自距離50cm處目測燒結體，確認有無裂縫產生。
○：無
×：有
[濺鍍靶材之製造]
自所製造之燒結體切出靶材用燒結體。利用鑽石切割器將所切出之靶材用燒結體之側邊切斷，利用平面磨床研削表面，而製成表面粗糙度Ra為5μm以下之靶材原材料。其次，對靶材原材料之表面實施鼓風，進而於頻率25~300KHz之間每25KHz以12種頻率進行多重振動，而進行3分鐘超音波清洗。其後，利用銦焊料將靶材原材料焊接至無氧銅製支撐板上，而製成濺鍍靶材。具備了濺鍍靶材之表面粗糙度Ra≦0.5μm且無方向性之研削面。
[TFT面板之製作]
利用以下步驟來製作底閘極型TFT元件。
於玻璃基板上，在室溫下進行RF濺鍍而積層鉬金屬200nm後，利用濕式蝕刻加以圖案化，而製作閘極電極。其次，使用電漿輔助化學氣相沈積裝置(plasma enhanced chemical vapor deposition，PECVD)，於製作有閘極電極之基板上成膜SiOx 作為閘極絕緣膜。將所製造之濺鍍靶材安裝於作為DC濺鍍法之一的DC磁控濺鍍法之成膜裝置上，於成膜溫度50℃下在閘極絕緣膜上成膜非晶氧化物膜。利用霍爾效應測定裝置(Toyo Corporation製造)對非晶氧化物膜進行測定，結果電載體濃度為5×1017 /cm3 。其後，利用乾式蝕刻將非晶氧化物膜圖案化，而形成半導體層(膜厚為40nm)。使用PECVD成膜SiOx ，利用乾式蝕刻(RIE(reactive ion etching，反應性離子蝕刻))加以圖案化，而製成第一保護層(蝕刻阻止層)。繼而，利用DC濺鍍成膜Ti/Al/Ti積層膜。成膜後，利用乾式蝕刻(RIE)加以圖案化，而形成源極電極、汲極電極。進而，作為第二保護層，使用PECVD成膜SiNx 後，形成接觸孔而與外部配線連接。其後，於大氣下以280℃進行1小時熱處理，而製造通道長度為10μm、通道寬度為100μm之電晶體。於基板(TFT面板)內等間隔地排列形成有10×10=100個TFT。
對TFT面板內100個元件之特性全部進行評價。其結果除觀察到短路者以外，場效遷移率均在12~16cm2 /(V‧秒)之範圍內、臨界電壓均在0~1.0V之範圍內。特別是鄰接之TFT元件間幾乎觀察不到特性差異。
對於以上述方式獲得之TFT面板之特性變化，使用所製造之濺鍍靶材，製造TFT連續5批次，利用以下方法來評價該等之特性。將結果示於表1。
(9) TFT特性之均勻性
對同一面板內之Vg=6V之通態電流之最大值與最小值之比(最大值/最小值)進行測定。按照以下基準對最大值與最小值之比進行分類，並加以評價。
1.05以內：◎
1.10以內：○
1.20以內：△
超過1.20：×
(10) TFT特性之再現性
對連續5批次中之第1批與第100批之平均場效遷移率之比(第1批/第100批)進行測定。
(11) TFT之良率
對於連續10批次之面板，進行各同一面板內之100個TFT(合計1000個)之驅動確認，對所驅動之TFT數進行計數。然而，短路而無法驅動之TFT除外。依照以下基準將所驅動之TFT數分類，並加以評價。
驅動999個以上：◎
驅動995個以上且未滿999個：○
驅動990個以上且未滿995個：△
驅動未滿990個：×
實施例2~7及比較例1~8
使用表1及2所示之起始原料粉末，於表1及2所示之製造條件下製造燒結體，除此以外與實施例1相同地製造、評價燒結體，製造、評價TFT面板。將結果示於表1及2。
再者，例如比較例1中，燒結體之製造中包含預燒步驟，預燒步驟係於將混合粉體加以粉碎後，於大氣下以900℃下進行8小時。又，相對於實施例1中利用噴霧乾燥機進行造粒，例如比較例1中利用自然乾燥進行造粒，且自然乾燥進行12小時。
實施例8~13
以原子比如表3所示來稱量氧化物粉末，於下述條件下實施燒結，除此以外與實施例1相同地製造燒結體及靶材。將結果示於表3。
升溫速度：1℃/分鐘
燒結溫度：1480℃
燒結時間：12小時
加工：對厚度為9mm之燒結體之兩面各研磨2mm
藉由X射線繞射對各實施例中所製造之燒結體進行分析。結果如以下所述。
實施例8：以In2 O3 所表示之方鐵錳礦結構化合物與以Zn2 SnO4 所表示之尖晶石結構化合物為主成分。
實施例9-13：以Zn2 SnO4 所表示之尖晶石結構化合物為主成分。
 產業上之可利用性
本發明之複合氧化物燒結體可用作濺鍍靶材。使用本發明之濺鍍靶材所形成之薄膜可用作電晶體之通道層。
上文對本發明之若干個實施形態及/或實施例進行了詳細說明，業者於實質上不脫離本發明之新穎主旨及效果之情形時，可容易地對該等例示之實施形態及/或實施例實施多種變更。因此，該等多種變亦包含於本發明之範圍內。
該說明書中所記載之文獻內容全部引用於此。
1．．．薄膜電晶體
10．．．基板
20．．．閘極電極
30．．．閘極絕緣膜
40．．．通道層
50．．．源極電極
60．．．汲極電極
70．．．保護膜
圖1係表示本發明之薄膜電晶體之一實施形態的概略剖面圖。

Claims (7)

  1. 一種複合氧化物燒結體，其含有In、Zn及Sn，燒結體密度以相對密度計為90%以上，平均結晶粒徑為10 μm以下，體電阻為30 mΩcm以下，直徑10 μm以上之氧化錫之凝聚粒子數係每1.00 mm2 為2.5個以下，氮含量為5 ppm以下。
  2. 如請求項1之複合氧化物燒結體，其中平面方向之相對密度之變異度為1%以下，平均孔隙數為800個/mm2 以下。
  3. 如請求項1或2之複合氧化物燒結體，其中In、Zn及Sn之原子比滿足下述式：0<In/(In+Sn+Zn)<0.75 0.25≦Zn/(In+Sn+Zn)≦0.75 0<Sn/(In+Sn+Zn)<0.50。
  4. 一種濺鍍靶材，其包含如請求項1至3中任一項之複合氧化物燒結體。
  5. 如請求項4之濺鍍靶材，其中上述複合氧化物燒結體中所含之金屬原子In原子、Sn原子及Zn原子，上述金屬原子之比率滿足下述式：0<In/(In+Sn+Zn)<0.40 0.25≦Zn/(In+Sn+Zn)<0.70 0.05<Sn/(In+Sn+Zn)<0.25。
  6. 一種非晶氧化物膜，其係於室溫以上450℃以下之成膜溫度下濺射請求項4或5之濺鍍靶材而獲得者，且電載體濃度未滿1018 /cm3 。
  7. 一種薄膜電晶體，其中如請求項6之非晶氧化物膜為通道層。
TW098142342A 2008-12-12 2009-12-10 A composite oxide sintered body and a sputtering target comprising the same TWI399352B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008317037 2008-12-12

Publications (2)

Publication Number Publication Date
TW201029952A TW201029952A (en) 2010-08-16
TWI399352B true TWI399352B (zh) 2013-06-21

Family

ID=42242566

Family Applications (2)

Application Number Title Priority Date Filing Date
TW101142941A TWI472503B (zh) 2008-12-12 2009-12-10 A composite oxide sintered body and a sputtering target comprising the same
TW098142342A TWI399352B (zh) 2008-12-12 2009-12-10 A composite oxide sintered body and a sputtering target comprising the same

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW101142941A TWI472503B (zh) 2008-12-12 2009-12-10 A composite oxide sintered body and a sputtering target comprising the same

Country Status (6)

Country Link
US (2) US8753548B2 (zh)
JP (2) JP5145513B2 (zh)
KR (2) KR101254906B1 (zh)
CN (2) CN102245531B (zh)
TW (2) TWI472503B (zh)
WO (1) WO2010067571A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI472503B (zh) * 2008-12-12 2015-02-11 Idemitsu Kosan Co A composite oxide sintered body and a sputtering target comprising the same

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861147A (en) 1997-06-09 1999-01-19 The Procter & Gamble Company Methods for controlling environmental odors on the body using compositions comprising uncomplexed cyclodextrins and perfume
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5604888B2 (ja) * 2009-12-21 2014-10-15 住友大阪セメント株式会社 静電チャックの製造方法
WO2011118510A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5592952B2 (ja) 2010-07-30 2014-09-17 株式会社日立製作所 酸化物半導体装置
JP5540972B2 (ja) * 2010-07-30 2014-07-02 日立金属株式会社 酸化物半導体ターゲットおよび酸化物半導体膜の製造方法
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5367660B2 (ja) * 2010-08-31 2013-12-11 Ｊｘ日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜
JP2012256819A (ja) * 2010-09-08 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5651095B2 (ja) * 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2013070010A (ja) * 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012164963A (ja) * 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP2012158512A (ja) * 2011-01-14 2012-08-23 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP5750064B2 (ja) * 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5750063B2 (ja) * 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5750065B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180247A (ja) * 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2012180248A (ja) * 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2013153118A (ja) * 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
US9331206B2 (en) * 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
US20140102892A1 (en) * 2011-05-10 2014-04-17 Idemitsu Kosan Co., Ltd. In2o3-zno sputtering target
CN103534382B (zh) * 2011-05-10 2016-01-20 出光兴产株式会社 In2O3－SnO2－ZnO系溅射靶
US9093539B2 (en) 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103608924B (zh) * 2011-05-27 2016-08-10 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
WO2013179676A1 (ja) 2012-05-31 2013-12-05 出光興産株式会社 スパッタリングターゲット
KR20130137851A (ko) * 2012-06-08 2013-12-18 삼성디스플레이 주식회사 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법
US20150206615A1 (en) * 2012-07-31 2015-07-23 Sumitomo Metal Mining Co., Ltd. Oxide sintered body and tablet obtained by processing same
CN103579356A (zh) * 2012-08-10 2014-02-12 北京京东方光电科技有限公司 一种氧化物tft及其制备方法、显示面板和显示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP5883368B2 (ja) * 2012-09-14 2016-03-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
KR101319572B1 (ko) * 2012-12-26 2013-10-23 희성금속 주식회사 산화물 박막 트랜지스터의 안정성이 우수한 산화물 스퍼터링 타겟 및 이를 이용한 박막 트랜지스터
KR102166272B1 (ko) 2013-05-23 2020-10-16 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
JP6235325B2 (ja) * 2013-12-10 2017-11-22 株式会社東芝 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
JP2015214437A (ja) * 2014-05-08 2015-12-03 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
US10340390B2 (en) 2015-06-08 2019-07-02 Sharp Kabushiki Kaisha Semiconductor device and method for producing the same
JP6731147B2 (ja) * 2015-08-10 2020-07-29 日立金属株式会社 酸化物スパッタリングターゲット材
JP6781931B2 (ja) * 2015-12-11 2020-11-11 日立金属株式会社 スパッタリングターゲット材
CN111032905A (zh) * 2017-08-01 2020-04-17 出光兴产株式会社 溅射靶、氧化物半导体薄膜、薄膜晶体管以及电子设备
US10777662B2 (en) 2017-11-22 2020-09-15 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof
CN107946189B (zh) * 2017-11-22 2020-07-31 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管及其制备方法
CN108642458A (zh) * 2018-06-20 2018-10-12 江苏瑞尔光学有限公司 一种ito镀膜靶材及其制备方法
CN112266234A (zh) * 2020-10-27 2021-01-26 先导薄膜材料（广东）有限公司 一种eitzo靶材及其制备方法
KR102564866B1 (ko) * 2021-07-27 2023-08-07 충북대학교 산학협력단 산화물 이중 층 기반 ｉｇｚｏ 멤트랜지스터 및 이의 제조방법
CN116768604A (zh) * 2023-06-16 2023-09-19 芜湖映日科技股份有限公司 一种高密度izto靶材的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258263A (zh) * 2005-09-01 2008-09-03 出光兴产株式会社 溅射靶、透明导电膜及透明电极
CN101273153A (zh) * 2005-09-27 2008-09-24 出光兴产株式会社 溅射靶、透明导电膜和触摸板用透明电极
TW200845399A (en) * 2007-03-26 2008-11-16 Idemitsu Kosan Co Non-crystalline oxide semiconductor thin film, process for producing the same, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target
TW200844070A (en) * 2007-05-11 2008-11-16 Idemitsu Kosan Co In-Ga-Zn-Sn type oxide sinter and target for physical film deposition

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07100852B2 (ja) * 1991-11-26 1995-11-01 株式会社ジャパンエナジー Ｉｔｏスパッタリングタ−ゲット
JP4092764B2 (ja) 1998-03-13 2008-05-28 住友金属鉱山株式会社 ＺｎＯ系焼結体
JP4567127B2 (ja) * 1999-10-27 2010-10-20 帝人株式会社 透明導電積層体
CN1195886C (zh) * 1999-11-25 2005-04-06 出光兴产株式会社 溅射靶、透明导电氧化物和制备该溅射靶的方法
JP3915965B2 (ja) * 2001-05-30 2007-05-16 日鉱金属株式会社 Ｉｚｏスパッタリングターゲットの製造方法
JP4923358B2 (ja) 2001-08-21 2012-04-25 東ソー株式会社 Ｉｔｏターゲットおよびその製造方法
JP4396130B2 (ja) * 2003-04-22 2010-01-13 住友金属鉱山株式会社 Ｉｔｏ薄膜作製用ターゲットとその製造方法
JPWO2004105054A1 (ja) * 2003-05-20 2006-07-20 出光興産株式会社 非晶質透明導電膜、及びその原料スパッタリングターゲット、及び非晶質透明電極基板、及びその製造方法、及び液晶ディスプレイ用カラーフィルタ
JP4711244B2 (ja) 2003-11-25 2011-06-29 Ｊｘ日鉱日石金属株式会社 スパッタリングターゲット
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP2006002202A (ja) * 2004-06-16 2006-01-05 Sumitomo Metal Mining Co Ltd 透明導電性薄膜製造用スパッタリングターゲットおよびその製造方法
JP4761868B2 (ja) * 2005-07-27 2011-08-31 出光興産株式会社 スパッタリングターゲット、その製造方法及び透明導電膜
KR101141868B1 (ko) 2005-09-01 2012-05-11 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명 도전막 및 투명 전극
US8637124B2 (en) 2005-09-22 2014-01-28 Idemitsu Kosan Co., Ltd. Oxide material and sputtering target
JP4894293B2 (ja) 2006-02-24 2012-03-14 東ソー株式会社 導電性セラミックス焼結体及びスパッタリングターゲット並びにその製造方法
JP4730204B2 (ja) * 2006-05-24 2011-07-20 住友金属鉱山株式会社 酸化物焼結体ターゲット、及びそれを用いた酸化物透明導電膜の製造方法
US8156419B2 (en) * 2008-07-17 2012-04-10 International Business Machines Corporation Intelligent preloads of views and asynchronous loading of models using the MVC design pattern
CN101650520A (zh) * 2008-08-15 2010-02-17 索尼爱立信移动通讯有限公司 移动电话的可视激光触摸板和方法
WO2010067571A1 (ja) 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258263A (zh) * 2005-09-01 2008-09-03 出光兴产株式会社 溅射靶、透明导电膜及透明电极
CN101273153A (zh) * 2005-09-27 2008-09-24 出光兴产株式会社 溅射靶、透明导电膜和触摸板用透明电极
TW200845399A (en) * 2007-03-26 2008-11-16 Idemitsu Kosan Co Non-crystalline oxide semiconductor thin film, process for producing the same, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target
TW200844070A (en) * 2007-05-11 2008-11-16 Idemitsu Kosan Co In-Ga-Zn-Sn type oxide sinter and target for physical film deposition

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI472503B (zh) * 2008-12-12 2015-02-11 Idemitsu Kosan Co A composite oxide sintered body and a sputtering target comprising the same

Also Published As

Publication number Publication date
KR101254906B1 (ko) 2013-04-18
US8753548B2 (en) 2014-06-17
TW201307245A (zh) 2013-02-16
JPWO2010067571A1 (ja) 2012-05-17
CN102245531A (zh) 2011-11-16
US8871119B2 (en) 2014-10-28
CN102245531B (zh) 2016-05-11
US20130112971A1 (en) 2013-05-09
CN104926289A (zh) 2015-09-23
TWI472503B (zh) 2015-02-11
JP5145513B2 (ja) 2013-02-20
US20110260121A1 (en) 2011-10-27
KR20120136407A (ko) 2012-12-18
KR101549295B1 (ko) 2015-09-01
JP2012180274A (ja) 2012-09-20
KR20110095311A (ko) 2011-08-24
TW201029952A (en) 2010-08-16
WO2010067571A1 (ja) 2010-06-17
JP5894015B2 (ja) 2016-03-23

Similar Documents

Publication Publication Date Title
TWI399352B (zh) A composite oxide sintered body and a sputtering target comprising the same
JP6314198B2 (ja) 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP5189698B2 (ja) 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
US8999208B2 (en) In-Ga-Sn oxide sinter, target, oxide semiconductor film, and semiconductor element
JP5096250B2 (ja) 酸化物焼結体の製造方法、酸化物焼結体、スパッタリングタ−ゲット、酸化物薄膜、薄膜トランジスタの製造方法及び半導体装置
TWI567045B (zh) Sputtering target
TWI585227B (zh) A sputtering target, an oxide semiconductor thin film, and the like
TWI636959B (zh) Sputtering target, oxide semiconductor film, and the like
JP2010045263A (ja) 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
US8784699B2 (en) In-Ga-Zn-type oxide, oxide sintered body, and sputtering target
TWI619825B (zh) Sputter target, oxide semiconductor film and method of manufacturing same
TW201435120A (zh) 濺鍍靶、氧化物半導體薄膜及彼等之製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees