JP5592952B2 - 酸化物半導体装置 - Google Patents

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Description

本発明は、酸化物半導体装置に関し、特に、フラットパネルディスプレイ（Flat Panel Display：ＦＰＤ）、有機エレクトロルミネッセンス（Electro Luminescence：ＥＬ）照明、太陽電池、または電波による個体識別（Radio Frequency Identification：ＲＦＩＤ）等の電子デバイスに用いる酸化物半導体装置（酸化物半導体薄膜トランジスタ）に適用して有効な技術に関するものである。
近年、表示デバイスは、ブラウン管を用いた表示デバイスから、液晶ディスプレイまたはプラズマディスプレイ等のＦＰＤと呼ばれる平面型表示デバイスへと進化を遂げている。ＦＰＤでは、液晶による表示切り替えに関わるスイッチング素子として、薄膜トランジスタが採用されている。例えば、液晶ディスプレイのスイッチング素子としては、非晶質シリコンまたは多結晶シリコンをチャネル層に適用した薄膜トランジスタが採用されている。このようなＦＰＤには、更なる大面積化、高精細化またはフレキシブル化等の新機能の付与が求められており、画像素子デバイスとして高性能であることはもちろん、大面積のＦＰＤを製造可能とするプロセスまたはフレキシブル基板への対応も要求されている。
また、最近では、更なる大面積化またはフレキシブル化を目的として有機ＥＬを利用した有機ＥＬディスプレイも開発されている。有機ＥＬディスプレイでも、スイッチング素子として薄膜トランジスタが採用されている。しかし、有機ＥＬディスプレイが有機半導体層を駆動して直接発光を得る自発光デバイスであるため、上記液晶ディスプレイとは異なり、薄膜トランジスタに電流駆動デバイスとしての特性が要求されている。
このような背景から、表示デバイス向けの薄膜トランジスタのトランジスタ特性を向上させるために、近年、バンドギャップが３ｅＶ前後と大きく、透明で、低温による成膜が可能である酸化物半導体を薄膜トランジスタのチャネル層へ適用する検討が行われている。この酸化物半導体は、表示デバイスの他に、薄膜メモリまたはＲＦＩＤ等への適用も期待されている。
薄膜トランジスタのチャネル層を構成する酸化物半導体として、一般的には、酸化亜鉛（ＺｎＯ）または酸化錫（ＳｎＯ）が用いられているが、これらを用いた薄膜トランジスタには、しきい値電圧が変動しやすいという問題がある。そこで、薄膜トランジスタのしきい値電圧の変動を抑制することのできる酸化物半導体として、インジウムガリウム亜鉛複合酸化物（Indium Gallium Zinc Oxide：ＩＧＺＯ）が提案されている。
例えば特開２００６−１６５５３２号公報（特許文献１）には、Ｐ型領域とＮ型領域とを備え、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物をＮ型領域に用いた半導体デバイスであって、その非晶質酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む酸化物であることが開示されている。
また、特開２００６−１７３５８０号公報（特許文献２）には、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物、あるいは電子キャリア濃度が増加すると共に電子移動度が増加する傾向を示す非晶質酸化物からなる活性層を備え、かつ、ソース電極、ドレイン電極、ゲート電極のうち少なくとも１つが可視域の光に対して透過性を有する電界効果トランジスタであって、非晶質酸化物がＩｎ、Ｚｎ、およびＧａを含む酸化物であることが開示されている。
ＩＧＺＯをチャネル層に適用した薄膜トランジスタでは、多結晶シリコンをチャネル層に適用した薄膜トランジスタよりも良好なサブスレッショルドスロープの値が確認されている。また、ＩＧＺＯは表示デバイスへの応用に留まらず、超低電圧動作または超低消費電力を必要とする他のデバイスへの応用も期待される。しかし、一方で、このＩＧＺＯには資源枯渇や資源偏在の懸念があるＩｎまたはＧａが相当量含まれていることから、ＩＧＺＯは将来的な産業利用には不利と考えられる。
そこで、本願発明者らは、Ｉｎを利用しない酸化物半導体として、亜鉛錫複合酸化物（Zinc Tin Oxide：ＺＴＯ）を検討した。その結果、ＺＴＯをチャネル層に適用した薄膜トランジスタにおいて、ＩＧＺＯをチャネル層に適用した薄膜トランジスタと同等のトランジスタ特性を得ることができた。また、今後、スパッタリング法または蒸着法により酸化物半導体を成膜する際に使用する酸化物半導体ターゲットにも大きな需要ができるものと推定されるが、その際には、コストまたは資源確保の面からもＩｎまたはＧａのような希少金属を使用する材料よりも希少金属を使用しないＺＴＯのような材料の方が有利と考えられる。
特開２００６−１６５５３２号公報 特開２００６−１７３５８０号公報
ＺＴＯなどの酸化物半導体をチャネル層に適用した薄膜トランジスタでは、その酸化物半導体からなる膜（以下、酸化物半導体膜という）は、一般に、スパッタリング法または蒸着法により形成される。しかしながら、スパッタリング法または蒸着法で用いるターゲットの製造工程において、アルミニウム（Ａｌ）などのキャリアの発生に寄与するＩＩＩ族元素がターゲットに取り込まれることが多い。
例えば、ＺＴＯを成膜する際には、ターゲットの原料となる粉末材料に酸化亜鉛および酸化錫の高純度微粒子（例えば９９．９９％以上）を用いる。この粉末材料の微細化・混合スラリー化工程では、ボールミルの粉砕用ボールを用いて、組成分布のない焼結体を得るために、粉末材料を十分に混合させる。しかし、そのボールミルに投入される粉砕用ボールの材質がアルミナ（Ａｌ２Ｏ３）であるため、ドナーとなるＡｌが焼結体に０．１〜３．０ｗｔ．％（０．３〜９．０ａｔ．％）程度、不純物として取り込まれてしまう。
このようにＩＩＩ族元素が、薄膜トランジスタのチャネル層を構成する酸化物半導体膜に取り込まれると、酸化物半導体膜が半導体として動作せず、薄膜トランジスタがオフ動作不可能な状態となるという問題が生じる。これは、ターゲットの原料が酸化物材料であるため親和性が高く、ＩＩＩ族元素が酸化物（例えばＡｌ２Ｏ３）の状態で酸化物半導体膜に容易に取り込まれることに起因する。そして、その結果、薄膜トランジスタのしきい値電圧などのデバイス特性が変動すると考えられる。
本発明の目的は、酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、デバイス特性の変動を抑制することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、チャネル層はＩＶ族元素またはＶ族元素を導入した酸化亜鉛および酸化錫を主材料とする酸化物半導体により構成し、チャネル層に含まれるＩＶ族元素またはＶ族元素の不純物濃度（Ａ）とチャネル層に含まれるＩＩＩ族元素の不純物濃度（Ｂ）との比を、Ａ／Ｂ≦１．０、好ましくはＡ／Ｂ≦０．３とする。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
酸化物半導体膜をチャネル層に適用した薄膜トランジスタにおいて、デバイス特性の変動を抑制することができる。
本願発明者らが検討した純度２ＮレベルのＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本発明の実施の形態１によるＺＴＯターゲット（焼結体形成時に対抗ドープ材料として高純度ＳｉＯ２微粒子を添加）を用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本発明の実施の形態１によるＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの要部断面図である。 （ａ）〜（ｅ）は本発明の実施の形態１によるＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの製造工程を説明する薄膜トランジスタの要部断面図である。 本発明の実施の形態１による対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本願発明者らが検討した対抗ドープ元素を添加しないＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本発明の実施の形態１によるアクティブマトリクス型液晶ディスプレイの駆動回路の簡単な構成図である。 本発明の実施の形態１によるアクティブマトリクス型液晶ディスプレイの駆動回路に適用された薄膜トランジスタの配置例を示す要部平面図である。 本発明の実施の形態１による有機ＥＬディスプレイの駆動回路の回路図である。 本発明の実施の形態２によるトップゲートボトムコンタクト型薄膜トランジスタの要部断面図である。 本発明の実施の形態２によるトップゲートボトムコンタクト型薄膜トランジスタとトップエミッション型有機ＥＬ照明素子とを集積した構造を示す要部断面図である。 本発明の実施の形態２によるトップゲートボトムコンタクト型薄膜トランジスタとボトムエミッション型有機ＥＬ照明素子とを集積した構造を示す要部断面図である。 本発明の実施の形態２による対抗ドープ材料（Ｓｉ３Ｎ４）を添加したＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本発明の実施の形態２による対抗ドープ材料（ＢＮ）を添加したＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本願発明者らが検討した対抗ドープ元素を添加しないＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流−電圧特性を示すグラフ図である。 本発明の実施の形態３による薄膜トランジスタを用いたアンチヒューズ型メモリの構造を示す要部断面図である。 図１６に示したアンチヒューズ型メモリの動作を説明するグラフ図である。 （ａ）は本発明の実施の形態３による薄膜トランジスタを用いた整流回路の一例を示す回路図、（ｂ）はその整流回路の１３．５６ＭＨｚ高周波整流動作を説明するグラフ図である。 本発明の実施の形態３による複数の薄膜トランジスタを積層した構造を示す要部断面図である。 （ａ）は本発明の実施の形態３による薄膜トランジスタを用いた温度測定回路の一例を示す回路図、（ｂ）はその温度測定回路を構成する薄膜トランジスタと温度計測用ダイオードとを接続した構造の一部を示す要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本願発明では、酸化物半導体に、ドナーとしてキャリア（酸化物の場合には酸素欠損に起因する電子）を発生させる不純物元素であるＩＩＩ族元素（ボロン（Ｂ）、Ａｌ、Ｇａ、Ｉｎ）に対抗する不純物元素（対抗ドープ元素、対抗ドープ材料）として、そのキャリアを打ち消す役割をもつＩＶ族元素またはＶ族元素を添加し、酸化物半導体中のキャリア数の制御を行う。
図１は、ＺＴＯターゲットの製造工程で意図的に原材料にＡｌ（ＩＩＩ族元素）を添加して、ＺＴＯターゲットの純度を２Ｎレベルまで落とし、このＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフ図である。
正常な薄膜トランジスタでは、電圧が０Ｖ近傍のしきい値電圧から電流が急峻に増大し、電圧の増大により電流が飽和する電流−電圧特性を示すはずである。しかし、２Ｎレベルの純度のＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタでは、負バイアスの領域でオフ状態を得ることができず、スイッチング動作が不可能であることが分かる。この際のＺＴＯターゲット中のＡｌの不純物濃度は０．３ｗｔ．％（１．１ａｔ．％）であり、Ａｌの混入によるＺＴＯ膜中のキャリアの増大が、負バイアスの領域でオフ状態が得られなかった原因と考えられる。
そこで、ＩＩＩ族元素よりも電気陰性度の大きいＩＶ族元素またはＶ族元素を添加することにより、ＩＩＩ族元素の添加により発生したキャリア（電子）を相殺し、その数を抑制する。
図２は、ＺＴＯターゲットの製造工程で意図的に原材料にＡｌ（ＩＩＩ族元素）および高純度（９９．９９％以上）の酸化シリコン（ＳｉＯ２）微粒子を添加してＺＴＯターゲットを製造し、このＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフ図である。ここでは、ＺＴＯターゲット中のＳｉＯ２微粒子の不純物濃度が、ＺＴＯターゲット中のＡｌの不純物濃度（原材料の０．３ｗｔ．％（１．１ａｔ．％）程度）の１／１５程度となるように、原材料にＳｉＯ２微粒子が添加されている。
シリコン（Ｓｉ）（ＩＶ族元素）を添加することによりＺＴＯ膜中のキャリアが抑制され、良好な電流−電圧特性が得られていることが分かる。このように、ＺＴＯターゲットの製造工程時に混入したＩＩＩ族元素による過剰キャリアの抑制には、ＩＩＩ族元素の不純物濃度に合わせて適度な不純物濃度のＩＶ族元素またはＶ族元素を添加することが有効である。この対抗ドープ元素として有効となるＩＶ族元素またはＶ族元素の不純物濃度は、ＩＩＩ族元素の不純物濃度の１／２以下、好ましくは１／１０以下である。言い換えると、この対抗ドープ元素として有効となるＺＴＯターゲット中のＩＶ族元素またはＶ族元素の不純物濃度（ａ）とＩＩＩ族元素の不純物濃度（ｂ）との比は、ａ／ｂ≦０．５、好ましくはａ／ｂ≦０．１である。
ところで、ターゲットを用いてスパッタリング法または蒸着法によりＺＴＯ膜を成膜した場合、ターゲット粒子の飛び方により成膜後のＺＴＯ膜の材料組成がターゲット自体の材料組成と異なる。例えば前述の図１および図２に示した例では、ＺＴＯ膜中のＡｌの不純物濃度は１．０ｗｔ．％（３．２ａｔ．％）であった。従って、薄膜トランジスタに利用するＺＴＯ膜からなるチャネル層の材料組成は、上記ターゲットの材料組成とは異なる。組成分析等の結果から、対抗ドープ元素として有効となるチャネル層に含まれるＩＶ族元素またはＶ族元素の不純物濃度（Ａ）と、チャネル層に含まれるＩＩＩ族元素の不純物濃度（Ｂ）との比はＡ／Ｂ≦１．０、好ましくはＡ／Ｂ≦０．３と規定できる。
なお、これよりも高い濃度の対抗ドープ元素を添加すると、キャリア補足サイトの増大を招くため、サブスレッショルドスロープ値の劣化またはバイアスストレスによるしきい値電圧のシフト増大を起こすことになり、トランジスタ特性として有効ではなくなる。
次に、本実施の形態１によるスパッタリング法に用いる酸化物半導体ターゲットについて説明する。
高純度（例えば９９．９９％以上）の酸化亜鉛粉末および酸化錫粉末からなるＺＴＯターゲットを準備する。例えば成膜されたＺＴＯ膜においてＺｎ／（Ｚｎ＋Ｓｎ）組成比で０．７となるモル分率の量の酸化亜鉛粉末および酸化錫粉末を混合する。原材料粉末を混合する際に、アルミナボールを用いているので、原材料にＡｌ（ＩＩＩ族元素）が混入する。その不純物濃度は０．３ｗｔ．％（１．０ａｔ．％）程度と見積もられる。しかし、Ｓｉ（ＩＶ族元素）の不純物濃度がＡｌの不純物濃度の１／３程度となるように、高純度（９９．９９％以上）のＳｉＯ２微粒子が添加されている。四探針法による測定で得られるＺＴＯターゲットの抵抗率は、焼結体の酸素組成によって多少の変動はあるが、概ね１．０Ωｃｍ以上である。
ＺＴＯターゲットは、ＤＣバイアスによる放電が困難であるため、ＲＦバイアスによるスパッタリング法によりＺＴＯ膜を形成する。例えばスパッタリングガスとして１５％前後の酸素ガスを添加したアルゴン（Ａｒ）ガスを用い、圧力０．５Ｐａ、ＲＦ電力密度２．６５Ｗ／ｃｍ２、電極間距離８０ｍｍの条件においてＺＴＯ膜を形成する。このような条件において形成されたＺＴＯ膜の抵抗率は、約２．０Ωｃｍである。ＺＴＯ膜の抵抗率は、添加する酸素ガスの分圧により調整が可能であるが、半導体膜として応用する場合には０．１Ωｃｍ以上が望ましい。
次に、本実施の形態１による薄膜トランジスタの構造を図３に示す要部断面図を用いて説明する。図３中、符号１は支持基板、符号２はゲート電極、符号３はゲート絶縁膜、符号４はチャネル層、符号５はソース・ドレイン電極である。
例えばガラス基板、石英基板、サファイア基板、樹脂基板、またはフィルム等の支持基板１の主面上にゲート電極２が形成されている。ゲート電極２は、例えばモリブデン（Ｍｏ）膜またはＡｌ膜等の金属膜、Ａｌ膜とＭｏ膜等からなる積層金属膜、あるいはインジウム錫酸化（Indium Tin Oxide：ＩＴＯ）膜、インジウム亜鉛酸化（Indium Zinc Oxide：ＩＺＯ）膜、アルミニウムドープ酸化亜鉛（Aluminium Zinc Oxide：ＡＺＯ）膜、またはガリウムドープ酸化亜鉛（Gallium Zinc Oxide：ＧＺＯ）膜等の透明導電膜からなる。ゲート電極２を金属膜または積層金属膜により形成した場合、その厚さは、例えば３００ｎｍ程度である。
ゲート電極２の上層にゲート絶縁膜３が形成されている。ゲート絶縁膜３は、例えば酸化膜（例えばシリコン酸化膜）または窒化膜（例えばシリコン窒化膜）等からなり、その厚さは、例えば１００ｎｍ程度である。
ゲート絶縁膜３の上層にチャネル層４が形成されている。チャネル層４は、前述したＺＴＯターゲットを用いたスパッタリング法により形成されたＺＴＯ膜からなり、その厚さは、例えば５ｎｍ〜７５ｎｍ程度である。
チャネル層４の上層に、所定の距離（チャネル長）を設けて２つのソース・ドレイン電極（ソース電極またはドレイン電極として機能する電極）５が形成されている。ソース・ドレイン電極５は、例えばＭｏ膜またはＡｌ膜等の金属膜、Ａｌ膜とＭｏ膜等とからなる積層金属膜、あるいはＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜からなる。
次に、本実施の形態１による薄膜トランジスタの製造方法を図４（ａ）〜（ｅ）を用いて順次説明する。図４（ａ）〜（ｅ）は、それぞれＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの構造を示す要部断面図である。図４中、符号１は支持基板、符号２はゲート電極、符号３はゲート絶縁膜、符号４はチャネル層、符号５はソース・ドレイン電極、符号６はパッシベーション膜、符号７は接続孔、符号８は配線である。
まず、図４（ａ）に示すように、例えばガラス基板、石英基板、サファイア基板、樹脂基板、またはフィルム等の支持基板１を用意する。次に、支持基板１の主面上に蒸着法またはスパッタリング法等により導電体膜を堆積する。この導電体膜は、例えばＭｏ膜またはＡｌ膜等の金属膜、Ａｌ膜とＭｏ膜等からなる積層金属膜、あるいはＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜である。続いて、リフトオフプロセスまたはエッチングプロセスにより上記導電体膜を加工して、ゲート電極２を形成する。
次に、ゲート電極２の上層にスパッタリング法、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法、または蒸着法等により、例えば厚さ１００ｎｍ程度の絶縁膜（例えば酸化膜（例えばシリコン酸化膜）または窒化膜（例えばシリコン窒化膜）等）を堆積し、この絶縁膜からなるゲート絶縁膜３を形成する。
次に、図４（ｂ）に示すように、ゲート絶縁膜３の上層に、ＺＴＯターゲットを用いたＲＦマグネトロンスパッタリング法によりＺＴＯ膜を堆積する。続いて、レジストパターンをマスクとして、シュウ酸系エッチング液または塩酸系エッチング液を用いたウエットエッチング法により上記ＺＴＯ膜を加工して、チャネル層４を形成する。チャネル層４（ＺＴＯ膜）の厚さは、適用するデバイスによっても異なるが、５ｎｍ〜７５ｎｍ程度が好ましい。
次に、図４（ｃ）に示すように、ＺＴＯ膜からなるチャネル層４の上層に、蒸着法またはスパッタリング法等により導電体膜を堆積する。この導電体膜は、例えばＭｏ膜またはＡｌ膜等の金属膜、Ａｌ膜とＭｏ膜等からなる積層金属膜、あるいはＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜である。続いて、リフトオフプロセスまたはエッチングプロセスにより上記導電体膜を加工して、ソース・ドレイン電極５を形成する。
次に、図４（ｄ）に示すように、チャネル層４およびソース・ドレイン電極５を覆うパッシベーション膜６を堆積する。続いて、レジストパターンをマスクとしてパッシベーション膜６を加工して、ソース・ドレイン電極５に達する接続孔７を形成する。
次に、図４（ｅ）に示すように、接続孔７の内部を含むパッシベーション膜６の上層に導電体膜を堆積する。この導電体膜は、例えばＡｌ膜等の金属膜、チタン（Ｔｉ）膜と金（Ａｕ）膜等からなる積層金属膜、あるいはＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜である。続いて、レジストパターンをマスクとして上記導電体膜を加工し、配線８を形成する。以上に説明した製造工程を経て、本実施の形態１によるボトムゲートトップコンタクト型薄膜トランジスタが略完成する。
前述の図４（ａ）〜（ｅ）を用いて説明した製造方法により形成した薄膜トランジスタの特性を評価した。薄膜トランジスタのチャネル層に、ＺＴＯターゲットを用いてＲＦマグネトロンスパッタ法により形成された厚さ２５ｎｍのＺＴＯ膜を適用した。ＺＴＯ膜の成膜時には５ｒｐｍの基板回転機構を用いている。ゲート電極はＭｏ膜（厚さ３００ｎｍ）からなり、ソース・ドレイン電極はＡｌ膜（厚さ１５０ｎｍ）とＣｏ膜（厚さ１０ｎｍ）との積層金属膜からなる。また、ゲート長は３μｍ、ゲート幅は５０μｍである。この薄膜トランジスタは、１０００時間連続使用においてしきい値電圧の変動が０．５Ｖ以下に抑えられており、その他の基本的特性においても、例えば移動度２０ｃｍ２／Ｖｓ以上、オンオフ比１０６以上と良好な値が得られた。成膜後のＺＴＯ膜中のＡｌの不純物濃度は１．０ｗｔ．％（３．２ａｔ．％）、対抗ドープ元素であるＳｉの不純物濃度は０．３ｗｔ．％（１．１ａｔ．％）である。
図５に、本実施の形態１による対抗ドープ元素を添加したＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性のグラフ図を示す。
チャネル層内に混入したＡｌの不純物濃度が１．０ｗｔ．％（３．２ａｔ．％）にも関わらず、対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタでは、２００ｍＶ／ｄｅｃ以下のサブスレッショルドスロープ値を有する良好なトランジスタ特性が得られた。
比較のために、図６に、本願発明者らが検討した対抗ドープ元素を添加しないＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性のグラフ図を示す。
対抗ドープ元素を添加しないＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタはオフ動作せず、その電流−電圧特性は導電膜をチャネル層に適用した薄膜トランジスタの特性のようになっている。
図７および図８に、前述の図５に示したトランジスタ特性を有する薄膜トランジスタ（対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタ）を、画素毎のスイッチング素子として適用したアクティブマトリクス型液晶ディスプレイの駆動回路を示す。図７はアクティブマトリクス型液晶ディスプレイの駆動回路の簡単な構成図であり、図８はアクティブマトリクス型液晶ディスプレイの駆動回路に適用された薄膜トランジスタの配置例を示す要部平面図である。図７および図８中、符号１０は支持基板、符号１１はデータ線制御回路、符号１２はゲート線制御回路、符号１３はゲート線、符号１４はデータ線、符号１５は画素電極、符号１６はスイッチング用薄膜トランジスタである。
アクティブマトリクス型液晶ディスプレイの駆動回路に、前述の図５に示したトランジスタ特性を有する薄膜トランジスタを適用したところ、この薄膜トランジスタは必要とする特性を備えており、アクティブマトリクス型液晶ディスプレイの実用に耐えることが明らかとなった。
また、図９に、前述の図５に示したトランジスタ特性を有する薄膜トランジスタ（対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタ）を適用した有機ＥＬディスプレイの駆動回路を示す。図９中、符号１３はゲート線、符号１４はデータ線、符号１６はスイッチング用薄膜トランジスタ、符号１７はバッファ容量、符号１８は電流駆動用薄膜トランジスタ、符号１９は有機ＥＬダイオードである。
図９に示すように、対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタは、有機ＥＬディスプレイの駆動回路にも適用することができる。
対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタは、非晶質シリコンをチャネル層に適用した薄膜トランジスタと比較して、大面積、高均一、および低温プロセスを実現できる。これにより、ディスプレイパネルの製造コストについても、ＺＴＯ膜の形成プロセスに関わるコスト増加のみで済むため、対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタを採用しても、ディスプレイパネルの製造コストの増加を抑えることができる。また、液晶ディスプレイの場合、非晶質シリコンをチャネル層に適用した薄膜トランジスタでは、しきい値電圧の変動を抑えるための補正回路などを組み込む必要があるが、対抗ドープ元素を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタでは、上記補正回路は不要である。これにより薄膜トランジスタ周辺の平坦性が確保されるため、非晶質シリコンの薄膜トランジスタに比較して相対的に高精細化も実現される。
なお、本実施の形態１では、成膜されたＺＴＯ膜においてＺｎ／（Ｚｎ＋Ｓｎ）組成比が０．７の場合について説明したが、別段この組成比に限定されるものではなく、０．６〜０．８の範囲、好ましくは０．６５〜０．７の範囲であればよい。ウエットエッチングの特性に多少の変化は出るものの、その他のＺｎ／（Ｚｎ＋Ｓｎ）組成比においても薄膜トランジスタ自体の特性はほぼ同等の値を得ることができる。
また、ＺＴＯ膜の成膜方法として、ＲＦマグネトロンスパッタリング法を例示したが、リング状にターゲットを成形し、電子サイクロトロン共鳴（Electron Cyclotron Resonance：ＥＣＲ）スパッタリング法を用いても良く、同様な結果を得ることができる。また、スパッタリング法以外の成膜方法、例えば蒸着法でも同様な結果を得ることができる。その他、パルスレーザ蒸着などを用い、エピタキシャル成長が可能な単結晶基板を用いれば、薄膜トランジスタのみならず酸化物半導体単結晶とそれを用いたデバイスの製作も可能である。
また、本実施の形態１では、本願発明をボトムゲートトップコンタクト型薄膜トランジスタに適用した例を記述したが、別段この構造に限定するものではなく、ボトムゲートボトムコンタクト型、トップゲートトップコンタクト型、またはトップゲートボトムコンタクト型のいずれの構造の薄膜トランジスタにおいてもほぼ同等な特性を得ることが可能である。また、これらの薄膜トランジスタは、アクティブマトリクス型液晶ディスプレイの駆動回路、有機ＥＬ用ディスプレイの駆動回路、ＲＦＩＤタグ、または積層型集積半導体デバイスなどにも利用することが可能である。
また、本実施の形態１では、ＩＶ族元素（Ｓｉ）単体を対抗ドープ元素として用いたが、その他のＩＶ元素（カーボン（Ｃ）、Ｓｉ、Ｇｅ）のいずれか１種類の単体、Ｖ族元素（窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ））のいずれか一種類の単体、またはＩＶ族元素およびＶ族元素の組み合わせでも同様な効果が得られる。
このように、本実施の形態１によれば、薄膜トランジスタ（ボトムゲートトップコンタクト型薄膜トランジスタ）のチャネル層に、対抗ドープ元素を添加したＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜を適用することにより、例えば２００ｍＶ／ｄｅｃ以下のサブスレッショルドスロープ値を有し、しきい値電圧の変動が小さい薄膜トランジスタを実現することができる。
（実施の形態２）
本実施の形態２による薄膜トランジスタの構造について図１０〜図１２を用いて説明する。図１０はトップゲートボトムコンタクト型薄膜トランジスタの要部断面図、図１１はトップゲートボトムコンタクト型薄膜トランジスタとトップエミッション型有機ＥＬ照明素子との集積構造を示す要部断面図、図１２はトップゲートボトムコンタクト型薄膜トランジスタとボトムエミッション型有機ＥＬ照明素子との集積構造を示す要部断面図である。
本実施の形態２においても、前述した実施の形態１と同様に、ＺＴＯターゲットを用いてＺＴＯ膜を形成する。しかし、その製造過程において、０．１〜１．０ｗｔ．％（０．３〜３．２ａｔ．％）程度の不純物（例えばＡｌ（ＩＩＩ族元素））が混入してしまう。そこで、対抗ドープ材料として窒化シリコン（Ｓｉ３Ｎ４）粉末または窒化ボロン（ＢＮ）粉末を、Ａｌの不純物濃度の１／１０程度添加し、混合して、ＺＴＯターゲットを製造する。
このＺＴＯターゲットを用いた電子ビーム蒸着法により、薄膜トランジスタのチャネル層に適用されるＺＴＯ膜を形成する。加速電圧６ｋＶおよびビーム電流７０ｍＡの条件において、約５ｎｍ／ｍｉｎの成膜速度が得られる。この成膜方法では、イオン打ち込み等による界面への損傷が少ないので、基板温度が室温であっても良質の薄膜トランジスタを形成することができる。ＺＴＯ膜の膜密度を高めるため、成膜時に酸素イオン等の照射を同時に行ってもよい。
次に、本実施の形態２による薄膜トランジスタの構造を図１０に示す要部断面図を用いて説明する。図１０中、符号２０は支持基板、符号２１はソース・ドレイン電極、符号２２はチャネル層、符号２３はゲート絶縁膜、符号２４はゲート電極、符号２５はパッシベーション膜である。
例えばガラス基板、石英基板、樹脂基板、またはフィルム等の支持基板２０の主面上に、ＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜からなる２つのソース・ドレイン電極（ソース電極またはドレイン電極として機能する電極）２１が、所定の距離を設けて形成されている。透明導電膜は蒸着法またはスパッタリング法等により形成され、フォトリソグラフィ法とウエットエッチング法により上記透明導電膜を加工することによってソース・ドレイン電極２１は形成される。
隣接する２つのソース・ドレイン電極２１の間の支持基板２０の主面上に、その両端を２つのソース・ドレイン電極２１にそれぞれ乗り上げて、ＺＴＯ膜からなるチャネル層２２が形成されている。ＺＴＯ膜は対抗ドープ元素を添加したＺＴＯターゲットを用いて電子ビーム蒸着法により形成され、フォトリソグラフィ法とウエットエッチング法により上記ＺＴＯ膜を加工することによってチャネル層２２は形成される。チャネル層２２の厚さは、例えば５０ｎｍ程度である。
チャネル層２２の上層にゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、例えば酸化膜（例えばシリコン酸化膜）または窒化膜（例えばシリコン窒化膜）等からなり、その厚さは、例えば１００ｎｍ程度である。
ゲート絶縁膜２３の上層で、隣接する２つのソース・ドレイン電極２１の間に、ＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、またはＧＺＯ膜等の透明導電膜からなるゲート電極２４が形成されている。透明導電膜は蒸着法またはスパッタリング法等により形成され、フォトリソグラフィ法とウエットエッチング法により上記透明導電膜を加工することによってゲート電極２４は形成される。ゲート電極２４の厚さは、例えば２００ｎｍ程度である。
ゲート電極２４、ゲート絶縁膜２３、およびソース・ドレイン電極２１を覆うように、支持基板２０の主面上にパッシベーション膜２５が形成されている。
このような薄膜トランジスタは、その全製造工程において、ほぼ室温で製造することが可能であるため、有機ＥＬ照明素子との集積化に適している。
図１１に、マルチユニット構造のトップエミッション型有機ＥＬ照明素子を形成したマトリックス基板上に、トップゲートボトムコンタクト型薄膜トランジスタを形成した集積構造の一例を示す。図１１中、符号２１はソース・ドレイン電極、符号２２はチャネル層、符号２３はゲート絶縁膜、符号２４はゲート電極、符号２５はパッシベーション膜、符号３０は支持基板、符号３１は対向電極、符号３２は有機ＥＬ層、符号３３は中間層、符号３４は層間絶縁膜（平坦化膜）、符号３５は層間絶縁膜兼支持基板である。
トップエミッション型有機ＥＬ照明素子の場合は、透過率の高い薄膜トランジスタが望ましい。例えばゲート電極２４およびソース・ドレイン電極２１には、透過率の高い、ＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、ＧＺＯ膜、ボロンドープ酸化亜鉛（ＢＺＯ）膜、または酸化セリウム（ＣｅＯ２）を添加したＡＺＯ膜などの透明導電膜が必要である。透明導電膜の厚さは、例えば２００〜４００ｎｍである。支持基板３０の主面上に形成する対向電極３１は、金属電極でも透明電極でもよい。
図１２に、マルチユニット構造のボトムエミッション型有機ＥＬ照明素子を形成したマトリックス基板上に、トップゲートボトムコンタクト型薄膜トランジスタを形成した集積構造の一例を示す。図１２中、符号２１はソース・ドレイン電極、符号２２はチャネル層、符号２３はゲート絶縁膜、符号２４はゲート電極、符号２５はパッシベーション膜、符号３０は支持基板、符号３１は対向電極、符号３２は有機ＥＬ層、符号３３は中間層、符号３４は層間絶縁膜（平坦化膜）、符号３５は層間絶縁膜兼支持基板である。
ボトムエミッション型有機ＥＬ照明素子の場合は、ゲート電極２４およびソース・ドレイン電極２１に金属材料の適用が可能である。例えばゲート電極２４をＭｏ膜（厚さ２００ｎｍ）により構成し、ソース・ドレイン電極２１をＡｌ膜（厚さ１５０ｎｍ）とＣｏ膜（厚さ５０ｎｍ）とからなる積層金属膜により構成することができる。しかし、支持基板３０の主面上に形成する対向電極３１は、透過率の高い、ＩＴＯ膜、ＩＺＯ膜、ＡＺＯ膜、ＧＺＯ膜、ＢＺＯ膜、またはＣｅＯ２を添加したＡＺＯ膜などの透明導電膜が必要である。透明導電膜の厚さは、例えば２００〜４００ｎｍである。
薄膜トランジスタを有機ＥＬ照明素子の調光回路に用いる場合、例えばゲート長が１００μｍ、ゲート幅が１ｍｍの薄膜トランジスタを用いる。この薄膜トランジスタは、２０００時間連続使用においてしきい値電圧の変動が０．５Ｖ以下に抑えられており、その他の基本的特性においても、例えば移動度２０ｃｍ２／Ｖｓ以上、オンオフ比１０６以上と良好な値が得られている。
図１３は、対抗ドープ材料としてＳｉ３Ｎ４を添加したＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフ図、図１４は、対抗ドープ材料としてＢＮを添加したＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフ図である。
図１３に示すように、ＳｉおよびＮの対抗ドープ元素を含むＺＴＯ膜をチャネル層に適用した薄膜トランジスタでは、２００ｍＶ／ｄｅｃ以下の良好なサブスレッショルドスロープ値が得られた。組成分析の結果、チャネル層内のＡｌの不純物濃度は０．２ｗｔ．％（０．７ａｔ．％）、ＳｉおよびＮの合計の不純物濃度は０．０４ｗｔ．％（０．０９ａｔ．％）であった。
また、図１４に示すように、ＢおよびＮの対抗ドープ元素を含むＺＴＯ膜をチャネル層に適用した薄膜トランジスタでは、３００ｍＶ／ｄｅｃ以下の良好なサブスレッショルドスロープ値が得られた。組成分析の結果、チャネル層内のＡｌの不純物濃度は０．２ｗｔ．％（０．７ａｔ．％）、ＢおよびＮの合計の不純物濃度は０．０２ｗｔ．％（０．０６ａｔ．％）であった。
比較のために、図１５に、本願発明者らが検討した対抗ドープ元素を添加しないＺＴＯターゲットを用いて電子ビーム蒸着法により形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタの電流（Ｉｄ）−電圧（Ｖｇ）特性を示すグラフ図を示す。
対抗ドープ元素を添加しないＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタはオフ動作せず、その電流−電圧特性は導電膜をチャネル層に適用した薄膜トランジスタの特性のようになっている。
本実施の形態２による薄膜トランジスタは、アクティブマトリクス型アレイとして有機ＥＬ照明素子との集積構造の適合性に優れており、有機ＥＬ照明の他、無機ＥＬ照明などに応用が可能である。前述した図１１および図１２では、本実施の形態２による薄膜トランジスタを照明調節用トランジスタに用いた有機ＥＬ照明の基本構造の一例を示している。マルチユニット構造の白色の有機ＥＬ照明素子のサイズが、例えば１ｍｍ×１．５ｍｍ以上の平面構造であり、さらに、薄膜トランジスタ自体が透過率８５％以上であるので、発光側に薄膜トランジスタが存在しても実用の問題はない。
また、本実施の形態２による薄膜トランジスタを利用したアクティブマトリクス制御により、有機ＥＬ照明素子の調光制御が可能である。つまり、有機ＥＬ照明素子を画素のように考えて、一部の画素をスイッチオフすることにより光量を制御することができる。動的または静的なオン−オフパターンを作成し、光量順に並べることにより擬似的なシームレス制御も可能である。
また、このような調光制御によって画素制御機能を付与することができるので、有機ＥＬ照明で問題とされる有機ＥＬ材料の成膜不均一性などに起因する有機ＥＬ照明素子の破壊が防止でき、有機ＥＬ照明の長寿命化にも有効である。
さらに、有機ＥＬ照明とほぼ同様の構成で、有機ＥＬ素子を微細化し、薄膜トランジスタと有機ＥＬ素子とを集積した構造を有機ＥＬディスプレイに適用することが可能である。
なお、本実施の形態２では、Ｖ族元素（Ｓｉ、Ｂ）とＶ族元素（Ｎ）の組み合わせを対抗ドープ材料として用いたが、その他のＩＶ元素（Ｃ、Ｓｉ、Ｇｅ）のいずれか一種類の単体、Ｖ族元素（Ｎ、Ｐ、Ａｓ）のいずれか一種類の単体、またはＩＶ族元素およびＶ族元素の組み合わせでも同様な効果が得られる。
また、本実施の形態２では、薄膜トランジスタのチャネル層に適用されるＺＴＯ膜は、対抗ドープ材料を添加したＺＴＯターゲットを用いて、例えば電子ビーム蒸着法により形成した。しかし、ＺＴＯ膜の成膜方法はこれに限定されるものではない。例えば対抗ドープ材料を添加しないＺＴＯターゲットを用いた電子ビーム蒸着法によりＺＴＯ膜を形成した後、そのＺＴＯ膜に、ＩＩＩ族元素の不純物濃度に対して適量の対抗ドープ元素（例えばＣ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、またはこれらの化合物）をイオン打ち込み法、気相拡散法、または固相拡散法により添加することもできる。
例えば対抗ドープ材料を添加しないＺＴＯターゲットを用いてＺＴＯ膜を形成し、このＺＴＯ膜の表面に対抗ドープ元素（例えばＧｅ、Ｐ）を加速電圧２０ｋｅＶでイオン注入した後、約３００℃の熱処理を行っても良い。また、対抗ドープ材料を添加しないＺＴＯターゲットを用いてＺＴＯ膜を形成し、モノシラン（ＳｉＨ４）ガス、ゲルマン（ＧｅＨ４）ガス、またはホスフィン（ＰＨ３）ガスなどを用いて３００〜４００℃の加熱を行いながら、このＺＴＯ膜に対抗ドープ元素を気相拡散してもよい。このようにして対抗ドープ元素を添加したＺＴＯ膜をチャネル層に適用した薄膜トランジスタにおいても、前述した対抗ドープ材料を添加したＺＴＯターゲットを用いて形成されたＺＴＯ膜をチャネル層に適用した薄膜トランジスタと同様な効果を得ることができる。
また、本実施の形態２では、チャネル層として、亜鉛錫複合酸化物を主体として記述したが、その他の酸化物半導体材料、例えばインジウム亜鉛錫複合酸化物、酸化錫、酸化ガリウム、酸化タングステン、酸化チタン、インジウム亜鉛複合酸化物、またはインジウムガリウム亜鉛複合酸化物等でも同様の効果が期待できる。
また、本実施の形態２では、薄膜トランジスタと有機ＥＬ照明素子とを集積した構造として、有機ＥＬ照明素子上に薄膜トランジスタを形成する構成を例示したが、これに限定されるものではなく、薄膜トランジスタ上に有機ＥＬ照明素子を形成する構成であってもよい。
このように、本実施の形態２によれば、薄膜トランジスタ（トップゲートボトムコンタクト型薄膜トランジスタ）のチャネル層に、対抗ドープ元素を添加したＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜を適用することにより、前述した実施の形態１と同様に、例えば２００ｍＶ／ｄｅｃ以下のサブスレッショルドスロープ値を有し、しきい値電圧の変動が小さい薄膜トランジスタを実現することができる。
また、薄膜トランジスタを透明導電膜などの透明な材料により構成することにより、この薄膜トランジスタを有機ＥＬ照明素子または有機ＥＬディスプレイなどに適用することができる。薄膜トランジスタを有機ＥＬ照明素子の調光制御に用いた場合には、調光制御によって画素制御機能を付与することができるので、有機ＥＬ照明素子の破棄を防止することができる。
（実施の形態３）
本実施の形態３による薄膜トランジスタを用いた種々の装置または回路について図１６〜図２０を用いて説明する。図１６は薄膜トランジスタを用いたアンチヒューズ型メモリの構造を示す要部断面図、図１７は図１６に示したアンチヒューズ型メモリの動作を説明するグラフ図、図１８（ａ）および（ｂ）はそれぞれ薄膜トランジスタを用いた整流回路の一例を示す回路図およびその整流回路の１３．５６ＭＨｚ高周波整流動作を説明するグラフ図、図１９は複数の薄膜トランジスタを積層した構造を示す要部断面図、図２０（ａ）および（ｂ）はそれぞれ薄膜トランジスタを用いた温度測定回路の一例を示す回路図およびその温度測定回路を構成する薄膜トランジスタと温度計測用ダイオードとを接続した構造の一部を示す要部断面図である。
図１６は、ボトムゲートトップコンタクト型薄膜トランジスタを用いたアンチヒューズ型メモリの構造を示す要部断面図である。図１６中、符号４０は支持基板、符号４１はゲート電極、符号４２はゲート絶縁膜、符号４３はチャネル層、符号４４はソース電極、符号４５はドレイン電極、符号４６は絶縁膜（パッシベーション膜）、符号４７は層間絶縁膜（平坦化膜）、符号４８は１回書き込み用電極である。
アンチヒューズ型メモリの基本的な構成は、前述した実施の形態１の薄膜トランジスタ（前述の図３参照）と同様であるが、ドレイン電極４５と層間絶縁膜４７との間に絶縁膜４６が設けられており、この絶縁膜４６に達する１回書き込み用電極４８が形成されている。
１回書き込み用電極４８とドレイン電極４５との間に、例えば５〜１５Ｖ程度の電圧を印加すると絶縁膜４６が絶縁破壊して、１回書き込み用電極４８とドレイン電極４５との間で常時導通が得られる。この書き込み操作は１回のみ可能である。よって、マトリックス状に薄膜トランジスタを配置し、上記操作を適用することによって、１回の書き込みを可能とするアンチヒューズ型メモリが得られる。
前述の実施の形態１において説明した薄膜トランジスタを利用して１２８ビットのアンチヒューズ型メモリを試作した。薄膜トランジスタのチャネル層４３は、対抗ドープ元素を添加したＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜であり、その厚さは２５ｎｍである。ゲート電極４１はタングステン（Ｗ）膜であり、その厚さは２００ｎｍである。ゲート絶縁膜４２はＣＶＤ法により形成された酸化膜（例えばシリコン酸化膜）であり、その厚さは８０ｎｍである。ソース電極４４およびドレイン電極４５はＡｌ膜とＣｏ膜とからなる積層金属膜であり、Ａｌ膜の厚さは１５０ｎｍ、Ｃｏ膜の厚さは５ｎｍである。絶縁膜４６は電子ビーム蒸着法により形成された酸化膜（シリコン酸化膜）であり、その厚さは８０ｎｍである。１回書き込み用電極４８はＡｌ膜である。
図１７に、書き込み操作を行わない場合と書き込み操作を行った場合のアンチヒューズ型メモリのドレイン電流とゲート電圧との関係を説明するグラフ図を示す。
書き込み操作を行っていない場合は導通がない状態であり、書き込み操作を行った場合は導通がある状態であって、通常のトランジスタ動作が確認できる。１０００回以上の読み出しでも安定した動作が確認できる。この形式のメモリはＳｉ半導体を用いたメモリと比較して、１／１００程度の低コスト化が可能であり、ＲＦＩＤタグ用のメモリとして実用に耐えるものである。
また、このアンチヒューズ型メモリは薄膜プロセスにより容易に作製することが可能であるため、同一基板上に複数の同じアンチヒューズ型メモリを配置すれば、その配置数により１回の書き込みだけでなく、複数回の書き込みも可能である。
図１８（ａ）および（ｂ）は、それぞれ薄膜トランジスタを用いた整流回路の一例を示す回路図およびその１３．５６ＭＨｚ高周波整流動作を説明するグラフ図である。図１８（ａ）中、符号５０は高周波電源または受信アンテナ、符号５１はアンテナ端子、符号５２は薄膜トランジスタ、符号５３は接地、符号５４は出力端子（負荷回路接続端子）である。また、図１８（ｂ）中、符号５５は高周波入力波形、符号５６は整流出力波形である。
薄膜トランジスタの基本的な構造は前述の図４（ｅ）に示したボトムゲートトップコンタクト型薄膜トランジスタと同じである。チャネル層は、対抗ドープ元素を添加したＺＴＯターゲットを用いてスパッタリング法により形成されたＺＴＯ膜であり、その厚さは２５ｎｍである。ゲート電極はＷ膜であり、その厚さは２００ｎｍである。ゲート絶縁膜はＣＶＤ法により形成された酸化膜（例えばシリコン酸化膜）であり、その厚さは８０ｎｍである。ソース・ドレイン電極はＡｌ膜とＣｏ膜とからなる積層金属膜であり、Ａｌ膜の厚さは１５０ｎｍ、Ｃｏ膜の厚さは５ｎｍである。パッシベーション膜はＣＶＤ法により形成された酸化膜（シリコン酸化膜）と感光性ポリイミド膜であり、酸化膜の厚さは８０ｎｍ、感光性ポリイミド膜の厚さは１μｍである。
この薄膜トランジスタを用いて図１８（ａ）に示す整流回路を構成している。１３．５６ＭＨｚの高周波を印可して整流動作を評価したところ、図１８（ｂ）に示すように、全波整流が確認でき、振幅±１０Ｖに対して常に約５Ｖの出力が確認できた。また、この整流回路に十分な利得を有するアンテナを付与して無線評価を行った。その結果、２００ｍＷ出力のリーダ・ライタを用いて、ＲＦＩＤタグなどの電源回路として最大１２ＶのＤＣ出力を得ることができた。
さらに、薄膜トランジスタを用いて、パッシブ型ＲＦＩＤタグをカード状の樹脂基板上に製作することができる。本願発明者らは、電源回路として前述の図１８（ａ）に示した整流回路および薄膜トランジスタを用いたリング発振器等により構成される共振回路を利用し、ＩＤ情報として前述の図１６に示したアンチヒューズ型メモリを利用することで、薄膜プロセスのみによるＨＦ帯パッシブ型ＲＦＩＤタグを形成した。測定の結果、１３．５６ＭＨｚを含むＨＦ帯での送受信を確認することができた。
ＩＤ情報を発生するアンチヒューズ型メモリについては、事前に複数個のアンチヒューズ型メモリを配置することで、複数回の書き換えが可能である。また、共振回路については、周波数変換回路を設けることで、ＵＨＦ帯での送受信が可能である。さらに、付加的な特徴として、電極部分を除き、そのほとんどの部位を透明な材料で形成できるので、カードの意匠を損なわないＲＦＩＤタグを実現することができる。また、透明な支持基板を用い、配線および電極を透明導電膜などで構成することにより、ほぼ透明なＲＦＩＤタグも実現することができる。
図１９は、薄膜トランジスタを多数積層して、集積化を行ったデバイスの一例を説明する要部断面図である。図１９中、符号４０は支持基板、符号４１はゲート電極、符号４２はゲート絶縁膜、符号４３はチャネル層、符号４４はソース電極、符号４５はドレイン電極、符号４６は絶縁膜（パッシベーション膜）、符号４７は層間絶縁膜（平坦化膜）、符号４８は１回書き込み用電極、符号６０は層間絶縁膜である。
薄膜トランジスタの基本的な構造は前述の図１６に示したアンチヒューズ型メモリと同じである。支持基板４０に厚さ５〜５０μｍの薄膜化されたガラス基板、樹脂フィルム、または金属薄膜を用いることにより、集積度の向上が期待できる。さらに、実用化に必要な回路を層毎に実装することにより、薄膜化だけでなく、デバイスのいっそうの小型化が期待できる。例えば前述したＲＦＩＤタグを多層化して実装することにより、厚さ２００μｍ、平面サイズ２ｍｍ×２ｍｍのＨＦ帯ＲＦＩＤタグを実現することができる。
図２０（ａ）および（ｂ）は、それぞれ薄膜トランジスタを用いた温度測定回路の一例を示す回路図およびその回路を構成する薄膜トランジスタと温度計測用ダイオードとを接続した構造の一部を示す要部断面図である。図２０（ａ）中、符号７０は入力端子、符号７１は参照電圧端子、符号７２は温度測定用酸化物半導体ダイオード、符号７３は温度校正用基準電圧、符号７４は接地、符号７５は出力端子である。また、図２０（ｂ）中、符号４０は支持基板、符号４１はゲート電極、符号４２はゲート絶縁膜、符号４３はチャネル層、符号４４はソース電極、符号４５はドレイン電極、符号４６は絶縁膜（パッシベーション膜）、符号４７は層間絶縁膜（平坦化膜）、符号４８は１回書き込み用電極、符号６０は層間絶縁膜、符号７６はｎ型酸化物半導体、符号７７はｐ型酸化物半導体である。
成膜技術により形成したｐ型酸化物半導体７７とｎ型酸化物半導体７６とからｐｎ接合ダイオード（温度測定用酸化物半導体ダイオード７２）を構成する。ｐ型酸化物半導体７７は、例えばＳｎＯｘであり、ｎ型酸化物半導体７６は、例えばＺｎＯである。このｐｎ接合ダイオードを温度計測用ダイオードとして用い、主要なトランジスタに薄膜トランジスタを適用することで、大面積で、かつ低コストの温度計測デバイスを実現することができる。上記薄膜トランジスタの基本的な構造は、例えば前述の図１６に示したボトムゲートトップコンタクト型薄膜トランジスタと同じである。
また、薄膜トランジスタの電極（ゲート電極４１、ソース電極４４、ドレイン電極４５等）、チャネル層（チャネル層４３）、および絶縁膜（ゲート絶縁膜４２、絶縁膜４６等）のほとんどを透過率９０％以上の酸化物材料により構成することができる。これにより、例えば多結晶Ｓｉおよび単結晶Ｓｉ太陽電池パネルの内面または外面に、本実施の形態３による温度測定回路を形成することにより、セル単位の温度計測が可能な太陽電池パネルを実現することができる。
現在用いられている太陽電池セルでは、その温度特性が基板材料または製造工程によって大きく異なるため、単純に多数の太陽電池セルを直列および並列に接続しただけでは必要とする出力が得られない場合がある。すなわち、従来のセル単位の温度測定を行わない太陽電池モジュールでは、互いに温度特性の異なる太陽電池セルを接続することにより直列抵抗の増加に起因した出力の損出が生じていた。そこで、本実施の形態３による温度測定回路を用いてセル単位の温度測定を行い、太陽電池セルの温度特性を把握して、出力特性の補正および制御を行う。これにより、従来のセル単位の温度測定を行わない太陽電池モジュールよりも出力を１０〜２０％以上向上させることができる。また、本実施の形態３による温度測定回路は、大面積で、かつ低コストによる製造が可能であるので、太陽電池モジュールのコストを上昇させる心配がない。
その他、本実施の形態３による温度測定回路からなる温度センサをガラス面へ直接形成することにより、温度センサがガラス面に組み込まれた環境測定デバイスを実現することができる。これにより、自動車、電車、航空機、ビル（建築物）、または住宅等における空調制御用多点センサとして、これらの意匠に影響を与えることなく、環境測定デバイスを採用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＦＰＤ、有機ＥＬ照明、太陽電池、またはＲＦＩＤ等の電子デバイスに用いる酸化物半導体装置（酸化物半導体薄膜トランジスタ）に適用することができる。
１ 支持基板
２ ゲート電極
３ ゲート絶縁膜
４ チャネル層
５ ソース・ドレイン電極
６ パッシベーション膜
７ 接続孔
８ 配線
１０ 支持基板
１１ データ線制御回路
１２ ゲート線制御回路
１３ ゲート線
１４ データ線
１５ 画素電極
１６ スイッチング用薄膜トランジスタ
１７ バッファ容量
１８ 電流駆動用薄膜トランジスタ
１９ 有機ＥＬダイオード
２０ 支持基板
２１ ソース・ドレイン電極
２２ チャネル層
２３ ゲート絶縁膜
２４ ゲート電極
２５ パッシベーション膜
３０ 支持基板
３１ 対向電極
３２ 有機ＥＬ層
３３ 中間層
３４ 層間絶縁膜（平坦化膜）
３５ 層間絶縁膜兼支持基板
４０ 支持基板
４１ ゲート電極
４２ ゲート絶縁膜
４３ チャネル層
４４ ソース電極
４５ ドレイン電極
４６ 絶縁膜（パッシベーション膜）
４７ 層間絶縁膜（平坦化膜）
４８ １回書き込み用電極
５０ 高周波電源または受信アンテナ
５１ アンテナ端子
５２ 薄膜トランジスタ
５３ 接地
５４ 出力端子（負荷回路接続端子）
５５ 高周波入力波形
５６ 整流出力波形
６０ 層間絶縁膜
７０ 入力端子
７１ 参照電圧端子
７２ 温度測定用酸化物半導体ダイオード
７３ 温度校正用基準電圧
７４ 接地
７５ 出力端子
７６ ｎ型酸化物半導体
７７ ｐ型酸化物半導体

Claims (22)

  1. 基板の主面上に形成されたゲート電極と、前記ゲート電極の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたチャネル層と、前記チャネル層の上層に所定の距離を設けて形成されたソース電極およびドレイン電極とを有する酸化物半導体装置であって、
    前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、
    前記チャネル層は、ＩＩＩ族元素と、ＩＶ族元素、Ｖ族元素、またはＩＶ族元素およびＶ族元素の両元素とを含み、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、Ａ／Ｂ≦１．０であり、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）の不純物量を０．０２ｗｔ％以上とすることを特徴とする酸化物半導体装置。
  2. 基板の主面上に形成されたゲート電極と、前記ゲート電極の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたチャネル層と、前記チャネル層の上層に所定の距離を設けて形成されたソース電極およびドレイン電極とを有する酸化物半導体装置であって、
    前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、
    前記チャネル層は、ＩＩＩ族元素と、ＩＶ族元素、Ｖ族元素、またはＩＶ族元素およびＶ族元素の両元素とを含み、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、１／１５≦Ａ／Ｂ≦１．０であることを特徴とする酸化物半導体装置。
  3. 請求項１または２記載の酸化物半導体装置において、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、Ａ／Ｂ≦０．３であることを特徴とする酸化物半導体装置。
  4. 請求項１または２記載の酸化物半導体装置において、
    前記ＩＩＩ族元素の不純物濃度が３．０ｗｔ．％以下、または９．０ａｔ．％以下であることを特徴とする酸化物半導体装置。
  5. 請求項１または２記載の酸化物半導体装置において、
    前記ＩＩＩ族元素がＢ、Ａｌ、Ｇａ、Ｉｎのいずれか１つ、またはＢ、Ａｌ、Ｇａ、Ｉｎのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  6. 請求項１または２記載の酸化物半導体装置において、
    前記ＩＶ族元素がＣ、Ｓｉ、Ｇｅのいずれか１つ、またはＣ、Ｓｉ、Ｇｅのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  7. 請求項１または２記載の酸化物半導体装置において、
    前記Ｖ族元素がＮ、Ｐ、Ａｓのいずれか１つ、またはＮ、Ｐ、Ａｓのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  8. 請求項１または２記載の酸化物半導体装置において、
    前記チャネル層に含まれる亜鉛（Ｚｎ）と錫（Ｓｎ）との成分組成比（Ｚｎ／（Ｚｎ＋Ｓｎ））が、０．６〜０．８であることを特徴とする酸化物半導体装置。
  9. 請求項１または２記載の酸化物半導体装置において、
    前記チャネル層に含まれる亜鉛（Ｚｎ）と錫（Ｓｎ）との成分組成比（Ｚｎ／（Ｚｎ＋Ｓｎ））が、０．６５〜０．７であることを特徴とする酸化物半導体装置。
  10. 請求項１または２記載の酸化物半導体装置において、
    前記チャネル層の抵抗率が１×１０−１Ωｃｍ以上であることを特徴とする酸化物半導体装置。
  11. 請求項１または２記載の酸化物半導体装置において、
    前記ゲート電極、前記ソース電極、および前記ドレイン電極は透明導電膜からなることを特徴とする酸化物半導体装置。
  12. 基板の主面上に、所定の距離を設けて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記基板の主面上に、その両端を前記ソース電極および前記ドレイン電極にそれぞれ乗り上げて形成されたチャネル層と、前記チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極とを有する酸化物半導体装置であって、
    前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、
    前記チャネル層は、ＩＩＩ族元素と、ＩＶ族元素、Ｖ族元素、またはＩＶ族元素およびＶ族元素の両元素とを含み、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、Ａ／Ｂ≦１．０であり、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）の不純物量を０．０２ｗｔ％以上とすることを特徴とする酸化物半導体装置。
  13. 基板の主面上に、所定の距離を設けて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記基板の主面上に、その両端を前記ソース電極および前記ドレイン電極にそれぞれ乗り上げて形成されたチャネル層と、前記チャネル層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極とを有する酸化物半導体装置であって、
    前記チャネル層は、酸化亜鉛および酸化錫を含む酸化物半導体からなり、
    前記チャネル層は、ＩＩＩ族元素と、ＩＶ族元素、Ｖ族元素、またはＩＶ族元素およびＶ族元素の両元素とを含み、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、１／１５≦Ａ／Ｂ≦１．０であることを特徴とする酸化物半導体装置。
  14. 請求項１２または１３記載の酸化物半導体装置において、
    前記ＩＶ族元素、前記Ｖ族元素、または前記ＩＶ族元素および前記Ｖ族元素の前記両元素の不純物濃度（Ａ）と前記ＩＩＩ族元素の不純物濃度（Ｂ）との比が、Ａ／Ｂ≦０．３であることを特徴とする酸化物半導体装置。
  15. 請求項１２または１３記載の酸化物半導体装置において、
    前記ＩＩＩ族元素の不純物濃度が３．０ｗｔ．％以下、または９．０ａｔ．％以下であることを特徴とする酸化物半導体装置。
  16. 請求項１２または１３記載の酸化物半導体装置において、
    前記ＩＩＩ族元素がＢ、Ａｌ、Ｇａ、Ｉｎのいずれか１つ、またはＢ、Ａｌ、Ｇａ、Ｉｎのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  17. 請求項１２または１３記載の酸化物半導体装置において、
    前記ＩＶ族元素がＣ、Ｓｉ、Ｇｅのいずれか１つ、またはＣ、Ｓｉ、Ｇｅのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  18. 請求項１２または１３記載の酸化物半導体装置において、
    前記Ｖ族元素がＮ、Ｐ、Ａｓのいずれか１つ、またはＮ、Ｐ、Ａｓのうちの２つ以上の組み合わせからなることを特徴とする酸化物半導体装置。
  19. 請求項１２または１３記載の酸化物半導体装置において、
    前記チャネル層に含まれる亜鉛（Ｚｎ）と錫（Ｓｎ）との成分組成比（Ｚｎ／（Ｚｎ＋Ｓｎ））が、０．６〜０．８であることを特徴とする酸化物半導体装置。
  20. 請求項１２または１３記載の酸化物半導体装置において、
    前記チャネル層に含まれる亜鉛（Ｚｎ）と錫（Ｓｎ）との成分組成比（Ｚｎ／（Ｚｎ＋Ｓｎ））が、０．６５〜０．７であることを特徴とする酸化物半導体装置。
  21. 請求項１２または１３記載の酸化物半導体装置において、
    前記チャネル層の抵抗率が１×１０−１Ωｃｍ以上であることを特徴とする酸化物半導体装置。
  22. 請求項１２または１３記載の酸化物半導体装置において、
    前記ゲート電極、前記ソース電極、および前記ドレイン電極は透明導電膜からなることを特徴とする酸化物半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102504604B1 (ko) 2011-09-29 2023-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG11201504615UA (en) 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6083262B2 (ja) * 2012-03-14 2017-02-22 Tdk株式会社 ヘテロエピタキシャルｐｎ接合酸化物薄膜を有する積層薄膜
US9202924B2 (en) * 2013-01-11 2015-12-01 Nano And Advanced Materials Institute Limited RFID tags based on self-assembly nanoparticles
CN103700632B (zh) * 2013-12-26 2016-04-06 京东方科技集团股份有限公司 Cmos晶体管及其制作方法、显示面板和显示装置
CN106134078B (zh) * 2014-03-07 2019-05-28 株式会社半导体能源研究所 用于驱动半导体装置的方法
JP6287635B2 (ja) * 2014-06-30 2018-03-07 日立金属株式会社 半導体装置の製造方法および半導体装置
JPWO2021020241A1 (ja) * 2019-08-01 2021-02-04

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123957A (ja) * 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
JP2010037161A (ja) * 2008-08-06 2010-02-18 Hitachi Metals Ltd 酸化物焼結体およびその製造方法、スパッタリングターゲット、半導体薄膜

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI243432B (en) * 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
KR100470155B1 (ko) 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) * 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP4552950B2 (ja) 2006-03-15 2010-09-29 住友金属鉱山株式会社 ターゲット用酸化物焼結体、その製造方法、それを用いた透明導電膜の製造方法、及び得られる透明導電膜
CN100485892C (zh) * 2007-03-20 2009-05-06 西安交通大学 一种氨气掺杂制备增强型ZnO沟道层薄膜晶体管的方法
KR101254906B1 (ko) 2008-12-12 2013-04-18 이데미쓰 고산 가부시키가이샤 복합 산화물 소결체 및 그것으로 이루어지는 스퍼터링 타겟
JP5724157B2 (ja) * 2009-04-13 2015-05-27 日立金属株式会社 酸化物半導体ターゲット及びそれを用いた酸化物半導体装置の製造方法
CN108538919A (zh) * 2010-07-02 2018-09-14 惠普发展公司，有限责任合伙企业 薄膜晶体管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123957A (ja) * 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
JP2010037161A (ja) * 2008-08-06 2010-02-18 Hitachi Metals Ltd 酸化物焼結体およびその製造方法、スパッタリングターゲット、半導体薄膜

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7014000475; Ｍ．　Ｇ．　ＭｃＤｏｗｅｌｌ，　Ｒ．　Ｊ．　Ｓａｎｄｅｒｓｏｎ　ａｎｄ　Ｉ．　Ｇ．　Ｈｉｌｌ: 'Ｃｏｍｂｉｎａｔｏｒｉａｌ　ｓｔｕｄｙ　ｏｆ　ｚｉｎｃ　ｔｉｎ　ｏｘｉｄｅ　ｔｈｉｎ-ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒｓ' Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ Ｖｏｌ．９２, 20080102, Ａｒｔｉｃｌｅ　０１３５０２, Ａｍｅｒｉｃａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｐｈｙｓｉｃｓ *

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