JP2016105478A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016105478A
JP2016105478A JP2015229322A JP2015229322A JP2016105478A JP 2016105478 A JP2016105478 A JP 2016105478A JP 2015229322 A JP2015229322 A JP 2015229322A JP 2015229322 A JP2015229322 A JP 2015229322A JP 2016105478 A JP2016105478 A JP 2016105478A
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
oxide
film
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015229322A
Other languages
English (en)
Other versions
JP6266582B2 (ja
Inventor
黒川　義元
Yoshimoto Kurokawa
義元 黒川
池田　隆之
Takayuki Ikeda
隆之 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016105478A publication Critical patent/JP2016105478A/ja
Application granted granted Critical
Publication of JP6266582B2 publication Critical patent/JP6266582B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electromagnetism (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Physical Vapour Deposition (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Position Input By Displaying (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】フォトセンサを有する半導体装置において、外光のノイズを軽減し、且つトランジスタのオフ電流によるリークが原因となるノイズも低減する。【解決手段】マトリクス状に配置された複数のフォトセンサ３０１を有する。複数のフォトセンサ３０１はそれぞれ、光電変換素子３０２と増幅回路３０３とを有する。バックライトを点灯して被検出物に光を照射して特定の行のフォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として次の行のフォトセンサでリセット動作及び蓄積動作を行い、その後全行のフォトセンサの選択動作を順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得し、差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。増幅回路は蓄積された電荷を保持するトランジスタ３０４を有し、当該トランジスタ３０４はチャネルが酸化物半導体層に形成される。【選択図】図１

Description

フォトセンサを有する半導体装置に関する。フォトセンサと表示素子とを有する半導体
装置に関する。半導体装置を有する電子機器に関する。
光を検出するセンサ（「フォトセンサ」ともいう）を有する半導体装置としては、例え
ば、デジタルスチルカメラや携帯電話などの電子機器に用いられている固体撮像装置（イ
メージセンサともいう）がある。
特に、フォトセンサの他に表示素子も有する半導体装置は、タッチパネル又はタッチス
クリーンなどと呼ばれている（以下、これを単に「タッチパネル」と呼ぶ）。フォトセン
サと表示素子とを有することにより、表示画面が情報入力領域を兼ねる。
フォトセンサとしては、ＣＭＯＳセンサやＣＣＤセンサがある。ＣＭＯＳセンサは、フ
ォトダイオード等の光電変換素子と、ＭＯＳトランジスタを用いた増幅回路とを有する。
光電変換素子は、光電変換素子に照射される光の強度により流れる光電流の電流値が定ま
る。増幅回路は、当該電流値に対応した電荷を蓄積し、当該電荷の量を情報として含む出
力信号を生成する。ＣＭＯＳセンサは、増幅回路に蓄積された電荷を放電させる動作（以
下、リセット動作という）と、光電変換素子に流れる光電流の電流量に対応した電荷を蓄
積する動作（以下、蓄積動作という）と、当該電荷の量を情報として含む出力信号を読み
出す動作（以下、選択動作という）とを、ＭＯＳトランジスタを用いた増幅回路によって
行うことで、光電変換素子に入射した光の量を検出する。ＣＭＯＳセンサは、汎用のＣＭ
ＯＳプロセスを用いて製造できる。そのため、フォトセンサとしてＣＭＯＳセンサ用いた
半導体装置では、半導体装置の製造コストを低くできる上に、フォトセンサと同一基板上
に表示素子を作り込むことができる。また、ＣＭＯＳセンサはＣＣＤセンサに比べて駆動
電圧が低いため、半導体装置の消費電力を低く抑えることができる。
フォトセンサを有する半導体装置では、まず半導体装置から光を発生させる。被検出物
が存在すると、この光は被検出物によって遮断され、一部が反射される。フォトセンサは
、半導体装置内にマトリクス状に設けられており、被検出物によって反射された光の量を
検出する。こうして、半導体装置は、被検出物の撮像画像の取得や、被検出物の存在する
領域の検出を行う。
上記のような半導体装置において、被検出物の存在する領域を精度よく検出し、被検出
物の撮像画像を精度良く取得するには、外光のノイズを軽減する必要がある。外光のノイ
ズが大きいと、被検出物で反射された光の量をフォトセンサで検出する際のＳ／Ｎ比が低
下することになり、被検出物の存在する領域の検出精度が低下し、また、撮像画像の品質
が劣化する。特に、タッチパネルにおいて、表示画面を情報入力領域として用いる場合に
は、入力の誤検出や非検出が生じることになる。
このような問題に対し、非特許文献１に示すような方法が提案されている。非特許文献
１には、マトリクス状に配置されたＣＭＯＳセンサを有する半導体装置が開示されている
。
非特許文献１の半導体装置において、バックライトを点灯し被検出物に光を照射して、
奇数行目のフォトセンサでリセット動作及び蓄積動作を行い、その後、バックライトを非
点灯として偶数行目のフォトセンサでリセット動作及び蓄積動作を行う。バックライトの
点滅の間隔は短く、バックライトの点灯時と非点灯時とで被検出物はほとんど移動しない
とみなすことができる。そして、隣接する２行のフォトセンサで同時に選択動作を行い、
当該動作を順次繰り返すことによって、全行のフォトセンサの選択動作を行う。こうして
、隣接する行のフォトセンサで得られた出力信号の差分をとる。この差分は、外光のノイ
ズが相殺され、Ｓ／Ｎ比の向上した信号成分である。この差分によって、被検出物の撮像
画像の生成を行うことを提案している。
しかしながら、非特許文献１に記載の方法では、蓄積動作を行ってから選択動作を行う
までの期間の長さがフォトセンサ毎に異なる。例えば、１行目のフォトセンサと２行目の
フォトセンサでは、選択動作を行うタイミングは同じであるが、リセット動作及び蓄積動
作を行うタイミングは１行目のフォトセンサの方が先である。よって、１行目のフォトセ
ンサと２行目のフォトセンサでは、リセット動作及び蓄積動作を行ってから選択動作を行
うまでの期間の長さが異なる。ここで、リセット動作及び蓄積動作を行ってから選択動作
を行うまでの期間が長いフォトセンサ程、トランジスタのオフ電流によるリークの影響を
大きく受ける。つまり、リセット動作及び蓄積動作を行ってから選択動作を行うまでの期
間が長いフォトセンサ程、蓄積動作によって蓄積された電荷のリークが大きくなる。した
がって、非特許文献１に記載の半導体装置では、外光のノイズは軽減できるが、リセット
動作及び蓄積動作を行ってから選択動作を行うまでの期間の長さがフォトセンサ毎に異な
るため、トランジスタのオフ電流によるリークが原因となるノイズが新たに増えることに
なる。
そこで、フォトセンサを有する半導体装置において、外光のノイズを軽減し、且つトラ
ンジスタのオフ電流によるリークが原因となるノイズも低減することを課題とする。
（構成１）
開示する発明の一態様は、半導体装置であって、ｍ（ｍは２以上の自然数）行ｎ（ｎは
自然数）列のマトリクス状に配置された複数のフォトセンサを有し、複数のフォトセンサ
はそれぞれ、光電変換素子と、増幅回路と、を有する。増幅回路は、増幅回路に蓄積され
た電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電
荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作と
を行う。バックライトを点灯して被検出物に光を照射して第ｐ（ｐはｍ以下の自然数）行
目のフォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として
第（ｐ＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全行のフ
ォトセンサの選択動作を順次行う。隣接する行のフォトセンサで得られた出力信号の差分
を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検
出を行う。ここで、増幅回路は、蓄積された当該電荷を保持するトランジスタを有し、当
該トランジスタはチャネルが酸化物半導体層に形成されることを特徴とする。
上記構成１では、バックライトを点灯して被検出物に光を照射して第ｐ（ｐはｍ以下の
自然数）行目のフォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非
点灯として第（ｐ＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。しかし
ながら以下のように、バックライトを点灯して被検出物に光を照射して第ｑ（ｑはｎ以下
の自然数）列目のフォトセンサでリセット動作及び蓄積動作を行った後、バックライトを
非点灯として第（ｑ＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う構成２
であってもよい。
（構成２）
開示する発明の一態様は、半導体装置であって、ｍ（ｍは自然数）行ｎ（ｎは２以上の
自然数）列のマトリクス状に配置された複数のフォトセンサを有し、複数のフォトセンサ
はそれぞれ、光電変換素子と、増幅回路と、を有する。増幅回路は、増幅回路に蓄積され
た電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電
荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作と
を行う。バックライトを点灯して被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列
目のフォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として
第（ｑ＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全行のフ
ォトセンサの選択動作を順次行う。隣接する列のフォトセンサで得られた出力信号の差分
を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検
出を行う。ここで、増幅回路は、蓄積された当該電荷を保持するトランジスタを有し、当
該トランジスタはチャネルが酸化物半導体層に形成されることを特徴とする。
なお、上記構成１及び構成２において、バックライトの点灯及び非点灯のタイミングは
逆にしてもよい。
上記構成において、増幅回路の構成等を更に限定したものが以下の構成である。
開示する発明の一態様は、半導体装置であって、ｍ（ｍは２以上の自然数）行ｎ（ｎは
２以上の自然数）列のマトリクス状に配置された複数のフォトセンサと、第１の配線と、
第２の配線と、第３の配線と、第４の配線と、第５の配線とを有し、複数のフォトセンサ
はそれぞれ、光電変換素子と、増幅回路とを有する。増幅回路は、第１のトランジスタと
、第２のトランジスタと、第３のトランジスタとを有し、第２のトランジスタと第３のト
ランジスタは第１の配線と第２の配線の間に直列に電気的に接続され、第２のトランジス
タのゲートは第１のトランジスタのソースとドレインの一方と電気的に接続され、第１の
トランジスタのソースとドレインの他方は光電変換素子の一対の電極のうちの一方と電気
的に接続され、光電変換素子の一対の電極のうちの他方は第４の配線と電気的に接続され
、第１のトランジスタのゲートは第３の配線と電気的に接続され、第３のトランジスタの
ゲートは第５の配線と電気的に接続されている。
増幅回路は、増幅回路に蓄積された電荷を放電させるリセット動作と、光電変換素子に
流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として
含む出力信号を読み出す選択動作とを行う。
リセット動作は、第５の配線の電位によって第３のトランジスタをオフ状態とし、第３
の配線の電位によって第１のトランジスタをオン状態とし、第４の配線の電位を変化させ
て光電変換素子に順バイアスの電圧を印加して第２のトランジスタのゲートに蓄積された
電荷を放電させる。
蓄積動作は、リセット動作の後、第５の配線の電位によって第３のトランジスタをオフ
状態としたまま、且つ第３の配線の電位によって第１のトランジスタをオン状態としたま
ま、第４の配線の電位を変化させ光電変換素子に逆バイアスの電圧を印加することによっ
て開始し、第３の配線の電位によって第１のトランジスタをオフ状態とすることによって
終了する。
選択動作は、第３の配線の電位によって第１のトランジスタをオフ状態としたまま、第
５の配線の電位によって第３のトランジスタをオン状態とすることによって行い、第２の
トランジスタ及び第３のトランジスタを流れる電流による第２の配線の電位の変化量がフ
ォトセンサの出力信号となる。
なお、選択動作を行う前に、第２の配線の電位を所定の電位にする動作（以下、プリチ
ャージ動作という）を行ってもよい。
上記構成（増幅回路の構成等を限定した構成）において以下の構成３または構成４を適
用する。
（構成３）
バックライトを点灯して被検出物に光を照射して第ｐ（ｐはｍ以下の自然数）行目のフ
ォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として第（ｐ
＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全行のフォトセ
ンサの選択動作を順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得
する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行
う。ここで、第１のトランジスタはチャネルが酸化物半導体層に形成されることを特徴と
する。
（構成４）
バックライトを点灯して被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列目のフ
ォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として第（ｑ
＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全行のフォトセ
ンサの選択動作を順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得
する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行
う。ここで、第１のトランジスタはチャネルが酸化物半導体層に形成されることを特徴と
する。
なお、上記構成３及び構成４において、バックライトの点灯及び非点灯のタイミングは
逆にしてもよい。
なお、バックライトの点滅の間隔は短く、バックライトの点灯時と非点灯時とで被検出
物はほとんど移動しないとみなすことができる。
酸化物半導体層には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ
−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ
系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系
酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸
化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化
物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−
Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−
Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化スズ、酸化亜鉛などを用い
ることができる。なお、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉ
ｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味で
あり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい
。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
或いは、酸化物半導体層には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整
数でない）で表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ
、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導
体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を
用いてもよい。
酸化物半導体層には、電子供与体（ドナー）となる水分または水素、アルカリ金属元素
（ナトリウムやリチウム等）などの不純物が低減されて高純度化された酸化物半導体層を
用いる。高純度化された酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が
、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５
×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。Ｎａの濃
度の測定値は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ
／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とし、Ｌｉの濃度
の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／
ｃｍ３以下とし、Ｋの濃度の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは
１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、ホール効果測定により測定できる酸
化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／
ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体の
バンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上
である。
層中のアルカリ金属元素濃度や水素濃度の測定をＳＩＭＳで行う場合、その原理上、試
料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難である
ことが知られている。そこで、層中におけるアルカリ金属元素濃度や水素濃度の厚さ方向
の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変
動が無く、ほぼ一定の値が得られる領域における平均値を、アルカリ金属元素濃度や水素
濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内のア
ルカリ金属元素濃度や水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせ
ない場合がある。この場合、当該層が存在する領域における、アルカリ金属元素濃度や水
素濃度の最大値または最小値を、当該層中のアルカリ金属元素濃度や水素濃度として採用
する。さらに、当該層が存在する領域において、最大値を有する山型のピーク、最小値を
有する谷型のピークが存在しない場合、変曲点の値をアルカリ金属元素濃度や水素濃度と
して採用する。
酸化物半導体層にチャネルが形成されるトランジスタのオフ電流密度は、１００ｙＡ／
μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすること
ができる。
上記構成３の場合には、各行のフォトセンサにおいて第３の配線は共有することができ
る。また、上記構成３の場合には、各行のフォトセンサにおいて第４の配線は共有するこ
とができる。
上記構成４の場合には、各列のフォトセンサにおいて第３の配線は共有することができ
る。また、上記構成４の場合には、各列のフォトセンサにおいて第４の配線は共有するこ
とができる。
上記構成３及び構成４において、各行のフォトセンサにおいて第５の配線は共有するこ
とができる。
上記構成３及び構成４において、各列のフォトセンサにおいて第１の配線は共有するこ
とができる。または、上記構成３及び構成４において、各行のフォトセンサにおいて第１
の配線は共有することができる。
上記構成３及び構成４において、第２の配線と第５の配線は交差するように設ける。
選択動作は各行毎に順次行ってもよいし、複数行同時に行ってもよい。
光電変換素子はフォトダイオードやフォトトランジスタとすることができる。
光電変換素子としてフォトダイオードを用い、フォトダイオードの一対の電極のうち、
第４の配線に電気的に接続されている電極を陽極とし、第１のトランジスタに電気的に接
続されている電極を陰極とする場合には、リセット動作では、第４の配線の電位を第１の
電位よりも高い第２の電位とし、蓄積動作では、第４の配線の電位を第１の電位とする。
こうして、リセット動作においてフォトダイオードに順バイアスの電圧を印加し、蓄積動
作において逆バイアスの電圧を印加する。
光電変換素子としてフォトダイオードを用い、フォトダイオードの一対の電極のうち、
第４の配線に電気的に接続されている電極を陰極とし、第１のトランジスタに電気的に接
続されている電極を陽極とする場合には、リセット動作では、第４の配線の電位を第１の
電位よりも低い第２の電位とし、蓄積動作では、第４の配線の電位を第１の電位とする。
こうして、リセット動作においてフォトダイオードに順バイアスの電圧を印加し、蓄積動
作において逆バイアスの電圧を印加する。
半導体装置は、更にマトリクス状に配置された複数の表示素子を有していてもよい。複
数のフォトセンサと複数の表示素子とは配置密度が同じであっても良いし、異なっていて
もよい。つまり、表示素子１つに対してフォトセンサ１つが配置されていても良いし、表
示素子２つ以上に対してフォトセンサ１つが配置されていても良いし、フォトセンサ２つ
以上に対して表示素子１つが配置されていても良い。
バックライトは可視光を発する光源、赤外光を発する光源のいずれか一方、または両方
を有する構成とすることができる。
表示素子は液晶素子を有する構成とすることができる。マトリクス状に配置された複数
の液晶素子はバックライトからの光の透過率を制御することによって画像を表示する。
また、表示素子は発光素子を有する構成としてもよい。発光素子は、電流または電圧に
よって発光の輝度が制御される素子であり、発光ダイオード、ＯＬＥＤ（Ｏｒｇａｎｉｃ
Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等が挙げられる。表示素子として発光素
子を用いる場合、マトリクス状に配置された複数の発光素子を発光させることによってバ
ックライトとしても良い。
酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が著しく小さく、な
おかつ高耐圧である。このオフ電流はシリコンを用いたトランジスタに比べて著しく小さ
い。特に、電子供与体（ドナー）となる水分または水素、アルカリ金属元素等の不純物が
低減されて高純度化され、また酸素欠損を低減した酸化物半導体層は、ｉ型（真性半導体
）又はｉ型に限りなく近い。そのため、上記酸化物半導体層にチャネルが形成されるトラ
ンジスタは、オフ電流が著しく小さい。
本発明では、フォトセンサにおいて蓄積された電荷を保持するトランジスタ（第１のト
ランジスタ）としてチャネルが酸化物半導体層に形成されるトランジスタを用いる。こう
して、外光のノイズを相殺しＳ／Ｎ比の向上した信号成分を取り出すためにリセット動作
及び蓄積動作を行ってから選択動作を行うまでの期間の長さが異なるフォトセンサを有す
る半導体装置においても、トランジスタのオフ電流によるリークが原因となるノイズを低
減することができる。
また、アルカリ金属、及びアルカリ土類金属の濃度が低減された酸化物半導体層を用い
たトランジスタは、特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、
移動度の低下等）、特性のばらつきが少ない。これは、アルカリ金属、及びアルカリ土類
金属は酸化物半導体層にとっては悪性の不純物であるためである。特にアルカリ金属のう
ち、Ｎａは酸化物半導体層に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ
＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合
中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値
の負へのシフト）、移動度の低下等）をもたらす。加えて、トランジスタの特性のばらつ
きの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い
場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アル
カリ金属元素の濃度を上記の値に低減することによって、当該酸化物半導体層にチャネル
が形成されるトランジスタの特性の劣化、特性のばらつきを少なくすることができる。こ
のような酸化物半導体層にチャネルが形成されるトランジスタを、フォトセンサにおいて
蓄積された電荷を保持するトランジスタ（第１のトランジスタ）として用いることによっ
て、フォトセンサの信頼性を高め、半導体装置の信頼性を高めることができる。
こうして、フォトセンサを有する半導体装置において、外光のノイズを軽減し、トラン
ジスタのオフ電流によるリークが原因となるノイズも低減し、信頼性を高めることができ
る。
フォトセンサの回路図、及びマトリクス状に配置された複数のフォトセンサの回路図。 フォトセンサの動作を説明するタイミングチャート。 マトリクス状に配置された複数のフォトセンサの動作を説明するタイミングチャート。 フォトセンサと液晶素子とを有する半導体装置の回路図。 マトリクス状に配置された複数のフォトセンサの回路図。 マトリクス状に配置された複数のフォトセンサの動作を説明するタイミングチャート。 フォトセンサと液晶素子とを有する半導体装置の回路図。 フォトセンサと液晶素子とを有する半導体装置の一部の上面図。 液晶素子の上面図。 フォトセンサの上面図と断面図。 フォトセンサと液晶素子とを有する半導体装置の断面図。 フォトセンサと液晶素子とを有する半導体装置の一部の上面図。 フォトセンサの回路図。 フォトセンサの動作を説明するタイミングチャート。 半導体装置の作製方法を示す断面図。 半導体装置の断面図。 半導体装置の構造を示す斜視図。 半導体装置の構成を示す図。 電子機器の図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタのＶｇｓ−Ｉｄｓ特性及び電界効果移動度を示す図。 試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄｓ及び電界効果移動度のＶｇｓ依存性を示す図。 しきい値電圧及び電界効果移動度と基板温度との関係を示す図。 トランジスタの上面図及び断面図。 トランジスタの上面図及び断面図。
本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各
電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネ
ル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与
えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電
位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と
呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子
として説明を行う。
また、本明細書中において、電気的な接続とは、電流、電圧または電位が、供給可能、
或いは伝送可能な状態に相当する。従って、電気的に接続している状態とは、直接接続し
ている状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝
送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間
接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素同士が接続されている場合であっても、実際に
は、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の
機能を併せ持っている場合もある。
本明細書において、トランジスタが直列に電気的に接続されている状態とは、例えば、
あるトランジスタの第１端子と第２端子のいずれか一方のみが、別のトランジスタの第１
端子と第２端子のいずれか一方のみに電気的に接続されている状態を意味する。また、ト
ランジスタが並列に電気的に接続されている状態とは、あるトランジスタの第１端子が別
のトランジスタの第１端子に電気的に接続され、且つ、あるトランジスタの第２端子が別
のトランジスタの第２端子に電気的に接続されている状態を意味する。
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにお
いては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソ
ース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極
とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、
ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低
い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０
以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
回路図において、チャネルが酸化物半導体層に形成されるトランジスタには「ＯＳ」の
符号を付す場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の具体的な構成について説明する
。
図１（Ａ）は、半導体装置が有するフォトセンサ３０１の構成を示す回路図の一例であ
る。フォトセンサ３０１は、フォトダイオード３０２と、増幅回路３０３とを有している
。フォトダイオード３０２は、光があたると電流が発生する性質を有する光電変換素子で
あり、照射された光の強度により流れる光電流の電流値が定まる。増幅回路３０３は、当
該光電流に対応した電荷を蓄積し、当該電荷の量を情報として含む出力信号を生成する。
増幅回路３０３は、増幅回路３０３内への光電流の供給を制御するスイッチング素子と
して機能するトランジスタ３０４と、トランジスタ３０４の第２端子に与えられる電位に
従って、その第１端子と第２端子間の電流値或いは抵抗値が定まるトランジスタ３０５と
、当該電流値或いは抵抗値によって定まる出力信号の電位を、配線ＯＵＴに供給するため
のスイッチング素子として機能するトランジスタ３０６とを有する。なお、トランジスタ
３０４は、フォトダイオード３０２の光電流に対応した電荷を保持するトランジスタに相
当する。
図１（Ａ）では、フォトダイオード３０２の陽極が配線ＰＲに電気的に接続されている
。また、フォトダイオード３０２の陰極が、トランジスタ３０４の第１端子に電気的に接
続されている。トランジスタ３０４の第２端子は、トランジスタ３０５のゲートに電気的
に接続されている。また、トランジスタ３０４のゲートは、配線ＴＸに電気的に接続され
ている。配線ＴＸには、トランジスタ３０４のスイッチングを制御するための信号の電位
が与えられている。トランジスタ３０５の第１端子は、配線ＶＲに電気的に接続されてい
る。配線ＶＲには所定の電位、例えば、ハイレベルの電源電位ＶＤＤが与えられている。
トランジスタ３０５の第２端子は、トランジスタ３０６の第１端子に電気的に接続されて
いる。トランジスタ３０６の第２端子は、配線ＯＵＴに電気的に接続されている。トラン
ジスタ３０６のゲートは、配線ＳＥに電気的に接続されており、配線ＳＥにはトランジス
タ３０６のスイッチングを制御する信号の電位が与えられる。そして、配線ＯＵＴには、
増幅回路３０３から出力される出力信号の電位が与えられる。
本発明は、トランジスタ３０４はチャネルが酸化物半導体層に形成されるトランジスタ
とすることが特徴である。つまり、トランジスタ３０４の活性層に酸化物半導体膜を用い
る。
酸化物半導体層には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ
−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ
系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系
酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸
化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化
物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−
Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−
Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化スズ、酸化亜鉛などを用い
ることができる。なお、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉ
ｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味で
あり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい
。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
或いは、酸化物半導体層には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整
数でない）で表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ
、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導
体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を
用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系
酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：
１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）
の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式（１）にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体層には、電子供与体（ドナー）となる水分または水素、アルカリ金属元素
（ナトリウムやリチウム等）などの不純物が低減されて高純度化された酸化物半導体層を
用いる。高純度化された酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が
、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５
×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。Ｎａの濃
度の測定値は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ
／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とし、Ｌｉの濃度
の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／
ｃｍ３以下とし、Ｋの濃度の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは
１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、ホール効果測定により測定できる酸
化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／
ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体の
バンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上
である。
具体的に、高純度化された酸化物半導体層にチャネルが形成されるトランジスタのオフ
電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６
μｍでチャネル長が１０μｍのトランジスタであっても、ソース電極とドレイン電極間の
電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース
電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００
ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて
、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化
物半導体層をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当
該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレ
イン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得
られることが分かった。高純度化された酸化物半導体層にチャネルが形成されるトランジ
スタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１００ｙＡ／μ
ｍ以下、好ましくは１０ｙＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることが
できる。従って、高純度化された酸化物半導体層にチャネルが形成されるトランジスタは
、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
こうして、トランジスタ３０４のオフ電流を著しく小さくすることができる。トランジ
スタ３０４は、フォトセンサ３０１において蓄積された電荷を保持するためのスイッチン
グ素子として機能するため、蓄積動作を行った後、選択動作が行われるまでの期間（以下
、電荷保持期間ともいう）における電荷のリークを小さく抑えることができる。また、ト
ランジスタ３０４をチャネルが非晶質半導体材料でなる層に形成されるトランジスタとし
た場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとすることによって
、トランジスタ３０４の移動度を高めることができる。
なお、図１（Ａ）において、増幅回路３０３を構成しているトランジスタ３０５、トラ
ンジスタ３０６は、チャネルが酸化物半導体層に形成されるトランジスタであっても良い
し、チャネルが酸化物半導体以外の半導体材料でなる層または基板に形成されるトランジ
スタであってもよい。酸化物半導体以外の半導体材料としては、シリコンまたはゲルマニ
ウム等がある。なお、酸化物半導体以外の半導体材料でなる層または基板は、非晶質、微
結晶、多結晶、または単結晶のいずれであってもよい。
なお、トランジスタ３０５を、チャネルが酸化物半導体層に形成されるトランジスタと
することによって、配線ＯＵＴに不必要な電位が出力されるのを防止することができる。
また、トランジスタ３０５をチャネルが非晶質半導体材料でなる層に形成されるトランジ
スタとした場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとすること
によって、トランジスタ３０５の移動度を高めることができる。
なお、トランジスタ３０６を、チャネルが酸化物半導体層に形成されるトランジスタと
することによって、配線ＯＵＴに不必要な電位が出力されるのを防止することができる。
また、トランジスタ３０６をチャネルが非晶質半導体材料でなる層に形成されるトランジ
スタとした場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとすること
によって、トランジスタ３０６の移動度を高めることができる。
なお、フォトセンサ３０１内の全てのトランジスタの活性層に、同じ材料の半導体を用
いることで、半導体装置のプロセスを簡略化することができる。例えば、フォトセンサ３
０１内の全てのトランジスタの活性層に酸化物半導体膜を用いることによって、半導体装
置のプロセスを簡略化することができる。
また、トランジスタ３０５及びトランジスタ３０６の活性層に、例えば、多結晶または
単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を
用いることで、フォトセンサ３０１からの情報の読み出しを高速で行うことができる。
なお、配線ＯＵＴの電位を安定させるために、配線ＯＵＴに容量素子を設けることも有
効である。
なお、図１（Ａ）では、フォトダイオード３０２の陽極が配線ＰＲに電気的に接続され
、フォトダイオード３０２の陰極がトランジスタ３０４の第１端子に電気的に接続されて
いる構成を示したがこれに限定されない。図１（Ｂ）に示すように、フォトダイオード３
０２の陰極が配線ＰＲに電気的に接続され、フォトダイオード３０２の陽極がトランジス
タ３０４の第１端子に電気的に接続されていても良い。
なお、図１（Ａ）及び図１（Ｂ）では、配線ＶＲと配線ＯＵＴの間に、トランジスタ３
０５とトランジスタ３０６がこの順に直列に電気的に接続されている構成を示した。しか
し、これに限定されず、トランジスタ３０５とトランジスタ３０６の接続順は逆であって
もよい。つまり、配線ＶＲと配線ＯＵＴの間に、トランジスタ３０６とトランジスタ３０
５がこの順に電気的に直列に接続されていてもよい。
図１（Ａ）及び図１（Ｂ）では、トランジスタ３０４の第２端子とトランジスタ３０５
のゲートが電気的に接続されているノードを、ノードＦＤとして示している。ノードＦＤ
に蓄積される電荷の量によって、増幅回路３０３の出力信号の電位が定まる。ノードＦＤ
において電荷をより確実に保持するために、ノードＦＤに容量素子を電気的に接続しても
良い。
なお、図１（Ａ）及び図１（Ｂ）では、配線ＰＲと、配線ＳＥと、配線ＴＸと、配線Ｏ
ＵＴとがフォトセンサ３０１に接続されている場合を例示しているが、本発明の一態様で
は、フォトセンサ３０１が有する配線の数はこれに限定されない。上記配線に加えて、増
幅回路３０３に保持されている電荷の量をリセットするための信号の電位が与えられる配
線などが、フォトセンサ３０１に接続されていても良い。
なお、図１（Ａ）及び図１（Ｂ）では、増幅回路３０３がスイッチング素子として機能
するトランジスタ３０４を一つだけ有するフォトセンサ３０１の構成を示しているが、本
発明はこの構成に限定されない。本発明の一態様では、一のトランジスタが一のスイッチ
ング素子として機能する構成を示しているが、複数のトランジスタが一のスイッチング素
子として機能していても良い。複数のトランジスタが一のスイッチング素子として機能す
る場合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気
的に接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良
い。
また、図１（Ａ）及び図１（Ｂ）では、トランジスタ３０４がゲート電極を活性層の片
側にのみ有している場合を示している。しかしながら、トランジスタ３０４が、活性層を
間に挟んで存在する一対のゲート電極を有していてもよい。トランジスタ３０４が活性層
を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはトラン
ジスタ３０４のスイッチングを制御するための信号が与えられ、他方のゲート電極は所定
の電位が与えられた状態とすることができる。この場合、一対のゲート電極に同じ高さの
電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与
えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジ
スタ３０４の閾値電圧を制御することができる。なお、トランジスタ３０４のしきい値電
圧に影響を与えないならば、他方のゲート電極は電気的に絶縁されたフローティングの状
態であっても良い。
以上が、フォトセンサ３０１の構成の説明である。
次いで、フォトセンサ３０１の動作について説明する。図２は、図１（Ａ）に示した各
配線（配線ＴＸ、配線ＰＲ、配線ＳＥ、配線ＯＵＴ）及びノードＦＤの電位の変化を示す
タイミングチャートの一例である。
なお、図２に示すタイミングチャートでは、フォトセンサ３０１の動作を分かりやすく
説明するため、配線ＴＸ、配線ＳＥ、配線ＰＲには、ハイレベルまたはローレベルの電位
が与えられるものと仮定する。具体的に、配線ＴＸには、ハイレベルの電位ＨＴＸと、ロ
ーレベルの電位ＬＴＸが与えられるものとし、配線ＳＥには、ハイレベルの電位ＨＳＥと
、ローレベルの電位ＬＳＥが与えられるものとし、配線ＰＲには、ハイレベルの電位ＨＰ
Ｒと、ローレベルの電位ＬＰＲが与えられるものとする。
なお、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６は全てｎチャ
ネル型トランジスタであるとして説明を行う。しかしながら、本発明はこれに限定されず
、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６のいずれか、または
全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ３０４、トランジ
スタ３０５及びトランジスタ３０６のいずれか、または全てがｐチャネル型トランジスタ
である場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様に
なるように各配線の電位を定めればよい。
まず、時刻Ｔ１において、配線ＴＸの電位を、電位ＬＴＸから電位ＨＴＸに変化させる
。配線ＴＸの電位が電位ＨＴＸになると、トランジスタ３０４はオン状態になる。なお、
時刻Ｔ１において、配線ＳＥには電位ＬＳＥが与えられ、配線ＰＲには電位ＬＰＲが与え
られている。
時刻Ｔ２において、配線ＰＲの電位を、電位ＬＰＲから電位ＨＰＲに変化させる。また
、時刻Ｔ２において、配線ＴＸの電位は電位ＨＴＸのままであり、配線ＳＥの電位は電位
ＬＳＥのままである。フォトダイオード３０２に順バイアスの電圧が印加される。こうし
て、ノードＦＤには配線ＰＲの電位ＨＰＲが与えられるため、ノードＦＤに保持されてい
る電荷は放電される。
時刻Ｔ３において、配線ＰＲの電位を、電位ＨＰＲから電位ＬＰＲに変化させる。時刻
Ｔ３の直前まで、ノードＦＤの電位は電位ＨＰＲに保たれているため、配線ＰＲの電位が
電位ＬＰＲになると、フォトダイオード３０２に逆方向バイアスの電圧が印加されること
になる。そして、フォトダイオード３０２に逆バイアスの電圧が印加された状態で、フォ
トダイオード３０２に光（被検出物において反射した光等）が入射すると、フォトダイオ
ード３０２の陰極から陽極に向かって電流（光電流）が流れる。光電流の電流値は入射し
た光の強度に従って変化する。すなわち、フォトダイオード３０２に入射する光の強度が
高いほど光電流の電流値は高くなり、ノードＦＤとフォトダイオード３０２の間を移動す
る電荷の量も大きくなる。逆に、フォトダイオード３０２に入射する光の強度が低いほど
光電流の電流値は低くなり、ノードＦＤとフォトダイオード３０２の間を移動する電荷の
量も小さくなる。よって、ノードＦＤの電位は、光の強度が高いほど変化が大きく、光の
強度が低いほど変化が小さい。
時刻Ｔ４において、配線ＴＸの電位を電位ＨＴＸから電位ＬＴＸに変化させると、トラ
ンジスタ３０４はオフ状態になる。よって、ノードＦＤとフォトダイオード３０２の間で
の電荷の移動が止まるため、ノードＦＤの電位が定まる。
時刻Ｔ５において、配線ＳＥの電位を電位ＬＳＥから電位ＨＳＥに変化させると、トラ
ンジスタ３０６はオン状態になる。すると、ノードＦＤの電位に応じて配線ＶＲと配線Ｏ
ＵＴの間で電荷の移動が生じる。
なお、時刻Ｔ５以前に、配線ＯＵＴの電位を所定の電位にする動作（プリチャージ動作
）を完了させておく。なお、図２では、配線ＯＵＴの電位は時刻Ｔ５以前にローレベルの
電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵＴの電位
が上昇する場合を示したがこれに限定されない。配線ＯＵＴの電位は時刻Ｔ５以前にハイ
レベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵ
Ｔの電位が低下してもよい。
プリチャージ動作は、例えば、配線ＯＵＴと、所定の電位が与えられる配線とをトラン
ジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とす
ることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタ
はオフ状態とする。
時刻Ｔ６において、配線ＳＥの電位を電位ＨＳＥから電位ＬＳＥに変化させると、配線
ＶＲから配線ＯＵＴへの電荷の移動が停止し、配線ＯＵＴの電位が決定する。この配線Ｏ
ＵＴの電位が、フォトセンサ３０１の出力信号の電位に相当する。そして、出力信号の電
位には、被検出物の情報が含まれている。
フォトセンサ３０１の上記一連の動作は、リセット動作、蓄積動作、選択動作に分類す
ることができる。すなわち、時刻Ｔ２から時刻Ｔ３までの動作がリセット動作、時刻Ｔ３
から時刻Ｔ４までの動作が蓄積動作、時刻Ｔ５から時刻Ｔ６までの動作が選択動作に相当
する。また、蓄積動作が終了してから選択動作が開始されるまでの期間、すなわち、時刻
Ｔ４から時刻Ｔ５までの期間が、ノードＦＤにおいて電荷が保持されている電荷保持期間
に相当する。
ここで、時刻Ｔ１や時刻Ｔ４において配線ＴＸの電位を変化させるときに、配線ＴＸと
ノードＦＤとの間の寄生容量によって、ノードＦＤの電位が変化する。この電位の変化が
大きい場合、出力信号を正確に出力することができない。配線ＴＸの電位を変化させると
きのノードＦＤの電位の変化を抑制するために、トランジスタ３０４のゲートとソースの
間、またはゲートとドレインの間の容量を低減することが有効である。また、トランジス
タ３０５のゲート容量を増大することが有効である。更に、ノードＦＤに容量素子を電気
的に接続することが有効である。なお、図２では、これらの対策を施す等して、配線ＴＸ
の電位を変化させるときのノードＦＤの電位の変化は無視できるものとしている。
以上が、フォトセンサ３０１の動作の説明である。
次いで、図１（Ａ）に示したフォトセンサ３０１をマトリクス状に複数有する半導体装
置の構成の一例を図１（Ｃ）に示す。
図１（Ｃ）では、複数のフォトセンサ３０１がｍ（ｍは２以上の自然数）行ｎ（ｎは２
以上の自然数）列のマトリクス状に配置されている。各行のフォトセンサ３０１は、複数
の配線ＰＲ（配線ＰＲ１〜配線ＰＲｍと表記する）のいずれか１つと、複数の配線ＴＸ（
配線ＴＸ１〜配線ＴＸｍと表記する）のいずれか１つと、複数の配線ＳＥ（配線ＳＥ１〜
配線ＳＥｍと表記する）のいずれか１つと電気的に接続されている。各列のフォトセンサ
３０１は、複数の配線ＯＵＴ（配線ＯＵＴ１〜配線ＯＵＴｎと表記する）のいずれか１つ
、複数の配線ＶＲ（配線ＶＲ１〜配線ＶＲｎと表記する）のいずれか１つと電気的に接続
されている。
図１（Ｃ）では、各行のフォトセンサにおいて配線ＴＸを共有し、各行のフォトセンサ
において配線ＰＲを共有し、各行のフォトセンサにおいて配線ＳＥを共有し、各列のフォ
トセンサにおいて配線ＯＵＴを共有し、各列のフォトセンサにおいて配線ＶＲを共有して
いる。しかしながら、本発明はこれに限定されない、各行に２本以上の配線ＴＸを設けて
互いに異なるフォトセンサ３０１と電気的に接続してもよい。各行に２本以上の配線ＰＲ
を設けて互いに異なるフォトセンサ３０１と電気的に接続してもよい。各行に２本以上の
配線ＳＥを設けて互いに異なるフォトセンサ３０１と電気的に接続してもよい。各列に２
本以上の配線ＯＵＴを設けて互いに異なるフォトセンサ３０１と電気的に接続してもよい
。各列に２本以上の配線ＶＲを設けて互いに異なるフォトセンサ３０１と電気的に接続し
てもよい。
また、図１（Ｃ）では、配線ＶＲを各列のフォトセンサにおいて共有する構成を示した
がこれに限定されない。配線ＶＲは各行のフォトセンサにおいて共有しても良い。
また、ｍ行ｎ列のマトリクス状に配置されたフォトセンサ３０１のうち、リセット動作
、蓄積動作を同時に行うフォトセンサにおいて、配線ＴＸを共有することもできる。ｍ行
ｎ列のマトリクス状に配置されたフォトセンサ３０１のうち、リセット動作、蓄積動作を
同時に行うフォトセンサにおいて、配線ＰＲを共有することもできる。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に
配置されたフォトセンサ３０１を駆動する駆動回路を簡略化することができる。
次いで、図１（Ｃ）に示したｍ行ｎ列のマトリクス状に配置されたフォトセンサ３０１
を有する半導体装置の動作の一例について図３を用いて説明する。
なお、フォトセンサ３０１それぞれの動作については、上記において図２を参照して説
明した動作と同様である。図３では、各行のフォトセンサ３０１の、リセット動作、蓄積
動作、選択動作の関係について説明する。
バックライトを点灯して被検出物に光を照射して第ｐ（ｐはｍ以下の自然数）行目のフ
ォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として第（ｐ
＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。図３では、第ｐ行目のフ
ォトセンサ乃至第（ｐ＋３）行目のフォトセンサの配線ＰＲ（ＰＲｐ〜ＰＲ（ｐ＋３））
、配線ＴＸ（ＴＸｐ〜ＴＸ（ｐ＋３））、配線ＳＥ（ＳＥｐ〜ＳＥ（ｐ＋３））の電位に
ついて代表して示す。
第ｐ行目のフォトセンサ及び第（ｐ＋２）行目のフォトセンサでリセット動作を行う期
間をＴＲｐで示す。第（ｐ＋１）行目のフォトセンサ及び第（ｐ＋３）行目のフォトセン
サでリセット動作を行う期間をＴＲ（ｐ＋１）で示す。第ｐ行目のフォトセンサ及び第（
ｐ＋２）行目のフォトセンサで蓄積動作を行う期間をＴＩｐで示す。第（ｐ＋１）行目の
フォトセンサ及び第（ｐ＋３）行目のフォトセンサで蓄積動作を行う期間をＴＩ（ｐ＋１
）で示す。第ｐ行目のフォトセンサで選択動作を行う期間をＴＳｐで示す。第（ｐ＋１）
行目のフォトセンサで選択動作を行う期間をＴＳ（ｐ＋１）で示す。
図３に示すタイミングチャートでは、バックライトを点灯して被検出物に光を照射した
状態で、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサにおいてリセット動
作及び蓄積動作を同時に行い、バックライトを非点灯した状態で、第（ｐ＋１）行目のフ
ォトセンサ及び第（ｐ＋３）行目のフォトセンサにおいてリセット動作及び蓄積動作を同
時に行う例を示した。一般には例えば、バックライトを点灯して被検出物に光を照射した
状態で、奇数行のフォトセンサにおいてリセット動作及び蓄積動作を同時に行い、バック
ライトを非点灯した状態で、偶数行のフォトセンサにおいてリセット動作及び蓄積動作を
同時に行うことができる。
その後、図３に示すタイミングチャートのＴＳｐ、ＴＳ（ｐ＋１）の様に、全行のフォ
トセンサの選択動作を順次行う。
なお、選択動作は各行毎に順次行ってもよいし、複数行同時に行ってもよい。
そして、隣接する行のフォトセンサで得られた出力信号の差分を取得する。例えば、隣
接する行の選択動作を同時に行うことによって、差分を取得してもよい。この差分は、外
光のノイズが相殺され、Ｓ／Ｎ比の向上した信号成分である。この差分を用いて被検出物
の撮像画像の生成や被検出物の存在する領域の検出を行う。
なお、バックライトの点滅の間隔は短いため、バックライトの点灯時と非点灯時とで被
検出物はほとんど移動しないとみなすことができる。よって、第ｐ行目のフォトセンサの
出力信号と第（ｐ＋１）行目のフォトセンサの出力信号との差分において、被検出物の移
動による影響は少ない。
なお、第ｐ行目のフォトセンサの出力信号と、第（ｐ＋１）行目のフォトセンサの出力
信号とは１行分のずれがある。しかし、行間隔を狭くすることによって、第ｐ行目のフォ
トセンサの出力信号と第（ｐ＋１）行目のフォトセンサの出力信号との差分において、こ
のずれは低減することができる。
なお、図３に示すタイミングチャートでは、第ｐ行目のフォトセンサと第（ｐ＋２）行
目のフォトセンサで、バックライトを点灯して被検出物に光を照射した状態でリセット動
作及び蓄積動作を同時に行い、第（ｐ＋１）行目のフォトセンサ及び第（ｐ＋３）行目の
フォトセンサで、バックライトを非点灯した状態でリセット動作及び蓄積動作を同時に行
う例を示したがこれに限定されない。バックライトの点灯及び非点灯のタイミングを変え
てもよい。例えば、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサで、バッ
クライトを非点灯した状態でリセット動作及び蓄積動作を同時に行い、第（ｐ＋１）行目
のフォトセンサ及び第（ｐ＋３）行目のフォトセンサで、バックライトを点灯して被検出
物に光を照射した状態でリセット動作及び蓄積動作を同時に行ってもよい。
なお、図３に示すタイミングチャートでは、第ｐ行目のフォトセンサと第（ｐ＋２）行
目のフォトセンサで、リセット動作及び蓄積動作を同時に行い、第（ｐ＋１）行目のフォ
トセンサ及び第（ｐ＋３）行目のフォトセンサで、リセット動作及び蓄積動作を同時に行
う例を示したがこれに限定されない。ｍ行ｎ列のマトリクス状に配置されたフォトセンサ
において、リセット動作及び蓄積動作のタイミングが異なる行が存在し、リセット動作及
び蓄積動作のタイミングが異なる行においてバックライトの点灯と非点灯とを行えば良い
。例えば、第ｐ行目のフォトセンサと第（ｐ＋３）行目のフォトセンサとでリセット動作
及び蓄積動作を同時に行い、第（ｐ＋１）行目のフォトセンサと第（ｐ＋２）行目のフォ
トセンサとでリセット動作及び蓄積動作を同時に行っても良い。このとき、第ｐ行目のフ
ォトセンサと第（ｐ＋３）行目のフォトセンサとでリセット動作及び蓄積動作を行うとき
、バックライトを点灯して被検出物に光を照射し、第（ｐ＋１）行目のフォトセンサと第
（ｐ＋２）行目のフォトセンサとでリセット動作及び蓄積動作を行うとき、バックライト
を非点灯としても良く、逆に、第ｐ行目のフォトセンサと第（ｐ＋３）行目のフォトセン
サとでリセット動作及び蓄積動作を行うとき、バックライトを非点灯とし、第（ｐ＋１）
行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとでリセット動作及び蓄積動作を
行うとき、バックライトを点灯して被検出物に光を照射しても良い。
なお、図３に示すタイミングチャートでは、リセット動作を行う期間においてもバック
ライトの点灯または非点灯が選択されている例を示した。しかしながら、リセット動作を
行う期間ではバックライトの状態はどのような状態であってもかまわない。
本発明では、フォトセンサにおいて蓄積された電荷を保持するトランジスタ３０４とし
てチャネルが酸化物半導体層に形成されるトランジスタを用いる。こうして、外光のノイ
ズを相殺しＳ／Ｎ比の向上した信号成分を取り出すためにリセット動作及び蓄積動作を行
ってから選択動作を行うまでの期間（電荷保持期間）の長さが異なるフォトセンサを有す
る半導体装置においても、トランジスタのオフ電流によるリークが原因となるノイズを低
減することができる。
また、アルカリ金属、及びアルカリ土類金属の濃度が低減された酸化物半導体層を用い
たトランジスタは、特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、
移動度の低下等）、特性のばらつきが少ない。これは、アルカリ金属、及びアルカリ土類
金属は酸化物半導体層にとっては悪性の不純物であるためである。特にアルカリ金属のう
ち、Ｎａは酸化物半導体層に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ
＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合
中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値
の負へのシフト）、移動度の低下等）をもたらす。加えて、トランジスタの特性のばらつ
きの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い
場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アル
カリ金属元素の濃度を上記の値に低減することによって、当該酸化物半導体層にチャネル
が形成されるトランジスタの特性の劣化、特性のばらつきを少なくすることができる。こ
のような酸化物半導体層にチャネルが形成されるトランジスタを、フォトセンサにおいて
蓄積された電荷を保持するトランジスタ（第１のトランジスタ）として用いることによっ
て、フォトセンサの信頼性を高め、半導体装置の信頼性を高めることができる。
こうして、フォトセンサを有する半導体装置において、外光のノイズを軽減し、トラン
ジスタのオフ電流によるリークが原因となるノイズも低減し、信頼性を高めることができ
る。
（実施の形態２）
本発明の一態様に係る半導体装置の構成について説明する。本実施の形態では、マトリ
クス状に配置された複数のフォトセンサに加えて、マトリクス状に配置された複数の表示
素子も有する半導体装置の構成の一例について説明する。このような半導体装置は、タッ
チパネル等と呼ばれ、表示画面が情報入力領域を兼ねる。なお、フォトセンサの構成や、
フォトセンサ同士の接続構成は、図１（Ｃ）に示した構成を採用することができる。また
、マトリクス状に配置された複数のフォトセンサの動作に関しては実施の形態１において
図３を用いて示した動作と同様に行うことができる。
図４に、半導体装置の構成の一部の回路図を示す。図４では、画素３２０が、４つの表
示素子３２１と、１つのフォトセンサ３０１とを有している。画素３２０を基本構成とし
、画素３２０がｍ行ｎ列のマトリクス状に複数配置され、情報入力領域を兼ねる表示画面
を構成する。図４では、図１（Ａ）に示した構成を有するフォトセンサ３０１を画素３２
０に用いる場合を例示している。なお、各画素の有する表示素子３２１とフォトセンサ３
０１の数は、図４に示した形態に限定されない。複数のフォトセンサと複数の表示素子と
は配置密度が同じであっても良いし、異なっていてもよい。つまり、表示素子１つに対し
てフォトセンサ１つが配置されていても良いし、表示素子２つ以上に対してフォトセンサ
１つが配置されていても良いし、フォトセンサ２つ以上に対して表示素子１つが配置され
ていても良い。
図４に示す構成では、表示素子３２１は液晶素子３２２を有する構成を例示する。表示
素子３２１は、液晶素子３２２と、液晶素子３２２の動作を制御するトランジスタなどの
回路素子とを有する。具体的に、図４では、表示素子３２１が、液晶素子３２２と、スイ
ッチング素子として機能するトランジスタ３２３と、容量素子３２４とを有する場合を例
示している。液晶素子３２２は、画素電極、対向電極、及び前記画素電極と前記対向電極
とにより電圧が印加される液晶層を有する。
トランジスタ３２３のゲート電極は、走査線ＧＬ（ＧＬ１、ＧＬ２）に電気的に接続さ
れている。トランジスタ３２３は、第１端子が信号線ＳＬ（ＳＬ１、ＳＬ２）に電気的に
接続されており、第２端子が液晶素子３２２の画素電極に電気的に接続されている。容量
素子３２４が有する一対の電極は、一方が液晶素子３２２の画素電極に電気的に接続され
、他方は固定の電位が与えられる配線ＣＯＭに電気的に接続されている。信号線ＳＬには
表示する画像に対応した電位が入力される。トランジスタ３２３は走査線ＧＬの信号によ
ってオン状態となると、信号線ＳＬの電位は、容量素子３２４が有する一対の電極のうち
の一方、及び液晶素子３２２の画素電極に与えられる。容量素子３２４は、液晶層に印加
する電圧に対応する電荷を保持する。電圧を印加することで液晶層の偏光方向が変化する
ことを利用して液晶層を透過する光の明暗（階調）を作り、画像表示を行う。液晶層を透
過する光にはバックライトから照射される光を用いる。
図４に示した構成において、マトリクス状に配置された表示素子の動作に関しては、公
知の表示装置と同様とすることができる。
なお、トランジスタ３２３として、実施の形態１等で示したチャネルが酸化物半導体層
に形成されるトランジスタを用いることもできる。トランジスタとしてチャネルが酸化物
半導体層に形成されるトランジスタを用いる場合、そのオフ電流は非常に小さいので、容
量素子３２４を無くすことも可能である。
トランジスタ３２３は、チャネルが酸化物半導体以外の半導体材料でなる層または基板
に形成されるトランジスタであってもよい。酸化物半導体以外の半導体材料としては、シ
リコンまたはゲルマニウム等がある。なお、酸化物半導体以外の半導体材料でなる層また
は基板は、非晶質、微結晶、多結晶、または単結晶のいずれであってもよい。
なお、画素３２０内の全てのトランジスタの活性層に、同じ材料の半導体を用いること
で、半導体装置のプロセスを簡略化することができる。例えば、表示素子３２１及びフォ
トセンサ３０１内の全てのトランジスタの活性層に酸化物半導体膜を用いることによって
、半導体装置のプロセスを簡略化することができる。
また、トランジスタ３２３の活性層に、例えば、多結晶または単結晶のシリコンなどの
ように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、表示素子
３２１への画像情報の入力をより高速に行うこともできる。
なお、表示素子３２１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量
素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。
なお、表示素子３２１が液晶素子３２２を有する場合について説明したが、発光素子な
どの他の素子を有していてもよい。発光素子は、電流または電圧によって輝度が制御され
る素子であり、具体的には発光ダイオード、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅ
ｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等が挙げられる。表示素子３２１が発光素子を有する場合
、発光素子を発光させることによって、バックライトとしてもよい。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態３）
図１（Ｃ）に示した構成とは異なる、ｍ行ｎ列のマトリクス状に配置されたフォトセン
サ３０１を有する半導体装置の構成について図５を用いて説明する。
図５では、複数のフォトセンサ３０１がｍ行ｎ列のマトリクス状に配置されている。各
行のフォトセンサ３０１は、複数の配線ＳＥ（配線ＳＥ１〜配線ＳＥｍと表記する）のい
ずれか１つと電気的に接続されている。各列のフォトセンサ３０１は、複数の配線ＰＲ（
配線ＰＲ１〜配線ＰＲｎと表記する）のいずれか１つと、複数の配線ＴＸ（配線ＴＸ１〜
配線ＴＸｎと表記する）のいずれか１つと、複数の配線ＯＵＴ（配線ＯＵＴ１〜配線ＯＵ
Ｔｎと表記する）のいずれか１つ、複数の配線ＶＲ（配線ＶＲ１〜配線ＶＲｎと表記する
）のいずれか１つと電気的に接続されている。
図５では、各行のフォトセンサにおいて配線ＳＥを共有し、各列のフォトセンサにおい
て配線ＰＲを共有し、各列のフォトセンサにおいて配線ＴＸを共有し、各列のフォトセン
サにおいて配線ＯＵＴを共有し、各列のフォトセンサにおいて配線ＶＲを共有している。
しかしながら、本発明はこれに限定されない、各行に２本以上の配線ＳＥを設けて互いに
異なるフォトセンサ３０１と電気的に接続してもよい。各列に２本以上の配線ＰＲを設け
て互いに異なるフォトセンサ３０１と電気的に接続してもよい。各列に２本以上の配線Ｔ
Ｘを設けて互いに異なるフォトセンサ３０１と電気的に接続してもよい。各列に２本以上
の配線ＯＵＴを設けて互いに異なるフォトセンサ３０１と電気的に接続してもよい。各列
に２本以上の配線ＶＲを設けて互いに異なるフォトセンサ３０１と電気的に接続してもよ
い。
また、図５では、配線ＶＲを各列のフォトセンサにおいて共有する構成を示したがこれ
に限定されない。配線ＶＲは各行のフォトセンサにおいて共有しても良い。
また、ｍ行ｎ列のマトリクス状に配置されたフォトセンサ３０１のうち、リセット動作
、蓄積動作を同時に行うフォトセンサにおいて、配線ＴＸを共有することもできる。ｍ行
ｎ列のマトリクス状に配置されたフォトセンサ３０１のうち、リセット動作、蓄積動作を
同時に行うフォトセンサにおいて、配線ＰＲを共有することもできる。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に
配置されたフォトセンサ３０１を駆動する駆動回路を簡略化することができる。
次いで、図５に示したｍ行ｎ列のマトリクス状に配置されたフォトセンサ３０１を有す
る半導体装置の動作の一例について図６を用いて説明する。
なお、フォトセンサ３０１それぞれの動作については、図２を参照して説明した動作と
同様である。図６では、各行のフォトセンサ３０１の、リセット動作、蓄積動作、選択動
作の関係について説明する。
バックライトを点灯して被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列目のフ
ォトセンサでリセット動作及び蓄積動作を行った後、バックライトを非点灯として第（ｑ
＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う。図６では、第ｑ列目のフ
ォトセンサ乃至第（ｑ＋３）列目のフォトセンサの配線ＰＲ（ＰＲｑ〜ＰＲ（ｑ＋３））
、配線ＴＸ（ＴＸｑ〜ＴＸ（ｑ＋３））、第ｐ（ｐはｍ以下の自然数）行目のフォトセン
サ乃至第（ｐ＋３）行目のフォトセンサの配線ＳＥ（ＳＥｐ〜ＳＥ（ｐ＋３））の電位に
ついて代表して示す。
第ｑ列目のフォトセンサ及び第（ｑ＋２）列目のフォトセンサでリセット動作を行う期
間をＴＲｑで示す。第（ｑ＋１）列目のフォトセンサ及び第（ｑ＋３）列目のフォトセン
サでリセット動作を行う期間をＴＲ（ｑ＋１）で示す。第ｑ列目のフォトセンサ及び第（
ｑ＋２）列目のフォトセンサで蓄積動作を行う期間をＴＩｑで示す。第（ｑ＋１）列目の
フォトセンサ及び第（ｑ＋３）列目のフォトセンサで蓄積動作を行う期間をＴＩ（ｑ＋１
）で示す。第ｐ行目のフォトセンサで選択動作を行う期間をＴＳｐで示す。第（ｐ＋１）
行目のフォトセンサで選択動作を行う期間をＴＳ（ｐ＋１）で示す。
図６に示すタイミングチャートでは、バックライトを点灯して被検出物に光を照射した
状態で、第ｑ列目のフォトセンサと第（ｑ＋２）列目のフォトセンサにおいてリセット動
作及び蓄積動作を同時に行い、バックライトを非点灯した状態で、第（ｑ＋１）列目のフ
ォトセンサ及び第（ｑ＋３）列目のフォトセンサにおいてリセット動作及び蓄積動作を同
時に行う例を示した。一般に例えば、バックライトを点灯して被検出物に光を照射した状
態で、奇数列のフォトセンサにおいてリセット動作及び蓄積動作を同時に行い、バックラ
イトを非点灯した状態で、偶数列のフォトセンサにおいてリセット動作及び蓄積動作を同
時に行うことができる。
その後、図６に示すタイミングチャートのＴＳｐ、ＴＳ（ｐ＋１）の様に、全行のフォ
トセンサの選択動作を順次行う。なお、選択動作は各行毎に順次行ってもよいし、複数行
同時に行ってもよい。
そして、隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分は
、外光のノイズが相殺され、Ｓ／Ｎ比の向上した信号成分である。この差分を用いて被検
出物の撮像画像の生成や被検出物の存在する領域の検出を行う。
なお、バックライトの点滅の間隔は短いため、バックライトの点灯時と非点灯時とで被
検出物はほとんど移動しないとみなすことができる。よって、第ｑ列目のフォトセンサの
出力信号と第（ｑ＋１）列目のフォトセンサの出力信号との差分において、被検出物の移
動による影響は少ない。
なお、第ｑ列目のフォトセンサの出力信号と、第（ｑ＋１）列目のフォトセンサの出力
信号とは１列分のずれがある。しかし、列間隔を狭くすることによって、第ｑ列目のフォ
トセンサの出力信号と第（ｑ＋１）列目のフォトセンサの出力信号との差分において、こ
のずれは低減することができる。
なお、図６に示すタイミングチャートでは、第ｑ列目のフォトセンサと第（ｑ＋２）列
目のフォトセンサで、バックライトを点灯して被検出物に光を照射した状態でリセット動
作及び蓄積動作を同時に行い、第（ｑ＋１）列目のフォトセンサ及び第（ｑ＋３）列目の
フォトセンサで、バックライトを非点灯した状態でリセット動作及び蓄積動作を同時に行
う例を示したがこれに限定されない。バックライトの点灯及び非点灯のタイミングを変え
てもよい。例えば、第ｑ列目のフォトセンサと第（ｑ＋２）列目のフォトセンサで、バッ
クライトを非点灯した状態でリセット動作及び蓄積動作を同時に行い、第（ｑ＋１）列目
のフォトセンサ及び第（ｑ＋３）列目のフォトセンサで、バックライトを点灯して被検出
物に光を照射した状態でリセット動作及び蓄積動作を同時に行ってもよい。
なお、図６に示すタイミングチャートでは、第ｑ列目のフォトセンサと第（ｑ＋２）列
目のフォトセンサで、リセット動作及び蓄積動作を同時に行い、第（ｑ＋１）列目のフォ
トセンサ及び第（ｑ＋３）列目のフォトセンサで、リセット動作及び蓄積動作を同時に行
う例を示したがこれに限定されない。ｍ行ｎ列のマトリクス状に配置されたフォトセンサ
において、リセット動作及び蓄積動作のタイミングが異なる列が存在し、リセット動作及
び蓄積動作のタイミングが異なる列においてバックライトの点灯と非点灯とを行えば良い
。例えば、第ｑ列目のフォトセンサと第（ｑ＋３）列目のフォトセンサとでリセット動作
及び蓄積動作を同時に行い、第（ｑ＋１）列目のフォトセンサと第（ｑ＋２）列目のフォ
トセンサとでリセット動作及び蓄積動作を同時に行っても良い。このとき、第ｑ列目のフ
ォトセンサと第（ｑ＋３）列目のフォトセンサとでリセット動作及び蓄積動作を行うとき
、バックライトを点灯して被検出物に光を照射し、第（ｑ＋１）列目のフォトセンサと第
（ｑ＋２）列目のフォトセンサとでリセット動作及び蓄積動作を行うとき、バックライト
を非点灯としても良く、逆に、第ｑ列目のフォトセンサと第（ｑ＋３）列目のフォトセン
サとでリセット動作及び蓄積動作を行うとき、バックライトを非点灯とし、第（ｑ＋１）
列目のフォトセンサと第（ｑ＋２）列目のフォトセンサとでリセット動作及び蓄積動作を
行うとき、バックライトを点灯して被検出物に光を照射しても良い。
なお、図６に示すタイミングチャートでは、リセット動作を行う期間においてもバック
ライトの点灯または非点灯が選択されている例を示した。しかしながら、リセット動作を
行う期間ではバックライトの状態はどのような状態であってもかまわない。
本発明では、フォトセンサにおいて蓄積された電荷を保持するトランジスタ３０４とし
てチャネルが酸化物半導体層に形成されるトランジスタを用いる。こうして、外光のノイ
ズを相殺しＳ／Ｎ比の向上した信号成分を取り出すためにリセット動作及び蓄積動作を行
ってから選択動作を行うまでの期間（電荷保持期間）の長さが異なるフォトセンサを有す
る半導体装置においても、トランジスタのオフ電流によるリークが原因となるノイズを低
減することができる。
また、アルカリ金属、及びアルカリ土類金属の濃度が低減された酸化物半導体層を用い
たトランジスタは、特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、
移動度の低下等）、特性のばらつきが少ない。これは、アルカリ金属、及びアルカリ土類
金属は酸化物半導体層にとっては悪性の不純物であるためである。特にアルカリ金属のう
ち、Ｎａは酸化物半導体層に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ
＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合
中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値
の負へのシフト）、移動度の低下等）をもたらす。加えて、トランジスタの特性のばらつ
きの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い
場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アル
カリ金属元素の濃度を上記の値に低減することによって、当該酸化物半導体層にチャネル
が形成されるトランジスタの特性の劣化、特性のばらつきを少なくすることができる。こ
のような酸化物半導体層にチャネルが形成されるトランジスタを、フォトセンサにおいて
蓄積された電荷を保持するトランジスタ（第１のトランジスタ）として用いることによっ
て、フォトセンサの信頼性を高め、半導体装置の信頼性を高めることができる。
こうして、フォトセンサを有する半導体装置において、外光のノイズを軽減し、トラン
ジスタのオフ電流によるリークが原因となるノイズも低減し、信頼性を高めることができ
る。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態４）
本発明の一態様に係る半導体装置の構成について説明する。本実施の形態では、マトリ
クス状に配置された複数のフォトセンサに加えて、マトリクス状に配置された複数の表示
素子も有する半導体装置の構成の一例について説明する。本実施の形態では、実施の形態
２において図４と用いて説明した構成とは異なる半導体装置の一例について説明する。こ
のような半導体装置は、タッチパネル等と呼ばれ、表示画面が情報入力領域を兼ねる。な
お、フォトセンサの構成や、フォトセンサ同士の接続構成は、図５に示した構成を採用す
ることができる。また、マトリクス状に配置された複数のフォトセンサの動作に関しては
実施の形態３において図６を用いて示した動作と同様に行うことができる。
図７に、半導体装置の構成の一部の回路図を示す。図７では、画素３２０が、４つの表
示素子３２１と、１つのフォトセンサ３０１とを有している。画素３２０を基本構成とし
、画素３２０がｍ行ｎ列のマトリクス状に複数配置され、情報入力領域を兼ねる表示画面
を構成する。図７では、図１（Ａ）に示した構成を有するフォトセンサ３０１を画素３２
０に用いる場合を例示している。なお、各画素の有する表示素子３２１とフォトセンサ３
０１の数は、図７に示した形態に限定されない。複数のフォトセンサと複数の表示素子と
は配置密度が同じであっても良いし、異なっていてもよい。つまり、表示素子１つに対し
てフォトセンサ１つが配置されていても良いし、表示素子２つ以上に対してフォトセンサ
１つが配置されていても良いし、フォトセンサ２つ以上に対して表示素子１つが配置され
ていても良い。
図７に示す構成では、表示素子３２１は液晶素子３２２を有する構成を例示する。表示
素子３２１は、液晶素子３２２と、液晶素子３２２の動作を制御するトランジスタなどの
回路素子とを有する。具体的に、図７では、表示素子３２１が、液晶素子３２２と、スイ
ッチング素子として機能するトランジスタ３２３と、容量素子３２４とを有する場合を例
示している。液晶素子３２２は、画素電極、対向電極、及び前記画素電極と前記対向電極
とにより電圧が印加される液晶層を有する。
トランジスタ３２３のゲート電極は、走査線ＧＬ（ＧＬ１、ＧＬ２）に電気的に接続さ
れている。トランジスタ３２３は、第１端子が信号線ＳＬ（ＳＬ１、ＳＬ２）に電気的に
接続されており、第２端子が液晶素子３２２の画素電極に電気的に接続されている。容量
素子３２４が有する一対の電極は、一方が液晶素子３２２の画素電極に電気的に接続され
、他方は固定の電位が与えられる配線ＣＯＭに電気的に接続されている。信号線ＳＬには
表示する画像に対応した電位が入力される。トランジスタ３２３は走査線ＧＬの信号によ
ってオン状態となると、信号線ＳＬの電位は、容量素子３２４が有する一対の電極のうち
の一方、及び液晶素子３２２の画素電極に与えられる。容量素子３２４は、液晶層に印加
する電圧に対応する電荷を保持する。電圧を印加することで液晶層の偏光方向が変化する
ことを利用して液晶層を透過する光の明暗（階調）を作り、画像表示を行う。液晶層を透
過する光にはバックライトから照射される光を用いる。
図７に示した構成において、マトリクス状に配置された表示素子の動作に関しては、公
知の表示装置と同様とすることができる。
なお、トランジスタ３２３として、実施の形態１等で示したチャネルが酸化物半導体層
に形成されるトランジスタを用いることもできる。トランジスタとしてチャネルが酸化物
半導体層に形成されるトランジスタを用いる場合、そのオフ電流は非常に小さいので、容
量素子３２４を無くすことも可能である。
トランジスタ３２３は、チャネルが酸化物半導体以外の半導体材料でなる層または基板
に形成されるトランジスタであってもよい。酸化物半導体以外の半導体材料としては、シ
リコンまたはゲルマニウム等がある。なお、酸化物半導体以外の半導体材料でなる層また
は基板は、非晶質、微結晶、多結晶、または単結晶のいずれであってもよい。
なお、画素３２０内の全てのトランジスタの活性層に、同じ材料の半導体を用いること
で、半導体装置のプロセスを簡略化することができる。例えば、表示素子３２１及びフォ
トセンサ３０１内の全てのトランジスタの活性層に酸化物半導体膜を用いることによって
、半導体装置のプロセスを簡略化することができる。
また、トランジスタ３２３の活性層に、例えば、多結晶または単結晶のシリコンなどの
ように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、表示素子
３２１への画像情報の入力をより高速に行うこともできる。
なお、表示素子３２１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量
素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。
なお、表示素子３２１が液晶素子３２２を有する場合について説明したが、発光素子な
どの他の素子を有していてもよい。発光素子は、電流または電圧によって輝度が制御され
る素子であり、具体的には発光ダイオード、ＯＬＥＤ等が挙げられる。表示素子３２１が
発光素子を有する場合、発光素子を発光させることによって、バックライトとしてもよい
。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態５）
図７に示した画素３２０の上面図の一例を、図８に示す。図８に示す画素３２０は、図
７と同様に、一のフォトセンサ３０１と、４つの表示素子３２１とを有している。
図９に、図８に示した表示素子３２１の一つを、拡大して示す。表示素子３２１は、走
査線ＧＬとして機能する導電膜２０１と、信号線ＳＬとして機能する導電膜２０２と、配
線ＣＯＭとして機能する導電膜２０３とを有している。導電膜２０１は、トランジスタ３
２３のゲート電極としても機能する。また、導電膜２０２は、トランジスタ３２３の第１
端子としても機能する。さらに、表示素子３２１は、画素電極２０４、導電膜２０５、導
電膜２０６を有している。導電膜２０６は、トランジスタ３２３の第２端子として機能す
る。そして、導電膜２０６と画素電極２０４は電気的に接続されている。
また、導電膜２０６は、導電膜２０５に電気的に接続されており、配線ＣＯＭとして機
能する導電膜２０３と導電膜２０５とが、ゲート絶縁膜を間に挟んで重なり合っている部
分が容量素子３２４として機能する。
なお、図８、図９では、配線、トランジスタ、容量素子などの各種回路素子の構成をよ
り明確にするために、ゲート絶縁膜を含む各種絶縁膜を図示していない。
導電膜２０１、導電膜２０５は、絶縁表面上に形成された一の導電膜を所望の形状に加
工することで形成することができる。導電膜２０１、導電膜２０５上にはゲート絶縁膜が
形成されている。さらに、導電膜２０２、導電膜２０３、導電膜２０６は、ゲート絶縁膜
上に形成された一の導電膜を所望の形状に加工することで形成することができる。
なお、トランジスタ３２３がボトムゲート型であり、なおかつその活性層２５３に酸化
物半導体を用いている場合、図９に示すように、ゲート電極として機能する導電膜２０１
に活性層２５３が完全に重なる構成を用いることが望ましい。上記構成を採用することで
、基板側から入射した光により活性層２５３中の酸化物半導体が劣化するのを防ぎ、よっ
て、トランジスタ３２３の閾値電圧がシフトするなどの特性の劣化が引き起こされるのを
防ぐことができる。
また、図１０（Ａ）に、図８に示したフォトセンサ３０１の一つを、拡大して示す。図
１０（Ｂ）には、図１０（Ａ）の破線Ａ１―Ａ２における断面図を示す。
フォトセンサ３０１は、配線ＰＲとして機能する導電膜２１０と、配線ＴＸとして機能
する導電膜２１１と、配線ＳＥとして機能する導電膜２１２と、配線ＶＲとして機能する
導電膜２１３と、配線ＯＵＴとして機能する導電膜２１４とを有している。
フォトセンサ３０１の有するフォトダイオード３０２は、順に積層されたｐ型の半導体
膜２１５と、ｉ型の半導体膜２１６と、ｎ型の半導体膜２１７とを有している。導電膜２
１０は、フォトダイオード３０２の陽極として機能するｐ型の半導体膜２１５に電気的に
接続されている。
フォトセンサ３０１の有する導電膜２１８は、トランジスタ３０４のゲート電極として
機能しており、さらに、導電膜２１１に電気的に接続されている。フォトセンサ３０１の
有する導電膜２１９は、トランジスタ３０４の第１端子として機能する。フォトセンサ３
０１の有する導電膜２２０は、トランジスタ３０４の第２端子として機能する。フォトセ
ンサ３０１の有する導電膜２２１は、ｎ型の半導体膜２１７と、導電膜２１９とに電気的
に接続されている。フォトセンサ３０１の有する導電膜２２２は、トランジスタ３０５の
ゲート電極として機能しており、さらに、導電膜２２０に電気的に接続されている。
フォトセンサ３０１の有する導電膜２２３は、トランジスタ３０５の第１端子として機
能する。フォトセンサ３０１の有する導電膜２２４は、トランジスタ３０５の第２端子、
及びトランジスタ３０６の第１端子として機能する。また、導電膜２１４は、トランジス
タ３０６の第２端子として機能する。導電膜２１２は、トランジスタ３０６のゲート電極
としても機能する。フォトセンサ３０１の有する導電膜２２５は、導電膜２２３及び導電
膜２１３に電気的に接続されている。
なお、図１０では、フォトセンサ３０１の有する導電膜２２６は、配線ＰＲとして機能
する導電膜２１０に電気的に接続されている。また、フォトセンサ３０１の有する導電膜
２２７は、配線ＴＸとして機能する導電膜２１１に電気的に接続されている。
導電膜２１２、導電膜２１８、導電膜２２２、導電膜２２５、導電膜２２６、導電膜２
２７は、絶縁表面上に形成された一の導電膜を所望の形状に加工することで形成すること
ができる。導電膜２１２、導電膜２１８、導電膜２２２、導電膜２２５、導電膜２２６、
導電膜２２７上にはゲート絶縁膜２２８が形成されている。さらに、導電膜２１０、導電
膜２１１、導電膜２１３、導電膜２１４、導電膜２１９、導電膜２２０、導電膜２２３、
導電膜２２４は、ゲート絶縁膜２２８上に形成された一の導電膜を所望の形状に加工する
ことで形成することができる。
また、導電膜２１０、導電膜２１１、導電膜２１３、導電膜２１４、導電膜２１９、導
電膜２２０、導電膜２２３、導電膜２２４の上には、絶縁膜２８１及び絶縁膜２８２が形
成されている。絶縁膜２８１及び絶縁膜２８２の上に、導電膜２２１が形成される。
なお、図１０（Ｂ）に示すフォトセンサ３０１の断面図は、導電膜２２１まで形成され
た状態を示している。表示素子も有する半導体装置の場合は、フォトセンサ３０１に加え
て表示素子３２１が画素３２０に設けられているので、実際には、導電膜２２１を形成し
た後に、液晶素子の形成を行う。
なお、トランジスタ３０４の活性層２５０に酸化物半導体を用い、且つトランジスタ３
０４はボトムゲート型である場合、図１０に示すように、ゲート電極として機能する導電
膜２１８に活性層２５０が完全に重なる構成を用いることが望ましい。上記構成を採用す
ることで、基板２５１側から入射した光により活性層２５０中の酸化物半導体が劣化する
のを防ぎ、よって、トランジスタ３０４の閾値電圧がシフトするなどの特性の劣化が引き
起こされるのを防ぐことができる。なお、トランジスタ３０５と、トランジスタ３０６に
ついても、上記構成を採用することで、同様の効果が得られる。
ここで、図１（Ｃ）や図４で示したような配線ＴＸが行方向に延びて配置される構成の
場合、同じく行方向に延びて配置され、配線ＴＸと平行な配線ＳＥが存在する。配線ＳＥ
はトランジスタ３０６のゲート電極と電気的に接続されるため、配線ＳＥの一部をトラン
ジスタ３０６のゲート電極として用いると、配線ＳＥと平行な配線ＴＸもトランジスタ３
０６のゲート電極と同じ層に当該ゲート電極と同じ材料によって形成するのが一般的であ
る。しかしながら、トランジスタのゲート電極に用いられる材料はソース電極やドレイン
電極に用いられる材料と比べて、一般的に抵抗が高い材料である。そのため、配線ＴＸの
抵抗が高くなる。
これに対して、図１０に示した構成では、図５に示した回路図に対応する画素を有し、
配線ＴＸが列方向に延びて配置される構成である。そのため、行方向に延びて配置される
配線ＳＥとは別の層に形成された導電膜を用いて、配線ＴＸを形成することができる。例
えば、図１０に示したように、フォトセンサを構成するトランジスタ（トランジスタ３０
４、トランジスタ３０５、トランジスタ３０６等）のゲート電極を構成する導電膜（導電
膜２１２、導電膜２１８、導電膜２２２）とは異なる層に形成された導電膜２１１によっ
て配線ＴＸを形成することができる。導電膜２１１は、導電膜２１４、導電膜２１９、導
電膜２２０、導電膜２２４等、フォトセンサを構成するトランジスタ（トランジスタ３０
４、トランジスタ３０５、トランジスタ３０６等）のソース電極やドレイン電極と同じ層
に当該ソース電極や当該ドレイン電極と同じ材料によって形成することができる。そのた
め、配線ＴＸの抵抗値を小さくすることができる。
図１１に示す画素の断面図では、表示素子３２１のトランジスタ３２３と、フォトセン
サ３０１のフォトダイオード３０２とが図示されている。トランジスタ３２３の第２端子
として機能する導電膜２０６は、画素電極２０４に電気的に接続されている。フォトダイ
オード３０２に電気的に接続されている導電膜２２１と、画素電極２０４とは、トランジ
スタ３２３とフォトダイオード３０２を覆っている絶縁膜２８２上に形成された一の導電
膜を、所望の形状に加工することで形成することができる。
また、画素電極２０４が形成されている基板２５１と対峙するように、基板２３６が配
置されている。基板２３６上には対向電極２３３が形成されており、画素電極２０４と対
向電極２３３の間には液晶を含む液晶層２３４が設けられている。画素電極２０４と、対
向電極２３３と、液晶層２３４とが重なる部分に液晶素子３２２が形成される。
なお、画素電極２０４と液晶層２３４の間、または対向電極２３３と液晶層２３４の間
に、配向膜を適宜設けても良い。配向膜は、ポリイミド、ポリビニルアルコールなどの有
機樹脂を用いて形成することができ、その表面には、ラビングなどの、液晶分子を一定方
向に配列させるための配向処理が施されている。ラビングは、配向膜に接するように、ナ
イロンなどの布を巻いたローラーを回転させて、上記配向膜の表面を一定方向に擦ること
で、行うことができる。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく
、蒸着法で配向特性を有する配向膜を直接形成することも可能である。
また、液晶層２３４を形成するために行われる液晶の注入は、ディスペンサ式（滴下式
）を用いても良いし、ディップ式（汲み上げ式）を用いていても良い。
なお、基板２３６上には、画素間における液晶の配向の乱れに起因するディスクリネー
ションが視認されるのを防ぐため、或いは、拡散した光が隣接する複数の画素に並行して
入射するのを防ぐために、光を遮蔽することができる遮蔽膜２３５が設けられている。遮
蔽膜２３５には、カーボンブラック、二酸化チタンよりも酸化数が小さい低次酸化チタン
などの黒色顔料を含む有機樹脂を用いることができる。または、クロムを用いた膜で、遮
蔽膜を形成することも可能である。
遮蔽膜２３５は、表示素子３２１のみならず、フォトセンサ３０１にも設けることが望
ましい。遮蔽膜２３５を形成することで、表示素子３２１及びフォトセンサ３０１を構成
しているトランジスタの活性層に酸化物半導体が用いられていても、遮蔽膜２３５により
活性層が遮光されるので、酸化物半導体の光劣化を防ぎ、トランジスタの閾値電圧がシフ
トするなどの特性の劣化が引き起こされるのを防ぐことができる。
なお、駆動回路をトランジスタを用いて基板２５１に形成する場合、駆動回路に用いら
れるトランジスタにおいても、ゲート電極或いは遮蔽膜による活性層の遮光を行うことで
、トランジスタの閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐこと
ができる。
画素電極２０４と対向電極２３３は、例えば、酸化珪素を含む酸化インジウムスズ（Ｉ
ＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（
ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性を有する導電材料を用い
ることができる。
また、液晶層２３４に用いられる液晶材料の一例としては、ネマチック液晶、コレステ
リック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロ
ピック液晶、低分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、
主鎖型液晶、側鎖型高分子液晶、バナナ型液晶などを挙げることができる。
また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴ
Ｎ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ
Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ
Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを適用することが可能である。
また、配向膜を用いないブルー相を示す液晶を液晶層２３４に用いてもよい。ブルー相
は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等
方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため
、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカ
イラル剤とを含む液晶組成物は、応答速度が１０μｓｅｃ．以上１００μｓｅｃ．以下と
短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好まし
い。
また、図１１では、画素電極２０４と対向電極２３３の間に液晶層２３４が挟まれてい
る構造を有する液晶素子を例に挙げて説明したが、本発明の一態様に係る半導体装置はこ
の構成に限定されない。ＩＰＳ型の液晶素子やブルー相を用いた液晶素子のように、一対
の電極が共に一の基板に形成されていても良い。
なお、本発明の一態様では、破線で示すように、基板２５１側からのバックライトの光
が、液晶素子３２２を通った後、遮蔽膜２３５に形成された開口部２４１を通り、基板２
３６を透過する。そして、基板２３６を透過した光は、被検出物２４０である指において
反射し、再び基板２３６に入射する。基板２３６に入射した光は、遮蔽膜２３５に形成さ
れた開口部２４２を通り、フォトダイオード３０２に入射する。
なお、図１１では、透過型の液晶素子３２２を用いた場合の画素の断面図を示している
が、本発明の一態様に係る半導体装置は、半透過型の液晶素子を用いていても良いし、反
射型の液晶素子を用いていても良い。反射型の液晶素子を用いる場合、画素電極２０４に
は外光を反射する導電性の材料、例えば、アルミニウム、チタン、銀、ロジウム、ニッケ
ルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金を
用いる。なお、半透過型、或いは反射型の液晶素子を用いる場合、図１１の場合とは異な
り、異なる材料で形成された導電膜を所望の形状に加工することで、導電膜２２１と画素
電極２０４とをそれぞれ形成する。
図１２に、図８に示した画素３２０に遮蔽膜２３５を重ねた様子を示す。図１２では、
遮蔽膜２３５が、表示素子３２１の画素電極２０４と重なる領域に開口部２４１を有し、
フォトセンサ３０１のフォトダイオード３０２と重なる領域に開口部２４２を有している
。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、図１（Ａ）及び図１（Ｂ）とは異なる回路構成を有するフォトセン
サ３０１について説明する。
図１３（Ａ）に、フォトセンサ３０１の一例を回路図で示す。フォトセンサ３０１は、
フォトダイオード３０２と、増幅回路３０３とを有している。フォトダイオード３０２は
、光があたると電流が発生する性質を有する光電変換素子であり、照射された光の強度に
より流れる光電流の電流値が定まる。増幅回路３０３は、当該光電流に対応した電荷を蓄
積し、当該電荷の量を情報として含む出力信号を生成する。
増幅回路３０３は、増幅回路３０３内への光電流の供給を制御するスイッチング素子と
して機能するトランジスタ３０４と、トランジスタ３０４の第２端子に与えられる電位に
従って、その第１端子と第２端子間の電流値或いは抵抗値が定まるトランジスタ３０５と
、当該電流値或いは抵抗値によって定まる出力信号の電位を、配線ＯＵＴに供給するため
のスイッチング素子として機能するトランジスタ３０６と、配線ＶＲの電位をトランジス
タ３０５のゲート電極に供給するためのスイッチング素子として機能するトランジスタ３
０７とを有する。なお、トランジスタ３０４は、フォトダイオード３０２の光電流に対応
した電荷を保持するトランジスタに相当する。
図１３（Ａ）では、フォトダイオード３０２の陽極が配線ＰＲに電気的に接続されてい
る。また、フォトダイオード３０２の陰極が、トランジスタ３０４の第１端子に電気的に
接続されている。トランジスタ３０４の第２端子は、トランジスタ３０５のゲートに電気
的に接続されている。また、トランジスタ３０４のゲートは、配線ＴＸに電気的に接続さ
れている。配線ＴＸには、トランジスタ３０４のスイッチングを制御するための信号の電
位が与えられている。トランジスタ３０５の第１端子は、配線ＶＲに電気的に接続されて
いる。配線ＶＲには所定の電位、例えば、ハイレベルの電源電位ＶＤＤが与えられている
。トランジスタ３０５の第２端子は、トランジスタ３０６の第１端子に電気的に接続され
ている。トランジスタ３０６の第２端子は、配線ＯＵＴに電気的に接続されている。トラ
ンジスタ３０６のゲートは、配線ＳＥに電気的に接続されており、配線ＳＥにはトランジ
スタ３０６のスイッチングを制御する信号の電位が与えられる。トランジスタ３０７の第
１端子は配線ＶＲに電気的に接続されている。トランジスタ３０７の第２端子はトランジ
スタ３０５のゲートに電気的に接続されている。トランジスタ３０７のゲートは、配線Ｒ
Ｓに電気的に接続されており、配線ＲＳにはトランジスタ３０７のスイッチングを制御す
る信号の電位が与えられる。そして、配線ＯＵＴには、増幅回路３０３から出力される出
力信号の電位が与えられる。
本発明は、トランジスタ３０４はチャネルが酸化物半導体層に形成されるトランジスタ
とすることが特徴である。つまり、トランジスタ３０４の活性層に酸化物半導体膜を用い
る。
酸化物半導体層には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ
−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ
系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系
酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸
化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化
物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−
Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−
Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化スズ、酸化亜鉛などを用い
ることができる。なお、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉ
ｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味で
あり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい
。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属元素が入っていてもよい。
或いは、酸化物半導体層には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整
数でない）で表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ
、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導
体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を
用いてもよい。
酸化物半導体層には、電子供与体（ドナー）となる水分または水素、アルカリ金属元素
（ナトリウムやリチウム等）などの不純物が低減されて高純度化された酸化物半導体層を
用いる。高純度化された酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が
、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５
×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。Ｎａの濃
度の測定値は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ
／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とし、Ｌｉの濃度
の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／
ｃｍ３以下とし、Ｋの濃度の測定値は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは
１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、ホール効果測定により測定できる酸
化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／
ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体の
バンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上
である。
具体的に、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流が低いこと
は、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル
長が１０μｍのトランジスタであっても、ソース電極とドレイン電極間の電圧（ドレイン
電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を
０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、
すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をト
ランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下
であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入また
は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度
の測定を行った。当該測定では、上記トランジスタに酸化物半導体層をチャネル形成領域
に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度
を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合
に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。酸化物
半導体層にチャネルが形成されるトランジスタのオフ電流密度を、ソース電極とドレイン
電極間の電圧によっては、１００ｙＡ／μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に
好ましくは１ｙＡ／μｍ以下にすることができる。従って、酸化物半導体層にチャネルが
形成されるトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタ
に比べて著しく低い。
こうして、トランジスタ３０４のオフ電流を著しく小さくすることができる。トランジ
スタ３０４は、フォトセンサ３０１において蓄積された電荷を保持するためのスイッチン
グ素子として機能するため、電荷保持期間における電荷のリークを小さく抑えることがで
きる。また、トランジスタ３０４をチャネルが非晶質半導体材料でなる層に形成されるト
ランジスタとした場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとす
ることによって、トランジスタ３０４の移動度を高めることができる。
なお、図１３（Ａ）において、増幅回路３０３を構成しているトランジスタ３０５、ト
ランジスタ３０６、トランジスタ３０７は、チャネルが酸化物半導体層に形成されるトラ
ンジスタであっても良いし、チャネルが酸化物半導体以外の半導体材料でなる層または基
板に形成されるトランジスタであってもよい。酸化物半導体以外の半導体材料としては、
シリコンまたはゲルマニウム等がある。なお、酸化物半導体以外の半導体材料でなる層ま
たは基板は、非晶質、微結晶、多結晶、または単結晶のいずれであってもよい。
なお、トランジスタ３０５を、チャネルが酸化物半導体層に形成されるトランジスタと
することによって、配線ＯＵＴに不必要な電位が出力されるのを防止することができる。
また、トランジスタ３０５をチャネルが非晶質半導体材料でなる層に形成されるトランジ
スタとした場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとすること
によって、トランジスタ３０５の移動度を高めることができる。
なお、トランジスタ３０６を、チャネルが酸化物半導体層に形成されるトランジスタと
することによって、配線ＯＵＴに不必要な電位が出力されるのを防止することができる。
また、トランジスタ３０６をチャネルが非晶質半導体材料でなる層に形成されるトランジ
スタとした場合よりも、チャネルが酸化物半導体層に形成されるトランジスタとすること
によって、トランジスタ３０６の移動度を高めることができる。
なお、フォトセンサ３０１内の全てのトランジスタの活性層に、同じ材料の半導体を用
いることで、半導体装置のプロセスを簡略化することができる。例えば、フォトセンサ３
０１内の全てのトランジスタの活性層に酸化物半導体膜を用いることによって、半導体装
置のプロセスを簡略化することができる。
また、トランジスタ３０５及びトランジスタ３０６の活性層に、例えば、多結晶または
単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を
用いることで、フォトセンサ３０１からの情報の読み出しを高速で行うことができる。
なお、図１３（Ａ）では、フォトダイオード３０２の陽極が配線ＰＲに電気的に接続さ
れ、フォトダイオード３０２の陰極がトランジスタ３０４の第１端子に電気的に接続され
ている構成を示したがこれに限定されない。フォトダイオード３０２の陰極が配線ＰＲに
電気的に接続され、フォトダイオード３０２の陽極がトランジスタ３０４の第１端子に電
気的に接続されていても良い。
なお、図１３（Ａ）では、配線ＶＲと配線ＯＵＴの間に、トランジスタ３０５とトラン
ジスタ３０６がこの順に電気的に直列に接続されている構成を示した。しかし、これに限
定されず、トランジスタ３０５とトランジスタ３０６の接続順は逆であってもよい。つま
り、図１３（Ｂ）に示すように、配線ＶＲと配線ＯＵＴの間に、トランジスタ３０６とト
ランジスタ３０５がこの順に電気的に直列に接続されていてもよい。
図１３（Ａ）及び図１３（Ｂ）では、トランジスタ３０４の第２端子と、トランジスタ
３０７の第１端子と、トランジスタ３０５のゲート電極とが接続されているノードを、ノ
ードＦＤとして示している。ノードＦＤに蓄積される電荷の量によって、出力信号の電位
が定まる。ノードＦＤにおいて電荷をより確実に保持するために、ノードＦＤに容量素子
を電気的に接続しても良い。
なお、図１３（Ａ）及び図１３（Ｂ）では、増幅回路３０３がスイッチング素子として
機能するトランジスタ３０４を一つだけ有するフォトセンサ３０１の構成を示しているが
、本発明はこの構成に限定されない。本発明の一態様では、一のトランジスタが一のスイ
ッチング素子として機能する構成を示しているが、複数のトランジスタが一のスイッチン
グ素子として機能していても良い。複数のトランジスタが一のスイッチング素子として機
能する場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続され
ていても良いし、直列と並列が組み合わされて接続されていても良い。
また、図１３（Ａ）及び図１３（Ｂ）では、トランジスタ３０４がゲート電極を活性層
の片側にのみ有している場合を示している。トランジスタ３０４が、活性層を間に挟んで
存在する一対のゲート電極を有している場合、一方のゲート電極にはトランジスタ３０４
のスイッチングを制御するための信号が与えられ、他方のゲート電極は所定の電位が与え
られた状態とすることができる。この場合、一対のゲート電極に同じ高さの電位が与えら
れていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていて
も良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ３０４の
閾値電圧を制御することができる。なお、トランジスタ３０４のしきい値電圧に影響を与
えないならば、他方のゲート電極は電気的に絶縁されたフローティングの状態であっても
良い。
以上が、フォトセンサ３０１の構成の説明である。
次いで、フォトセンサ３０１の動作について説明する。図１４は、図１３（Ａ）及び図
１３（Ｂ）に示した各配線（配線ＴＸ、配線ＲＳ、配線ＳＥ、配線ＯＵＴ）及びノードＦ
Ｄの電位の変化を示すタイミングチャートの一例である。
なお、図１４に示すタイミングチャートでは、フォトセンサ３０１の動作を分かりやす
く説明するため、配線ＴＸ、配線ＲＳ、配線ＳＥには、ハイレベルまたはローレベルの電
位が与えられるものと仮定する。具体的に、配線ＴＸには、ハイレベルの電位ＨＴＸと、
ローレベルの電位ＬＴＸが与えられるものとし、配線ＳＥには、ハイレベルの電位ＨＳＥ
と、ローレベルの電位ＬＳＥが与えられるものとし、配線ＲＳには、ハイレベルの電位Ｈ
ＲＳと、ローレベルの電位ＬＲＳが与えられるものとする。なお、配線ＰＲには、一定の
電位、例えば、ローレベルの電源電位ＶＳＳが与えられている。
なお、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６及びトランジス
タ３０７は全てｎチャネル型トランジスタであるとして説明を行う。しかしながら、本発
明はこれに限定されず、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６
及びトランジスタ３０７のいずれか、または全てがｐチャネル型トランジスタであっても
よい。仮に、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６及びトラン
ジスタ３０７のいずれか、または全てがｐチャネル型トランジスタである場合においても
、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電
位を定めればよい。
まず、時刻Ｔ１において、配線ＴＸの電位を、電位ＬＴＸから電位ＨＴＸに変化させる
。配線ＴＸの電位が電位ＨＴＸになると、トランジスタ３０４はオン状態になる。なお、
時刻Ｔ１において、配線ＳＥには電位ＬＳＥが与えられ、配線ＲＳには電位ＬＲＳが与え
られている。
次いで、時刻Ｔ２において、配線ＲＳの電位を、電位ＬＲＳから電位ＨＲＳに変化させ
る。配線ＲＳの電位が電位ＨＲＳになると、トランジスタ３０７はオン状態になる。また
、時刻Ｔ２において、配線ＴＸの電位は電位ＨＴＸのままであり、配線ＳＥの電位は電位
ＬＳＥのままである。よって、ノードＦＤには電源電位ＶＤＤが与えられるため、ノード
ＦＤに保持されている電荷はリセットされる。また、フォトダイオード３０２には、逆バ
イアスの電圧が印加される。
次いで、時刻Ｔ３において、配線ＲＳの電位を、電位ＨＲＳから電位ＬＲＳに変化させ
る。時刻Ｔ３の直前まで、ノードＦＤの電位は電源電位ＶＤＤに保たれているため、配線
ＲＳの電位が電位ＬＲＳになった後も、フォトダイオード３０２に逆バイアスの電圧が印
加された状態が続く。そして、この状態で、フォトダイオード３０２に光が入射すると、
フォトダイオード３０２の陰極から陽極に向かって光電流が流れる。光電流の値は光の強
度に従って変化する。すなわち、フォトダイオード３０２に入射する光の強度が高いほど
光電流の電流値は高くなり、ノードＦＤとフォトダイオード３０２の間を移動する電荷の
量も大きくなる。逆に、フォトダイオード３０２に入射する光の強度が低いほど光電流の
電流値は低くなり、ノードＦＤとフォトダイオード３０２の間を移動する電荷の量は小さ
くなる。よって、ノードＦＤの電位は、光の強度が高いほど変化が大きく、光の強度が低
いほど変化が小さい。
次いで、時刻Ｔ４において、配線ＴＸの電位を電位ＨＴＸから電位ＬＴＸに変化させる
と、トランジスタ３０４はオフ状態になる。よって、ノードＦＤとフォトダイオード３０
２の間の電荷の移動が止まるため、ノードＦＤの電位が定まる。
次いで、時刻Ｔ５において、配線ＳＥの電位を電位ＬＳＥから電位ＨＳＥに変化させる
と、トランジスタ３０６はオン状態になる。すると、ノードＦＤの電位に応じて配線ＶＲ
と配線ＯＵＴの間で電荷の移動が生じる。
なお、時刻Ｔ５以前に、配線ＯＵＴの電位を所定の電位にする動作（プリチャージ動作
）を完了させておく。なお、図１３（Ａ）では、配線ＯＵＴの電位は時刻Ｔ５以前にロー
レベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵ
Ｔの電位が上昇する場合を示したがこれに限定されない。配線ＯＵＴの電位は時刻Ｔ５以
前にハイレベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて
配線ＯＵＴの電位が低下してもよい。
プリチャージ動作は、例えば、配線ＯＵＴと、所定の電位が与えられる配線とをトラン
ジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とす
ることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタ
はオフ状態とする。
時刻Ｔ６において、配線ＳＥの電位を電位ＨＳＥから電位ＬＳＥに変化させると、配線
ＶＲから配線ＯＵＴへの電荷の移動が停止し、配線ＯＵＴの電位が決定する。この配線Ｏ
ＵＴの電位が、フォトセンサ３０１の出力信号の電位に相当する。そして、出力信号の電
位には、被検出物の情報が含まれている。
フォトセンサ３０１の上記一連の動作は、リセット動作、蓄積動作、選択動作に分類す
ることができる。すなわち、時刻Ｔ２から時刻Ｔ３までの動作がリセット動作、時刻Ｔ３
から時刻Ｔ４までの動作が蓄積動作、時刻Ｔ５から時刻Ｔ６までの動作が選択動作に相当
する。また、蓄積動作が終了してから選択動作が開始されるまでの期間、すなわち、時刻
Ｔ４から時刻Ｔ５までの期間が、ノードＦＤにおいて電荷が保持されている電荷保持期間
に相当する。
本実施の形態は、その他の実施の形態と自由に組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、単結晶シリコン等の半導体膜にチャネルが形成されるトランジスタ
と、酸化物半導体層にチャネルが形成されるトランジスタとを有する半導体装置の作製方
法について説明する。
図１５（Ａ）に示すように、基板７００の絶縁表面上に、公知のＣＭＯＳの作製方法を
用いて、フォトダイオード７０４、ｎチャネル型トランジスタ７０５を形成する。本実施
の形態では、単結晶の半導体基板から分離された単結晶半導体膜を用いて、フォトダイオ
ード７０４、ｎチャネル型トランジスタ７０５を形成する場合を例に挙げている。単結晶
の半導体基板としては、例えば、シリコン基板を用いることができる。
具体的な単結晶半導体膜の作製方法の一例について、簡単に説明する。まず、単結晶の
半導体基板に、電界で加速されたイオンでなるイオンビームを注入し、半導体基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、半導体基板と、絶縁膜７０１が形成さ
れた基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせで
は、半導体基板と基板７００とを重ね合わせた後、半導体基板と基板７００の一部に、１
Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以
下程度の圧力を加える。圧力を加えると、その部分から半導体基板と絶縁膜７０１とが接
合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで
、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結
果、脆化層において半導体基板の一部である単結晶半導体膜が、半導体基板から分離する
。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結
晶半導体膜をエッチング等により所望の形状に加工することで、島状の半導体膜７０２、
島状の半導体膜７０３を形成することができる。
フォトダイオード７０４は、絶縁膜７０１上の島状の半導体膜７０２を用いて形成され
ており、ｎチャネル型トランジスタ７０５は、絶縁膜７０１上の島状の半導体膜７０３を
用いて形成されている。また、フォトダイオード７０４は、島状の半導体膜７０２内にｐ
型の導電性を有する領域７２７と、ｉ型の導電性を有する領域７２８と、ｎ型の導電性を
有する領域７２９とが形成された横型接合タイプである。また、ｎチャネル型トランジス
タ７０５は、ゲート電極７０７を有している。ｎチャネル型トランジスタ７０５は、島状
の半導体膜７０３内に、ゲート電極７０７と重なる領域を挟むように設けられた一対のｎ
型の導電性を有する領域を含む。そして、ｎチャネル型トランジスタ７０５は、島状の半
導体膜７０３とゲート電極７０７の間に、絶縁膜７０８を有する。ｎチャネル型トランジ
スタ７０５において、絶縁膜７０８はゲート絶縁膜として機能する。
なお、ｉ型の導電性を有する領域７２８は、半導体膜のうち、含まれるｐ型若しくはｎ
型を付与する不純物が１×１０２０ｃｍ−３以下の濃度であり、暗伝導度に対して光伝導
度が１００倍以上である領域を指す。ｉ型の導電性を有する領域７２８には、周期表第１
３族若しくは第１５族の不純物元素を有するものもその範疇に含む。すなわち、ｉ型の半
導体は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気
伝導性を示すので、ｉ型の導電性を有する領域７２８は、ｐ型を付与する不純物元素を、
成膜時或いは成膜後に、意図的若しくは非意図的に添加されたものをその範疇に含む。
基板７００として使用することができる素材に大きな制限はないが、透過型、或いは半
透過型の液晶素子を用いる場合、基板７００も透光性を有する素材とする。また、基板７
００として使用することができる素材は、少なくとも、後の加熱処理に耐えうる程度の耐
熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロー
ト法で作製されるガラス基板、石英基板、セラミック基板等を用いることができる。ガラ
ス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用
いると良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基
板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであ
れば用いることが可能である。
なお、本実施の形態では、単結晶の半導体膜を用いてフォトダイオード７０４とｎチャ
ネル型トランジスタ７０５を形成する例について説明しているが、本発明はこの構成に限
定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶の
半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の
結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法があ
る。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることも
できる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱
結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５
０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
また、図１５（Ａ）では、絶縁膜７０８上に導電膜を形成した後、上記導電膜をエッチ
ング等により所望の形状に加工することで、ゲート電極７０７と共に、配線７１１を形成
する。
次いで、図１５（Ａ）に示すように、フォトダイオード７０４、ｎチャネル型トランジ
スタ７０５、配線７１１を覆うように、絶縁膜７１２を形成する。なお、本実施の形態で
は、単層の絶縁膜７１２を用いる場合を例示しているが、絶縁膜７１２は単層である必要
はなく、２層以上の絶縁膜を積層させて絶縁膜７１２として用いても良い。
絶縁膜７１２は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体
的に、絶縁膜７１２として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化ア
ルミニウム、酸化アルミニウムなどを用いるのが望ましい。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が
多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多
い物質を意味する。
絶縁膜７１２は、その表面をＣＭＰ法などにより平坦化させても良い。
次いで、図１５（Ａ）に示すように、絶縁膜７１２上に、ゲート電極７１３を形成する
。
ゲート電極７１３の材料は、モリブデン、チタン、クロム、タンタル、タングステン、
ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料、或いは
これら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において
行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を
用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために
、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、
チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることがで
きる。
例えば、二層の積層構造を有するゲート電極７１３として、アルミニウム膜上にモリブ
デン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上
に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモ
リブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有するゲート
電極７１３としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウム
とチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜
、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とする
ことが好ましい。
また、ゲート電極７１３に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム
酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛
ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
ゲート電極７１３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎ
ｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０
ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加
工（パターニング）することで、ゲート電極７１３を形成する。なお、形成されたゲート
電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため
好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスク
をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減でき
る。
次いで、図１５（Ｂ）に示すように、ゲート電極７１３上に、ゲート絶縁膜７１４を形
成した後、ゲート絶縁膜７１４上においてゲート電極７１３と重なる位置に、酸化物半導
体層７１５を形成する。
ゲート絶縁膜７１４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素
膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニ
ウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸
化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜７１４は、水
分や、水素、酸素などの不純物を極力含まないことが望ましい。スパッタリング法により
酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲッ
トを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
不純物を除去し、且つ酸素欠損を低減することによりｉ型化又は実質的にｉ型化された
酸化物半導体層（高純度化された酸化物半導体層）は界面準位、界面電荷に対して極めて
敏感であるため、酸化物半導体層７１５とゲート絶縁膜７１４との界面は重要である。そ
のため高純度化された酸化物半導体層７１５に接するゲート絶縁膜７１４は、高品質化が
要求される。
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶
縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。酸化物半導体層と高品質ゲート
絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることが
できるからである。
もちろん、ゲート絶縁膜７１４として良質な絶縁膜を形成できるものであれば、スパッ
タリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後
の熱処理によって膜質や、酸化物半導体層７１５との界面特性が改善される絶縁膜であっ
ても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、
ゲート絶縁膜と酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪
素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜７１４を形成しても良い。こ
の場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半
導層の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高
い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含ま
れるアルカリ金属、重金属などの不純物が、酸化物半導体層内、ゲート絶縁膜７１４内、
或いは、酸化物半導体層と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる
。また、酸化物半導体層に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体層に接する
のを防ぐことができる。
例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎ
ｍ以下の窒化珪素膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲ
ート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯｘ（ｘ＞０））を
積層して、膜厚１００ｎｍのゲート絶縁膜７１４としても良い。ゲート絶縁膜７１４の膜
厚は、トランジスタに要求される特性によって適宜設定すればよく、３５０ｎｍ乃至４０
０ｎｍ程度でもよい。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ
法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜７
１４を形成する。
なお、ゲート絶縁膜７１４は後に形成される酸化物半導体層と接する。酸化物半導体は
、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁膜７１４は水素、水酸基お
よび水分が含まれないことが望ましい。ゲート絶縁膜７１４に水素、水酸基及び水分がな
るべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備
加熱室でゲート電極７１３が形成された基板７００を予備加熱し、基板７００に吸着した
水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は
、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備
加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略
することもできる。
酸化物半導体層７１５は、ゲート絶縁膜７１４上に形成した酸化物半導体膜を所望の形
状に加工することで、形成することができる。酸化物半導体膜の膜厚は、２ｎｍ以上２０
０ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、さらに好ましくは３ｎｍ以上２０ｎｍ
以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法によ
り成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気
下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成
することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁膜７１４の表面に付着している塵埃を除
去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰
囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を
改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい
。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、
アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜には、上述したように、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ
−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚ
ｎ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記す
る）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化
物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物
、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、
Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉ
ｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ
−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−
Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ
系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ
系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化スズ、酸
化亜鉛などを用いることができる。なお、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物とは
、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化
物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を
含んでいてもよい。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
或いは、酸化物半導体層には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整
数でない）で表記される酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ
、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導
体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を
用いてもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む
ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物
半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属
の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、または
Ｉｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇ
ａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以
上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半
導体膜は緻密な膜となる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物はＩＴＺＯと呼ぶことができ、ＩＴＺＯを酸化物半導
体として用いる場合は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：
１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水
分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用い
て基板７００上に酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００
℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜す
ることにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。
また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成
膜室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好
ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半
導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、
膜厚分布も均一となるために好ましい。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜７１４までが形
成された基板７００を予備加熱し、基板７００に吸着した水分または水素などの不純物を
脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、
好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクラ
イオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この
予備加熱は、後に行われる絶縁膜７２２の成膜前に、導電膜７２０、導電膜７２１まで形
成した基板７００にも同様に行ってもよい。
なお、酸化物半導体層７１５を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣ
ｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、ク
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７
Ｎ（関東化学社製）を用いる。
酸化物半導体層７１５を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１５及びゲ
ート絶縁膜７１４の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体層中には、不純物としての水分または水素
（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成
しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸
化物半導体層中の水分または水素などの不純物を低減（脱水化または脱水素化）するため
に、酸化物半導体層７１５に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲
気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザ
ー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５
℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸
化物半導体層７１５に加熱処理を施す。
酸化物半導体層７１５に加熱処理を施すことで、酸化物半導体層７１５中の水分または
水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４
００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間
以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化また
は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、
水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
以上の工程により、酸化物半導体層７１５中の水素の濃度を低減することができる。そ
れにより酸化物半導体層７１５の安定化を図ることができる。また、ガラス転移温度以下
の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層７１
５を形成することができる。このため、大面積基板を用いてトランジスタを作製すること
ができ、量産性を高めることができる。また、当該水素濃度が低減され、且つ酸素欠損が
低減された酸化物半導体層７１５を用いることで、耐圧性が高く、オフ電流の著しく低い
トランジスタを作製することができる。
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、
その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にｃ軸配向した単結晶であることが好ましい。また、単結晶体なくともチャネル
形成領域で各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が全てにおいて一致し、か
つ、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい
。なお、酸化物半導体膜下に存在する膜の表面に凹凸がある場合、板状結晶は多結晶体と
なる。したがって、下地表面は可能な限り平坦であることが望まれる。
次に、絶縁膜７０８、絶縁膜７１２、ゲート絶縁膜７１４を部分的にエッチングするこ
とで、島状の半導体膜７０２、島状の半導体膜７０３、配線７１１に達するコンタクトホ
ールを形成する。
そして、酸化物半導体層７１５を覆うように、スパッタ法や真空蒸着法で導電膜を形成
したあと、エッチング等により該導電膜を加工することで、図１５（Ｃ）に示すように、
ソース電極、ドレイン電極、または配線として機能する導電膜７１６、導電膜７１７、導
電膜７１８、導電膜７１９、導電膜７２０、導電膜７２１を形成する。
なお、導電膜７１６及び導電膜７１７は、島状の半導体膜７０２に接している。導電膜
７１８及び導電膜７１９は、島状の半導体膜７０３に接している。導電膜７２０は、配線
７１１及び酸化物半導体層７１５に接している。導電膜７２１は、酸化物半導体層７１５
に接している。
導電膜７１６、導電膜７１７、導電膜７１８、導電膜７１９、導電膜７２０、導電膜７
２１となる導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリ
ブデン、タングステンからから選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属
膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高
融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐
食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属
材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカ
ンジウム、イットリウム等を用いることができる。
また、導電膜７１６、導電膜７１７、導電膜７１８、導電膜７１９、導電膜７２０、導
電膜７２１は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含
むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン
膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜
する３層構造などが挙げられる。
また、導電膜７１６、導電膜７１７、導電膜７１８、導電膜７１９、導電膜７２０、導
電膜７２１となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属
酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化イ
ンジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませた
ものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持た
せることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１５がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層７１５の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水
を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすること
ができるが、酸化物半導体層７１５も一部エッチングされる。アンモニア過水を含む溶液
は、具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体
積比５：２：２で混合した水溶液を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ
３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができ
るため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって
、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジ
ストマスクを形成することができる。よって露光マスク数を削減することができ、対応す
るフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラ
ズマ処理によって露出している酸化物半導体層７１５の表面に付着した水などを除去する
。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１５（Ｃ）に示すように、導電膜７１６、導電膜７
１７、導電膜７１８、導電膜７１９、導電膜７２０、導電膜７２１と、酸化物半導体層７
１５とを覆うように、絶縁膜７２２を形成する。絶縁膜７２２は、水分や、水素、酸素な
どの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された
複数の絶縁膜で構成されていても良い。絶縁膜７２２に水素が含まれると、その水素が酸
化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体層
のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれ
がある。よって、絶縁膜７２２はできるだけ水素を含まない膜になるように、成膜方法に
水素を用いないことが重要である。絶縁膜７２２には、バリア性の高い材料を用いるのが
望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化ア
ルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層さ
れた絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁
膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１５に近い側に形成する。そ
して、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１６、導電膜７１７、導電膜
７１８、導電膜７１９、導電膜７２０、導電膜７２１及び酸化物半導体層７１５と重なる
ように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化
物半導体層７１５内、ゲート絶縁膜７１４内、或いは、酸化物半導体層７１５と他の絶縁
膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。
また、酸化物半導体層７１５に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素
膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導
体層７１５に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッ
タ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜７２２
を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態で
は１００℃とする。
なお、絶縁膜７２２を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超
乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含
有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下である
ことが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処
理を行う。或いは、導電膜７１６、導電膜７１７、導電膜７１８、導電膜７１９、導電膜
７２０、導電膜７２１を形成する前に、水分または水素を低減させるための酸化物半導体
層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素
を含む絶縁膜７２２が設けられた後に、加熱処理が施されることによって、酸化物半導体
層に対して行った先の加熱処理により、酸化物半導体層７１５に酸素欠損が発生していた
としても、絶縁膜７２２から酸化物半導体層７１５に酸素が供与される。そして、酸化物
半導体層７１５に酸素が供与されることで、酸化物半導体層７１５において、ドナーとな
る酸素欠損を低減することが可能である。その結果、酸化物半導体層７１５をｉ型に近づ
けることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性
の向上を実現することができる。この加熱処理を行うタイミングは、絶縁膜７２２の形成
後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を
低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体
層７１５をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１５に加熱処理を施すことで、酸化物半導体に
酸素を添加し、酸化物半導体層７１５中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５
０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ
（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中
の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層７１５
に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５
ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１５に添加すれば良い。
なお、絶縁膜７２２上に導電膜を形成した後、該導電膜をエッチング加工することで、
酸化物半導体層７１５と重なる位置にバックゲート電極を形成しても良い。バックゲート
電極を形成した場合は、バックゲート電極を覆うように絶縁膜を形成するのが望ましい。
バックゲート電極は、ゲート電極７１３、或いは導電膜７１６、導電膜７１７、導電膜７
１８、導電膜７１９、導電膜７２０、導電膜７２１と同様の材料、構造を用いて形成する
ことが可能である。
バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎ
ｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電
膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチング
により不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで
、バックゲート電極を形成すると良い。
以上の工程により、トランジスタ７２４が形成される。
トランジスタ７２４は、ゲート電極７１３と、ゲート電極７１３上のゲート絶縁膜７１
４と、ゲート絶縁膜７１４上においてゲート電極７１３と重なっている酸化物半導体層７
１５と、酸化物半導体層７１５上に形成された一対の導電膜７２０または導電膜７２１と
を有する。さらに、トランジスタ７２４は、絶縁膜７２２を、その構成要素に含めても良
い。図１５（Ｃ）に示すトランジスタ７２４は、導電膜７２０と導電膜７２１の間におい
て、酸化物半導体層７１５の一部がエッチングされたチャネルエッチ構造である。
なお、トランジスタ７２４はシングルゲート構造のトランジスタを用いて説明したが、
必要に応じて、電気的に接続された複数のゲート電極７１３を有することで、チャネル形
成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１５に接する絶縁膜（本実施の形態においては、ゲート絶縁膜
７１４、絶縁膜７２２が該当する。）は、第１３族元素および酸素を含む絶縁材料を用い
るようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元
素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜
に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むこと
を意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミ
ニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸
化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（
原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％
）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体層の成分元素と同じ族の元素を用いる場合には、
同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁
膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという
特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止とい
う点においても好ましい。
また、酸化物半導体層７１５に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１５に接する絶縁膜として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏ
Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１５に接する絶縁膜として酸化アルミニウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１５に接する絶縁膜として酸化ガリウムアルミニウム（酸化アル
ミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２
−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁膜の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型
化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１５
に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どち
らか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比
より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１５に接する絶縁膜の、上層及
び下層に位置する絶縁膜に用い、酸化物半導体層７１５を挟む構成とすることで、上記効
果をより高めることができる。
また、酸化物半導体層７１５の上層または下層に用いる絶縁膜は、上層と下層で同じ構
成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例
えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムと
しても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化
ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウム
としても良い。
また、酸化物半導体層７１５に接する絶縁膜は、化学量論的組成比より酸素が多い領域
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１５の上層に組成がＧａ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニ
ウムガリウム）を形成してもよい。なお、酸化物半導体層７１５の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１５の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。
フォトダイオード７０４は、図１、図１３等で示したフォトダイオード３０２として用
いることができる。ｎチャネル型トランジスタ７０５は、図１、図１３等で示したトラン
ジスタ３０５、トランジスタ３０６、トランジスタ３０７、図４や図７で示したトランジ
スタ３２３として用いることができる。トランジスタ７２４は、図１、図１３等で示した
トランジスタ３０４として用いることができる。また、トランジスタ７２４は、図１、図
１３、図４や図７で示したトランジスタ３０５、トランジスタ３０６、トランジスタ３０
７、トランジスタ３２３として用いてもよい。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態７とは異なる構造を有する、酸化物半導体層にチャネル
が形成されるトランジスタについて説明する。
図１６（Ａ）に示す半導体装置では、実施の形態７と同様に、フォトダイオード７０４
と、ｎチャネル型トランジスタ７０５とを有している。そして、図１６（Ａ）では、フォ
トダイオード７０４と、ｎチャネル型トランジスタ７０５上に、チャネル保護構造のボト
ムゲート型のトランジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成されたゲート電極７３０と、ゲート電極
７３０上のゲート絶縁膜７３１と、ゲート絶縁膜７３１上においてゲート電極７３０と重
なっている酸化物半導体層７３２と、ゲート電極７３０と重なる位置において酸化物半導
体層７３２上に形成されたチャネル保護膜７３３と、酸化物半導体層７３２上に形成され
た導電膜７３４、導電膜７３５とを有する。さらに、トランジスタ７２４は、導電膜７３
４、導電膜７３５及びチャネル保護膜７３３上に形成された絶縁膜７３６を、その構成要
素に含めても良い。
チャネル保護膜７３３を設けることによって、酸化物半導体層７３２のチャネル形成領
域となる部分に対する、後の工程における、エッチング時のプラズマやエッチング剤によ
る膜減りなどのダメージを防ぐことができる。従ってトランジスタ７２４の信頼性を向上
させることができる。
チャネル保護膜７３３には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化
珪素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チ
ャネル保護膜７３３は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリン
グ法を用いて形成することができる。チャネル保護膜７３３は成膜後にエッチングにより
形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィ
によるマスクを用いてエッチング加工することでチャネル保護膜７３３を形成する。
酸素を含む無機材料をチャネル保護膜７３３に用いることで、水分または水素を低減さ
せるための加熱処理により酸化物半導体層７３２中に酸素欠損が発生していたとしても、
酸化物半導体層７３２にチャネル保護膜７３３から酸素を供給し、ドナーとなる酸素欠損
を低減することが可能である。よって、チャネル形成領域を、ｉ型に近づけることができ
、酸素欠損によるトランジスタ７２４の電気特性のばらつきを軽減し、電気特性の向上を
実現することができる。
図１６（Ｂ）に示す半導体装置では、実施の形態７と同様に、フォトダイオード７０４
と、ｎチャネル型トランジスタ７０５を有している。そして、図１６（Ｂ）では、フォト
ダイオード７０４と、ｎチャネル型トランジスタ７０５上に、ボトムコンタクト型のトラ
ンジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成されたゲート電極７４１と、ゲート電極
７４１上のゲート絶縁膜７４２と、ゲート絶縁膜７４２上の導電膜７４３、導電膜７４４
と、ゲート絶縁膜７４２を間に挟んでゲート電極７４１と重なっている酸化物半導体層７
４５と、を有する。さらに、トランジスタ７２４は、酸化物半導体層７４５上に形成され
た絶縁膜７４６を、その構成要素に含めても良い。
なお、図１６（Ａ）、図１６（Ｂ）に示したトランジスタ７２４は、バックゲート電極
を更に有していても良い。
図１６（Ｃ）に示す半導体装置では、実施の形態７と同様に、フォトダイオード７０４
と、ｎチャネル型トランジスタ７０５を有している。そして、図１６（Ｃ）では、フォト
ダイオード７０４と、ｎチャネル型トランジスタ７０５上に、トップコンタクト型のトラ
ンジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成された酸化物半導体層７５５と、酸化物
半導体層７５５上の導電膜７５３及び導電膜７５４と、酸化物半導体層７５５、導電膜７
５３及び導電膜７５４上のゲート絶縁膜７５２と、ゲート絶縁膜７５２を間に挟んで酸化
物半導体層７５５と重なっているゲート電極７５１と、を有する。さらに、トランジスタ
７２４は、ゲート電極７５１上に形成された絶縁膜７５６を、その構成要素に含めても良
い。
図１６（Ｄ）に示す半導体装置では、実施の形態７と同様に、フォトダイオード７０４
と、ｎチャネル型トランジスタ７０５を有している。そして、図１６（Ｄ）では、フォト
ダイオード７０４と、ｎチャネル型トランジスタ７０５上に、トップコンタクト型のトラ
ンジスタ７２４が形成されている。
トランジスタ７２４は、絶縁膜７１２上に形成された導電膜７６３及び導電膜７６４と
、導電膜７６３及び導電膜７６４上の酸化物半導体層７６５と、酸化物半導体層７６５、
導電膜７６３及び導電膜７６４上のゲート絶縁膜７６２と、ゲート絶縁膜７６２を間に挟
んで酸化物半導体層７６５と重なっているゲート電極７６１と、を有する。さらに、トラ
ンジスタ７２４は、ゲート電極７６１上に形成された絶縁膜７６６を、その構成要素に含
めても良い。
フォトダイオード７０４は、図１、図１３等で示したフォトダイオード３０２として用
いることができる。ｎチャネル型トランジスタ７０５は、図１、図１３等で示したトラン
ジスタ３０５、トランジスタ３０６、トランジスタ３０７、図４や図７で示したトランジ
スタ３２３として用いることができる。トランジスタ７２４は、図１、図１３等で示した
トランジスタ３０４として用いることができる。また、トランジスタ７２４は、図１、図
１３、図４や図７で示したトランジスタ３０５、トランジスタ３０６、トランジスタ３０
７、トランジスタ３２３として用いてもよい。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素
原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を
中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌとも
いう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡ
Ｃを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡ
Ｃの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められ
る結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図２０乃至図２２を用いて詳細に説明する
。なお、特に断りがない限り、図２０乃至図２２は上方向をｃ軸方向とし、ｃ軸方向と直
交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合
の上半分、下半分をいう。また、図２０において、丸で囲まれたＯは４配位のＯを示し、
二重丸で囲まれたＯは３配位のＯを示す。
図２０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図２０（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図２０（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図２０（Ａ）に示す小グループは電荷が０である。
図２０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図２０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図２０（Ｂ）に示す構造をとりうる
。図２０（Ｂ）に示す小グループは電荷が０である。
図２０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図２０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図２０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図２０（Ｃ）に示す小グループは電荷が０である。
図２０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図２０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図２０（Ｄ）に示す小グループは電荷が＋１となる。
図２０（Ｅ）に、２個のＺｎを含む小グループを示す。図２０（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図２０（Ｅ）に示す小グルー
プは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２０（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯ
は下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する
。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯ
は上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向にて近接する
４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の
下方向にて近接する４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい
。小グループ同士の結合に寄与するＯは４配位なので、Ｏの下方向にある近接金属原子の
数と、Ｏの上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向に
ある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき
、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金
属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３
個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）の
いずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
図２１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図２１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２１
（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図２１（Ａ）において、Ｉｎの上半分および下半分に
はそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２
１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺ
ｎとを示している。
図２１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
２０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
具体的には、図２１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−
Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、
Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図２２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
図２２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
図２２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２２（Ｃ）
は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２２（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、トランジスタの電界効果移動度について説明する。
酸化物半導体層にチャネルが形成されるトランジスタに限らず、絶縁ゲート型トランジ
スタの実際に測定される電界効果移動度は、さまざまな理由によって本来の移動度よりも
低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面
の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定し
た場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、下記式（２）のように表現できる
。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルで
は、下記式（３）のように表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当た
りの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域
におけるドレイン電流Ｉｄは、下記式（４）である。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである
。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると
、下記式（５）となる。
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ
ｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥
密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価で
きる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率
が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度で
ある。
このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ０＝１２０ｃ
ｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０
ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無
い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離
れた場所における移動度μ１は、下記式（６）で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果
より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１
０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図２３に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６
電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電
率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは
０．１Ｖである。
図２３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図２４乃至図２６に示す。なお、計算に用いたトランジスタの断面
構造を図２７に示す。図２７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈す
る半導体領域９０３ａおよび半導体領域９０３ｃを有する。半導体領域９０３ａおよび半
導体領域９０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２７（Ａ）に示すトランジスタは、下地絶縁膜９０１と、下地絶縁膜９０１に埋め込
まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物９０２の上に形成され
る。トランジスタは半導体領域９０３ａ、半導体領域９０３ｃと、それらに挟まれ、チャ
ネル形成領域となる真性の半導体領域９０３ｂと、ゲート電極９０５を有する。ゲート電
極９０５の幅を３３ｎｍとする。
ゲート電極９０５と半導体領域９０３ｂの間には、ゲート絶縁膜９０４を有し、また、
ゲート電極９０５の両側面には側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂ、ゲート電
極９０５の上部には、ゲート電極９０５と他の配線との短絡を防止するための絶縁物９０
７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域９０３ａおよび半導体領
域９０３ｃに接して、ソース電極９０８ａおよびドレイン電極９０８ｂを有する。なお、
このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２７（Ｂ）に示すトランジスタは、下地絶縁膜９０１と、酸化アルミニウムよりなる
埋め込み絶縁物９０２の上に形成され、半導体領域９０３ａ、半導体領域９０３ｃと、そ
れらに挟まれた真性の半導体領域９０３ｂと、幅３３ｎｍのゲート電極９０５とゲート絶
縁膜９０４と側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂと絶縁物９０７とソース電極
９０８ａおよびドレイン電極９０８ｂを有する点で図２７（Ａ）に示すトランジスタと同
じである。
図２７（Ａ）に示すトランジスタと図２７（Ｂ）に示すトランジスタの相違点は、側壁
絶縁物９０６ａおよび側壁絶縁物９０６ｂの下の半導体領域の導電型である。図２７（Ａ
）に示すトランジスタでは、側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂの下の半導体
領域はｎ＋の導電型を呈する半導体領域９０３ａおよび半導体領域９０３ｃであるが、図
２７（Ｂ）に示すトランジスタでは、真性の半導体領域９０３ｂである。すなわち、図２
７（Ｂ）に示す半導体層において、半導体領域９０３ａ（半導体領域９０３ｃ）とゲート
電極９０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域とい
い、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側
壁絶縁物９０６ａ（側壁絶縁物９０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２４は
、図２７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。
図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０
ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
図２５は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍ
としたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍと
したものである。
また、図２６は、図２７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図２６（Ａ）はゲート絶縁膜の厚さを１５ｎ
ｍとしたものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍ
としたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２４では８０ｃｍ２／Ｖｓ程度であるが、図２５では６
０ｃｍ２／Ｖｓ程度、図２６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長
Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示さ
れた。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態１１）
本発明の半導体装置は、複数の画素が形成されたパネルと、パネルに、駆動回路、コン
トローラ、ＣＰＵ、メモリ等を含むＩＣや、バックライトを実装した状態にあるモジュー
ルとをその範疇に含む。駆動回路は、パネル内に形成されていても良い。
図１８に、複数の画素と、複数の画素を駆動する駆動回路とを有する半導体装置の構成
の一例を示す。図１８では、画素３２０が、フォトセンサ３０１と表示素子３２１をそれ
ぞれ１つずつ有する構成を例示している。画素３２０、フォトセンサ３０１、表示素子３
２１の構成は、図１、図４、図５、図７、図１３等で示した構成と同様の構成を用いるこ
とができる。
半導体装置５００は、画素回路５０１、表示素子制御回路５０２及びフォトセンサ制御
回路５０３を有する。画素回路５０１は、マトリクス状に配置された複数の画素３２０を
有する。各々の画素３２０は、表示素子３２１とフォトセンサ３０１を有する。半導体装
置５００はタッチパネルである。
表示素子制御回路５０２は、表示素子３２１を制御するための回路であり、画像信号が
入力される信号線などの信号線（「ソース信号線」ともいう）を介して表示素子３２１に
信号を入力する表示素子駆動回路５０７と、走査線（「ゲート信号線」ともいう）を介し
て表示素子３２１に信号を入力する表示素子駆動回路５０８を有する。例えば、表示素子
駆動回路５０８は、特定の行に配置された画素が有する表示素子３２１を選択する機能を
有する。また、表示素子駆動回路５０７は、選択された行の画素が有する表示素子３２１
に任意の電位を与える機能を有する。
ここで、図１（Ｃ）や、図４で示したマトリクス状に配置された複数の画素と、図５や
、図７で示したマトリクス状に配置された複数の画素とでは、フォトセンサ制御回路５０
３の構成は異なる。
図１（Ｃ）や、図４で示したマトリクス状に配置された複数の画素を駆動する、フォト
センサ制御回路５０３の構成について説明する。
フォトセンサ制御回路５０３は、フォトセンサ３０１を制御するための回路であり、信
号線側のフォトセンサ駆動回路５０９と、走査線側のフォトセンサ駆動回路６１０を有す
る。走査線側のフォトセンサ駆動回路６１０は、配線ＳＥ、配線ＴＸ、配線ＰＲに出力す
る信号を生成する。また、信号線側のフォトセンサ駆動回路５０９は、選択された行の画
素３２０が有するフォトセンサ３０１の出力信号を配線ＯＵＴから取り出す機能を有する
。また、フォトセンサ駆動回路５０９はプリチャージ回路を有し配線ＯＵＴの電位を所定
の電位にする機能を有する。なお、信号線側のフォトセンサ駆動回路５０９は、アナログ
信号であるフォトセンサの出力を、ＯＰアンプを用いてアナログ信号のまま半導体装置５
００の外部に取り出す構成や、Ａ／Ｄ変換回路を用いてデジタル信号に変換してからタッ
チパネル外部に取り出す構成が考え得る。
図５や、図７で示したマトリクス状に配置された複数の画素を駆動する、フォトセンサ
制御回路５０３の構成について説明する。
フォトセンサ制御回路５０３は、フォトセンサ３０１を制御するための回路であり、信
号線側のフォトセンサ駆動回路５０９と、走査線側のフォトセンサ駆動回路６１０を有す
る。走査線側のフォトセンサ駆動回路６１０は、配線ＳＥに出力する信号を生成する。ま
た、信号線側のフォトセンサ駆動回路５０９は、配線ＴＸ、配線ＰＲに出力する信号を生
成し、また、選択された行の画素３２０が有するフォトセンサ３０１の出力信号を配線Ｏ
ＵＴから取り出す機能を有する。また、フォトセンサ駆動回路５０９はプリチャージ回路
を有し配線ＯＵＴの電位を所定の電位にする機能を有する。なお、信号線側のフォトセン
サ駆動回路５０９は、アナログ信号であるフォトセンサの出力を、ＯＰアンプを用いてア
ナログ信号のまま半導体装置５００の外部に取り出す構成や、Ａ／Ｄ変換回路を用いてデ
ジタル信号に変換してからタッチパネル外部に取り出す構成が考え得る。
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
（実施の形態１２）
本実施の形態では、本発明の一態様に係る半導体装置における、パネルとバックライト
の配置について説明する。
図１７は、本発明の一態様に係る半導体装置の構造を示す斜視図の一例である。図１７
に示す半導体装置は、表示素子とフォトセンサを含む画素が一対の基板間に形成されたパ
ネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１
６０４と、導光板１６０５と、反射板１６０６と、複数の光源１６０７を有するバックラ
イト１６０８と、回路基板１６０９とを有している。
パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散
板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。光源１６
０７は導光板１６０５の端部に設けられており、導光板１６０５内部に拡散された光源１
６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１
６０４によって、対向基板側から均一にパネル１６０１に照射される。
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いてい
るが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、
拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズ
ムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし
、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていて
も良い。
またプリズムシート１６０３は、図１７に示した断面が鋸歯状の形状に限定されず、導
光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
回路基板１６０９には、パネル１６０１に入力される各種信号を生成もしくは処理する
回路、パネル１６０１から出力される各種信号を処理する回路などが設けられている。そ
して図１７では、回路基板１６０９とパネル１６０１とが、ＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１６１１を介して接続されている。なお、上記回路は
、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いてパネル１６０１に接続されていても
良いし、上記回路の一部がＦＰＣ１６１１にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用
いて接続されていても良い。
図１７では、光源１６０７の駆動を制御する、制御系の回路が回路基板１６０９に設け
られており、該制御系の回路と光源１６０７とがＦＰＣ１６１０を介して接続されている
例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、
この場合はパネル１６０１と光源１６０７とがＦＰＣなどにより接続されるようにする。
光源１６０７として、例えばＬＥＤ、ＯＬＥＤなどの発光素子を用いることができる。
光源１６０７としては、可視光を発する光源と、赤外光を発する光源のいずれか一方、
または両方を用いることができる。
赤外光は人間の目には認識されない。よって、光源１６０７として可視光を発する光源
と赤外光を発する光源の両方を有する半導体装置の場合、図３や、図６に示したタイミン
グチャートを用いて説明した駆動方法においてバックライトの点灯と非点灯を選択する際
、赤外光を発する光源のみ点灯または非点灯を選択することによって、画像表示に影響を
与えることなく、被検出物の撮像画像の生成や被検出物の存在する領域の検出を行うこと
ができる。
なお、図１７は、パネル１６０１の端に光源１６０７を配置するエッジライト型のバッ
クライトを例示しているが、本発明の一態様に係る半導体装置は光源１６０７がパネル１
６０１の直下に配置される直下型であっても良い。
例えば、被写体である指１６１２をパネル１６０１に近づけると、バックライト１６０
８からの光が、パネル１６０１を通過し、その一部が指１６１２において反射し、再びパ
ネル１６０１に入射する。各色に対応する光源１６０７を順に点灯させ、色ごとに位置情
報の取得を行うことで、被写体である指１６１２のカラーの位置情報を得ることが出来る
。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネルが形成されるトランジスタ
は、該酸化物半導体層となる酸化物半導体膜を形成する際に基板を加熱して成膜すること
、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができ
る。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３
μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜
を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度のピークは１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱し
てＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上さ
せることが可能となる。図２８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主
成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度
のピークは３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図２８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは３４．５
ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１
００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される
。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図２８（Ａ）と図２８（
Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御すること
が可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタの
ノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚ
ｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上
、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバ
イアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０
℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは±１．
０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処
理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性
の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次
に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加され
る電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持し
た。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トラ
ンジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉ
ｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次
に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖ
を印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃
とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナ
スＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（
Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験
の結果を図３０（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞ
れ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナ
スＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった
。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、
信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生
成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより
、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は
主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２
０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませること
ができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅ
ｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜し
た。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図３１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に基板を意図的に
加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させる
ことができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。
図３２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。
具体的には、図３２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×
１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にす
ることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／
μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温
において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにお
いて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４
０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジ
スタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜
に対する一対の電極のはみ出しをｄＷと呼ぶ。
図３３に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また
、図３４（Ａ）に基板温度としきい値電圧の関係を、図３４（Ｂ）に基板温度と電界効果
移動度の関係を示す。
図３４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネルが形成される
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば
、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖ
のとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。このような特性であ
れば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混
載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することが
できる。
本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することができる。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例
について、図３５を用いて説明する。
図３５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの
上面図および断面図である。図３５（Ａ）にトランジスタの上面図を示す。また、図３５
（Ｂ）に図３５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図３５（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下
地絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下
地絶縁膜１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび
低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に
設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１
０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設
けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一
対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一
対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設け
られた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１
１１８と、を有する。
なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護
膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に
起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減す
ることができる。
本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することができる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラ
ンジスタの他の一例について示す。
図３６は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。
図３６（Ａ）はトランジスタの上面図である。また、図３６（Ｂ）は図３６（Ａ）の一点
鎖線Ａ−Ｂに対応する断面図である。
図３６（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下
地絶縁膜１２０２と、下地絶縁膜１２０２上に設けられた酸化物半導体膜１２０６と、酸
化物半導体膜１２０６と接する一対の電極１２１４と、酸化物半導体膜１２０６および一
対の電極１２１４上に設けられたゲート絶縁膜１２０８と、ゲート絶縁膜１２０８を介し
て酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート絶縁膜１
２０８およびゲート電極１２１０を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜
１２１６に設けられた開口部を介して一対の電極１２１４と接続する配線１２１８と、層
間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜１２２０と、を有する。
基板１２００としてはガラス基板を、下地絶縁膜１２０２としては酸化シリコン膜を、
酸化物半導体膜１２０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１２１４として
はタングステン膜を、ゲート絶縁膜１２０８としては酸化シリコン膜を、ゲート電極１２
１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１２１６とし
ては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１２１８としてはチタン膜
、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１２２０としては
ポリイミド膜を、それぞれ用いた。
なお、図３６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１２１０と一対の
電極１２１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１２０６に対する
一対の電極１２１４のはみ出しをｄＷと呼ぶ。
本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することができる。
本発明の一態様に係る半導体装置は、外光のノイズを軽減し、信頼性を高めることがで
きるという特徴を有している。
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記
録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ
Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に
用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる
電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビ
ゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等
）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（
ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を
有する。本発明の一態様に係る半導体装置は、表示部５００２に用いることができる。表
示部５００２に本発明の一態様に係る半導体装置を用いることで、外光のノイズを軽減し
、信頼性の高い表示装置を提供することができる。なお、表示装置には、パーソナルコン
ピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１９（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０
３等を有する。本発明の一態様に係る半導体装置は、表示部５１０２に用いることができ
る。表示部５１０２に本発明の一態様に係る半導体装置を用いることで、外光のノイズを
軽減し、信頼性の高い携帯情報端末を提供することができる。
図１９（Ｃ）は現金自動預け入れ払い機であり、筐体５２０１、表示部５２０２、硬貨
投入口５２０３、紙幣投入口５２０４、カード投入口５２０５、通帳投入口５２０６等を
有する。本発明の一態様に係る半導体装置は、表示部５２０２に用いることができる。表
示部５２０２に本発明の一態様に係る半導体装置を用いることで、外光のノイズを軽減し
、信頼性の高い現金自動預け入れ払い機を提供することができる。
図１９（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３
、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、ス
タイラス５３０８等を有する。本発明の一態様に係る半導体装置は、表示部５３０３また
は表示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明
の一態様に係る半導体装置を用いることで、外光のノイズを軽減し、信頼性の高い携帯型
ゲーム機を提供することができる。なお、図１９（Ｄ）に示した携帯型ゲーム機は、２つ
の表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することができる。
２０１ 導電膜
２０２ 導電膜
２０３ 導電膜
２０４ 画素電極
２０５ 導電膜
２０６ 導電膜
２１０ 導電膜
２１１ 導電膜
２１２ 導電膜
２１３ 導電膜
２１４ 導電膜
２１５ 半導体膜
２１６ 半導体膜
２１７ 半導体膜
２１８ 導電膜
２１９ 導電膜
２２０ 導電膜
２２１ 導電膜
２２２ 導電膜
２２３ 導電膜
２２４ 導電膜
２２５ 導電膜
２２６ 導電膜
２２７ 導電膜
２２８ ゲート絶縁膜
２３３ 対向電極
２３４ 液晶層
２３５ 遮蔽膜
２３６ 基板
２４０ 被検出物
２４１ 開口部
２４２ 開口部
２５０ 活性層
２５１ 基板
２５３ 活性層
２８１ 絶縁膜
２８２ 絶縁膜
３０１ フォトセンサ
３０２ フォトダイオード
３０３ 増幅回路
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３２０ 画素
３２１ 表示素子
３２２ 液晶素子
３２３ トランジスタ
３２４ 容量素子
５００ 半導体装置
５０１ 画素回路
５０２ 表示素子制御回路
５０３ フォトセンサ制御回路
５０７ 表示素子駆動回路
５０８ 表示素子駆動回路
５０９ フォトセンサ駆動回路
６１０ フォトセンサ駆動回路
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ 半導体膜
７０４ フォトダイオード
７０５ ｎチャネル型トランジスタ
７０７ ゲート電極
７０８ 絶縁膜
７１１ 配線
７１２ 絶縁膜
７１３ ゲート電極
７１４ ゲート絶縁膜
７１５ 酸化物半導体層
７１６ 導電膜
７１７ 導電膜
７１８ 導電膜
７１９ 導電膜
７２０ 導電膜
７２１ 導電膜
７２２ 絶縁膜
７２４ トランジスタ
７２７ 領域
７２８ 領域
７２９ 領域
７３０ ゲート電極
７３１ ゲート絶縁膜
７３２ 酸化物半導体層
７３３ チャネル保護膜
７３４ 導電膜
７３５ 導電膜
７３６ 絶縁膜
７４１ ゲート電極
７４２ ゲート絶縁膜
７４３ 導電膜
７４４ 導電膜
７４５ 酸化物半導体層
７４６ 絶縁膜
７５１ ゲート電極
７５２ ゲート絶縁膜
７５３ 導電膜
７５４ 導電膜
７５５ 酸化物半導体層
７５６ 絶縁膜
７６１ ゲート電極
７６２ ゲート絶縁膜
７６３ 導電膜
７６４ 導電膜
７６５ 酸化物半導体層
７６６ 絶縁膜
９０１ 下地絶縁膜
９０２ 埋め込み絶縁物
９０３ａ 半導体領域
９０３ｂ 半導体領域
９０３ｃ 半導体領域
９０４ ゲート絶縁膜
９０５ ゲート電極
９０６ａ 側壁絶縁物
９０６ｂ 側壁絶縁物
９０７ 絶縁物
９０８ａ ソース電極
９０８ｂ ドレイン電極
１１００ 基板
１１０２ 下地絶縁膜
１１０４ 保護絶縁膜
１１０６ 酸化物半導体膜
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０８ ゲート絶縁膜
１１１０ ゲート電極
１１１２ 側壁絶縁膜
１１１４ 一対の電極
１１１６ 層間絶縁膜
１１１８ 配線
１２００ 基板
１２０２ 下地絶縁膜
１２０６ 酸化物半導体膜
１２０８ ゲート絶縁膜
１２１０ ゲート電極
１２１４ 一対の電極
１２１６ 層間絶縁膜
１２１８ 配線
１２２０ 保護膜
１６０１ パネル
１６０２ 拡散板
１６０３ プリズムシート
１６０４ 拡散板
１６０５ 導光板
１６０６ 反射板
１６０７ 光源
１６０８ バックライト
１６０９ 回路基板
１６１０ ＦＰＣ
１６１１ ＦＰＣ
１６１２ 指
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５２０１ 筐体
５２０２ 表示部
５２０３ 硬貨投入口
５２０４ 紙幣投入口
５２０５ カード投入口
５２０６ 通帳投入口
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス

Claims (3)

  1. フォトセンサを有し、
    前記フォトセンサは、光電変換素子と、増幅回路と、を有し、
    前記増幅回路は、チャネルが酸化物半導体層に形成されるトランジスタを有する半導体装置であって、
    前記酸化物半導体層は、ＳＩＭＳによる水素濃度の測定値が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるナトリウム濃度の測定値が５×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるリチウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるカリウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
  2. フォトセンサを有し、
    前記フォトセンサは、光電変換素子と、増幅回路と、を有し、
    前記増幅回路は、チャネルが酸化物半導体層に形成されるトランジスタを有する半導体装置であって、
    前記酸化物半導体層は、表面に垂直な方向に沿ってｃ軸が配向した領域を有し、
    前記酸化物半導体層は、ＳＩＭＳによる水素濃度の測定値が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるナトリウム濃度の測定値が５×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるリチウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるカリウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
  3. フォトセンサを有し、
    前記フォトセンサは、光電変換素子と、増幅回路と、を有し、
    前記増幅回路は、チャネルが酸化物半導体層に形成されるトランジスタを有する半導体装置であって、
    前記酸化物半導体層は、平坦な面上に形成され、
    前記酸化物半導体層は、表面に垂直な方向に沿ってｃ軸が配向した領域を有し、
    前記酸化物半導体層は、ＳＩＭＳによる水素濃度の測定値が５×１０１９ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるナトリウム濃度の測定値が５×１０１６ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるリチウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であり、
    前記酸化物半導体層は、ＳＩＭＳによるカリウム濃度の測定値が５×１０１５ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
JP2015229322A 2010-09-08 2015-11-25 半導体装置 Active JP6266582B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010200897 2010-09-08
JP2010200897 2010-09-08
JP2011108192 2011-05-13
JP2011108192 2011-05-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011181134A Division JP2012256819A (ja) 2010-09-08 2011-08-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2016105478A true JP2016105478A (ja) 2016-06-09
JP6266582B2 JP6266582B2 (ja) 2018-01-24

Family

ID=45770356

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011181134A Withdrawn JP2012256819A (ja) 2010-09-08 2011-08-23 半導体装置
JP2015229322A Active JP6266582B2 (ja) 2010-09-08 2015-11-25 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011181134A Withdrawn JP2012256819A (ja) 2010-09-08 2011-08-23 半導体装置

Country Status (4)

Country Link
US (1) US8674972B2 (ja)
JP (2) JP2012256819A (ja)
KR (1) KR101905394B1 (ja)
TW (1) TWI600174B (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102001577B1 (ko) 2010-12-17 2019-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
TWI575494B (zh) 2011-08-19 2017-03-21 半導體能源研究所股份有限公司 半導體裝置的驅動方法
KR20140086954A (ko) * 2011-10-28 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8829528B2 (en) 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
WO2013099537A1 (en) 2011-12-26 2013-07-04 Semiconductor Energy Laboratory Co., Ltd. Motion recognition device
WO2013133143A1 (en) * 2012-03-09 2013-09-12 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US9541386B2 (en) 2012-03-21 2017-01-10 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
TWI670553B (zh) 2012-05-16 2019-09-01 日商半導體能源研究所股份有限公司 半導體裝置及觸控面板
US9916793B2 (en) 2012-06-01 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving the same
KR102082794B1 (ko) * 2012-06-29 2020-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법, 및 표시 장치
US8872120B2 (en) 2012-08-23 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and method for driving the same
KR102069683B1 (ko) * 2012-08-24 2020-01-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 방사선 검출 패널, 방사선 촬상 장치, 및 화상 진단 장치
DE102013217278B4 (de) 2012-09-12 2017-03-30 Semiconductor Energy Laboratory Co., Ltd. Photodetektorschaltung, Bildgebungsvorrichtung und Verfahren zum Ansteuern einer Photodetektorschaltung
KR102305310B1 (ko) * 2012-12-28 2021-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9817520B2 (en) * 2013-05-20 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Imaging panel and imaging device
US9164640B2 (en) 2014-02-28 2015-10-20 Cypress Semiconductor Corporation Barrier electrode driven by an excitation signal
JP6474648B2 (ja) * 2014-03-07 2019-02-27 株式会社半導体エネルギー研究所 検知器および入力装置
JP2016006640A (ja) 2014-05-30 2016-01-14 株式会社半導体エネルギー研究所 検知器、入力装置、入出力装置
US9729809B2 (en) 2014-07-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device or electronic device
KR102422059B1 (ko) 2014-07-18 2022-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 촬상 장치, 및 전자 기기
KR102500994B1 (ko) 2014-10-17 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 터치 패널
US9933872B2 (en) 2014-12-01 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Touch panel
JP6443061B2 (ja) * 2015-01-15 2018-12-26 セイコーエプソン株式会社 光電変換装置、光電変換装置の製造方法、及び電子機器
WO2016195000A1 (ja) 2015-06-04 2016-12-08 シャープ株式会社 フォトセンサ基板
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
US10090344B2 (en) 2015-09-07 2018-10-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device, method for operating the same, module, and electronic device
US10896923B2 (en) 2015-09-18 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of operating an imaging device with global shutter system
US10109667B2 (en) 2015-10-09 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device, module, and electronic device
JP6665536B2 (ja) * 2016-01-12 2020-03-13 株式会社リコー 酸化物半導体
US10825839B2 (en) * 2016-12-02 2020-11-03 Innolux Corporation Touch display device
JP7039346B2 (ja) * 2018-03-20 2022-03-22 株式会社ジャパンディスプレイ 光センサー回路、光センサー装置、および、表示装置
JP7326518B2 (ja) * 2018-03-20 2023-08-15 株式会社ジャパンディスプレイ 光センサー装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP2009105381A (ja) * 2007-10-19 2009-05-14 Samsung Electronics Co Ltd 透明なトランジスタを備えたｃｍｏｓイメージセンサー
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009535819A (ja) * 2006-08-31 2009-10-01 マイクロン テクノロジー， インク． 高性能画像センサのための透明チャネル薄膜トランジスタベースのピクセル
WO2009122974A1 (ja) * 2008-04-04 2009-10-08 株式会社福田結晶技術研究所 酸化亜鉛単結晶およびその製造方法
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP2010161327A (ja) * 2009-01-12 2010-07-22 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6747638B2 (en) 2000-01-31 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Adhesion type area sensor and display device having adhesion type area sensor
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4403687B2 (ja) 2002-09-18 2010-01-27 ソニー株式会社 固体撮像装置およびその駆動制御方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
JP4325557B2 (ja) 2005-01-04 2009-09-02 ソニー株式会社 撮像装置および撮像方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
FR2888989B1 (fr) 2005-07-21 2008-06-06 St Microelectronics Sa Capteur d'images
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4791108B2 (ja) 2005-08-31 2011-10-12 三菱電機株式会社 画像表示装置
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5142943B2 (ja) * 2007-11-05 2013-02-13 キヤノン株式会社 放射線検出装置の製造方法、放射線検出装置及び放射線撮像システム
JP2009187342A (ja) 2008-02-07 2009-08-20 Seiko Epson Corp タッチパネル、電気光学装置及び電子機器
CN101946328B (zh) * 2008-05-12 2012-10-10 夏普株式会社 具备薄膜晶体管的光传感器电路和显示装置
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP2010062276A (ja) * 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047077A1 (ja) * 2008-10-23 2010-04-29 出光興産株式会社 薄膜トランジスタ及びその製造方法
US8941617B2 (en) 2008-11-07 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Image input-output device with color layer between photodetector and display elements to improve the accuracy of reading images in color
JP5100670B2 (ja) 2009-01-21 2012-12-19 株式会社半導体エネルギー研究所 タッチパネル、電子機器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009535819A (ja) * 2006-08-31 2009-10-01 マイクロン テクノロジー， インク． 高性能画像センサのための透明チャネル薄膜トランジスタベースのピクセル
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP2009105381A (ja) * 2007-10-19 2009-05-14 Samsung Electronics Co Ltd 透明なトランジスタを備えたｃｍｏｓイメージセンサー
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009122974A1 (ja) * 2008-04-04 2009-10-08 株式会社福田結晶技術研究所 酸化亜鉛単結晶およびその製造方法
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP2010161327A (ja) * 2009-01-12 2010-07-22 Samsung Mobile Display Co Ltd 有機電界発光表示装置及びその製造方法

Also Published As

Publication number Publication date
JP6266582B2 (ja) 2018-01-24
JP2012256819A (ja) 2012-12-27
US8674972B2 (en) 2014-03-18
KR101905394B1 (ko) 2018-10-10
TWI600174B (zh) 2017-09-21
KR20120025988A (ko) 2012-03-16
TW201246591A (en) 2012-11-16
US20120056861A1 (en) 2012-03-08

Similar Documents

Publication Publication Date Title
JP6266582B2 (ja) 半導体装置
US11756966B2 (en) Logic circuit and semiconductor device
JP5930624B2 (ja) センサ
JP7174784B2 (ja) 半導体装置
US9473714B2 (en) Solid-state imaging device and semiconductor display device
KR101727469B1 (ko) 표시 장치
US20170040181A1 (en) Semiconductor device and manufacturing method thereof
JP2022174109A (ja) 表示装置
US20110215325A1 (en) Method for manufacturing semiconductor device
US9952725B2 (en) Liquid crystal display device and electronic device having sensor circuit comprising a transistor and a capacitor
US8461590B2 (en) Photodetector circuit, input device, and input/output device
JP2016192222A (ja) 光検出装置、タッチパネル
US9489088B2 (en) Input-output device and method for driving input-output device
US20110310061A1 (en) Method for Driving Input-Output Device, and Input-Output Device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170512

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171002

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20171011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

R150 Certificate of patent or registration of utility model

Ref document number: 6266582

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250