KR20120025988A - 반도체 장치 - Google Patents

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타카유키 이케다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

포토센서를 갖는 반도체 장치에 있어서, 외광의 노이즈를 경감시키고, 또한 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈도 저감시킨다.
매트릭스상으로 배치된 복수의 포토센서를 가진다. 복수의 포토센서는 각각, 광전 변환 소자와 증폭 회로를 가진다. 백라이트를 점등하여 피검출물에 광을 조사하여 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행하고, 그 후 전행의 포토센서의 선택 동작을 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득하고, 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 증폭 회로는 축적된 전하를 유지하는 트랜지스터를 가지며, 상기 트랜지스터는 채널이 산화물 반도체층에 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
포토센서를 갖는 반도체 장치에 관한 것이다. 포토센서와 표시 소자를 갖는 반도체 장치에 관한 것이다. 반도체 장치를 갖는 전자 기기에 관한 것이다.
광을 검출하는 센서(「포토센서」라고도 한다)를 갖는 반도체 장치로서는, 예를 들면, 디지털 스틸 카메라나 휴대 전화 등의 전자 기기에 사용되고 있는 고체 촬상 장치(이미지 센서라고도 한다)가 있다.
특히, 포토센서 이외에 표시 소자도 갖는 반도체 장치는, 터치 패널 또는 터치스크린 등이라고 부르고 있다(이하, 이것을 단순히 「터치 패널」이라고 한다). 포토센서와 표시 소자를 가짐으로써, 표시 화면이 정보 입력 영역을 겸한다.
포토센서로서는, CMOS 센서나 CCD 센서가 있다. CMOS 센서는 포토다이오드 등의 광전 변환 소자와, MOS 트랜지스터를 사용한 증폭 회로를 가진다. 광전 변환 소자는 광전 변환 소자에 조사되는 광의 강도에 의해 흐르는 광전류의 전류값이 정해진다. 증폭 회로는 상기 전류값에 대응한 전하를 축적하고, 상기 전하의 양을 정보로서 포함하는 출력 신호를 생성한다. CMOS 센서는 증폭 회로에 축적된 전하를 방전시키는 동작(이하, 리셋 동작이라고 한다)과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 동작(이하, 축적 동작이라고 한다)과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 동작(이하, 선택 동작이라고 한다)을, MOS 트랜지스터를 사용한 증폭 회로에 의해 행함으로써, 광전 변환 소자에 입사된 광의 양을 검출한다. CMOS 센서는 범용의 CMOS 프로세스를 사용하여 제조할 수 있다. 이로 인해, 포토센서로서 CMOS 센서 사용한 반도체 장치에서는, 반도체 장치의 제조 비용을 낮게 할 수 있는 데다가, 포토센서와 동일 기판 위에 표시 소자를 만들어 넣을 수 있다. 또한, CMOS 센서는 CCD 센서에 비해 구동 전압이 낮기 때문에, 반도체 장치의 소비 전력을 낮게 억제할 수 있다.
포토센서를 갖는 반도체 장치에서는, 우선 반도체 장치로부터 광을 발생시킨다. 피검출물이 존재하면, 이 광은 피검출물에 의해 차단되어, 일부가 반사된다. 포토센서는 반도체 장치 내에 매트릭스상으로 형성되어 있고, 피검출물에 의해 반사된 광의 양을 검출한다. 이와 같이 하여, 반도체 장치는 피검출물의 촬상 화상의 취득이나, 피검출물이 존재하는 영역의 검출을 행한다.
상기와 같은 반도체 장치에 있어서, 피검출물이 존재하는 영역을 정밀하게 검출하여, 피검출물의 촬상 화상을 정밀하게 취득하기 위해서는, 외광의 노이즈를 경감시킬 필요가 있다. 외광의 노이즈가 크면, 피검출물에서 반사된 광의 양을 포토센서에서 검출할 때의 S/N비가 저하되게 되고, 피검출물이 존재하는 영역의 검출 정밀도가 저하되고, 또한, 촬상 화상의 품질이 열화된다. 특히, 터치 패널에 있어서, 표시 화면을 정보 입력 영역으로서 사용하는 경우에는, 입력의 오검출이나 비검출이 생기게 된다.
이러한 문제에 대해, 비특허문헌 1에 나타내는 바와 같은 방법이 제안되어 있다. 비특허문헌 1에는, 매트릭스상으로 배치된 CMOS 센서를 갖는 반도체 장치가 개시되어 있다.
비특허문헌 1의 반도체 장치에 있어서, 백라이트를 점등하여 피검출물에 광을 조사하고, 홀수번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행하고, 그 후, 백라이트를 비점등으로 하고 짝수번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 백라이트의 점멸 간격은 짧고, 백라이트의 점등시와 비점등시에서 피검출물 거의 이동하지 않는다고 간주할 수 있다. 그리고, 인접하는 2행의 포토센서에서 동시에 선택 동작을 행하고, 상기 동작을 순차적으로 반복함으로써, 전행의 포토센서의 선택 동작을 행한다. 이와 같이 하여, 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취한다. 이 차분은 외광의 노이즈가 상쇄되어 S/N비가 향상된 신호 성분이다. 이 차분에 의해, 피검출물의 촬상 화상의 생성을 행하는 것을 제안하고 있다.
그러나, 비특허문헌 1에 기재된 방법에서는, 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간의 길이가 포토센서마다 상이하다. 예를 들면, 1번째 행의 포토센서와 2번째 행의 포토센서에서는, 선택 동작을 행하는 타이밍은 동일하지만, 리셋 동작 및 축적 동작을 행하는 타이밍은 1번째 행의 포토센서쪽이 먼저이다. 따라서, 1번째 행의 포토센서와 2번째 행의 포토센서에서는, 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간의 길이가 상이하다. 여기에서, 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간이 긴 포토센서일수록, 트랜지스터의 오프 전류에 의한 누설의 영향을 크게 받는다. 즉, 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간이 긴 포토센서일수록, 축적 동작에 의해 축적된 전하의 누설이 커진다. 따라서, 비특허문헌 1에 기재된 반도체 장치에서는, 외광의 노이즈는 경감시킬 수 있지만, 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간의 길이가 포토센서마다 상이하기 때문에, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈가 새롭게 증가하게 된다.
그래서, 포토센서를 갖는 반도체 장치에 있어서, 외광의 노이즈를 경감시키고, 또한 트랜지스터의 오프 전류에 의한 누설의 원인이 되는 노이즈도 저감되는 것을 과제로 한다.
(구성 1)
개시하는 발명의 일 형태는, 반도체 장치로서, m(m은 2 이상의 자연수)행 n(n은 자연수)열의 매트릭스상으로 배치된 복수의 포토센서를 가지며, 복수의 포토센서는 각각, 광전 변환 소자와 증폭 회로를 가진다. 증폭 회로는 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 축적 동작과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 선택 동작을 행한다. 백라이트를 점등하여 피검출물에 광을 조사하여 제 p(p는 m 이하의 자연수)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그 후, 전행(全行)의 포토센서의 선택 동작을 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 여기에서, 증폭 회로는 축적된 상기 전하를 유지하는 트랜지스터를 가지며, 상기 트랜지스터는 채널이 산화물 반도체층에 형성되는 것을 특징으로 한다.
상기 구성 1에서는, 백라이트를 점등하여 피검출물에 광을 조사하여 제 p(p는 m 이하의 자연수)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그러나 이하와 같이, 백라이트를 점등하여 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행하는 구성이라도 좋다.
(구성 2)
개시하는 발명의 형태는, 반도체 장치로서, m(m은 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 배치된 복수의 포토센서를 가지며, 복수의 포토센서는 각각 광전 변환 소자와 증폭 회로를 가진다. 증폭 회로는 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 축적 동작과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 선택 동작을 행한다. 백라이트를 점등하여 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그 후, 전행의 포토센서의 선택 동작을 순차적으로 행한다. 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 여기에서, 증폭 회로는 축적된 상기 전하를 유지하는 트랜지스터를 가지며, 상기 트랜지스터는 채널이 산화물 반도체층에 형성되는 것을 특징으로 한다.
또한, 상기 구성 1 및 구성 2에 있어서, 백라이트의 점등 및 비점등의 타이밍은 반대로 해도 좋다.
상기 구성에 있어서, 증폭 회로의 구성 등을 더욱 한정한 것이 이하의 구성이다.
개시하는 발명의 일 형태는, 반도체 장치로서, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 배치된 복수의 포토센서와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 4 배선과, 제 5 배선을 가지며, 복수의 포토센서는 각각, 광전 변환 소자와 증폭 회로를 가진다. 증폭 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 가지며, 제 2 트랜지스터와 제 3 트랜지스터는 제 1 배선과 제 2 배선 사이에 직렬로 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스와 드레인의 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스와 드레인의 다른쪽은 광전 변환 소자의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고, 광전 변환 소자의 한 쌍의 전극 중 다른쪽은 제 4 배선과 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 3 배선과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 5 배선과 전기적으로 접속되어 있다.
증폭 회로는 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 축적 동작과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 선택 동작을 행한다.
리셋 동작은 제 5 배선의 전위에 의해 제 3 트랜지스터를 오프 상태로 하고, 제 3 배선의 전위에 의해 제 1 트랜지스터를 온 상태로 하고, 제 4 배선의 전위를 변화시켜서 광전 변환 소자에 순바이어스의 전압을 인가하여 제 2 트랜지스터의 게이트에 축적된 전하를 방전시킨다.
축적 동작은 리셋 동작후, 제 5 배선의 전위에 의해 제 3 트랜지스터를 오프 상태로 한 채, 또한 제 3 배선의 전위에 의해 제 1 트랜지스터를 온 상태로 한 채, 제 4 배선의 전위를 변화시켜 광전 변환 소자에 역바이어스의 전압을 인가함으로써 개시하고, 제 3 배선의 전위에 의해 제 1 트랜지스터를 오프 상태로 함으로써 종료한다.
선택 동작은 제 3 배선의 전위에 의해 제 1 트랜지스터를 오프 상태로 한 채, 제 5 배선의 전위에 의해 제 3 트랜지스터를 온 상태로 함으로써 행하고, 제 2 트랜지스터 및 제 3 트랜지스터를 흐르는 전류에 의한 제 2 배선의 전위의 변화량이 포토센서의 출력 신호가 된다.
또한, 선택 동작을 행하기 전에, 제 2 배선의 전위를 소정의 전위로 하는 동작(이하, 프리차지 동작이라고 한다)을 행해도 좋다.
상기 구성(증폭 회로의 구성 등을 한정한 구성)에 있어서 이하의 구성 3 또는 구성 4를 적용한다.
(구성 3)
백라이트를 점등하여 피검출물에 광을 조사하여 제 p(p는 m 이하의 자연수)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그 후, 전행의 포토센서의 선택 동작을 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 여기에서, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되는 것을 특징으로 한다.
(구성 4)
백라이트를 점등하여 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그 후, 전행의 포토센서의 선택 동작을 순차적으로 행한다. 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 여기에서, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되는 것을 특징으로 한다.
또한, 상기 구성 3 및 구성 4에 있어서, 백라이트의 점등 및 비점등의 타이밍은 반대로 해도 좋다.
또한, 백라이트의 점멸 간격은 짧고, 백라이트의 점등시와 비점등시에서 피검출물은 거의 이동하지 않는다고 간주할 수 있다.
산화물 반도체층에는, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다. 또한, 예를 들면, In-Sn-Ga-Zn계 산화물이란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라는 의미이며, 그 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 규소를 함유하고 있어도 좋다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또는, 산화물 반도체층에는, 화학식 InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 산화물 반도체를 사용할 수 있다. 여기에서, M은, Ga, Al, Fe, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
산화물 반도체층에는, 전자 공여체(도너)가 되는 수분 또는 수소, 알칼리금속 원소(나트륨이나 리튬 등) 등의 불순물이 저감되어 고순도화된 산화물 반도체층을 사용한다. 고순도화된 산화물 반도체층은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하로 한다. Na 농도의 측정값은 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 하고, Li 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하고, K 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 한다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
층 중의 알칼리금속 원소 농도나 수소 농도의 측정을 SIMS로 행하는 경우, 그 원리상, 시료 표면 근방이나, 재질이 상이한 층과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다. 그래서, 층 중에 있어서의 알칼리금속 원소 농도나 수소 농도의 두께 방향의 분포를 SIMS으로 분석하는 경우, 대상이 되는 층이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정의 값이 얻어지는 영역에 있어서의 평균치를, 알칼리금속 원소 농도나 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 층의 두께가 작은 경우, 인접하는 층내의 알칼리금속 원소 농도나 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 상기 층이 존재하는 영역에 있어서의, 알칼리금속 원소 농도나 수소 농도의 최대값 또는 최소값을, 상기 층 중의 알칼리금속 원소 농도나 수소 농도로서 채용한다. 또한, 상기 층이 존재하는 영역에 있어서, 최대값을 갖는 산형의 피크, 최소값을 갖는 계곡형의 피크가 존재하지 않는 경우, 변곡점의 값을 알칼리금속 원소 농도나 수소 농도로서 채용한다.
산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류 밀도는, 100yA/㎛ 이하, 바람직하게는 10yA/㎛ 이하, 더욱 바람직하게는 1yA/㎛ 이하로 할 수 있다.
상기 구성 3의 경우에는, 각 행의 포토센서에 있어서 제 3 배선은 공유할 수 있다. 또한, 상기 구성 3의 경우에는, 각 행의 포토센서에 있어서 제 4 배선은 공유할 수 있다.
상기 구성 4의 경우에는, 각 열의 포토센서에 있어서 제 3 배선은 공유할 수 있다. 또한, 상기 구성 4의 경우에는, 각 열의 포토센서에 있어서 제 4 배선은 공유할 수 있다.
상기 구성 3 및 구성 4에 있어서, 각 행의 포토센서에 있어서 제 5 배선은 공유할 수 있다.
상기 구성 3 및 구성 4에 있어서, 각 열의 포토센서에 있어서 제 1 배선은 공유할 수 있다. 또는, 상기 구성 3 및 구성 4에 있어서, 각 행의 포토센서에 있어서 제 1 배선은 공유할 수 있다.
상기 구성 3 및 구성 4에 있어서, 제 2 배선과 제 5 배선은 교차하도록 형성한다.
선택 동작은 각 행마다 순차적으로 행해도 좋고, 복수행 동시에 행해도 좋다.
광전 변환 소자는 포토다이오드나 포토트랜지스터로 할 수 있다.
광전 변환 소자로서 포토다이오드를 사용하고, 포토다이오드의 한 쌍의 전극 중, 제 4 배선에 전기적으로 접속되어 있는 전극을 양극으로 하고, 제 1 트랜지스터에 전기적으로 접속되어 있는 전극을 음극으로 하는 경우에는, 리셋 동작에서는 제 4 배선의 전위를 제 1 전위보다도 높은 제 2 전위로 하고, 축적 동작에서는 제 4 배선의 전위를 제 1 전위로 한다. 이와 같이 하여, 리셋 동작에 있어서 포토다이오드에 순바이어스의 전압을 인가하고, 축적 동작에 있어서 역바이어스의 전압을 인가한다.
광전 변환 소자로서 포토다이오드를 사용하고, 포토다이오드의 한 쌍의 전극 중, 제 4 배선에 전기적으로 접속되어 있는 전극을 음극으로 하고, 제 1 트랜지스터에 전기적으로 접속되어 있는 전극을 양극으로 하는 경우에는, 리셋 동작에서는 제 4 배선의 전위를 제 1 전위보다도 낮은 제 2 전위로 하고, 축적 동작에서는 제 4 배선의 전위를 제 1 전위로 한다. 이와 같이 하여, 리셋 동작에 있어서 포토다이오드에 순바이어스의 전압을 인가하고, 축적 동작에 있어서 역바이어스의 전압을 인가한다.
반도체 장치는 또한 매트릭스상으로 배치된 복수의 표시 소자를 가지고 있어도 좋다. 복수의 포토센서와 복수의 표시 소자는 배치 밀도가 동일해도 좋고, 상이해도 좋다. 즉, 표시 소자 1개에 대해 포토센서 1개가 배치되어 있어도 좋고, 표시 소자 2개 이상에 대해 포토센서 1개가 배치되어 있어도 좋고, 포토센서 2개 이상에 대해 표시 소자 1개가 배치되어 있어도 좋다.
백라이트는 가시광을 발산하는 광원, 적외광을 발산하는 광원 중 어느 한쪽, 또는 양쪽을 갖는 구성으로 할 수 있다.
표시 소자는 액정 소자를 갖는 구성으로 할 수 있다. 매트릭스상으로 배치된 복수의 액정 소자는 백라이트로부터의 광의 투과율을 제어함으로써 화상을 표시한다.
또한, 표시 소자는 발광 소자를 갖는 구성으로 해도 좋다. 발광 소자는 전류 또는 전압에 의해 발광의 휘도가 제어되는 소자이며, 발광 다이오드, OLED(Organic Light Emitting Diode) 등을 들 수 있다. 표시 소자로서 발광 소자를 사용하는 경우, 매트릭스상으로 배치된 복수의 발광 소자를 발광시킴으로써 백라이트로 해도 좋다.
산화물 반도체층에 채널이 형성되는 트랜지스터는, 오프 전류가 현저하게 작고, 게다가 고내압이다. 이 오프 전류는 실리콘을 사용한 트랜지스터에 비해 현저하게 작다. 특히, 전자 공여체(도너)가 되는 수분 또는 수소, 알칼리금속 원소 등의 불순물이 저감되어 고순도화되고, 또한 산소 결손을 저감시킨 산화물 반도체층은, i형(진성 반도체) 또는 i형에 매우 가깝다. 이로 인해, 상기 산화물 반도체층에 채널이 형성되는 트랜지스터는, 오프 전류가 현저하게 작다.
본 발명에서는, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(제 1 트랜지스터)로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용한다. 이와 같이 하여, 외광의 노이즈를 상쇄하여 S/N비가 향상된 신호 성분을 취출하기 때문에 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간의 길이가 상이한 포토센서를 갖는 반도체 장치에 있어서도, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈를 저감시킬 수 있다.
또한, 알칼리금속 및 알칼리토류금속의 농도가 저감된 산화물 반도체층을 사용한 트랜지스터는, 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등), 특성의 편차가 적다. 이것은 알칼리금속 및 알칼리토류금속은 산화물 반도체층에 있어서는 악성 불순물이기 때문이다. 특히 알칼리금속 중, Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 그 안으로 확산되어 Na+이 된다. 또한, 산화물 반도체층 내에 있어서, 금속과 산소의 결합을 분단되거나 또는 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등)를 초래한다. 또한, 트랜지스터의 특성의 편차의 원인도 된다. 이러한 문제는 특히 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체층 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리금속 원소의 농도를 상기의 값으로 저감시킴으로써, 상기 산화물 반도체층에 채널이 형성되는 트랜지스터의 특성의 열화, 특성의 편차를 적게 할 수 있다. 이러한 산화물 반도체층에 채널이 형성되는 트랜지스터를, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(제 1 트랜지스터)로서 사용함으로써, 포토센서의 신뢰성을 향상시키고, 반도체 장치의 신뢰성을 높일 수 있다.
이와 같이 하여, 포토센서를 갖는 반도체 장치에 있어서, 외광의 노이즈를 경감시키고, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈도 저감하여 신뢰성을 높일 수 있다.
도 1a 내지 도 1c는 포토센서의 회로도, 및 매트릭스상으로 배치된 복수의 포토센서의 회로도.
도 2는 포토센서의 동작을 설명하는 타이밍 차트.
도 3은 매트릭스상으로 배치된 복수의 포토센서의 동작을 설명하는 타이밍 차트.
도 4는 포토센서와 액정 소자를 갖는 반도체 장치의 회로도.
도 5는 매트릭스상으로 배치된 복수의 포토센서의 회로도.
도 6은 매트릭스상으로 배치된 복수의 포토센서의 동작을 설명하는 타이밍 차트.
도 7은 포토센서와 액정 소자를 갖는 반도체 장치의 회로도.
도 8은 포토센서와 액정 소자를 갖는 반도체 장치의 일부의 상면도.
도 9는 액정 소자의 상면도.
도 10a 및 도 10b는 포토센서의 상면도와 단면도.
도 11은 포토센서와 액정 소자를 갖는 반도체 장치의 단면도.
도 12는 포토센서와 액정 소자를 갖는 반도체 장치의 일부의 상면도.
도 13a 및 도 13b는 포토센서의 회로도.
도 14는 포토센서의 동작을 설명하는 타이밍 차트.
도 15a 내지 도 15c는 반도체 장치의 제작 방법을 도시하는 단면도.
도 16a 내지 도 16d는 반도체 장치의 단면도.
도 17은 반도체 장치의 구조를 도시하는 사시도.
도 18은 반도체 장치의 구성을 도시하는 도면.
도 19a 내지 도 19d는 전자 기기를 도시하는 도면.
도 20a 내지 도 20e는 산화물 재료의 결정 구조를 설명하는 도면.
도 21a 내지 도 21c는 산화물 재료의 결정 구조를 설명하는 도면.
도 22a 내지 도 22c는 산화물 재료의 결정 구조를 설명하는 도면.
도 23은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 25a 내지 도 25c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 26a 내지 도 26c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 27a 및 도 27b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 28a 내지 도 28c는 산화물 반도체막을 사용한 트랜지스터의 Vgs-Ids 특성 및 전계 효과 이동도를 도시하는 도면.
도 29a 및 도 29b는 시료 1의 트랜지스터의 BT 시험후의 Vgs-Ids 특성을 도시하는 도면.
도 30a 및 도 30b는 시료 2의 트랜지스터의 BT 시험후의 Vgs-Ids 특성을 도시하는 도면.
도 31은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 32는 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 33은 Ids 및 전계 효과 이동도의 Vgs 의존성을 도시하는 도면.
도 34a 및 도 34b는 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시하는 도면.
도 35a 및 도 35b는 트랜지스터의 상면도 및 단면도.
도 36a 및 도 36b는 트랜지스터의 상면도 및 단면도.
본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 트랜지스터가 갖는 소스 전극과 드레인 전극은, 트랜지스터의 극성 및 각 전극에 주어지는 전위의 고저 차이에 의해, 그 호칭이 교체된다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 소스 전극이라고 불리고, 높은 전위가 주어지는 전극이 드레인 전극이라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 드레인 전극이라고 불리고, 높은 전위가 주어지는 전극이 소스 전극이라고 불린다. 이하, 소스 전극과 드레인 전극 중 어느 한쪽을 제 1 단자, 다른쪽을 제 2 단자로서 설명을 행한다.
또한, 본 명세서 중에 있어서, 전기적인 접속이란, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 전기적으로 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 개재하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
또한, 회로도상으로는 독립되어 있는 구성 요소끼리가 접속되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이, 복수의 구성 요소의 기능을 함께 가지고 있는 경우도 있다.
본 명세서에 있어서, 트랜지스터가 직렬로 전기적으로 접속되어 있는 상태란, 예를 들면, 어떤 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽만이, 다른 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽에만 전기적으로 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 전기적으로 접속되어 있는 상태란, 어떤 트랜지스터의 제 1 단자가 다른 트랜지스터의 제 1 단자에 전기적으로 접속되고, 또한, 어떤 트랜지스터의 제 2 단자가 다른 트랜지스터의 제 2 단자에 전기적으로 접속되어 있는 상태를 의미한다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 또는, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다.
회로도에 있어서, 채널이 산화물 반도체층에 형성되는 트랜지스터에는 「OS」의 부호를 붙이는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따르는 반도체 장치의 구체적인 구성에 관해서 설명한다.
도 1a는 반도체 장치가 갖는 포토센서(301)의 구성을 도시하는 회로도의 일례이다. 포토센서(301)는 포토다이오드(302)와, 증폭 회로(303)를 가지고 있다. 포토다이오드(302)는 광이 닿으면 전류가 발생하는 성질을 갖는 광전 변환 소자이며, 조사된 광의 강도에 의해 흐르는 광전류의 전류값이 정해진다. 증폭 회로(303)는 상기 광전류에 대응한 전하를 축적하고, 상기 전하의 양을 정보로서 포함하는 출력 신호를 생성한다.
증폭 회로(303)는 증폭 회로(303) 내로의 광전류의 공급을 제어하는 스위칭 소자로서 기능하는 트랜지스터(304)와, 트랜지스터(304)의 제 2 단자에 주어지는 전위에 따라, 그 제 1 단자와 제 2 단자간의 전류값 또는 저항값이 정해지는 트랜지스터(305)와, 상기 전류값 또는 저항값에 의해 정해지는 출력 신호의 전위를, 배선 OUT에 공급하기 위한 스위칭 소자로서 기능하는 트랜지스터(306)를 가진다. 또한, 트랜지스터(304)는 포토다이오드(302)의 광전류에 대응한 전하를 유지하는 트랜지스터에 상당한다.
도 1a에서는, 포토다이오드(302)의 양극이 배선 PR에 전기적으로 접속되어 있다. 또한, 포토다이오드(302)의 음극이, 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(304)의 제 2 단자는, 트랜지스터(305)의 게이트에 전기적으로 접속되어 있다. 또한, 트랜지스터(304)의 게이트는, 배선 TX에 전기적으로 접속되어 있다. 배선 TX에는 트랜지스터(304)의 스위칭을 제어하기 위한 신호의 전위가 주어져 있다. 트랜지스터(305)의 제 1 단자는, 배선 VR에 전기적으로 접속되어 있다. 배선 VR에는 소정의 전위, 예를 들면, 하이 레벨의 전원 전위 VDD가 주어져 있다. 트랜지스터(305)의 제 2 단자는, 트랜지스터(306)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(306)의 제 2 단자는, 배선 OUT에 전기적으로 접속되어 있다. 트랜지스터(306)의 게이트는, 배선 SE에 전기적으로 접속되어 있고, 배선 SE에는 트랜지스터(306)의 스위칭을 제어하는 신호의 전위가 주어진다. 그리고, 배선 OUT에는 증폭 회로(303)로부터 출력되는 출력 신호의 전위가 주어진다.
본 발명은, 트랜지스터(304)는 채널이 산화물 반도체층에 형성되는 트랜지스터로 하는 것이 특징이다. 즉, 트랜지스터(304)의 활성층에 산화물 반도체막을 사용한다.
산화물 반도체층에는, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다. 또한, 예를 들면, In-Sn-Ga-Zn계 산화물이란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라고 하는 의미이며, 그 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 규소를 함유하고 있어도 좋다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또는, 산화물 반도체층에는, 화학식 InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 산화물 반도체를 사용할 수 있다. 여기에서, M은, Ga, Al, Fe, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않으며, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 증가시킬 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물 조성의 근방이란, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
을 충족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비(非)비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601에서 정의되고 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
(수학식 1)
Figure pat00001
또한, 상기에 있어서, S0는, 측정면(좌표(x1, x2)(x1, x2)(x2, x1)(x2, x2)으로 나타내는 4점에 의해 둘러싸이는 장방형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체층에는, 전자 공여체(도너)가 되는 수분 또는 수소, 알칼리금속 원소(나트륨이나 리튬 등) 등의 불순물이 저감되어 고순도화된 산화물 반도체층을 사용한다. 고순도화된 산화물 반도체층은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하로 한다. Na 농도의 측정값은 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 하고, Li 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하고, K 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 한다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
구체적으로, 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류가 낮은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 트랜지스터라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서부터 10V의 범위에 있어서, 오프 전류(게이트 전극과 소스 전극간의 전압을 0V 이하로 했을 때의 드레인 전류)가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하로 하는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터에서 제어하는 회로를 사용하여, 오프 전류 밀도의 측정을 행하였다. 상기 측정에서는, 상기 트랜지스터로 고순도화된 산화물 반도체층을 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류 밀도를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V인 경우에, 수십 yA/㎛라는, 더욱 낮은 오프 전류 밀도가 얻어지는 것을 알 수 있었다. 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류 밀도를, 소스 전극과 드레인 전극간의 전압에 따라서는, 100yA/㎛ 이하, 바람직하게는 10yA/㎛ 이하, 더욱 바람직하게는 1yA/㎛ 이하로 할 수 있다. 따라서, 고순도화된 산화물 반도체층에 채널이 형성되는 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비해 현저하게 낮다.
이와 같이 하여, 트랜지스터(304)의 오프 전류를 현저하게 작게 할 수 있다. 트랜지스터(304)는 포토센서(301)에 있어서 축적된 전하를 유지하기 위한 스위칭 소자로서 기능하기 때문에, 축적 동작을 행한 후, 선택 동작이 이루어질 때까지의 기간(이하, 전하 유지 기간이라고도 한다)에 있어서의 전하의 누설을 작게 억제할 수 있다. 또한, 트랜지스터(304)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(304)의 이동도를 높일 수 있다.
또한, 도 1a에 있어서, 증폭 회로(303)를 구성하고 있는 트랜지스터(305), 트랜지스터(306)는 채널이 산화물 반도체층에 형성되는 트랜지스터라도 좋고, 채널이 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판에 형성되는 트랜지스터라도 좋다. 산화물 반도체 이외의 반도체 재료로서는, 실리콘 또는 게르마늄 등이 있다. 또한, 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판은, 비정질, 미결정, 다결정, 또는 단결정 중 어느 것이라도 좋다.
또한, 트랜지스터(305)를 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 배선 OUT에 불필요한 전위가 출력되는 것을 방지할 수 있다. 또한, 트랜지스터(305)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(305)의 이동도를 높일 수 있다.
또한, 트랜지스터(306)를 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 배선 OUT에 불필요한 전위가 출력되는 것을 방지할 수 있다. 또한, 트랜지스터(306)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(306)의 이동도를 높일 수 있다.
또한, 포토센서(301) 내의 모든 트랜지스터의 활성층에, 동일한 재료의 반도체를 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다. 예를 들면, 포토센서(301) 내의 모든 트랜지스터의 활성층에 산화물 반도체막을 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다.
또한, 트랜지스터(305) 및 트랜지스터(306)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 포토센서(301)로부터의 정보의 판독을 고속으로 행할 수 있다.
또한, 배선 OUT의 전위를 안정시키기 위해서, 배선 OUT에 용량 소자를 형성하는 것도 유효하다.
또한, 도 1a에서는, 포토다이오드(302)의 양극이 배선 PR에 전기적으로 접속되고, 포토다이오드(302)의 음극이 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있는 구성을 도시하였지만 이것에 한정되지 않는다. 도 1b에 도시하는 바와 같이, 포토다이오드(302)의 음극이 배선 PR에 전기적으로 접속되고, 포토다이오드(302)의 양극이 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있어도 좋다.
또한, 도 1a 및 도 1b에서는, 배선 VR과 배선 OUT 사이에, 트랜지스터(305)와 트랜지스터(306)가 이 순서대로 직렬로 전기적으로 접속되어 있는 구성을 도시하였다. 그러나, 이것에 한정되지 않으며, 트랜지스터(305)와 트랜지스터(306)의 접속 순서는 반대라도 좋다. 즉, 배선 VR과 배선 OUT 사이에, 트랜지스터(306)와 트랜지스터(305)가 이 순서대로 전기적으로 직렬로 접속되어 있어도 좋다.
도 1a 및 도 1b에서는, 트랜지스터(304)의 제 2 단자와 트랜지스터(305)의 게이트가 전기적으로 접속되어 있는 노드를, 노드 FD로서 도시하고 있다. 노드 FD에 축적되는 전하의 양에 따라, 증폭 회로(303)의 출력 신호의 전위가 정해진다. 노드 FD에 있어서 전하를 보다 확실하게 유지하기 위해서, 노드 FD에 용량 소자를 전기적으로 접속해도 좋다.
또한, 도 1a 및 도 1b에서는, 배선 PR와, 배선 SE와, 배선 TX와, 배선 OUT과가 포토센서(301)에 접속되어 있는 경우를 예시하고 있지만, 본 발명의 일 형태에서는, 포토센서(301)가 갖는 배선의 수는 이것에 한정되지 않는다. 상기 배선에 더하여, 증폭 회로(303)에 유지되어 있는 전하의 양을 리셋하기 위한 신호의 전위가 주어지는 배선 등이, 포토센서(301)에 접속되어 있어도 좋다.
또한, 도 1a 및 도 1b에서는, 증폭 회로(303)가 스위칭 소자로서 기능하는 트랜지스터(304)를 하나만 갖는 포토센서(301)의 구성을 도시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 하나의 트랜지스터가 하나의 스위칭 소자로서 기능하는 구성을 나타내고 있지만, 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하고 있어도 좋다. 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하는 경우, 상기 복수의 트랜지스터는 병렬로 전기적으로 접속되어 있어도 좋고, 직렬로 전기적으로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 전기적으로 접속되어 있어도 좋다.
또한, 도 1a 및 도 1b에서는, 트랜지스터(304)가 게이트 전극을 활성층의 한 쪽에만 가지고 있는 경우를 도시하고 있다. 그러나, 트랜지스터(304)가 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있어도 좋다. 트랜지스터(304)가 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 트랜지스터(304)의 스위칭을 제어하기 위한 신호가 주어지고, 다른쪽의 게이트 전극은 소정의 전위가 주어진 상태로 할 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 높이의 전위가 주어져 있어도 좋고, 다른쪽의 게이트 전극에만 그라운드 등의 고정 전위가 주어져 있어도 좋다. 다른쪽의 게이트 전극에 주는 전위의 높이를 제어함으로써, 트랜지스터(304)의 임계값 전압을 제어할 수 있다. 또한, 트랜지스터(304)의 임계값 전압에 영향을 주지 않으면, 다른쪽의 게이트 전극은 전기적으로 절연된 플로우팅 상태라도 좋다.
이상이 포토센서(301) 구성의 설명이다.
계속해서, 포토센서(301)의 동작에 관해서 설명한다. 도 2는, 도 1a에 도시한 각 배선(배선 TX, 배선 PR, 배선 SE, 배선 OUT) 및 노드 FD의 전위의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 2에 도시하는 타이밍 차트에서는, 포토센서(301)의 동작을 알기 쉽게 설명하기 위해서, 배선 TX, 배선 SE, 배선 PR에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 구체적으로, 배선 TX에는, 하이 레벨의 전위 HTX와, 로우 레벨의 전위 LTX가 주어지는 것으로 하고, 배선 SE에는 하이 레벨의 전위 HSE와, 로우 레벨의 전위 LSE가 주어지는 것으로 하고, 배선 PR에는 하이 레벨의 전위 HPR와, 로우 레벨의 전위 LPR가 주어지는 것으로 한다.
또한, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306)는 모두 n채널형 트랜지스터로서 설명을 행한다. 그러나, 본 발명은 이것에 한정되지 않으며, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 정하면 좋다.
우선, 시각 T1에 있어서, 배선 TX의 전위를, 전위 LTX로부터 전위 HTX로 변화시킨다. 배선 TX의 전위가 전위 HTX가 되면, 트랜지스터(304)는 온 상태가 된다. 또한, 시각 T1에 있어서, 배선 SE에는 전위 LSE가 주어지고, 배선 PR에는 전위 LPR가 주어져 있다.
시각 T2에 있어서, 배선 PR의 전위를, 전위 LPR로부터 전위 HPR로 변화시킨다. 또한, 시각 T2에 있어서, 배선 TX의 전위는 전위 HTX 그대로이며, 배선 SE의 전위는 전위 LSE 그대로이다. 포토다이오드(302)에 순바이어스의 전압이 인가된다. 이와 같이 하여, 노드 FD에는 배선 PR의 전위 HPR가 주어지기 때문에, 노드 FD에 유지되어 있는 전하는 방전된다.
시각 T3에 있어서, 배선 PR의 전위를, 전위 HPR로부터 전위 LPR로 변화시킨다. 시각 T3의 직전까지, 노드 FD의 전위는 전위 HPR로 유지되어 있기 때문에, 배선 PR의 전위가 전위 LPR이 되면, 포토다이오드(302)에 역방향 바이어스의 전압이 인가되게 된다. 그리고, 포토다이오드(302)에 역바이어스의 전압이 인가된 상태에서, 포토다이오드(302)에 광(피검출물에 있어서 반사된 광 등)이 입사되면, 포토다이오드(302)의 음극으로부터 양극을 향하여 전류(광전류)가 흐른다. 광전류의 전류값은 입사된 광의 강도에 따라서 변화된다. 즉, 포토다이오드(302)에 입사되는 광의 강도가 높을수록 광전류의 전류값은 높아지고, 노드 FD와 포토다이오드(302) 사이를 이동하는 전하의 양도 커진다. 반대로, 포토다이오드(302)에 입사되는 광의 강도가 낮을수록 광전류의 전류값은 낮아지고, 노드 FD와 포토다이오드(302) 사이를 이동하는 전하의 양도 작아진다. 따라서, 노드 FD의 전위는, 광의 강도가 높을수록 변화가 크고, 광의 강도가 낮을수록 변화가 작다.
시각 T4에 있어서, 배선 TX의 전위를 전위 HTX에서 전위 LTX로 변화시키면, 트랜지스터(304)는 오프 상태가 된다. 따라서, 노드 FD와 포토다이오드(302) 사이에서의 전하의 이동이 멈추기 때문에, 노드 FD의 전위가 정해진다.
시각 T5에 있어서, 배선 SE의 전위를 전위 LSE에서 전위 HSE로 변화시키면, 트랜지스터(306)는 온 상태가 된다. 그렇게 하면, 노드 FD의 전위에 따라서 배선 VR과 배선 OUT 사이에서 전하의 이동이 일어난다.
또한, 시각 T5 이전에, 배선 OUT의 전위를 소정의 전위로 하는 동작(프리차지 동작)을 완료시켜 둔다. 또한, 도 2에서는, 배선 OUT의 전위는 시각 T5 이전에 로우 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 상승하는 경우를 나타냈지만 이것에 한정되지 않는다. 배선 OUT의 전위는 시각 T5 이전에 하이 레벨의 전위로 프리차지되어, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 저하되어도 좋다.
프리차지 동작은, 예를 들면, 배선 OUT과, 소정의 전위가 주어지는 배선을 트랜지스터 등의 스위칭 소자를 개재하여 전기적으로 접속하고, 상기 트랜지스터를 온 상태로 함으로써 행할 수 있다. 프리차지 동작을 완료한 후에는, 상기 트랜지스터는 오프 상태로 한다.
시각 T6에 있어서, 배선 SE의 전위를 전위 HSE로부터 전위 LSE로 변화시키면, 배선 VR로부터 배선 OUT으로의 전하의 이동이 정지되고, 배선 OUT의 전위가 결정된다. 이 배선 OUT의 전위가, 포토센서(301)의 출력 신호의 전위에 상당한다. 그리고, 출력 신호의 전위에는, 피검출물의 정보가 포함되어 있다.
포토센서(301)의 상기 일련의 동작은, 리셋 동작, 축적 동작, 선택 동작으로 분류할 수 있다. 즉, 시각 T2에서부터 시각 T3까지의 동작이 리셋 동작, 시각 T3에서부터 시각 T4까지의 동작이 축적 동작, 시각 T5에서부터 시각 T6까지의 동작이 선택 동작에 상당한다. 또한, 축적 동작이 종료된 후 선택 동작이 개시될 때까지의 기간, 즉, 시각 T4에서부터 시각 T5까지의 기간이, 노드 FD에 있어서 전하가 유지되어 있는 전하 유지 기간에 상당한다.
여기서, 시각 T1이나 시각 T4에 있어서 배선 TX의 전위를 변화시킬 때에, 배선 TX와 노드 FD 사이의 기생 용량에 의해, 노드 FD의 전위가 변화된다. 이 전위의 변화가 큰 경우, 출력 신호를 정확하게 출력할 수 없다. 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화를 억제하기 위해서, 트랜지스터(304)의 게이트와 소스간, 또는 게이트와 드레인간의 용량을 저감시키는 것이 유효하다. 또한, 트랜지스터(305)의 게이트 용량을 증대시키는 것이 유효하다. 또한, 노드 FD에 용량 소자를 전기적으로 접속하는 것이 유효하다. 또한, 도 2에서는, 이러한 대책을 가하는 등하여, 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화는 무시할 수 있는 것으로 하고 있다.
이상이 포토센서(301)의 동작의 설명이다.
계속해서, 도 1a에 도시한 포토센서(301)를 매트릭스상으로 복수 갖는 반도체 장치의 구성의 일례를 도 1c에 도시한다.
도 1c에서는, 복수의 포토센서(301)가 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 배치되어 있다. 각 행의 포토센서(301)는 복수의 배선 PR(배선 PR1 내지 배선 PRm이라고 표기한다) 중 어느 하나와, 복수의 배선 TX(배선 TX1 내지 배선 TXm이라고 표기한다) 중 어느 하나와, 복수의 배선 SE(배선 SE1 내지 배선 SEm라고 표기한다) 중 어느 하나와 전기적으로 접속되어 있다. 각 열의 포토센서(301)는 복수의 배선 OUT(배선 OUT1 내지 배선 OUTn라고 표기한다) 중 어느 하나, 복수의 배선 VR(배선 VR1 내지 배선 VRn라고 표기한다) 중 어느 하나와 전기적으로 접속되어 있다.
도 1c에서는, 각 행의 포토센서에 있어서 배선 TX를 공유하고, 각 행의 포토센서에 있어서 배선 PR을 공유하고, 각 행의 포토센서에 있어서 배선 SE를 공유하고, 각 열의 포토센서에 있어서 배선 OUT을 공유하고, 각 열의 포토센서에 있어서 배선 VR을 공유하고 있다. 그러나, 본 발명은 이것에 한정되지 않는다. 각 행에 2개 이상의 배선 TX를 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 행에 2개 이상의 배선 PR을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 행에 2개 이상의 배선 SE를 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 OUT을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 VR을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다.
또한, 도 1c에서는, 배선 VR을 각 열의 포토센서에 있어서 공유하는 구성을 도시하였지만 이것에 한정되지 않는다. 배선 VR은 각 행의 포토센서에 있어서 공유해도 좋다.
또한, m행 n열의 매트릭스상으로 배치된 포토센서(301) 중, 리셋 동작, 축적 동작을 동시에 행하는 포토센서에 있어서, 배선 TX를 공유할 수도 있다. m행 n열의 매트릭스상으로 배치된 포토센서(301) 중, 리셋 동작, 축적 동작을 동시에 행하는 포토센서에 있어서, 배선 PR을 공유할 수도 있다.
상기와 같이 배선을 공유하고, 배선수를 감소시킴으로써, m행 n열의 매트릭스상으로 배치된 포토센서(301)를 구동하는 구동 회로를 간략화할 수 있다.
계속해서, 도 1c에 도시한 m행 n열의 매트릭스상으로 배치된 포토센서(301)를 갖는 반도체 장치의 동작의 일례에 관해서 도 3을 사용하여 설명한다.
또한, 포토센서(301) 각각의 동작에 관해서는, 상기에 있어서 도 2를 참조하여 설명한 동작과 같다. 도 3에서는, 각 행의 포토센서(301)의, 리셋 동작, 축적 동작, 선택 동작의 관계에 관해서 설명한다.
백라이트를 점등하여 피검출물에 광을 조사하여 제 p(p는 m 이하의 자연수)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 도 3에서는, 제 p번째 행의 포토센서 내지 제 (p+3)번째 행의 포토센서의 배선 PR(PRp 내지 PR(p+3)), 배선 TX(TXp 내지 TX(p+3)), 배선 SE(SEp 내지 SE(p+3))의 전위에 관해서 대표적으로 나타낸다.
제 p번째 행의 포토센서 및 제 (p+2)번째 행의 포토센서에서 리셋 동작을 행하는 기간을 TRp로 나타낸다. 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에서 리셋 동작을 행하는 기간을 TR(p+1)로 나타낸다. 제 p번째 행의 포토센서 및 제 (p+2)번째 행의 포토센서에서 축적 동작을 행하는 기간을 TIp로 나타낸다. 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에서 축적 동작을 행하는 기간을 TI(p+1)로 나타낸다. 제 p번째 행의 포토센서에서 선택 동작을 행하는 기간을 TSp로 나타낸다. 제 (p+1)번째 행의 포토센서에서 선택 동작을 행하는 기간을 TS(p+1)로 나타낸다.
도 3에 도시하는 타이밍 차트에서는, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하고, 백라이트를 비점등한 상태에서, 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였다. 일반적으로는 예를 들면, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서, 홀수행의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하고, 백라이트를 비점등한 상태에서, 짝수행의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행할 수 있다.
그 후, 도 3에 도시하는 타이밍 차트의 TSp, TS(p+1)가 되도록, 전행의 포토센서의 선택 동작을 순차적으로 행한다.
또한, 선택 동작은 각 행마다 순차적으로 행해도 좋고, 복수행 동시에 행해도 좋다.
그리고, 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 예를 들면, 인접하는 행의 선택 동작을 동시에 행함으로써, 차분을 취득해도 좋다. 이 차분은 외광의 노이즈가 상쇄되어 S/N비가 향상된 신호 성분이다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 백라이트의 점멸 간격은 짧기 때문에, 백라이트의 점등시와 비점등시에서 피검출물은 거의 이동하지 않는다고 간주할 수 있다. 따라서, 제 p번째 행의 포토센서의 출력 신호와 제 (p+1)번째 행의 포토센서의 출력 신호의 차분에 있어서, 피검출물의 이동에 의한 영향은 적다.
또한, 제 p번째 행의 포토센서의 출력 신호와, 제 (p+1)번째 행의 포토센서의 출력 신호는 1행분의 차이가 있다. 그러나, 행 간격을 좁게 함으로써, 제 p번째 행의 포토센서의 출력 신호와 제 (p+1)번째 행의 포토센서의 출력 신호의 차분에 있어서, 이 차이는 저감시킬 수 있다.
또한, 도 3에 도시하는 타이밍 차트에서는, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에서, 백라이트를 비점등한 상태에서 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였지만 이것에 한정되지 않는다. 백라이트의 점등 및 비점등의 타이밍을 변경해도 좋다. 예를 들면, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서, 백라이트를 비점등한 상태에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에서, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서 리셋 동작 및 축적 동작을 동시에 행해도 좋다.
또한, 도 3에 도시하는 타이밍 차트에서는, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서, 리셋 동작 및 축적 동작을 동시에 행하고, 제 (p+1)번째 행의 포토센서 및 제 (p+3)번째 행의 포토센서에서, 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였지만 이것에 한정되지 않는다. m행 n열의 매트릭스상으로 배치된 포토센서에 있어서, 리셋 동작 및 축적 동작의 타이밍이 상이한 행이 존재하고, 리셋 동작 및 축적 동작의 타이밍이 상이한 행에 있어서 백라이트의 점등과 비점등을 행하면 좋다. 예를 들면, 제 p번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (p+1)번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 동시에 행해도 좋다. 이 때, 제 p번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 점등하여 피검출물에 광을 조사하고, 제 (p+1)번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 비점등으로 해도 좋고, 반대로, 제 p번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 비점등으로 하고, 제 (p+1)번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 점등하여 피검출물에 광을 조사해도 좋다.
또한, 도 3에 도시하는 타이밍 차트에서는, 리셋 동작을 행하는 기간에 있어서도 백라이트의 점등 또는 비점등이 선택되고 있는 예를 도시하였다. 그러나, 리셋 동작을 행하는 기간에서는 백라이트의 상태는 어떤 상태라도 상관없다.
본 발명에서는, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(304)로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용한다. 이와 같이 하여, 외광의 노이즈를 상쇄하여 S/N비가 향상된 신호 성분을 취출하기 위해서 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간(전하 유지 기간)의 길이가 상이한 포토센서를 갖는 반도체 장치에 있어서도, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈를 저감시킬 수 있다.
또한, 알칼리금속 및 알칼리토류금속의 농도가 저감된 산화물 반도체층을 사용한 트랜지스터는, 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등), 특성의 편차가 적다. 이것은, 알칼리금속 및 알칼리토류금속은 산화물 반도체층에 있어서는 악성 불순물이기 때문이다. 특히 알칼리금속 중, Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 그 안으로 확산되어 Na+이 된다. 또한, 산화물 반도체층 내에 있어서, 금속과 산소의 결합을 분단되거나 또는 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등)를 초래한다. 또한, 트랜지스터의 특성 편차의 원인이 된다. 이러한 문제는, 특히 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체층 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리금속 원소의 농도를 상기의 값으로 저감시킴으로써, 상기 산화물 반도체층에 채널이 형성되는 트랜지스터의 특성의 열화, 특성의 편차를 적게 할 수 있다. 이러한 산화물 반도체층에 채널이 형성되는 트랜지스터를, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(제 1 트랜지스터)로서 사용함으로써, 포토센서의 신뢰성을 향상시켜 반도체 장치의 신뢰성을 높일 수 있다.
이와 같이 하여, 포토센서를 갖는 반도체 장치에 있어서, 외광의 노이즈를 경감시키고, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈도 저감시켜 신뢰성을 높일 수 있다.
(실시형태 2)
본 발명의 일 형태에 따르는 반도체 장치의 구성에 관해서 설명한다. 본 실시형태에서는, 매트릭스상으로 배치된 복수의 포토센서 외에, 매트릭스상으로 배치된 복수의 표시 소자도 갖는 반도체 장치의 구성의 일례에 관해서 설명한다. 이러한 반도체 장치는, 터치 패널 등이라고 불리고, 표시 화면이 정보 입력 영역을 겸한다. 또한, 포토센서의 구성이나, 포토센서끼리의 접속 구성은, 도 1c에 도시한 구성을 채용할 수 있다. 또한, 매트릭스상으로 배치된 복수의 포토센서의 동작에 관해서는 실시형태 1에 있어서 도 3을 사용하여 도시한 동작과 같이 행할 수 있다.
도 4에 반도체 장치 구성의 일부의 회로도를 도시한다. 도 4에서는, 화소(320)가 4개의 표시 소자(321)와, 1개의 포토센서(301)를 가지고 있다. 화소(320)를 기본 구성으로 하고, 화소(320)가 m행 n열의 매트릭스상으로 복수 배치되고, 정보 입력 영역을 겸하는 표시 화면을 구성한다. 도 4에서는, 도 1a에 도시한 구성을 갖는 포토센서(301)를 화소(320)에 사용하는 경우를 예시하고 있다. 또한, 각 화소가 갖는 표시 소자(321)와 포토센서(301)의 수는, 도 4에 도시한 형태로 한정되지 않는다. 복수의 포토센서와 복수의 표시 소자는 배치 밀도가 동일해도 좋고, 상이해도 좋다. 즉, 표시 소자 1개에 대해 포토센서 1개가 배치되어 있어도 좋고, 표시 소자 2개 이상에 대해 포토센서 1개가 배치되어 있어도 좋고, 포토센서 2개 이상에 대해 표시 소자 1개가 배치되어 있어도 좋다.
도 4에 도시하는 구성에서는, 표시 소자(321)는 액정 소자(322)를 갖는 구성을 예시한다. 표시 소자(321)는 액정 소자(322)와, 액정 소자(322)의 동작을 제어하는 트랜지스터 등의 회로 소자를 가진다. 구체적으로, 도 4에서는, 표시 소자(321)가, 액정 소자(322)와, 스위칭 소자로서 기능하는 트랜지스터(323)와, 용량 소자(324)를 갖는 경우를 예시하고 있다. 액정 소자(322)는 화소 전극, 대향 전극, 및 상기 화소 전극과 상기 대향 전극에 의해 전압이 인가되는 액정층을 가진다.
트랜지스터(323)의 게이트 전극은, 주사선(GL)(GL1, GL2)에 전기적으로 접속되어 있다. 트랜지스터(323)는 제 1 단자가 신호선(SL)(SL1, SL2)에 전기적으로 접속되어 있고, 제 2 단자가 액정 소자(322)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(324)가 갖는 한 쌍의 전극은, 한쪽이 액정 소자(322)의 화소 전극에 전기적으로 접속되고, 다른쪽은 고정 전위가 주어지는 배선 COM에 전기적으로 접속되어 있다. 신호선(SL)에는 표시하는 화상에 대응한 전위가 입력된다. 트랜지스터(323)는 주사선(GL)의 신호에 의해 온 상태가 되면, 신호선(SL)의 전위는, 용량 소자(324)가 갖는 한 쌍의 전극 중 한쪽, 및 액정 소자(322)의 화소 전극에 주어진다. 용량 소자(324)는 액정층에 인가하는 전압에 대응하는 전하를 유지한다. 전압을 인가함으로써 액정층의 편광 방향이 변화되는 것을 이용하여 액정층을 투과하는 광의 명암(계조)을 만들고, 화상 표시를 행한다. 액정층을 투과하는 광에는 백라이트로부터 조사되는 광을 사용한다.
도 4에 도시한 구성에 있어서, 매트릭스상으로 배치된 표시 소자의 동작에 관해서는, 공지의 표시 장치와 같이 할 수 있다.
또한, 트랜지스터(323)로서, 실시형태 1 등에서 나타낸 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용할 수도 있다. 트랜지스터로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용하는 경우, 그 오프 전류는 매우 작기 때문에, 용량 소자(324)를 없애는 것도 가능하다.
트랜지스터(323)는 채널이 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판에 형성되는 트랜지스터라도 좋다. 산화물 반도체 이외의 반도체 재료로서는, 실리콘 또는 게르마늄 등이 있다. 또한, 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판은, 비정질, 미결정, 다결정, 또는 단결정 중 어느 것이라도 좋다.
또한, 화소(320) 내의 모든 트랜지스터의 활성층에, 동일한 재료의 반도체를 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다. 예를 들면, 표시 소자(321) 및 포토센서(301) 내의 모든 트랜지스터의 활성층에 산화물 반도체막을 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다.
또한, 트랜지스터(323)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 표시 소자(321)로의 화상 정보의 입력을 보다 고속으로 행할 수도 있다.
또한, 표시 소자(321)는 필요에 따라서, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕턴트 등의 그 밖의 회로 소자를 추가로 가지고 있어도 좋다.
또한, 표시 소자(321)가 액정 소자(322)를 갖는 경우에 관해서 설명했지만, 발광 소자 등의 다른 소자를 가지고 있어도 좋다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자이며, 구체적으로는 발광 다이오드, OLED(Organic Light Emitting Diode) 등을 들 수 있다. 표시 소자(321)가 발광 소자를 갖는 경우, 발광 소자를 발광시킴으로써, 백라이트로 해도 좋다.
본 실시형태는 다른 실시형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시형태 3)
도 1c에 도시한 구성과는 상이한, m행 n열의 매트릭스상으로 배치된 포토센서(301)를 갖는 반도체 장치의 구성에 관해서 도 5를 사용하여 설명한다.
도 5에서는, 복수의 포토센서(301)가 m행 n열의 매트릭스상으로 배치되어 있다. 각 행의 포토센서(301)는 복수의 배선 SE(배선 SE1 내지 배선 SEm라고 표기한다) 중 어느 하나와 전기적으로 접속되어 있다. 각 열의 포토센서(301)는 복수의 배선 PR(배선 PR1 내지 배선 PRn라고 표기한다) 중 어느 하나와, 복수의 배선 TX(배선 TX1 내지 배선 TXn라고 표기한다) 중 어느 하나와, 복수의 배선 OUT(배선 OUT1 내지 배선 OUTn라고 표기한다) 중 어느 하나, 복수의 배선 VR(배선 VR1 내지 배선 VRn라고 표기한다) 중 어느 하나와 전기적으로 접속되어 있다.
도 5에서는, 각 행의 포토센서에 있어서 배선 SE를 공유하고, 각 열의 포토센서에 있어서 배선 PR을 공유하고, 각 열의 포토센서에 있어서 배선 TX를 공유하고, 각 열의 포토센서에 있어서 배선 OUT을 공유하고, 각 열의 포토센서에 있어서 배선 VR을 공유하고 있다. 그러나, 본 발명은 이것에 한정되지 않으며, 각 행에 2개 이상의 배선 SE를 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 PR을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 TX를 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 OUT을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다. 각 열에 2개 이상의 배선 VR을 형성하고 서로 상이한 포토센서(301)와 전기적으로 접속해도 좋다.
또한, 도 5에서는, 배선 VR을 각 열의 포토센서에 있어서 공유하는 구성을 도시하였지만 이것에 한정되지 않는다. 배선 VR은 각 행의 포토센서에 있어서 공유해도 좋다.
또한, m행 n열의 매트릭스상으로 배치된 포토센서(301) 중, 리셋 동작, 축적 동작을 동시에 행하는 포토센서에 있어서, 배선 TX를 공유할 수도 있다. m행 n열의 매트릭스상으로 배치된 포토센서(301) 중, 리셋 동작, 축적 동작을 동시에 행하는 포토센서에 있어서, 배선 PR을 공유할 수도 있다.
상기와 같이 배선을 공유하고, 배선수를 감소시킴으로써, m행 n열의 매트릭스상으로 배치된 포토센서(301)를 구동하는 구동 회로를 간략화할 수 있다.
이어서, 도 5에 도시한 m행 n열의 매트릭스상으로 배치된 포토센서(301)를 갖는 반도체 장치의 동작의 일례에 관해서 도 6을 사용하여 설명한다.
또한, 포토센서(301) 각각의 동작에 관해서는, 도 2를 참조하여 설명한 동작과 같다. 도 6에서는, 각 행의 포토센서(301)의, 리셋 동작, 축적 동작, 선택 동작의 관계에 관해서 설명한다.
백라이트를 점등하여 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 백라이트를 비점등으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 도 6에서는, 제 q번째 열의 포토센서 내지 제 (q+3)번째 열의 포토센서의 배선 PR(PRq 내지 PR(q+3)), 배선 TX(TXq 내지 TX(q+3)), 제 p(p는 m 이하의 자연수)번째 행의 포토센서 내지 제 (p+3)번째 행의 포토센서의 배선 SE(SEp 내지 SE(p+3))의 전위에 관해서 대표적으로 나타낸다.
제 q번째 열의 포토센서 및 제 (q+2)번째 열의 포토센서에서 리셋 동작을 행하는 기간을 TRq로 나타낸다. 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에서 리셋 동작을 행하는 기간을 TR(q+1)로 나타낸다. 제 q번째 열의 포토센서 및 제 (q+2)번째 열의 포토센서에서 축적 동작을 행하는 기간을 TIq로 나타낸다. 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에서 축적 동작을 행하는 기간을 TI(q+1)로 나타낸다. 제 p번째 행의 포토센서에서 선택 동작을 행하는 기간을 TSp로 나타낸다. 제 (p+1)번째 행의 포토센서에서 선택 동작을 행하는 기간을 TS(p+1)로 나타낸다.
도 6에 도시하는 타이밍 차트에서는, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하고, 백라이트를 비점등한 상태에서, 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였다. 일반적으로 예를 들면, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서, 홀수열의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행하고, 백라이트를 비점등한 상태에서, 짝수열의 포토센서에 있어서 리셋 동작 및 축적 동작을 동시에 행할 수 있다.
그 후, 도 6에 도시하는 타이밍 차트의 TSp, TS(p+1)와 같이, 전행의 포토센서의 선택 동작을 순차적으로 행한다. 또한, 선택 동작은 각 행마다 순차적으로 행해도 좋고, 복수행 동시에 행해도 좋다.
그리고, 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분은 외광의 노이즈가 상쇄되어, S/N비가 향상된 신호 성분이다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 백라이트의 점멸 간격은 짧기 때문에, 백라이트의 점등시와 비점등시에서 피검출물은 거의 이동하지 않는다고 간주할 수 있다. 따라서, 제 q번째 열의 포토센서의 출력 신호와 제 (q+1)번째 열의 포토센서의 출력 신호의 차분에 있어서, 피검출물의 이동에 의한 영향은 적다.
또한, 제 q번째 열의 포토센서의 출력 신호와, 제 (q+1)번째 열의 포토센서의 출력 신호는 1열분의 차이가 있다. 그러나, 열간격을 좁게 함으로써, 제 q번째 열의 포토센서의 출력 신호와 제 (q+1)번째 열의 포토센서의 출력 신호의 차분에 있어서, 이 차이는 저감시킬 수 있다.
또한, 도 6에 도시하는 타이밍 차트에서는, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에서, 백라이트를 비점등한 상태에서 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였지만 이것에 한정되지 않는다. 백라이트의 점등 및 비점등의 타이밍을 변경해도 좋다. 예를 들면, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서, 백라이트를 비점등한 상태에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에서, 백라이트를 점등하여 피검출물에 광을 조사한 상태에서 리셋 동작 및 축적 동작을 동시에 행해도 좋다.
또한, 도 6에 도시하는 타이밍 차트에서는, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서, 리셋 동작 및 축적 동작을 동시에 행하고, 제 (q+1)번째 열의 포토센서 및 제 (q+3)번째 열의 포토센서에서, 리셋 동작 및 축적 동작을 동시에 행하는 예를 도시하였지만 이것에 한정되지 않는다. m행 n열의 매트릭스상으로 배치된 포토센서에 있어서, 리셋 동작 및 축적 동작의 타이밍이 상이한 열이 존재하고, 리셋 동작 및 축적 동작의 타이밍이 상이한 열에 있어서 백라이트의 점등과 비점등을 행하면 좋다. 예를 들면, 제 q번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 동시에 행하고, 제 (q+1)번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 동시에 행해도 좋다. 이 때, 제 q번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 점등하여 피검출물에 광을 조사하고, 제 (q+1)번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 비점등으로 해도 좋고, 반대로, 제 q번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 비점등으로 하고, 제 (q+1)번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행할 때, 백라이트를 점등하여 피검출물에 광을 조사해도 좋다.
또한, 도 6에 도시하는 타이밍 차트에서는, 리셋 동작을 행하는 기간에 있어서도 백라이트의 점등 또는 비점등이 선택되어 있는 예를 도시하였다. 그러나, 리셋 동작을 행하는 기간에서는 백라이트의 상태는 어떤 상태라도 상관없다.
본 발명에서는, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(304)로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용한다. 이와 같이 하여, 외광의 노이즈를 상쇄하여 S/N비가 향상된 신호 성분을 취출하기 위해서 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간(전하 유지 기간)의 길이가 상이한 포토센서를 갖는 반도체 장치에 있어서도, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈를 저감시킬 수 있다.
또한, 알칼리금속 및 알칼리토류금속의 농도가 저감된 산화물 반도체층을 사용한 트랜지스터는, 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등), 특성의 편차가 적다. 이것은, 알칼리금속 및 알칼리토류금속은 산화물 반도체층에 있어서는 악성 불순물이기 때문이다. 특히 알칼리금속 중, Na는 산화물 반도체층에 접하는 절연막이 산화물인 경우, 그 안으로 확산되어 Na+이 된다. 또한, 산화물 반도체층 내에 있어서, 금속과 산소의 결합을 분단되거나 또는 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등)를 초래한다. 또한, 트랜지스터의 특성의 편차의 원인이 된다. 이러한 문제는, 특히 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 산화물 반도체층 중의 수소의 농도가 5×1019atoms/㎤ 이하, 특히 5×1018atoms/㎤ 이하인 경우에는, 알칼리금속 원소의 농도를 상기의 값으로 저감시킴으로써, 상기 산화물 반도체층에 채널이 형성되는 트랜지스터의 특성의 열화, 특성의 편차를 적게 할 수 있다. 이러한 산화물 반도체층에 채널이 형성되는 트랜지스터를, 포토센서에 있어서 축적된 전하를 유지하는 트랜지스터(제 1 트랜지스터)로서 사용함으로써, 포토센서의 신뢰성을 향상시켜 반도체 장치의 신뢰성을 높일 수 있다.
이와 같이 하여, 포토센서를 갖는 반도체 장치에 있어서, 외광의 노이즈를 경감시키고, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈도 저감되어 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 발명의 일 형태에 따르는 반도체 장치의 구성에 관해서 설명한다. 본 실시형태에서는, 매트릭스상으로 배치된 복수의 포토센서 외에, 매트릭스상으로 배치된 복수의 표시 소자도 갖는 반도체 장치의 구성의 일례에 관해서 설명한다. 본 실시형태에서는, 실시형태 2에 있어서 도 4와 사용하여 설명한 구성과는 상이한 반도체 장치의 일례에 관해서 설명한다. 이러한 반도체 장치는 터치 패널 등이라고 불리며, 표시 화면이 정보 입력 영역을 겸한다. 또한, 포토센서의 구성이나, 포토센서끼리의 접속 구성은, 도 5에 도시한 구성을 채용할 수 있다. 또한, 매트릭스상으로 배치된 복수의 포토센서의 동작에 관해서는 실시형태 3에 있어서 도 6을 사용하여 도시한 동작과 같이 행할 수 있다.
도 7에 반도체 장치 구성의 일부의 회로도를 도시한다. 도 7에서는 화소(320)가, 4개의 표시 소자(321)와, 1개의 포토센서(301)를 가지고 있다. 화소(320)를 기본 구성으로 하고, 화소(320)가 m행 n열의 매트릭스상으로 복수 배치되고, 정보 입력 영역을 겸하는 표시 화면을 구성한다. 도 7에서는, 도 1a에 도시한 구성을 갖는 포토센서(301)를 화소(320)에 사용하는 경우를 예시하고 있다. 또한, 각 화소가 갖는 표시 소자(321)와 포토센서(301)의 수는, 도 7에 도시한 형태로 한정되지 않는다. 복수의 포토센서와 복수의 표시 소자는 배치 밀도가 동일해도 좋고, 상이해도 좋다. 즉, 표시 소자 1개에 대해 포토센서 1개가 배치되어 있어도 좋고, 표시 소자 2개 이상에 대해 포토센서 1개가 배치되어 있어도 좋고, 포토센서 2개 이상에 대해 표시 소자 1개가 배치되어 있어도 좋다.
도 7에 도시하는 구성에서는, 표시 소자(321)는 액정 소자(322)를 갖는 구성을 예시한다. 표시 소자(321)는 액정 소자(322)와, 액정 소자(322)의 동작을 제어하는 트랜지스터 등의 회로 소자를 가진다. 구체적으로, 도 7에서는, 표시 소자(321)가, 액정 소자(322)와, 스위칭 소자로서 기능하는 트랜지스터(323)와, 용량 소자(324)를 갖는 경우를 예시하고 있다. 액정 소자(322)는 화소 전극, 대향 전극, 및 상기 화소 전극과 상기 대향 전극에 의해 전압이 인가되는 액정층을 가진다.
트랜지스터(323)의 게이트 전극은, 주사선(GL)(GL1, GL2)에 전기적으로 접속되어 있다. 트랜지스터(323)는 제 1 단자가 신호선(SL)(SL1, SL2)에 전기적으로 접속되어 있고, 제 2 단자가 액정 소자(322)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(324)가 갖는 한 쌍의 전극은, 한쪽이 액정 소자(322)의 화소 전극에 전기적으로 접속되고, 다른쪽은 고정 전위가 주어지는 배선 COM에 전기적으로 접속되어 있다. 신호선(SL)에는 표시하는 화상에 대응한 전위가 입력된다. 트랜지스터(323)는 주사선(GL)의 신호에 의해 온 상태가 되면, 신호선(SL)의 전위는, 용량 소자(324)가 갖는 한 쌍의 전극 중 한쪽, 및 액정 소자(322)의 화소 전극에 주어진다. 용량 소자(324)는 액정층에 인가하는 전압에 대응하는 전하를 유지한다. 전압을 인가함으로써 액정층의 편광 방향이 변화되는 것을 이용하여 액정층을 투과하는 광의 명암(계조)을 만들고, 화상 표시를 행한다. 액정층을 투과하는 광에는 백라이트로부터 조사되는 광을 사용한다.
도 7에 도시하는 구성에 있어서, 매트릭스상으로 배치된 표시 소자의 동작에 관해서는, 공지의 표시 장치와 같이 할 수 있다.
또한, 트랜지스터(323)로서, 실시형태 1 등에서 나타낸 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용할 수도 있다. 트랜지스터로서 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용하는 경우, 그 오프 전류는 매우 작기 때문에, 용량 소자(324)를 없애는 것도 가능하다.
트랜지스터(323)는 채널이 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판에 형성되는 트랜지스터라도 좋다. 산화물 반도체 이외의 반도체 재료로서는, 실리콘 또는 게르마늄 등이 있다. 또한, 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판은, 비정질, 미결정, 다결정, 또는 단결정 중 어느 것이라도 좋다.
또한, 화소(320) 내의 모든 트랜지스터의 활성층에, 동일한 재료의 반도체를 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다. 예를 들면, 표시 소자(321) 및 포토센서(301) 내의 모든 트랜지스터의 활성층에 산화물 반도체막을 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다.
또한, 트랜지스터(323)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 표시 소자(321)로의 화상 정보의 입력을 보다 고속으로 행할 수도 있다.
또한, 표시 소자(321)는 필요에 따라서, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕턴트 등의 그 밖의 회로 소자를, 추가로 가지고 있어도 좋다.
또한, 표시 소자(321)가 액정 소자(322)를 갖는 경우에 관해서 설명했지만, 발광 소자 등의 다른 소자를 가지고 있어도 좋다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자이며, 구체적으로는 발광 다이오드, OLED 등을 들 수 있다. 표시 소자(321)가 발광 소자를 갖는 경우, 발광 소자를 발광시킴으로써, 백라이트로 해도 좋다.
본 실시형태는 다른 실시형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시형태 5)
도 7에 도시한 화소(320)의 상면도의 일례를 도 8에 도시한다. 도 8에 도시하는 화소(320)는 도 7과 같이, 1개의 포토센서(301)와, 4개의 표시 소자(321)를 가지고 있다.
도 9에, 도 8에 도시한 표시 소자(321)의 하나를 확대하여 도시한다. 표시 소자(321)는 주사선(GL)으로서 기능하는 도전막(201)과, 신호선(SL)으로서 기능하는 도전막(202)과, 배선 COM으로서 기능하는 도전막(203)을 가지고 있다. 도전막(201)은 트랜지스터(323)의 게이트 전극으로서도 기능한다. 또한, 도전막(202)은 트랜지스터(323)의 제 1 단자로서도 기능한다. 또한, 표시 소자(321)는 화소 전극(204), 도전막(205), 도전막(206)을 가지고 있다. 도전막(206)은 트랜지스터(323)의 제 2 단자로서 기능한다. 그리고, 도전막(206)과 화소 전극(204)은 전기적으로 접속되어 있다.
또한, 도전막(206)은 도전막(205)에 전기적으로 접속되어 있고, 배선 COM으로서 기능하는 도전막(203)과 도전막(205)이 게이트 절연막을 사이에 개재하여 중첩되어 있는 부분이 용량 소자(324)로서 기능한다.
또한, 도 8, 도 9에서는, 배선, 트랜지스터, 용량 소자 등의 각종 회로 소자의 구성을 보다 명확히 하기 위해서, 게이트 절연막을 포함하는 각종 절연막을 도시하고 있지 않다.
도전막(201), 도전막(205)은 절연 표면 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다. 도전막(201), 도전막(205) 위에는 게이트 절연막이 형성되어 있다. 또한, 도전막(202), 도전막(203), 도전막(206)은 게이트 절연막 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다.
또한, 트랜지스터(323)가 보텀 게이트형이며, 또한 그 활성층(253)에 산화물 반도체를 사용하고 있는 경우, 도 9에 도시하는 바와 같이, 게이트 전극으로서 기능하는 도전막(201)에 활성층(253)이 완전히 중첩되는 구성을 사용하는 것이 바람직하다. 상기 구성을 채용함으로써, 기판측으로부터 입사된 광에 의해 활성층(253) 중의 산화물 반도체가 열화되는 것을 방지하고, 따라서, 트랜지스터(323)의 임계값 전압이 시프트하는 등의 특성의 열화가 야기되는 것을 방지할 수 있다.
또한, 도 10a에, 도 8에 도시한 포토센서(301)의 하나를 확대하여 도시한다. 도 10b에는 도 10a의 파선 A1-A2에 있어서의 단면도를 도시한다.
포토센서(301)는 배선 PR로서 기능하는 도전막(210)과, 배선 TX로서 기능하는 도전막(211)과, 배선 SE로서 기능하는 도전막(212)과, 배선 VR로서 기능하는 도전막(213)과, 배선 OUT으로서 기능하는 도전막(214)을 가지고 있다.
포토센서(301)가 갖는 포토다이오드(302)는, 순서대로 적층된 p형의 반도체막(215)과, i형의 반도체막(216)과, n형의 반도체막(217)을 가지고 있다. 도전막(210)은 포토다이오드(302)의 양극으로서 기능하는 p형의 반도체막(215)에 전기적으로 접속되어 있다.
포토센서(301)가 갖는 도전막(218)은 트랜지스터(304)의 게이트 전극으로서 기능하고 있으며, 또한, 도전막(211)에 전기적으로 접속되어 있다. 포토센서(301)가 갖는 도전막(219)은 트랜지스터(304)의 제 1 단자로서 기능한다. 포토센서(301)가 갖는 도전막(220)은 트랜지스터(304)의 제 2 단자로서 기능한다. 포토센서(301)가 갖는 도전막(221)은 n형의 반도체막(217)과 도전막(219)에 전기적으로 접속되어 있다. 포토센서(301)가 갖는 도전막(222)은 트랜지스터(305)의 게이트 전극으로서 기능하고 있으며, 또한, 도전막(220)에 전기적으로 접속되어 있다.
포토센서(301)가 갖는 도전막(223)은 트랜지스터(305)의 제 1 단자로서 기능한다. 포토센서(301)가 갖는 도전막(224)은 트랜지스터(305)의 제 2 단자, 및 트랜지스터(306)의 제 1 단자로서 기능한다. 또한, 도전막(214)은 트랜지스터(306)의 제 2 단자로서 기능한다. 도전막(212)은 트랜지스터(306)의 게이트 전극으로서도 기능한다. 포토센서(301)가 갖는 도전막(225)은, 도전막(223) 및 도전막(213)에 전기적으로 접속되어 있다.
또한, 도 10에서는, 포토센서(301)가 갖는 도전막(226)은, 배선 PR로서 기능하는 도전막(210)에 전기적으로 접속되어 있다. 또한, 포토센서(301)가 갖는 도전막(227)은, 배선 TX로서 기능하는 도전막(211)에 전기적으로 접속되어 있다.
도전막(212), 도전막(218), 도전막(222), 도전막(225), 도전막(226), 도전막(227)은, 절연 표면 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다. 도전막(212), 도전막(218), 도전막(222), 도전막(225), 도전막(226), 도전막(227) 위에는 게이트 절연막(228)이 형성되어 있다. 또한, 도전막(210), 도전막(211), 도전막(213), 도전막(214), 도전막(219), 도전막(220), 도전막(223), 도전막(224)은 게이트 절연막(228) 위에 형성된 하나의 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다.
또한, 도전막(210), 도전막(211), 도전막(213), 도전막(214), 도전막(219), 도전막(220), 도전막(223), 도전막(224) 위에는, 절연막(281) 및 절연막(282)이 형성되어 있다. 절연막(281) 및 절연막(282) 위에, 도전막(221)이 형성된다.
또한, 도 10b에 도시하는 포토센서(301)의 단면도는, 도전막(221)까지 형성된 상태를 도시하고 있다. 표시 소자도 갖는 반도체 장치의 경우는, 포토센서(301) 외에 표시 소자(321)가 화소(320)에 형성되어 있기 때문에, 실제로는, 도전막(221)을 형성한 후에, 액정 소자의 형성을 행한다.
또한, 트랜지스터(304)의 활성층(250)에 산화물 반도체를 사용하고, 또한 트랜지스터(304)는 보텀 게이트형인 경우, 도 10에 도시하는 바와 같이, 게이트 전극으로서 기능하는 도전막(218)에 활성층(250)이 완전히 중첩되는 구성을 사용하는 것이 바람직하다. 상기 구성을 채용함으로써, 기판(251) 측으로부터 입사된 광에 의해 활성층(250) 중의 산화물 반도체가 열화되는 것을 방지하고, 따라서, 트랜지스터(304)의 임계값 전압이 시프트하는 등의 특성의 열화가 야기되는 것을 방지할 수 있다. 또한, 트랜지스터(305)와 트랜지스터(306)에 관해서도, 상기 구성을 채용함으로써, 같은 효과가 얻어진다.
여기서, 도 1c나 도 4에서 도시한 바와 같은 배선 TX가 행 방향으로 연신되어 배치되는 구성의 경우, 동일하게 행 방향으로 연신되어 배치되고, 배선 TX와 평행한 배선 SE가 존재한다. 배선 SE는 트랜지스터(306)의 게이트 전극과 전기적으로 접속되기 때문에, 배선 SE의 일부를 트랜지스터(306)의 게이트 전극으로서 사용하면, 배선 SE와 평행한 배선 TX도 트랜지스터(306)의 게이트 전극과 동일한 층에 상기 게이트 전극과 동일한 재료에 의해 형성하는 것이 일반적이다. 그러나, 트랜지스터의 게이트 전극에 사용되는 재료는 소스 전극이나 드레인 전극에 사용되는 재료와 비교하여, 일반적으로 저항이 높은 재료이다. 이로 인해, 배선 TX의 저항이 높아진다.
이것에 대해, 도 10에 도시한 구성에서는, 도 5에 도시한 회로도에 대응하는 화소를 가지며, 배선 TX가 열 방향으로 연신되어 배치되는 구성이다. 이로 인해, 행 방향으로 연신되어 배치되는 배선 SE와는 다른 층에 형성된 도전막을 사용하여, 배선 TX를 형성할 수 있다. 예를 들면, 도 10에 도시한 바와 같이, 포토센서를 구성하는 트랜지스터(트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 등)의 게이트 전극을 구성하는 도전막(도전막(212), 도전막(218), 도전막(222))은 상이한 층에 형성된 도전막(211)에 의해 배선 TX를 형성할 수 있다. 도전막(211)은 도전막(214), 도전막(219), 도전막(220), 도전막(224) 등, 포토센서를 구성하는 트랜지스터(트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 등)의 소스 전극이나 드레인 전극과 동일한 층에 상기 소스 전극이나 상기 드레인 전극과 동일한 재료에 의해 형성할 수 있다. 이로 인해, 배선 TX의 저항값을 작게 할 수 있다.
도 11에 도시하는 화소의 단면도에서는, 표시 소자(321)의 트랜지스터(323)와, 포토센서(301)의 포토다이오드(302)가 도시되어 있다. 트랜지스터(323)의 제 2 단자로서 기능하는 도전막(206)은 화소 전극(204)에 전기적으로 접속되어 있다. 포토다이오드(302)에 전기적으로 접속되어 있는 도전막(221)과, 화소 전극(204)은, 트랜지스터(323)와 포토다이오드(302)를 피복하고 있는 절연막(282) 위에 형성된 하나의 도전막을, 원하는 형상으로 가공함으로써 형성할 수 있다.
또한, 화소 전극(204)이 형성되어 있는 기판(251)과 대치하도록, 기판(236)이 배치되어 있다. 기판(236) 위에는 대향 전극(233)이 형성되어 있고, 화소 전극(204)과 대향 전극(233) 사이에는 액정을 포함하는 액정층(234)이 형성되어 있다. 화소 전극(204)과, 대향 전극(233)과, 액정층(234)이 중첩되는 부분에 액정 소자(322)가 형성된다.
또한, 화소 전극(204)과 액정층(234) 사이, 또는 대향 전극(233)과 액정층(234) 사이에, 배향막을 적절히 형성해도 좋다. 배향막은 폴리이미드, 폴리비닐알코올 등의 유기 수지를 사용하여 형성할 수 있고, 그 표면에는 러빙 등의 액정 분자를 일정 방향으로 배열시키기 위한 배향 처리가 가해지고 있다. 러빙은 배향막에 접하도록, 나일론 등의 천을 감은 롤러를 회전시켜 상기 배향막의 표면을 일정 방향에 문질러 행할 수 있다. 또한, 산화규소 등의 무기 재료를 사용하여, 배향 처리를 가하지 않고, 증착법으로 배향 특성을 갖는 배향막을 직접 형성하는 것도 가능하다.
또한, 액정층(234)을 형성하기 위해서 이루어지는 액정의 주입은, 디스펜서식(적하식)을 사용해도 좋고, 딥식(퍼올리기식)을 사용하고 있어도 좋다.
또한, 기판(236) 위에는, 화소간에 있어서의 액정의 배향 흐트러짐에 기인하는 디스크리네이션이 시인되는 것을 방지하기 위해서, 또는 확산된 광이 인접하는 복수의 화소에 병행하여 입사되는 것을 방지하기 위해서, 광을 차폐할 수 있는 차폐막(235)이 형성되어 있다. 차폐막(235)에는 카본블랙, 이산화티탄보다도 산화수가 작은 저차 산화티탄 등의 흑색 안료를 함유하는 유기 수지를 사용할 수 있다. 또는, 크롬을 사용한 막으로 차폐막을 형성하는 것도 가능하다.
차폐막(235)은 표시 소자(321) 뿐만아니라, 포토센서(301)에도 설치하는 것이 바람직하다. 차폐막(235)을 형성함으로써, 표시 소자(321) 및 포토센서(301)를 구성하고 있는 트랜지스터의 활성층에 산화물 반도체가 사용되고 있어도, 차폐막(235)에 의해 활성층이 차광되기 때문에, 산화물 반도체의 광 열화를 방지하여, 트랜지스터의 임계값 전압이 시프트하는 등의 특성의 열화가 야기되는 것을 방지할 수 있다.
또한, 구동 회로를 트랜지스터를 사용하여 기판(251)에 형성하는 경우, 구동 회로에 사용되는 트랜지스터에 있어서도, 게이트 전극 또는 차폐막에 의한 활성층의 차광을 행함으로써, 트랜지스터의 임계값 전압이 시프트하는 등의 특성의 열화가 야기되는 것을 방지할 수 있다.
화소 전극(204)과 대향 전극(233)은, 예를 들면, 산화규소를 함유하는 산화인듐주석(ITSO), 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투광성을 갖는 도전 재료를 사용할 수 있다.
또한, 액정층(234)에 사용되는 액정 재료의 일례로서는, 네마틱 액정, 콜레스텔릭 액정, 스멕틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 바나나형 액정 등을 들 수 있다.
또한 액정의 구동 방법으로서는, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, VA(Vertical Alignment) 모드, MVA(Multi-domain Vertical Alignment) 모드, IPS(In-Plane Switching) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트포스트 모드 등을 적용하는 것이 가능하다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 액정층(234)에 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스텔릭 액정을 승온시켜 나가면, 콜레스텔릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서 밖에 발현되지 않기 때문에, 카이랄제나 자외선 경화 수지를 첨가하여 온도 범위를 개선한다. 블루상을 나타내는 액정과 카이랄제를 함유하는 액정 조성물은, 응답 속도가 10μsec. 이상 100μsec. 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하여 시야각 의존성이 작기 때문에 바람직하다.
또한, 도 11에서는, 화소 전극(204)과 대향 전극(233) 사이에 액정층(234)이 개재되어 있는 구조를 갖는 액정 소자를 예로 들어 설명했지만, 본 발명의 일 형태에 따르는 반도체 장치는 이 구성으로 한정되지 않는다. IPS형의 액정 소자나 블루상을 사용한 액정 소자와 같이, 한 쌍의 전극이 함께 하나의 기판에 형성되어 있어도 좋다.
또한, 본 발명의 일 형태에서는, 파선으로 나타내는 바와 같이, 기판(251)측으로부터의 백라이트의 광이, 액정 소자(322)를 통과한 후, 차폐막(235)에 형성된 개구부(241)를 통과하여 기판(236)을 투과한다. 그리고, 기판(236)을 투과한 광은, 피검출물(240)인 손가락에 있어서 반사되어 다시 기판(236)으로 입사된다. 기판(236)으로 입사된 광은, 차폐막(235)에 형성된 개구부(242)를 통과하여, 포토다이오드(302)으로 입사된다.
또한, 도 11에서는, 투과형의 액정 소자(322)를 사용한 경우의 화소의 단면도를 도시하고 있지만, 본 발명의 일 형태에 따르는 반도체 장치는, 반투과형의 액정 소자를 사용하고 있어도 좋고, 반사형의 액정 소자를 사용하고 있어도 좋다. 반사형의 액정 소자를 사용하는 경우, 화소 전극(204)에는 외광을 반사하는 도전성의 재료, 예를 들면, 알루미늄, 티탄, 은, 로듐, 니켈 등의 가시광의 반사율이 높은 금속, 또는, 이들 금속의 적어도 1개를 함유하는 합금을 사용한다. 또한, 반투과형, 또는 반사형의 액정 소자를 사용하는 경우, 도 11의 경우와는 달리, 상이한 재료로 형성된 도전막을 원하는 형상으로 가공함으로써, 도전막(221)과 화소 전극(204)을 각각 형성한다.
도 12에, 도 8에 도시한 화소(320)에 차폐막(235)을 중첩한 모양을 도시한다. 도 12에서는, 차폐막(235)이 표시 소자(321)의 화소 전극(204)과 중첩되는 영역에 개구부(241)를 가지며, 포토센서(301)의 포토다이오드(302)와 중첩되는 영역에 개구부(242)를 가지고 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 도 1a 및 도 1b와는 상이한 회로 구성을 갖는 포토센서(301)에 관해서 설명한다.
도 13a에, 포토센서(301)의 일례를 회로도로 도시한다. 포토센서(301)는 포토다이오드(302)와, 증폭 회로(303)를 가지고 있다. 포토다이오드(302)는 광이 닿으면 전류가 발생하는 성질을 갖는 광전 변환 소자이며, 조사된 광의 강도에 의해 흐르는 광전류의 전류값이 정해진다. 증폭 회로(303)는 상기 광전류에 대응한 전하를 축적하고, 상기 전하의 양을 정보로서 포함하는 출력 신호를 생성한다.
증폭 회로(303)는 증폭 회로(303) 내로의 광전류의 공급을 제어하는 스위칭 소자로서 기능하는 트랜지스터(304)와, 트랜지스터(304)의 제 2 단자에 주어지는 전위에 따라, 그 제 1 단자와 제 2 단자간의 전류값 또는 저항값이 정해지는 트랜지스터(305)와, 상기 전류값 또는 저항값에 의해 정해지는 출력 신호의 전위를, 배선 OUT에 공급하기 위한 스위칭 소자로서 기능하는 트랜지스터(306)와, 배선 VR의 전위를 트랜지스터(305)의 게이트 전극에 공급하기 위한 스위칭 소자로서 기능하는 트랜지스터(307)를 가진다. 또한, 트랜지스터(304)는 포토다이오드(302)의 광전류에 대응한 전하를 유지하는 트랜지스터에 상당한다.
도 13a에서는, 포토다이오드(302)의 양극이 배선 PR에 전기적으로 접속되어 있다. 또한, 포토다이오드(302)의 음극이, 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(304)의 제 2 단자는, 트랜지스터(305)의 게이트에 전기적으로 접속되어 있다. 또한, 트랜지스터(304)의 게이트는, 배선 TX에 전기적으로 접속되어 있다. 배선 TX에는, 트랜지스터(304)의 스위칭을 제어하기 위한 신호의 전위가 주어져 있다. 트랜지스터(305)의 제 1 단자는, 배선 VR에 전기적으로 접속되어 있다. 배선 VR에는 소정의 전위, 예를 들면, 하이 레벨의 전원 전위 VDD가 주어져 있다. 트랜지스터(305)의 제 2 단자는, 트랜지스터(306)의 제 1 단자에 전기적으로 접속되어 있다. 트랜지스터(306)의 제 2 단자는, 배선 OUT에 전기적으로 접속되어 있다. 트랜지스터(306)의 게이트는, 배선 SE에 전기적으로 접속되어 있고, 배선 SE에는 트랜지스터(306)의 스위칭을 제어하는 신호의 전위가 주어진다. 트랜지스터(307)의 제 1 단자는 배선 VR에 전기적으로 접속되어 있다. 트랜지스터(307)의 제 2 단자는 트랜지스터(305)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(307)의 게이트는, 배선 RS에 전기적으로 접속되어 있고, 배선 RS에는 트랜지스터(307)의 스위칭을 제어하는 신호의 전위가 주어진다. 그리고, 배선 OUT에는, 증폭 회로(303)로부터 출력되는 출력 신호의 전위가 주어진다.
본 발명은, 트랜지스터(304)는 채널이 산화물 반도체층에 형성되는 트랜지스터로 하는 것이 특징이다. 즉, 트랜지스터(304)의 활성층에 산화물 반도체막을 사용한다.
산화물 반도체층에는, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다. 또한, 예를 들면, In-Sn-Ga-Zn계 산화물이란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라는 의미이며, 그 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 규소를 함유하고 있어도 좋다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체층에는, 화학식 InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 산화물 반도체를 사용할 수 있다. 여기에서, M은, Ga, Al, Fe, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
산화물 반도체층에는, 전자 공여체(도너)가 되는 수분 또는 수소, 알칼리금속 원소(나트륨이나 리튬 등) 등의 불순물이 저감되어 고순도화된 산화물 반도체층을 사용한다. 고순도화된 산화물 반도체층은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하로 한다. Na 농도의 측정값은 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 하고, Li 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 하고, K 농도의 측정값은 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 한다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
구체적으로, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류가 낮은 것은, 여러 가지 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 트랜지스터라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서부터 10V의 범위에 있어서, 오프 전류(게이트 전극과 소스 전극간의 전압을 0V 이하로 했을 때의 드레인 전류)가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류 밀도의 측정을 행하였다. 상기 측정에서는, 상기 트랜지스터에 산화물 반도체층을 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류 밀도를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V의 경우에, 수십 yA/㎛라는 더욱 낮은 오프 전류 밀도가 얻어지는 것을 알 수 있었다. 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류 밀도를, 소스 전극과 드레인 전극간의 전압에 따라서는, 100yA/㎛ 이하, 바람직하게는 10yA/㎛ 이하, 더욱 바람직하게는 1yA/㎛ 이하로 할 수 있다. 따라서, 산화물 반도체층에 채널이 형성되는 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비해 현저하게 낮다.
이와 같이 하여, 트랜지스터(304)의 오프 전류를 현저하게 작게 할 수 있다. 트랜지스터(304)는 포토센서(301)에 있어서 축적된 전하를 유지하기 위한 스위칭 소자로서 기능하기 때문에, 전하 유지 기간에 있어서의 전하의 누설을 작게 억제할 수 있다. 또한, 트랜지스터(304)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(304)의 이동도를 높일 수 있다.
또한, 도 13a에 있어서, 증폭 회로(303)를 구성하고 있는 트랜지스터(305), 트랜지스터(306), 트랜지스터(307)는, 채널이 산화물 반도체층에 형성되는 트랜지스터라도 좋고, 채널이 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판에 형성되는 트랜지스터라도 좋다. 산화물 반도체 이외의 반도체 재료로서는, 실리콘 또는 게르마늄 등이 있다. 또한, 산화물 반도체 이외의 반도체 재료로 이루어지는 층 또는 기판은, 비정질, 미결정, 다결정, 또는 단결정 중 어느 것이라도 좋다.
또한, 트랜지스터(305)를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 배선 OUT에 불필요한 전위가 출력되는 것을 방지할 수 있다. 또한, 트랜지스터(305)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(305)의 이동도를 높일 수 있다.
또한, 트랜지스터(306)를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 배선 OUT에 불필요한 전위가 출력되는 것을 방지할 수 있다. 또한, 트랜지스터(306)를 채널이 비정질 반도체 재료로 이루어지는 층에 형성되는 트랜지스터로 한 경우보다도, 채널이 산화물 반도체층에 형성되는 트랜지스터로 함으로써, 트랜지스터(306)의 이동도를 높일 수 있다.
또한, 포토센서(301) 내의 모든 트랜지스터의 활성층에, 동일한 재료의 반도체를 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다. 예를 들면, 포토센서(301) 내의 모든 트랜지스터의 활성층에 산화물 반도체막을 사용함으로써, 반도체 장치의 프로세스를 간략화할 수 있다.
또한, 트랜지스터(305) 및 트랜지스터(306)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 사용함으로써, 포토센서(301)로부터의 정보의 판독을 고속으로 행할 수 있다.
또한, 도 13a에서는, 포토다이오드(302)의 양극이 배선 PR에 전기적으로 접속되고, 포토다이오드(302)의 음극이 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있는 구성을 도시하였지만 이것에 한정되지 않는다. 포토다이오드(302)의 음극이 배선 PR에 전기적으로 접속되고, 포토다이오드(302)의 양극이 트랜지스터(304)의 제 1 단자에 전기적으로 접속되어 있어도 좋다.
또한, 도 13a에서는, 배선 VR과 배선 OUT 사이에, 트랜지스터(305)와 트랜지스터(306)가 이 순서대로 전기적으로 직렬로 접속되어 있는 구성을 도시하였다. 그러나, 이것에 한정되지 않으며, 트랜지스터(305)와 트랜지스터(306)의 접속 순서는 반대라도 좋다. 즉, 도 13b에 도시하는 바와 같이, 배선 VR과 배선 OUT 사이에, 트랜지스터(306)와 트랜지스터(305)가 이 순서대로 전기적으로 직렬로 접속되어 있어도 좋다.
도 13a 및 도 13b에서는, 트랜지스터(304)의 제 2 단자와, 트랜지스터(307)의 제 1 단자와, 트랜지스터(305)의 게이트 전극이 접속되어 있는 노드를, 노드 FD로서 나타내고 있다. 노드 FD에 축적되는 전하의 양에 의해, 출력 신호의 전위가 정해진다. 노드 FD에 있어서 전하를 보다 확실하게 유지하기 위해서, 노드 FD에 용량 소자를 전기적으로 접속해도 좋다.
또한, 도 13a 및 도 13b에서는, 증폭 회로(303)가 스위칭 소자로서 기능하는 트랜지스터(304)를 하나만 갖는 포토센서(301)의 구성을 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 하나의 트랜지스터가 하나의 스위칭 소자로서 기능하는 구성을 나타내고 있지만, 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하고 있어도 좋다. 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 13a 및 도 13b에서는, 트랜지스터(304)가 게이트 전극을 활성층의 한 쪽에만 가지고 있는 경우를 도시하고 있다. 트랜지스터(304)가, 활성층을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 트랜지스터(304)의 스위칭을 제어하기 위한 신호가 주어지고, 다른쪽의 게이트 전극은 소정의 전위가 주어진 상태로 할 수 있다. 이 경우, 한 쌍의 게이트 전극에 동일한 높이의 전위가 주어져 있어도 좋고, 다른쪽의 게이트 전극에만 그라운드 등의 고정 전위가 주어져 있어도 좋다. 다른쪽의 게이트 전극에 주는 전위의 높이를 제어함으로써, 트랜지스터(304)의 임계값 전압을 제어할 수 있다. 또한, 트랜지스터(304)의 임계값 전압에 영향을 주지 않으면, 다른쪽의 게이트 전극은 전기적으로 절연된 플로우팅 상태라도 좋다.
이상이 포토센서(301)의 구성의 설명이다.
계속해서, 포토센서(301)의 동작에 관해서 설명한다. 도 14는, 도 13a 및 도 13b에 도시한 각 배선(배선 TX, 배선 RS, 배선 SE, 배선 OUT) 및 노드 FD의 전위의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 14에 도시하는 타이밍 차트에서는, 포토센서(301)의 동작을 알기 쉽게 설명하기 위해서, 배선 TX, 배선 RS, 배선 SE에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 구체적으로, 배선 TX에는, 하이 레벨의 전위 HTX와, 로우 레벨의 전위 LTX가 주어지는 것으로 하고, 배선 SE에는 하이 레벨의 전위 HSE와, 로우 레벨의 전위 LSE가 주어지는 것으로 하고, 배선 RS에는 하이 레벨의 전위 HRS와, 로우 레벨의 전위 LRS가 주어지는 것으로 한다. 또한, 배선 PR에는 일정한 전위, 예를 들면, 로우 레벨의 전원 전위 VSS가 주어져 있다.
또한, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307)는 모두 n채널형 트랜지스터라고 하여 설명을 행한다. 그러나, 본 발명은 이것에 한정되지 않으며, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307)중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307)중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명에서 같아지도록 각 배선의 전위를 정하면 좋다.
우선, 시각 T1에 있어서, 배선 TX의 전위를, 전위 LTX로부터 전위 HTX로 변화시킨다. 배선 TX의 전위가 전위 HTX가 되면, 트랜지스터(304)는 온 상태가 된다. 또한, 시각 T1에 있어서, 배선 SE에는 전위 LSE가 주어지며, 배선 RS에는 전위 LRS가 주어져 있다.
계속해서, 시각 T2에 있어서, 배선 RS의 전위를, 전위 LRS로부터 전위 HRS로 변화시킨다. 배선 RS의 전위가 전위 HRS가 되면, 트랜지스터(307)는 온 상태가 된다. 또한, 시각 T2에 있어서, 배선 TX의 전위는 전위 HTX 그대로이며, 배선 SE의 전위는 전위 LSE 그대로이다. 따라서, 노드 FD에는 전원 전위 VDD가 주어지기 때문에, 노드 FD에 유지되어 있는 전하는 리셋된다. 또한, 포토다이오드(302)에는 역바이어스의 전압이 인가된다.
계속해서, 시각 T3에 있어서, 배선 RS의 전위를, 전위 HRS로부터 전위 LRS로 변화시킨다. 시각 T3 직전까지, 노드 FD의 전위는 전원 전위 VDD로 유지되어 있기 때문에, 배선 RS의 전위가 전위 LRS로 된 후에도, 포토다이오드(302)에 역바이어스의 전압이 인가된 상태가 계속된다. 그리고, 이 상태에서, 포토다이오드(302)에 광이 입사되면, 포토다이오드(302)의 음극으로부터 양극을 향하여 광전류가 흘러 간다. 광전류의 값은 광의 강도에 따라서 변화된다. 즉, 포토다이오드(302)에 입사되는 광의 강도가 높을수록 광전류의 전류값은 높아지며, 노드 FD와 포토다이오드(302) 사이를 이동하는 전하의 양도 커진다. 반대로, 포토다이오드(302)에 입사되는 광의 강도가 낮을수록 광전류의 전류값은 낮아지며, 노드 FD와 포토다이오드(302) 사이를 이동하는 전하의 양은 작아진다. 따라서, 노드 FD의 전위는 광의 강도가 높을수록 변화가 크고, 광의 강도가 낮을수록 변화가 작다.
이어서, 시각 T4에 있어서, 배선 TX의 전위를 전위 HTX로부터 전위 LTX로 변화시키면, 트랜지스터(304)는 오프 상태가 된다. 따라서, 노드 FD와 포토다이오드(302) 사이의 전하의 이동이 멈추기 때문에, 노드 FD의 전위가 정해진다.
이어서, 시각 T5에 있어서, 배선 SE의 전위를 전위 LSE로부터 전위 HSE로 변화시키면, 트랜지스터(306)는 온 상태가 된다. 그러자, 노드 FD의 전위에 따라서 배선 VR과 배선 OUT 사이에서 전하의 이동이 일어난다.
또한, 시각 T5 이전에, 배선 OUT의 전위를 소정의 전위로 하는 동작(프리차지 동작)을 완료시켜 둔다. 또한, 도 13a에서는, 배선 OUT의 전위는 시각 T5 이전에 로우 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 상승하는 경우를 나타냈지만 이것에 한정되지 않는다. 배선 OUT의 전위는 시각 T5 이전에 하이 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 저하되어도 좋다.
프리차지 동작은, 예를 들면, 배선 OUT과, 소정의 전위가 주어지는 배선을 트랜지스터 등의 스위칭 소자를 개재하여 전기적으로 접속하고, 상기 트랜지스터를 온 상태로 함으로써 행할 수 있다. 프리차지 동작을 완료한 후에는, 상기 트랜지스터는 오프 상태로 한다.
시각 T6에 있어서, 배선 SE의 전위를 전위 HSE로부터 전위 LSE로 변화시키면, 배선 VR로부터 배선 OUT으로의 전하의 이동이 정지되고, 배선 OUT의 전위가 결정된다. 이 배선 OUT의 전위가, 포토센서(301)의 출력 신호의 전위에 상당한다. 그리고, 출력 신호의 전위에는, 피검출물의 정보가 포함되어 있다.
포토센서(301)의 상기 일련의 동작은, 리셋 동작, 축적 동작, 선택 동작으로 분류할 수 있다. 즉, 시각 T2에서부터 시각 T3까지의 동작이 리셋 동작, 시각 T3에서부터 시각 T4까지의 동작이 축적 동작, 시각 T5에서부터 시각 T6까지의 동작이 선택 동작에 상당한다. 또한, 축적 동작이 종료된 후 선택 동작이 개시될 때까지의 기간, 즉, 시각 T4에서부터 시각 T5까지의 기간이, 노드 FD에 있어서 전하가 유지되어 있는 전하 유지 기간에 상당한다.
본 실시형태는 그 밖의 실시형태와 자유롭게 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 단결정 실리콘 등의 반도체막에 채널이 형성되는 트랜지스터와, 산화물 반도체층에 채널이 형성되는 트랜지스터를 갖는 반도체 장치의 제작 방법에 관해서 설명한다.
도 15a에 도시하는 바와 같이, 기판(700)의 절연 표면 위에, 공지의 CMOS의 제작 방법을 사용하여, 포토다이오드(704), n채널형 트랜지스터(705)를 형성한다. 본 실시형태에서는, 단결정의 반도체 기판으로부터 분리된 단결정 반도체막을 사용하여, 포토다이오드(704), n채널형 트랜지스터(705)를 형성하는 경우를 예로 들고 있다. 단결정의 반도체 기판으로서는, 예를 들면, 실리콘 기판을 사용할 수 있다.
구체적인 단결정 반도체막의 제작 방법의 일례에 관해서, 간단히 설명한다. 우선, 단결정의 반도체 기판에, 전계로 가속된 이온으로 이루어지는 이온 빔을 주입하고, 반도체 기판의 표면으로부터 일정 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 반도체 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 상기 절연막(701)이 개재되도록 접합한다. 접합에서는, 반도체 기판과 기판(700)을 중첩시킨 후, 반도체 기판과 기판(700)의 일부에, 1N/㎠ 이상 500N/㎠ 이하, 바람직하게는 11N/㎠ 이상 20N/㎠ 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분에서부터 반도체 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착된 면 전체에 접합이 미친다. 그 다음에, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리가 결합하여, 미소 보이드의 체적이 증대한다. 그 결과, 취화층에 있어서 반도체 기판의 일부인 단결정 반도체막이, 반도체 기판으로부터 분리된다. 상기 가열 처리의 온도는, 기판(700)의 변형점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 섬 형상의 반도체막(702), 섬 형상의 반도체막(703)을 형성할 수 있다.
포토다이오드(704)는 절연막(701) 위의 섬 형상의 반도체막(702)을 사용하여 형성되어 있고, n채널형 트랜지스터(705)는 절연막(701) 위의 섬 형상의 반도체막(703)을 사용하여 형성되어 있다. 또한, 포토다이오드(704)는 섬 형상의 반도체막(702) 내에 p형의 도전성을 갖는 영역(727)과, i형의 도전성을 갖는 영역(728)과, n형의 도전성을 갖는 영역(729)이 형성된 가로형 접합 타입이다. 또한, n채널형 트랜지스터(705)는, 게이트 전극(707)을 가지고 있다. n채널형 트랜지스터(705)는 섬 형상의 반도체막(703) 내에, 게이트 전극(707)과 중첩되는 영역을 사이에 개재하듯이 형성된 한 쌍의 n형의 도전성을 갖는 영역을 포함한다. 그리고, n채널형 트랜지스터(705)는, 섬 형상의 반도체막(703)과 게이트 전극(707) 사이에, 절연막(708)을 가진다. n채널형 트랜지스터(705)에 있어서, 절연막(708)은 게이트 절연막으로서 기능한다.
또한, i형의 도전성을 갖는 영역(728)은, 반도체막 중, 포함되는 p형 또는 n형을 부여하는 불순물이 1×1020cm-3 이하의 농도이며, 암전도도에 대해 광전도도가 100배 이상인 영역을 가리킨다. i형의 도전성을 갖는 영역(728)에는, 주기표 제 13 족 또는 제 15 족의 불순물 원소를 갖는 것도 그 범주에 포함한다. 즉, i형의 반도체는, 가전자 제어를 목적으로 한 불순물 원소를 의도적으로 첨가하지 않을 때에 약한 n형의 전기 전도성을 나타내기 때문에, i형의 도전성을 갖는 영역(728)은, p형을 부여하는 불순물 원소를, 성막시 또는 성막후에, 의도적 또는 비의도적으로 첨가된 것을 그 범주에 포함한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 투과형, 또는 반투과형의 액정 소자를 사용하는 경우, 기판(700)도 투광성을 갖는 소재로 한다. 또한, 기판(700)으로서 사용할 수 있는 소재는, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 기판(700)에는, 퓨전법이나 플로우트법으로 제작되는 유리 기판, 석영판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 나중의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 사용하면 좋다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에 있어서의 처리 온도에 견딜 수 있는 것이면 사용하는 것이 가능하다.
또한, 본 실시형태에서는, 단결정의 반도체막을 사용하여 포토다이오드(704)와 n채널형 트랜지스터(705)를 형성하는 예에 관해서 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상 성장법을 사용하여 형성된 다결정, 미결정의 반도체막을 사용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저 광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 사용한 램프 어닐 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정화법을 사용해도 좋다.
또한, 도 15a에서는, 절연막(708) 위에 도전막을 형성한 후, 상기 도전막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 게이트 전극(707)과 함께, 배선(711)을 형성한다.
계속해서, 도 15a에 도시하는 바와 같이, 포토다이오드(704), n채널형 트랜지스터(705), 배선(711)을 피복하도록 절연막(712)을 형성한다. 또한, 본 실시형태에서는, 단층의 절연막(712)을 사용하는 경우를 예시하고 있지만, 절연막(712)은 단층일 필요는 없고, 2층 이상의 절연막을 적층시켜 절연막(712)으로서 사용해도 좋다.
절연막(712)은, 나중의 제작 공정에 있어서의 가열 처리의 온도에 견딜 수 있는 재료를 사용한다. 구체적으로, 절연막(712)으로서, 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 산화알루미늄 등을 사용하는 것이 바람직하다.
또한, 본 명세서에 있어서 산화질화물이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 의미한다.
절연막(712)은 그 표면을 CMP법 등에 의해 평탄화시켜도 좋다.
계속해서, 도 15a에 도시하는 바와 같이, 절연막(712) 위에, 게이트 전극(713)을 형성한다.
게이트 전극(713)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이들 금속의 질화물을, 단층으로 또는 적층하여 사용할 수 있다. 또한, 나중의 공정에 있어서 이루어지는 가열 처리의 온도에 견딜 수 있는 것이면, 상기 금속 재료로서 알루미늄, 구리를 사용할 수도 있다. 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다.
예를 들면, 2층의 적층 구조를 갖는 게이트 전극(713)으로서, 알루미늄막 위에 몰리브덴막이 적층된 2층의 적층 구조, 구리막 위에 몰리브덴막을 적층한 2층 구조, 구리막 위에 질화티탄막 또는 질화탄탈막을 적층한 2층 구조, 또는, 질화티탄막과 몰리브덴막을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조를 갖는 게이트 전극(713)으로서는, 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티탄의 합금막 또는 알루미늄과 네오디뮴의 합금막을 중간층으로 하고, 텅스텐막, 질화텅스텐막, 질화티탄막 또는 티탄막을 상하층으로 하여 적층한 구조로 하는 것이 바람직하다.
또한, 게이트 전극(713)에 산화인듐, 산화인듐산화주석, 산화인듐산화아연합금, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
게이트 전극(713)의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm으로 한다. 본 실시형태에서는, 텅스텐 타겟을 사용한 스퍼터법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(713)을 형성한다. 또한, 형성된 게이트 전극의 단부가 테이퍼 형상이면, 위에 적층하는 게이트 절연막의 피복성이 향상되기 때문에 바람직하다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
계속해서, 도 15b에 도시하는 바와 같이, 게이트 전극(713) 위에, 게이트 절연막(714)을 형성한 후, 게이트 절연막(714) 위에 있어서 게이트 전극(713)과 중첩되는 위치에, 산화물 반도체층(715)을 형성한다.
게이트 절연막(714)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막 또는 산화탄탈막을 단층으로 또는 적층시켜 형성할 수 있다. 게이트 절연막(714)은 수분이나, 수소, 산소 등의 불순물을 극력 함유하지 않는 것이 바람직하다. 스퍼터링법에 의해 산화규소막을 성막하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 사용하고, 스퍼터 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 사용한다.
불순물을 제거하고, 또한 산소 결손을 저감시킴으로써 i형화 또는 실질적으로 i형화된 산화물 반도체층(고순도화된 산화물 반도체층)은 계면 준위, 계면 전하에 대해 매우 민감하기 때문에, 산화물 반도체층(715)과 게이트 절연막(714)의 계면은 중요하다. 이로 인해 고순도화된 산화물 반도체층(715)에 접하는 게이트 절연막(714)은, 고품질화가 요구된다.
예를 들면, μ파(주파수 2.45GHz)를 사용한 고밀도 플라즈마 CVD법은, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있기 때문에 바람직하다. 산화물 반도체층과 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감시켜 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막(714)으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막후의 열 처리에 의해 막질이나, 산화물 반도체층(715)과의 계면 특성이 개선되는 절연막이라도 좋다. 어느 것으로 해도, 게이트 절연막으로서의 막질이 양호한 것은 물론, 게이트 절연막과 산화물 반도체층의 계면 준위 밀도를 저감시켜 양호한 계면을 형성할 수 있는 것이면 좋다.
배리어성이 높은 재료를 사용한 절연막과, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막(714)을 형성해도 좋다. 이 경우, 산화규소막, 산화질화규소막 등의 절연막은, 배리어성이 높은 절연막과 산화물 반도층 사이에 형성한다. 배리어성이 높은 절연막으로서, 예를 들면 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 들 수 있다. 배리어성이 높은 절연막을 사용함으로써, 수분 또는 수소 등의 분위기 중의 불순물, 또는 기판 내에 함유되는 알칼리금속, 중금속 등의 불순물이, 산화물 반도체층 내, 게이트 절연막(714) 내, 또는, 산화물 반도체층과 다른 절연막의 계면과 그 근방으로 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체층에 접하도록 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체층에 접하는 것을 방지할 수 있다.
예를 들면, 제 1 게이트 절연막으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하의 질화규소막(SiNy(y>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 막 두께 5nm 이상 300nm 이하의 산화규소막(SiOx(x>0))을 적층하여, 막 두께 100nm의 게이트 절연막(714)으로 해도 좋다. 게이트 절연막(714)의 막 두께는, 트랜지스터에 요구되는 특성에 의해 적절히 설정하면 좋고, 350nm 내지400nm 정도라도 좋다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 50nm의 질화규소막 위에, 스퍼터법으로 형성된 막 두께 100nm의 산화규소막을 적층시킨 구조를 갖는, 게이트 절연막(714)을 형성한다.
또한, 게이트 절연막(714)은 나중에 형성되는 산화물 반도체층과 접한다. 산화물 반도체는 수소가 함유되면 특성에 악영향을 미치기 때문에, 게이트 절연막(714)은 수소, 하이드록실기 및 수분이 함유되지 않는 것이 바람직하다. 게이트 절연막(714)에 수소, 하이드록실기 및 수분이 가능한 한 함유되지 않도록 하기 위해서는, 성막 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극(713)이 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 클라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다.
산화물 반도체층(715)은 게이트 절연막(714) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써, 형성할 수 있다. 산화물 반도체막의 막 두께는, 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타겟으로서 사용하고, 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기 하에 있어서 스퍼터법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 게이트 절연막(714)의 표면에 부착되어 있는 진애(塵埃)를 제거하는 것이 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 산화질소 등을 첨가한 분위기에서 행해도 좋다. 또한, 아르곤 분위기에 염소, 4플루오르화탄소 등을 더한 분위기에서 행해도 좋다.
산화물 반도체막에는, 상기한 바와 같이, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다. 또한, 예를 들면, In-Sn-Ga-Zn계 산화물이란, 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라는 의미이며, 그 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 규소를 함유하고 있어도 좋다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또는, 산화물 반도체층에는, 화학식 InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 산화물 반도체를 사용할 수 있다. 여기에서, M은, Ga, Al, Fe, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유하는 타겟을 사용한 스퍼터법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을, 산화물 반도체막으로서 사용한다. 상기 타겟으로서, 예를 들면, 각 금속의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 타겟을 사용할 수 있다. 또한, In, Ga, 및 Zn을 함유하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, ITZO를 산화물 반도체로서 사용하는 경우는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타겟을 사용한다.
본 실시형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 사용하여 기판(700) 위에 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 함유되는 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 클라이오 펌프, 이온 펌프, 티탄서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 클라이오 펌프를 사용하여 성막실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 함유하는 화합물(보다 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 배기되기 때문에, 상기 성막실에서 성막한 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 진애를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 산화물 반도체막에 수소, 하이드록실기 및 수분이 가능한 한 함유되지 않도록 하기 위해서, 성막 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 절연막(714)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 클라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은, 나중에 이루어지는 절연막(722)의 성막전에, 도전막(720), 도전막(721)까지 형성한 기판(700)에도 마찬가지로 행해도 좋다.
또한, 산화물 반도체층(715)을 형성하기 위한 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 양자를 사용해도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들면 염소(Cl2), 3염화붕소(BCl3), 4염화규소(SiCl4), 4염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유하는 가스(불소계 가스, 예를 들면 4불화탄소(CF4), 6불화유황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서, 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시형태에서는, ITO-07N(간토가가쿠사 제조)을 사용한다.
산화물 반도체층(715)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터를 행하고, 산화물 반도체층(715) 및 게이트 절연막(714)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터 등으로 성막된 산화물 반도체층 중에는, 불순물로서의 수분 또는 수소(하이드록실기를 함유)가 다량으로 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 본 발명의 일 형태에서는, 산화물 반도체층 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체층(715)에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계(露点計)를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체층(715)에 가열 처리를 행한다.
산화물 반도체층(715)에 가열 처리를 행함으로써, 산화물 반도체층(715) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도로도 처리할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않으며, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발산되는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
이상의 공정에 의해, 산화물 반도체층(715) 중의 수소의 농도를 저감시킬 수 있다. 그것에 의해 산화물 반도체층(715)의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적고, 밴드갭이 넓은 산화물 반도체층(715)을 형성할 수 있다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있고, 양산성을 높일 수 있다. 또한, 상기 수소 농도가 저감되고, 또한 산소 결손이 저감된 산화물 반도체층(715)을 사용함으로써, 내압성이 높고, 오프 전류가 현저하게 낮은 트랜지스터를 제작할 수 있다.
또한, 산화물 반도체막을 가열하는 경우, 산화물 반도체막의 재료나 가열 조건에도 의하지만, 그 표면에 판상 결정이 형성되는 경우가 있다. 판상 결정은 산화물 반도체막의 표면에 대해 대략 수직으로 c축 배향한 단결정인 것이 바람직하다. 또한, 단결정체가 아니더라도 채널 형성 영역에서 각 결정의 ab면이 일치하거나, a축 또는 b축이 모두에 있어서 일치하고, 또한 산화물 반도체막의 표면에 대해 대략 수직으로 c축 배향한 다결정체인 것이 바람직하다. 또한, 산화물 반도체막 아래에 존재하는 막의 표면에 요철이 있는 경우, 판상 결정은 다결정체가 된다. 따라서, 하지 표면은 가능한 한 평탄한 것이 요망된다.
다음에, 절연막(708), 절연막(712), 게이트 절연막(714)을 부분적으로 에칭함으로써, 섬 형상의 반도체막(702), 섬 형상의 반도체막(703), 배선(711)에 이르는 콘택트 홀을 형성한다.
그리고, 산화물 반도체층(715)을 피복하도록, 스퍼터법이나 진공 증착법으로 도전막을 형성한 후, 에칭 등에 의해 상기 도전막을 가공함으로써, 도 15c에 도시하는 바와 같이, 소스 전극, 드레인 전극, 또는 배선으로서 기능하는 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)을 형성한다.
또한, 도전막(716) 및 도전막(717)은 섬 형상의 반도체막(702)에 접하고 있다. 도전막(718) 및 도전막(719)은 섬 형상의 반도체막(703)에 접하고 있다. 도전막(720)은 배선(711) 및 산화물 반도체층(715)에 접하고 있다. 도전막(721)은 산화물 반도체층(715)에 접하고 있다.
도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)이 되는 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 상기한 원소를 성분으로 하는 합금이나, 상기한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다.
또한, 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐산화주석, 산화인듐산화아연 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전막 형성후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭시에, 산화물 반도체층(715)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(715)이 노출된 부분이 일부 에칭됨으로써, 홈부(요부)가 형성되는 경우도 있다.
본 실시형태에서는, 도전막에 티탄막을 사용한다. 이로 인해, 암모니아와 과산화수소수를 함유하는 용액(암모니아 과수)을 사용하여, 선택적으로 도전막을 웨트 에칭할 수 있지만, 산화물 반도체층(715)도 일부 에칭된다. 암모니아 과수를 함유하는 용액은, 구체적으로는, 31중량%의 과산화수소수와, 28중량%의 암모니아수와 물을, 체적비 5:2:2로 혼합한 수용액을 사용한다. 또는, 염소(Cl2), 염화붕소(BCl3) 등을 함유하는 가스를 사용하여, 도전막을 드라이 에칭해도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
계속해서, N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층(715)의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행해도 좋다.
또한, 플라즈마 처리를 행한 후, 도 15c에 도시하는 바와 같이, 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)과, 산화물 반도체층(715)을 피복하도록, 절연막(722)을 형성한다. 절연막(722)은 수분이나, 수소, 산소 등의 불순물을 극력 함유하지 않는 것이 바람직하고, 단층의 절연막이라도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 절연막(722)에 수소가 함유되면, 그 수소가 산화물 반도체층으로 침입하고, 또는 수소가 산화물 반도체층 중의 산소를 추출하여, 산화물 반도체층의 백 채널부가 저저항화(n형화) 되어 버려 기생 채널이 형성될 우려가 있다. 따라서, 절연막(722)은 가능한 한 수소를 함유하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 절연막(722)에는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도, 산화물 반도체층(715)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 개재하여, 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721) 및 산화물 반도체층(715)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써, 산화물 반도체층(715) 내, 게이트 절연막(714) 내, 또는, 산화물 반도체층(715)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체층(715)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 직접 산화물 반도체층(715)에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터법으로 형성된 막 두께 200nm의 산화규소막 위에, 스퍼터법으로 형성된 막 두께 100nm의 질화규소막을 적층시킨 구조를 갖는, 절연막(722)을 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 절연막(722)을 형성한 후에, 가열 처리를 실시해도 좋다. 가열 처리는, 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기 하에 있어서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하로 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체층에 대해 행한 앞선 가열 처리와 같이, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 함유하는 절연막(722)이 형성된 후에, 가열 처리가 가해짐으로써, 산화물 반도체층에 대해 행한 앞선 가열 처리에 의해, 산화물 반도체층(715)에 산소 결손이 발생하고 있었다고 해도, 절연막(722)으로부터 산화물 반도체층(715)에 산소가 공여된다. 그리고, 산화물 반도체층(715)에 산소가 공여됨으로써, 산화물 반도체층(715)에 있어서, 도너가 되는 산소 결손을 저감시키는 것이 가능하다. 그 결과, 산화물 반도체층(715)을 i형에 가깝게 할 수 있어 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감시켜 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 절연막(722)의 형성후이면 특별히 한정되지 않으며, 다른 공정, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 증가시키지 않고, 산화물 반도체층(715)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체층(715)에 가열 처리를 행함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체층(715) 중에 있어서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기하의 가열 처리에 사용되는 산소 가스에는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 사용하여, 산화물 반도체층(715)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들면, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(715)에 첨가하면 좋다.
또한, 절연막(722) 위에 도전막을 형성한 후, 상기 도전막을 패터닝함으로써, 산화물 반도체층(715)과 중첩되는 위치에 백 게이트 전극을 형성해도 좋다. 백 게이트 전극을 형성한 경우는, 백 게이트 전극을 피복하도록 절연막을 형성하는 것이 바람직하다. 백 게이트 전극은 게이트 전극(713), 또는 도전막(716), 도전막(717), 도전막(718), 도전막(719), 도전막(720), 도전막(721)과 같은 재료, 구조를 사용하여 형성하는 것이 가능하다.
백 게이트 전극의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm으로 한다. 예를 들면, 티탄막, 알루미늄막, 티탄막이 적층된 구조를 갖는 도전막을 형성한 후, 포토리소그래피법 등에 의해 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하고, 상기 도전막을 원하는 형상으로 가공(패터닝)함으로써, 백 게이트 전극을 형성하면 좋다.
이상의 공정에 의해, 트랜지스터(724)가 형성된다.
트랜지스터(724)는 게이트 전극(713)과, 게이트 전극(713) 위의 게이트 절연막(714)과, 게이트 절연막(714) 위에 있어서 게이트 전극(713)과 중첩되어 있는 산화물 반도체층(715)과, 산화물 반도체층(715) 위에 형성된 한 쌍의 도전막(720) 또는 도전막(721)을 가진다. 또한, 트랜지스터(724)는 절연막(722)을, 그 구성 요소에 함유시켜도 좋다. 도 15c에 도시하는 트랜지스터(724)는 도전막(720)과 도전막(721) 사이에 있어서, 산화물 반도체층(715)의 일부가 에칭된 채널 에치 구조이다.
또한, 트랜지스터(724)는 싱글게이트 구조의 트랜지스터를 사용하여 설명했지만, 필요에 따라서, 전기적으로 접속된 복수의 게이트 전극(713)을 가짐으로써, 채널 형성 영역을 복수 갖는, 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(715)에 접하는 절연막(본 실시형태에 있어서는, 게이트 절연막(714), 절연막(722)이 해당된다.)은 제 13 족 원소 및 산소를 함유하는 절연 재료를 사용하도록 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체와의 상성이 양호하며, 이것을 산화물 반도체층에 접하는 절연막에 사용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다. 제 13 족 원소를 함유하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 함유하는 재료를 사용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체층과 산화갈륨을 함유하는 절연막을 접하여 형성함으로써, 산화물 반도체층과 절연막의 계면에 있어서의 수소의 파일업을 저감시킬 수 있다. 또한, 절연막에 산화물 반도체층의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(715)에 접하는 절연막은, 산소 분위기하에 의한 열 처리나, 산소 도프 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박막 표면 뿐만아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들면, 산화물 반도체층(715)에 접하는 절연막으로서 산화갈륨을 사용한 경우, 산소 분위기하에 의한 열 처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(715)에 접하는 절연막으로서 산화알루미늄을 사용한 경우, 산소 분위기하에 따르는 열 처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(715)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에 의한 열 처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaxAl2-xO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체층이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체층에 공급되어 산화물 반도체층 중, 또는 산화물 반도체층과 절연막의 계면에 있어서의 산소 부족 결함을 저감시켜 산화물 반도체층을 i형화 또는 i형에 매우 가까운 산화물 반도체로 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체층(715)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 사용해도 좋지만, 양쪽 절연막에 사용하는 편이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체층(715)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 사용하고, 산화물 반도체층(715)을 사이에 개재하는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체층(715)의 상층 또는 하층에 사용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 좋고, 상이한 구성 원소를 갖는 절연막으로 해도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2Ox(X=3+α, 0<α<1)의 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2Ox(X=3+α, 0<α<1)의 산화갈륨으로 하고, 다른쪽을 조성이 Al2Ox(X=3+α, 0<α<1)의 산화알루미늄으로 해도 좋다.
또한, 산화물 반도체층(715)에 접하는 절연막은, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다. 예를 들면, 산화물 반도체층(715)의 상층에 조성이 Ga2Ox(X=3+α, 0<α<1)의 산화갈륨을 형성하고, 그 위에 조성이 GaxAl2-xO3+α(0<X<2, 0<α<1)의 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체층(715)의 하층을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋고, 산화물 반도체층(715)의 상층 및 하층의 양쪽을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다.
포토다이오드(704)는, 도 1, 도 13 등에서 도시한 포토다이오드(302)로서 사용할 수 있다. n채널형 트랜지스터(705)는, 도 1, 도 13 등에서 도시한 트랜지스터(305), 트랜지스터(306), 트랜지스터(307), 도 4나 도 7에서 도시한 트랜지스터(323)로서 사용할 수 있다. 트랜지스터(724)는 도 1, 도 13 등에서 도시한 트랜지스터(304)로서 사용할 수 있다. 또한, 트랜지스터(724)는 도 1, 도 13, 도 4나 도 7에서 나타낸 트랜지스터(305), 트랜지스터(306), 트랜지스터(307), 트랜지스터(323)로서 사용해도 좋다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 실시형태 7과는 상이한 구조를 갖는, 산화물 반도체층에 채널이 형성되는 트랜지스터에 관해서 설명한다.
도 16a에 도시하는 반도체 장치에서는, 실시형태 7과 같이, 포토다이오드(704)와, n채널형 트랜지스터(705)를 가지고 있다. 그리고, 도 16a에서는, 포토다이오드(704)와, n채널형 트랜지스터(705) 위에, 채널 보호 구조의 보텀 게이트형의 트랜지스터(724)가 형성되어 있다.
트랜지스터(724)는 절연막(712) 위에 형성된 게이트 전극(730)과, 게이트 전극(730) 위의 게이트 절연막(731)과, 게이트 절연막(731) 위에 있어서 게이트 전극(730)과 중첩되어 있는 산화물 반도체층(732)과, 게이트 전극(730)과 중첩되는 위치에 있어서 산화물 반도체층(732) 위에 형성된 채널 보호막(733)과, 산화물 반도체층(732) 위에 형성된 도전막(734), 도전막(735)을 가진다. 또한, 트랜지스터(724)는 도전막(734), 도전막(735) 및 채널 보호막(733) 위에 형성된 절연막(736)을, 그 구성 요소에 포함시켜도 좋다.
채널 보호막(733)을 형성함으로써, 산화물 반도체층(732)의 채널 형성 영역이 되는 부분에 대한, 나중의 공정에 있어서의, 에칭시의 플라즈마나 에칭제에 의한 막 감소 등의 대미지를 방지할 수 있다. 따라서 트랜지스터(724)의 신뢰성을 향상시킬 수 있다.
채널 보호막(733)에는, 산소를 함유하는 무기 재료(산화규소, 질화산화규소, 산화질화규소, 산화알루미늄, 또는 산화질화알루미늄 등)을 사용할 수 있다. 채널 보호막(733)은, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 사용하여 형성할 수 있다. 채널 보호막(733)은 성막후에 에칭에 의해 형상을 가공한다. 여기에서는, 스퍼터법에 의해 산화규소막을 형성하고, 포토리소그래피에 의한 마스크를 사용하여 에칭 가공함으로써 채널 보호막(733)을 형성한다.
산소를 함유하는 무기 재료를 채널 보호막(733)에 사용함으로써, 수분 또는 수소를 저감시키기 위한 가열 처리에 의해 산화물 반도체층(732) 중에 산소 결손이 발생하고 있었다고 해도, 산화물 반도체층(732)에 채널 보호막(733)으로부터 산소를 공급하여, 도너가 되는 산소 결손을 저감시키는 것이 가능하다. 따라서, 채널 형성 영역을, i형에 가깝게 할 수 있어 산소 결손에 의한 트랜지스터(724)의 전기 특성의 편차를 경감시켜 전기 특성의 향상을 실현할 수 있다.
도 16b에 도시하는 반도체 장치에서는, 실시형태 7과 같이, 포토다이오드(704)와, n채널형 트랜지스터(705)를 가지고 있다. 그리고, 도 16b에서는, 포토다이오드(704)와, n채널형 트랜지스터(705) 위에, 보텀 콘택트형의 트랜지스터(724)가 형성되어 있다.
트랜지스터(724)는 절연막(712) 위에 형성된 게이트 전극(741)과, 게이트 전극(741) 위의 게이트 절연막(742)과, 게이트 절연막(742) 위의 도전막(743), 도전막(744)와, 게이트 절연막(742)을 사이에 개재하여 게이트 전극(741)과 중첩되어 있는 산화물 반도체층(745)을 가진다. 또한, 트랜지스터(724)는 산화물 반도체층(745) 위에 형성된 절연막(746)을, 그 구성 요소에 포함시켜도 좋다.
또한, 도 16a, 도 16b에 도시한 트랜지스터(724)는 백 게이트 전극을 또한 가지고 있어도 좋다.
도 16c에 도시하는 반도체 장치에서는, 실시형태 7과 같이, 포토다이오드(704)와, n채널형 트랜지스터(705)를 가지고 있다. 그리고, 도 16c에서는, 포토다이오드(704)와, n채널형 트랜지스터(705) 위에, 톱 콘택트형의 트랜지스터(724)가 형성되어 있다.
트랜지스터(724)는 절연막(712) 위에 형성된 산화물 반도체층(755)과, 산화물 반도체층(755) 위의 도전막(753) 및 도전막(754)과, 산화물 반도체층(755), 도전막(753) 및 도전막(754) 위의 게이트 절연막(752)과, 게이트 절연막(752)을 사이에 개재하여 산화물 반도체층(755)과 중첩되어 있는 게이트 전극(751)을 가진다. 또한, 트랜지스터(724)는 게이트 전극(751) 위에 형성된 절연막(756)을, 그 구성 요소에 포함시켜도 좋다.
도 16d에 도시하는 반도체 장치에서는, 실시형태 7과 같이, 포토다이오드(704)와, n채널형 트랜지스터(705)를 가지고 있다. 그리고, 도 16d에서는, 포토다이오드(704)와, n채널형 트랜지스터(705) 위에, 톱 콘택트형의 트랜지스터(724)가 형성되어 있다.
트랜지스터(724)는 절연막(712) 위에 형성된 도전막(763) 및 도전막(764)과, 도전막(763) 및 도전막(764) 위의 산화물 반도체층(765)과, 산화물 반도체층(765), 도전막(763) 및 도전막(764) 위의 게이트 절연막(762)과, 게이트 절연막(762)을 사이에 개재하여 산화물 반도체층(765)과 중첩되어 있는 게이트 전극(761)을 가진다. 또한, 트랜지스터(724)는 게이트 전극(761) 위에 형성된 절연막(766)을, 그 구성 요소에 포함시켜도 좋다.
포토다이오드(704)는, 도 1, 도 13 등에서 도시한 포토다이오드(302)로서 사용할 수 있다. n채널형 트랜지스터(705)는, 도 1, 도 13 등에서 도시한 트랜지스터(305), 트랜지스터(306), 트랜지스터(307), 도 4나 도 7에서 도시한 트랜지스터(323)로서 사용할 수 있다. 트랜지스터(724)는 도 1, 도 13 등에서 도시한 트랜지스터(304)로서 사용할 수 있다. 또한, 트랜지스터(724)는 도 1, 도 13, 도 4나 도 7에서 도시한 트랜지스터(305), 트랜지스터(306), 트랜지스터(307), 트랜지스터(323)로서 사용해도 좋다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 9)
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 함유하는 산화물에 관해서 설명한다.
CAAC를 함유하는 산화물이란, 광의적으로 비단결정이며, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 함유하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)에 일치하고 있어도 좋다. 또는, CAAC를 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 함유되는 결정 구조의 일례에 관해서 도 20 내지 도 22를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 20 내지 도 22는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우 상반분, 하반분을 말한다. 또한, 도 20에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 20a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다. 도 20a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 20a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 20a에 도시하는 소그룹은 전하가 0이다.
도 20b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3 배위의 O는, 모두 ab면에 존재한다. 도 20b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 위해서, 도 20b에 도시하는 구조를 취할 수 있다. 도 20b에 도시하는 소그룹은 전하가 0이다.
도 20c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 20c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 20c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 20c에 도시하는 소그룹은 전하가 0이다.
도 20d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 20d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 20d에 도시하는 소그룹은 전하가 +1이 된다.
도 20e에 2개의 Zn을 함유하는 소그룹을 도시한다. 도 20e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 20e에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수 중그룹의 집합체를 대그룹(유닛셀이라고도 말한다.)이라고 한다.
여기서 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 20a에 도시하는 6배위 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지며, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In을 가진다. 5배위 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지며, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 4배위 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자 상방향에서 근접하는 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향에서 근접하는 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. 소그룹끼리의 결합에 기여하는 O는 4배위이기 때문에, O의 하방향에 있는 근접 금속 원자의 수와, O의 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)의 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이 외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 21a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 21b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 21c는 도 21b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 21a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 21a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 21a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 21a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O인 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 삭제하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 20e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹이 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 삭제되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 21b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.
또한, 이 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용한 경우도 같다.
예를 들면, 도 22a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 22a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 22b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 22c는 도 22b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0가 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 22a에 도시한 중그룹으로 한정되지 않으며, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 10)
본 실시형태에서는, 트랜지스터의 전계 효과 이동도에 관해서 설명한다.
산화물 반도체층에 채널이 형성되는 트랜지스터로 한정되지 않고, 절연 게이트형 트랜지스터의 실제로 측정되는 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 하기 수학식 2와 같이 표현할 수 있다.
(수학식 2)
Figure pat00002
여기서, E는 포텐셜 장벽의 높이이며, k가 볼트만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 하기 수학식 3과 같이 나타내진다.
(수학식 3)
Figure pat00003
여기서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는, 하기 수학식 4이다.
(수학식 4)
Figure pat00004
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면 하기 수학식 5가 된다.
(수학식 5)
Figure pat00005
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도를 바탕으로 수학식 2 및 수학식 3으로부터μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 하기 화학식 6으로 나타낸다.
(수학식 6)
Figure pat00006
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제 2 항이 증가하기 위해서, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 23에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이러한 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 23에서 도시되는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 24 내지 도 26에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 27에 도시한다. 도 27에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(903a) 및 반도체 영역(903c)을 가진다. 반도체 영역(903a) 및 반도체 영역(903c)의 저항율은 2×10-3Ωcm으로 한다.
도 27a에 도시하는 트랜지스터는, 하지 절연막(901)과, 하지 절연막(901)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(902) 위에 형성된다. 트랜지스터는 반도체 영역(903a), 반도체 영역(903c)과, 이들 사이에 개재되고, 채널 형성 영역이 되는 진성의 반도체 영역(903b)과, 게이트 전극(905)을 가진다. 게이트 전극(905)의 폭을 33nm으로 한다.
게이트 전극(905)과 반도체 영역(903b) 사이에는, 게이트 절연막(904)을 가지며, 또한, 게이트 전극(905)의 양측면에는 측벽 절연물(906a) 및 측벽 절연물(906b), 게이트 전극(905)의 상부에는, 게이트 전극(905)과 다른 배선의 단락을 방지하기 위한 절연물(907)을 가진다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(903a) 및 반도체 영역(903c)에 접하여, 소스 전극(908a) 및 드레인 전극(908b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 27b에 도시하는 트랜지스터는, 하지 절연막(901)과, 산화알루미늄으로 이루어지는 매립 절연물(902) 위에 형성되고, 반도체 영역(903a), 반도체 영역(903c)과, 이들 사이에 개재된 진성의 반도체 영역(903b)과, 폭 33nm의 게이트 전극(905)과 게이트 절연막(904)과 측벽 절연물(906a) 및 측벽 절연물(906b)과 절연물(907)과 소스 전극(908a) 및 드레인 전극(908b)을 갖는 점에서 도 27a에 도시하는 트랜지스터와 동일하다.
도 27a에 도시하는 트랜지스터와 도 27b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(906a) 및 측벽 절연물(906b) 아래의 반도체 영역의 도전형이다. 도 27a에 도시하는 트랜지스터에서는, 측벽 절연물(906a) 및 측벽 절연물(906b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(903a) 및 반도체 영역(903c)이지만, 도 27b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(903b)이다. 즉, 도 27b에 도시하는 반도체층에 있어서, 반도체 영역(903a)(반도체 영역(903c))과 게이트 전극(905)이 Loff만큼 중첩되지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는 측벽 절연물(906a)(측벽 절연물(906b))의 폭과 동일하다.
기타 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 24는 도 27a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 24a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 24b는 10nm으로 한 것이며, 도 24c는 5nm으로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 초과하는 것이 나타났다.
도 25는 도 27b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 25a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 25b는 10nm으로 한 것이며, 도 25c는 5nm으로 한 것이다.
또한, 도 26은 도 27b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 26a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 26b는 10nm으로 한 것이며, 도 26c는 5nm으로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 24에서는 80㎠/Vs 정도이지만, 도 25에서는 60㎠/Vs 정도, 도 26에서는 40㎠/Vs 정도로 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 초과하는 것이 나타났다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 11)
본 발명의 반도체 장치는, 복수의 화소가 형성된 패널과, 패널에, 구동 회로, 컨트롤러, CPU, 메모리 등을 포함하는 IC나, 백라이트를 실장한 상태에 있는 모듈을 그 범주에 포함한다. 구동 회로, 패널 내에 형성되어 있어도 좋다.
도 18에, 복수의 화소와, 복수의 화소를 구동하는 구동 회로를 갖는 반도체 장치의 구성의 일례를 도시한다. 도 18에서는, 화소(320)가 포토센서(301)와 표시 소자(321)를 각각 1개씩 갖는 구성을 예시하고 있다. 화소(320), 포토센서(301), 표시 소자(321)의 구성은, 도 1, 도 4, 도 5, 도 7, 도 13 등에서 도시한 구성과 같은 구성을 사용할 수 있다.
반도체 장치(500)는 화소 회로(501), 표시 소자 제어 회로(502) 및 포토센서 제어 회로(503)를 가진다. 화소 회로(501)는 매트릭스상으로 배치된 복수의 화소(320)를 가진다. 각각의 화소(320)는 표시 소자(321)와 포토센서(301)를 가진다. 반도체 장치(500)는 터치 패널이다.
표시 소자 제어 회로(502)는 표시 소자(321)를 제어하기 위한 회로이며, 화상 신호가 입력되는 신호선 등의 신호선(「소스 신호선」이라고도 한다)을 개재하여 표시 소자(321)에 신호를 입력하는 표시 소자 구동 회로(507)와, 주사선(「게이트 신호선」이라고도 한다)을 개재하여 표시 소자(321)에 신호를 입력하는 표시 소자 구동 회로(508)를 가진다. 예를 들면, 표시 소자 구동 회로(508)는 특정한 행에 배치된 화소가 갖는 표시 소자(321)를 선택하는 기능을 가진다. 또한, 표시 소자 구동 회로(507)는, 선택된 행의 화소가 갖는 표시 소자(321)에 임의의 전위를 부여하는 기능을 가진다.
여기서, 도 1c나, 도 4에서 도시한 매트릭스상으로 배치된 복수의 화소와, 도 5나, 도 7에서 도시한 매트릭스상으로 배치된 복수의 화소에서는, 포토센서 제어 회로(503)의 구성은 상이하다.
도 1c나, 도 4에서 도시한 매트릭스상으로 배치된 복수의 화소를 구동하는, 포토센서 제어 회로(503)의 구성에 관해서 설명한다.
포토센서 제어 회로(503)는 포토센서(301)를 제어하기 위한 회로이며, 신호선측의 포토센서 구동 회로(509)와, 주사선측의 포토센서 구동 회로(610)를 가진다. 주사선측의 포토센서 구동 회로(610)는, 배선 SE, 배선 TX, 배선 PR에 출력하는 신호를 생성한다. 또한, 신호선측의 포토센서 구동 회로(509)는, 선택된 행의 화소(320)가 갖는 포토센서(301)의 출력 신호를 배선 OUT으로부터 취출하는 기능을 가진다. 또한, 포토센서 구동 회로(509)는 프리차지 회로를 가지며 배선 OUT의 전위를 소정의 전위로 하는 기능을 가진다. 또한, 신호선측의 포토센서 구동 회로(509)는, 아날로그 신호인 포토센서의 출력을, OP 앰프를 사용하여 아날로그 신호 그대로 반도체 장치(500)의 외부로 취출하는 구성이나, A/D 변환 회로를 사용하여 디지털 신호로 변환한 후 터치 패널 외부로 취출하는 구성을 생각할 수 있다.
도 5나, 도 7에서 도시한 매트릭스상으로 배치된 복수의 화소를 구동하는, 포토센서 제어 회로(503)의 구성에 관해서 설명한다.
포토센서 제어 회로(503)는, 포토센서(301)를 제어하기 위한 회로이며, 신호선측의 포토센서 구동 회로(509)와, 주사선측의 포토센서 구동 회로(610)를 가진다. 주사선측의 포토센서 구동 회로(610)는, 배선 SE에 출력하는 신호를 생성한다. 또한, 신호선측의 포토센서 구동 회로(509)는, 배선 TX, 배선 PR에 출력하는 신호를 생성하고, 또한, 선택된 행의 화소(320)가 갖는 포토센서(301)의 출력 신호를 배선 OUT으로부터 취출하는 기능을 가진다. 또한, 포토센서 구동 회로(509)는 프리차지 회로를 가지며 배선 OUT의 전위를 소정의 전위로 하는 기능을 가진다. 또한, 신호선측의 포토센서 구동 회로(509)는, 아날로그 신호인 포토센서의 출력을, OP 앰프를 사용하여 아날로그 신호 그대로 반도체 장치(500)의 외부로 취출하는 구성이나, A/D 변환 회로를 사용하여 디지털 신호로 변환한 후 터치 패널 외부로 취출하는 구성을 생각할 수 있다.
본 실시형태는 상기 실시형태와 조합하여 실시하는 것이 가능하다.
(실시형태 12)
본 실시형태에서는, 본 발명의 일 형태에 따르는 반도체 장치에 있어서의, 패널과 백라이트의 배치에 관해서 설명한다.
도 17은 본 발명의 일 형태에 따르는 반도체 장치의 구조를 도시하는 사시도의 일례이다. 도 17에 도시하는 반도체 장치는, 표시 소자와 포토센서를 포함하는 화소가 한 쌍의 기판간에 형성된 패널(1601)과, 제 1 확산판(1602)과, 프리즘 시트(1603)와, 제 2 확산판(1604)과, 도광판(1605)과, 반사판(1606)과, 복수의 광원(1607)을 갖는 백라이트(1608)와, 회로 기판(1609)을 가지고 있다.
패널(1601)과, 제 1 확산판(1602)과, 프리즘 시트(1603)와, 제 2 확산판(1604)과, 도광판(1605)과, 반사판(1606)은 순서대로 적층되어 있다. 광원(1607)은 도광판(1605)의 단부에 형성되어 있으며, 도광판(1605) 내부에 확산된 광원(1607)으로부터의 광은, 제 1 확산판(1602), 프리즘 시트(1603) 및 제 2 확산판(1604)에 의해, 대향 기판측으로부터 균일하게 패널(1601)에 조사된다.
또한, 본 실시형태에서는, 제 1 확산판(1602)과 제 2 확산판(1604)을 사용하고 있지만, 확산판의 수는 이것에 한정되지 않으며, 단수라도 3 이상이라도 좋다. 그리고, 확산판은 도광판(1605)과 패널(1601) 사이에 형성되어 있으면 좋다. 따라서, 프리즘 시트(1603)보다도 패널(1601)에 가까운 측에만 확산판이 형성되어 있어도 좋고, 프리즘 시트(1603)보다도 도광판(1605)에 가까운 측에만 확산판이 형성되어 있어도 좋다.
또한 프리즘 시트(1603)는 도 17에 도시한 단면이 톱니상의 형상으로 한정되지 않으며, 도광판(1605)으로부터의 광을 패널(1601)측에 집광할 수 있는 형상을 가지고 있으면 좋다.
회로 기판(1609)에는, 패널(1601)에 입력되는 각종 신호를 생성 또는 처리하는 회로, 패널(1601)로부터 출력되는 각종 신호를 처리하는 회로 등이 형성되어 있다. 그리고 도 17에서는, 회로 기판(1609)과 패널(1601)이, FPC(Flexible Printed Circuit)(1611)을 개재하여 접속되어 있다. 또한, 상기 회로는 COG(Chip On Glass)법을 사용하여 패널(1601)에 접속되어 있어도 좋고, 상기 회로의 일부가 FPC(1611)에 COF(Chip On Film)법을 사용하여 접속되어 있어도 좋다.
도 17에서는, 광원(1607)의 구동을 제어하는, 제어계의 회로가 회로 기판(1609)에 형성되어 있고, 상기 제어계의 회로와 광원(1607)이 FPC(1610)를 개재하여 접속되어 있는 예를 도시하고 있다. 단, 상기 제어계의 회로는 패널(1601)에 형성되어 있어도 좋고, 이 경우는 패널(1601)과 광원(1607)이 FPC 등에 의해 접속되도록 한다.
광원(1607)으로서, 예를 들면 LED, OLED 등의 발광 소자를 사용할 수 있다.
광원(1607)으로서는, 가시광을 발산하는 광원과, 적외광을 발산하는 광원 중 어느 한쪽, 또는 양쪽을 사용할 수 있다.
적외광은 인간의 눈에는 인식되지 않는다. 따라서, 광원(1607)으로서 가시광을 발산하는 광원과 적외광을 발산하는 광원의 양쪽을 갖는 반도체 장치의 경우, 도 3이나, 도 6에 도시한 타이밍 차트를 사용하여 설명한 구동 방법에 있어서 백라이트의 점등과 비점등을 선택할 때, 적외광을 발산하는 광원만 점등 또는 비점등을 선택함으로써, 화상 표시에 영향을 주지 않고, 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행할 수 있다.
또한, 도 17은 패널(1601)의 가장자리에 광원(1607)을 배치하는 에지 라이트형의 백라이트를 예시하고 있지만, 본 발명의 일 형태에 따르는 반도체 장치는 광원(1607)이 패널(1601)의 직하에 배치되는 직하형이라도 좋다.
예를 들면, 피사체인 손가락(1612)을 패널(1601)에 가까이 하면, 백라이트(1608)로부터의 광이 패널(1601)을 통과하여, 그 일부가 손가락(1612)에 있어서 반사되어 다시 패널(1601)로 입사된다. 각 색에 대응하는 광원(1607)을 순서대로 점등시켜 색마다 위치 정보의 취득을 행함으로써, 피사체인 손가락(1612)의 컬러의 위치 정보를 얻을 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
In, Sn, Zn을 주성분으로 하는 산화물 반도체층에 채널이 형성되는 트랜지스터는, 상기 산화물 반도체층이 되는 산화물 반도체막을 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리?오프화시키는 것이 가능해진다.
예를 들면, 도 28a 내지 도 28c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 한다.
도 28a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도의 피크는 18.8㎠/Vsec이 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 28b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도의 피크는 32.2㎠/Vsec이 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더욱 높일 수 있다. 도 28c는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열 처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도의 피크는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 들어 오는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막후에 열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 하이드록실기 또는 수분을 방출시켜 제거할 수 있어 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능해질 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 함유되는 수소나 하이드록실기 또는 수분을 방출시키고, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열 처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리?오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트되어 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리?오프가 되는 방향으로 이동하며, 이러한 경향은 도 28a과 도 28b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리?오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하고 또는 열 처리함으로써 트랜지스터의 노멀리?오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열 처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간의 인가 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 ±1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vds을 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm이 되도록 Vgs에 20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vgs를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds을 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vds을 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm이 되도록 Vgs에 -20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vds를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vgs-Ids 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 29a에, 마이너스 BT 시험의 결과를 도 29b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 30a에, 마이너스 BT 시험의 결과를 도 30b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계값 전압의 변동이 작아 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열 처리를 행한 후 산소를 함유하는 분위기 중에서 열 처리를 행해도 좋다. 처음에 탈수화?탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 상기 반도체 화합물과 접하는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 나중에 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1의 타겟을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의적이지만, 예를 들면 650℃의 열 처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 하였다. XRD 분석에는, Bruke AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여, 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타겟은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타겟을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 31에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ이 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 기판을 의도적으로 가열하는 것 및/또는 성막후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체에 있어서 악성 불순물인 수소나 하이드록실기를 막 중에 함유시키지 않도록 하는 것, 또는 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리?오프화를 도모할 수 있고 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.
도 32에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 32에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는 125℃에 있어서, 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서, 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서, 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
다만, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 중에 함유되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타겟을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비해 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한 Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 초과 부분을 dW라고 부른다.
도 33에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성을 도시한다. 또한, 도 34a에 기판 온도와 임계값 전압의 관계를, 도 34b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 34a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 34b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체층에 채널이 형성되는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시예는 실시형태나 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 관해서, 도 35를 사용하여 설명한다.
도 35는 코플래너형인 톱 게이트?톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 35a에 트랜지스터의 상면도를 도시한다. 또한, 도 35b에 도 35a의 일점 쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 35b에 도시하는 트랜지스터는, 기판(1100)과, 기판(1100) 위에 형성된 하지 절연막(1102)과, 하지 절연막(1102)의 주변에 형성된 보호 절연막(1104)과, 하지 절연막(1102) 및 보호 절연막(1104) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 형성된 게이트 절연막(1108)과, 게이트 절연막(1108)을 개재하여 산화물 반도체막(1106)과 중첩되어 형성된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하여 형성된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)에 접하여 형성된 한 쌍의 전극(1114)과, 적어도 산화물 반도체막(1106), 게이트 전극(1110) 및 한 쌍의 전극(1114)을 피복하여 형성된 층간 절연막(1116)과, 층간 절연막(1116)에 형성된 개구부를 개재하여 적어도 한 쌍의 전극(1114)의 한쪽과 접속하여 형성된 배선(1118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(1116) 및 배선(1118)을 피복하여 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(1116)의 표면 전도에 기인하여 생성되는 미소 누설 전류를 저감시킬 수 있어 트랜지스터의 오프 전류를 저감시킬 수 있다.
본 실시예는 실시형태나 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 관해서 나타낸다.
도 36은 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 36a는 트랜지스터의 상면도이다. 또한, 도 36b는 도 36a의 일점 쇄선 A-B에 대응하는 단면도이다.
도 36b에 도시하는 트랜지스터는, 기판(1200)과, 기판(1200) 위에 형성된 하지 절연막(1202)과, 하지 절연막(1202) 위에 형성된 산화물 반도체막(1206)과, 산화물 반도체막(1206)과 접하는 한 쌍의 전극(1214)과, 산화물 반도체막(1206) 및 한 쌍의 전극(1214) 위에 형성된 게이트 절연막(1208)과, 게이트 절연막(1208)을 개재하여 산화물 반도체막(1206)과 중첩되어 형성된 게이트 전극(1210)과, 게이트 절연막(1208) 및 게이트 전극(1210)을 피복하여 형성된 층간 절연막(1216)과, 층간 절연막(1216)에 형성된 개구부를 개재하여 한 쌍의 전극(1214)과 접속하는 배선(1218)과, 층간 절연막(1216) 및 배선(1218)을 피복하여 형성된 보호막(1220)을 가진다.
기판(1200)으로서는 유리 기판을, 하지 절연막(1202)으로서는 산화실리콘막을, 산화물 반도체막(1206)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(1214)으로서는 텅스텐막을, 게이트 절연막(1208)으로서는 산화실리콘막을, 게이트 전극(1210)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(1216)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(1218)으로서는 티탄막, 알루미늄막, 티탄막이 이 순서대로 형성된 적층 구조를, 보호막(1220)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 36a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(1210)과 한 쌍의 전극(1214)의 중첩되는 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(1206)에 대한 한 쌍의 전극(1214)의 초과 부분을 dW라고 한다.
본 실시예는 실시형태나 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 4)
본 발명의 일 형태에 따르는 반도체 장치는, 외광의 노이즈를 경감시켜 신뢰성을 높일 수 있는 특징을 가지고 있다.
본 발명의 일 형태에 따르는 반도체 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 19에 도시한다.
도 19a는 표시 장치이며, 케이스(5001), 표시부(5002), 지지대(5003) 등을 가진다. 본 발명의 일 형태에 따르는 반도체 장치는, 표시부(5002)에 사용할 수 있다. 표시부(5002)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 외광의 노이즈를 경감시키고, 신뢰성이 높은 표시 장치를 제공할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 19b는 휴대 정보 단말이며, 케이스(5101), 표시부(5102), 조작 키(5103) 등을 가진다. 본 발명의 일 형태에 따르는 반도체 장치는, 표시부(5102)에 사용할 수 있다. 표시부(5102)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 외광의 노이즈를 경감시키고, 신뢰성이 높은 휴대 정보 단말을 제공할 수 있다.
도 19c는 현금 자동 입출금기이며, 케이스(5201), 표시부(5202), 동전 투입구(5203), 지폐 투입구(5204), 카드 투입구(5205), 통장 투입구(5206) 등을 가진다. 본 발명의 일 형태에 따르는 반도체 장치는, 표시부(5202)에 사용할 수 있다. 표시부(5202)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 외광의 노이즈를 경감시키고, 신뢰성이 높은 현금 자동 입출금기를 제공할 수 있다.
도 19d는 휴대형 게임기이며, 케이스(5301), 케이스(5302), 표시부(5303), 표시부(5304), 마이크로폰(5305), 스피커(5306), 조작 키(5307), 스타일러스(5308) 등을 가진다. 본 발명의 일 형태에 따르는 반도체 장치는, 표시부(5303) 또는 표시부(5304)에 사용할 수 있다. 표시부(5303) 또는 표시부(5304)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 외광의 노이즈를 경감시키고, 신뢰성이 높은 휴대형 게임기를 제공할 수 있다. 또한, 도 19d에 도시한 휴대형 게임기는, 2개의 표시부(5303)와 표시부(5304)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
본 실시예는, 실시형태나 다른 실시예와 적절히 조합하여 실시할 수 있다.
201 : 도전막 202 : 도전막
203 : 도전막 204 : 화소 전극
205 : 도전막 206 : 도전막
210 : 도전막 211 :도전막
212 : 도전막 213 : 도전막
214 : 도전막 215 : 반도체막
216 : 반도체막 217 : 반도체막
218 : 도전막 219 : 도전막
220 : 도전막 221 : 도전막
222 : 도전막 223 : 도전막
224 : 도전막 225 : 도전막
226 : 도전막 227 : 도전막
228 : 게이트 절연막 233 : 대향 전극
234 : 액정층 235 : 차폐막
236 : 기판 240 : 피검출물
241 : 개구부 242 : 개구부
250 : 활성층 251 : 기판
253 : 활성층 281 : 절연막
282 : 절연막 301 : 포토센서
302 : 포토다이오드 303 : 증폭 회로
304 : 트랜지스터 305 : 트랜지스터
306 : 트랜지스터 307 : 트랜지스터
320 : 화소 321 : 표시 소자
322 : 액정 소자 323 : 트랜지스터
324 : 용량 소자 500 : 반도체 장치
501 : 화소 회로 502 : 표시 소자 제어 회로
503 : 포토센서 제어 회로 507 : 표시 소자 구동 회로
508 : 표시 소자 구동 회로 509 : 포토센서 구동 회로
610 : 포토센서 구동 회로 700 : 기판
701 : 절연막 702 : 반도체막
703 : 반도체막 704 : 포토다이오드
705 : n채널형 트랜지스터 707 : 게이트 전극
708 : 절연막 711 : 배선
712 : 절연막 713 : 게이트 전극
714 : 게이트 절연막 715 : 산화물 반도체층
716 : 도전막 717 : 도전막
718 : 도전막 719 : 도전막
720 : 도전막 721 : 도전막
722 : 절연막 724 : 트랜지스터
727 : 영역 728 : 영역
729 : 영역 730 : 게이트 전극
731 : 게이트 절연막 732 : 산화물 반도체층
733 : 채널 보호막 734 : 도전막
735 : 도전막 736 : 절연막
741 : 게이트 전극 742 : 게이트 절연막
743 : 도전막 744 : 도전막
745 : 산화물 반도체층 746 : 절연막
751 : 게이트 전극 752 : 게이트 절연막
753 : 도전막 754 : 도전막
755 : 산화물 반도체층 756 : 절연막
761 : 게이트 전극 762 : 게이트 절연막
763 : 도전막 764 : 도전막
765 : 산화물 반도체층 766 : 절연막
901 : 하지 절연막 902 : 매립 절연물
903a : 반도체 영역 903b : 반도체 영역
903c : 반도체 영역 904 : 게이트 절연막
905 : 게이트 전극 906a : 측벽 절연물
906b : 측벽 절연물 907 : 절연물
908a : 소스 전극 908b : 드레인 전극
1100 : 기판 1102 : 하지 절연막
1104 : 보호 절연막 1106 : 산화물 반도체막
1106a : 고저항 영역 1106b : 저저항 영역
1108 : 게이트 절연막 1110 : 게이트 전극
1112 : 측벽 절연막 1114 : 한쌍의 전극
1116 : 층간 절연막 1118 : 배선
1200 : 기판 1202 : 하지 절연막
1206 : 산화물 반도체막 1208 : 게이트 절연막
1210 : 게이트 전극 1214 : 한쌍의 전극
1216 : 층간 절연막 1218 : 배선
1220 : 보호막 1601 : 패널
1602 : 확산판 1603 : 프리즘 시트
1604 : 확산판 1605 : 도광판
1606 : 반사판 1607 : 광원
1608 : 백라이트 1609 : 회로 기판
1610 : FPC 1611: FPC(Flexible Printed Circuit)
1612 : 손가락 5001 : 케이스
5002 : 표시부 5003 : 지지대
5101 : 케이스 5102 : 표시부
5103 : 조작 키 5201 : 케이스
5202 : 표시부 5203 : 동전 투입구
5204 : 지폐 투입구 5205 : 카드 투입구
5206 : 통장 투입구 5301 : 케이스
5302 : 케이스 5303 : 표시부
5304 : 표시부 5305 : 마이크로폰
5306 : 스피커 5307 : 조작 키
5308 : 스타일러스

Claims (20)

  1. 제 1 포토센서 및 제 2 포토센서를 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서는 서로 인접하고 배선에 전기적으로 접속되고,
    상기 제 1 포토센서는 백라이트가 점등될 때 제 1 리셋 동작 및 제 1 축적 동작을 수행하고,
    상기 제 2 포토센서는 상기 백라이트가 소등될 때 제 2 리셋 동작 및 제 2 축적 동작을 수행하고,
    상기 제 1 포토센서는 제 1 선택 동작을 수행하여 제 1 출력 신호를 상기 배선에 출력하고,
    상기 제 2 포토센서는 제 2 선택 동작을 수행하여 제 2 출력 신호를 상기 배선에 출력하고,
    상기 제 1 선택 동작 및 상기 제 2 선택 동작은 상기 제 1 축적 동작 및 상기 제 2 축적 동작 후에 순차적으로 수행되고,
    상기 제 1 포토센서와 상기 제 2 포토센서 각각은 트랜지스터를 포함하고,
    상기 트랜지스터의 채널은 산화물 반도체층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    표시 소자를 더 포함하고,
    상기 표시 소자는 액정 소자 또는 발광 소자인, 반도체 장치.
  3. 제 1 항에 있어서,
    제 1 표시 소자 및 제 2 표시 소자를 더 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서 사이의 간격은 상기 제 1 표시 소자와 상기 제 2 표시 소자 사이의 간격과 상이한, 반도체 장치.
  4. 제 1 포토센서 및 제 2 포토센서를 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서는 서로 인접하고 배선에 전기적으로 접속되고,
    상기 제 1 포토센서는 백라이트가 점등될 때 제 1 리셋 동작 및 제 1 축적 동작을 수행하고,
    상기 제 2 포토센서는 상기 백라이트가 소등될 때 제 2 리셋 동작 및 제 2 축적 동작을 수행하고,
    상기 제 1 포토센서는 제 1 선택 동작을 수행하여 제 1 출력 신호를 출력하고,
    상기 제 2 포토센서는 제 2 선택 동작을 수행하여 제 2 출력 신호를 출력하고,
    상기 제 1 선택 동작 및 상기 제 2 선택 동작은 상기 제 1 축적 동작 및 상기 제 2 축적 동작 후에 배선의 전위를 공급함으로써 동시에 수행되고,
    상기 제 1 포토센서와 상기 제 2 포토센서 각각은 트랜지스터를 포함하고,
    상기 트랜지스터의 채널은 산화물 반도체층을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    표시 소자를 더 포함하고,
    상기 표시 소자는 액정 소자 또는 발광 소자인, 반도체 장치.
  6. 제 4 항에 있어서,
    제 1 표시 소자 및 제 2 표시 소자를 더 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서 사이의 간격은 상기 제 1 표시 소자와 상기 제 2 표시 소자 사이의 간격과 상이한, 반도체 장치.
  7. 제 1 포토센서와;
    제 2 포토센서와;
    제 1 배선과;
    제 2 배선과;
    제 3 배선과;
    제 4 배선과;
    제 5 배선과;
    제 6 배선과;
    제 7 배선을 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서 각각은 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 1 배선은 상기 제 1 포토센서의 상기 광전 변환 소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 2 배선은 상기 제 2 포토센서의 상기 광전 변환 소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 3 배선은 상기 제 1 포토센서의 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 배선은 상기 제 2 포토센서의 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 배선은 상기 제 1 포토센서의 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 6 배선은 상기 제 2 포토센서의 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 광전 변환 소자의 제 2 전극은 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자 및 상기 제 3 트랜지스터의 제 1 단자는 서로 전기적으로 접속되고,
    상기 제 7 배선은 상기 제 1 포토센서의 상기 제 2 트랜지스터의 제 2 단자 및 상기 제 2 포토센서의 상기 제 2 트랜지스터의 제 2 단자에 전기적으로 접속되고,
    상기 제 1 포토센서는 백라이트가 점등될 때 상기 제 1 배선에 제 1 전위 및 상기 제 3 배선에 제 2 전위를 공급함으로써 제 1 리셋 동작을 수행하고 상기 제 1 배선에 제 3 전위 및 상기 제 3 배선에 상기 제 2 전위를 공급함으로써 제 1 축적 동작을 수행하고,
    상기 제 2 포토센서는 상기 백라이트가 소등될 때 상기 제 2 배선에 상기 제 1 전위 및 상기 제 4 배선에 상기 제 2 전위를 공급함으로써 제 2 리셋 동작을 수행하고 상기 제 2 배선에 상기 제 3 전위 및 상기 제 4 배선에 상기 제 2 전위를 공급함으로써 제 2 축적 동작을 수행하고,
    상기 제 1 포토센서는 제 1 선택 동작을 수행하여 상기 제 7 배선에 제 1 출력 신호를 출력하고,
    상기 제 2 포토센서는 제 2 선택 동작을 수행하여 상기 제 7 배선에 제 2 출력 신호를 출력하고,
    상기 제 1 선택 동작 및 상기 제 2 선택 동작은 상기 제 1 축적 동작 및 상기 제 2 축적 동작 후에 상기 제 5 배선 및 상기 제 6 배선에 제 4 전위를 순차적으로 공급함으로써 순차적으로 수행되고,
    상기 제 1 트랜지스터의 채널은 산화물 반도체층을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체층은 In-Sn-Ga-Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O-계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 어느 하나를 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    2차 이온 질량 분석법에 의해 측정된 상기 산화물 반도체층의 수소 농도는 5×1019 atoms/㎤ 이하인, 반도체 장치.
  10. 제 7 항에 있어서,
    2차 이온 질량 분석법에 의해 측정된 상기 산화물 반도체층의 나트륨 농도는 5×1016 atoms/㎤ 이하인, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 광전 변환 소자는 포토다이오드 또는 포토트랜지스터인, 반도체 장치.
  12. 제 7 항에 있어서,
    표시 소자를 더 포함하고,
    상기 표시 소자는 액정 소자 또는 발광 소자인, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 백라이트는 가시광을 방출하는 광원 및 적외광을 방출하는 광원 중 적어도 하나를 포함하는, 반도체 장치.
  14. 제 1 포토센서와;
    제 2 포토센서와;
    제 1 배선과;
    제 2 배선과;
    제 3 배선과;
    제 4 배선과;
    제 5 배선을 포함하고,
    상기 제 1 포토센서와 상기 제 2 포토센서 각각은 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하고,
    상기 제 1 배선은 상기 제 1 포토센서의 상기 광전 변환 소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 2 배선은 상기 제 2 포토센서의 상기 광전 변환 소자의 제 1 전극에 전기적으로 접속되고,
    상기 제 3 배선은 상기 제 1 포토센서의 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 배선은 상기 제 2 포토센서의 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 배선은 상기 제 1 포토센서의 상기 제 2 트랜지스터의 게이트 및 상기 제 2 포토센서의 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 광전 변환 소자의 제 2 전극은 상기 제 1 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 단자와 상기 제 3 트랜지스터의 제 1 단자는 서로 전기적으로 접속되고,
    상기 제 1 포토센서는 백라이트가 점등될 때 상기 제 1 배선에 제 1 전위 및 상기 제 3 배선에 제 2 전위를 공급함으로써 제 1 리셋 동작을 수행하고 상기 제 1 배선에 제 3 전위 및 상기 제 3 배선에 상기 제 2 전위를 공급함으로써 제 1 축적 동작을 수행하고,
    상기 제 2 포토센서는 상기 백라이트가 소등될 때 상기 제 2 배선에 상기 제 1 전위 및 상기 제 4 배선에 상기 제 2 전위를 공급함으로써 제 2 리셋 동작을 수행하고 상기 제 2 배선에 상기 제 3 전위 및 상기 제 4 배선에 상기 제 2 전위를 공급함으로써 제 2 축적 동작을 수행하고,
    상기 제 1 포토센서는 제 1 선택 동작을 수행하여 제 1 출력 신호를 출력하고,
    상기 제 2 포토센서는 제 2 선택 동작을 수행하여 제 2 출력 신호를 출력하고,
    상기 제 1 선택 동작 및 상기 제 2 선택 동작은 상기 제 1 축적 동작 및 상기 제 2 축적 동작 후에 상기 제 5 배선에 제 4 전위를 공급함으로써 동시에 수행되고,
    상기 제 1 트랜지스터의 채널은 산화물 반도체층을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 산화물 반도체층은 In-Sn-Ga-Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O-계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 어느 하나를 포함하는, 반도체 장치.
  16. 제 14 항에 있어서,
    2차 이온 질량 분석법에 의해 측정된 상기 산화물 반도체층의 수소 농도는 5×1019 atoms/㎤ 이하인, 반도체 장치.
  17. 제 14 항에 있어서,
    2차 이온 질량 분석법에 의해 측정된 상기 산화물 반도체층의 나트륨 농도는 5×1016 atoms/㎤ 이하인, 반도체 장치.
  18. 제 14 항에 있어서,
    상기 광전 변환 소자는 포토다이오드 또는 포토트랜지스터인, 반도체 장치.
  19. 제 14 항에 있어서,
    표시 소자를 더 포함하고,
    상기 표시 소자는 액정 소자 또는 발광 소자인, 반도체 장치.
  20. 제 14 항에 있어서,
    상기 백라이트는 가시광을 방출하는 광원 및 적외광을 방출하는 광원 중 적어도 하나를 포함하는, 반도체 장치.
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