KR101994080B1 - 산화물 재료 및 반도체 장치 - Google Patents

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모토키 나카시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 트랜지스터에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공한다. 또한, 이와 같은 반도체 장치를 실현하기 위한 산화물 재료를 제공한다.
각각, c축 배향하고, ab면, 상면, 또는 피형성면에 수직인 방향에서 관찰하면 적어도 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는, 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 나타내지는, ab면(또는 상면 또는 피형성면)에서는, a축 또는 b축의 방향이 상이한 2종류 이상의 결정 부분을 포함한 산화물막을 사용한다.

Description

산화물 재료 및 반도체 장치{OXIDE MATERIAL AND SEMICONDUCTOR DEVICE}
본 발명은, 산화물 재료, 및 상기 산화물 재료를 사용한 트랜지스터 등의 반도체 소자를 포함한 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 및 메모리, 사이리스터(thyristor), 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로, 및 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터의 대부분은 비정질 실리콘, 다결정 실리콘 등에 의하여 구성된다. 비정질 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다는 이점을 갖는다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만, 유리 기판의 대면적화에는 적합하지 않다는 단점을 갖는다.
근년에 들어, 산화물 반도체를 사용하여 트랜지스터를 제작하고 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 산화물 반도체로서 예를 들어 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
산화물 반도체막을 사용한 트랜지스터의 전기적 특성은, 산화물 반도체막과, 상기 산화물 반도체막과 접촉하는 절연막과의 계면의 전자 상태의 영향을 받기 쉽다. 따라서, 트랜지스터를 제작하고 있을 때 또는 제작한 후에, 절연막에 접촉하는 산화물 반도체막이 비정질 상태이면 절연막과 산화물 반도체막과의 계면에서 결함 상태 밀도가 크게 되기 때문에, 트랜지스터의 전기적 특성이 안정되지 않는다.
또한, 산화물 반도체막을 사용한 트랜지스터는 가시광이나 자외광을 조사함으로써 전기적 특성이 변화되어 신뢰성이 저하된다는 문제가 있다.
이와 같은 문제를 감안하여, 본 발명의 일 형태는 트랜지스터에 안정된 전기적 특성을 부여하고, 또 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 이와 같은 반도체 장치를 실현하기 위한 산화물 재료를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 각각이, c축 배향하고, ab면, 상면 또는 피형성면에 수직인 방향에서 관찰하면 적어도 삼각 형상 또는 육각 형상의 원자 배열을 갖는, a축 또는 b축의 방향이 상이한 2종류 이상의 결정 부분을 포함한 산화물 재료이다.
본 발명의 일 형태에 따른 산화물 반도체는 아연을 포함한다. 아연을 포함함으로써, 각각이, c축 배향하고, ab면, 상면 또는 피형성면에 수직인 방향에서 관찰하면 적어도 삼각 형상 또는 육각 형상의 원자 배열을 갖는, a축 또는 b축의 방향이 상이한 2종류 이상의 결정 부분을 포함한 산화물 재료를 형성하기 쉽게 된다.
또한, 본 발명의 일 형태에 따른 산화물 재료는 인듐, 갈륨, 아연, 주석, 티타늄 및 알루미늄 중에서 선택된 2 종류 이상의 원소를 포함한다.
본 발명의 일 형태에 따른 산화물 재료는 스퍼터링법, 증착법, 플라즈마 화학 기상 성장법(PCVD법), 펄스 레이저 퇴적법(PLD법), 원자층 퇴적법(ALD법) 또는 분자선 애피택시법(MBE법) 등에 의하여 형성할 수 있다.
본 발명의 일 형태에 따른 산화물 재료는 조성이 상이한 2종류의 막을 적층하고, 적층한 후의 가열 처리에 의하여 결정화시킴으로써 형성할 수 있다. 또한, 산화물 재료의 성막 조건에 따라서는 적층한 후의 가열 처리를 행하지 않아도 결정화될 경우도 있다.
본 발명의 일 형태는, 복수의 금속층 또는 금속 산화물층을 갖고, 상기 복수의 금속층 또는 금속 산화물층은 4배위의 산소 원자(이하, 4배위의 O)를 통하여 결합하는 산화물 재료이다. 또한, 복수의 금속층 또는 금속 산화물층은 4배위의 중심 금속 원자와, 5배위의 중심 금속 원자와, 5배위 및 6배위의 양쪽 모두가 될 수 있는 중심 금속 원자를 갖는 산화물 재료이다.
본 발명의 일 형태에 따른 산화물 재료가 도전성을 갖는 경우, 트랜지스터의 게이트 전극의 재료에 사용할 수 있다. 또한, 게이트 전극은 본 발명의 일 형태에 따른 산화물 재료로 이루어진 막과 금속막과의 적층 구조로 하여도 좋다.
또는, 본 발명의 일 형태에 따른 산화물 재료가 도전성을 갖는 경우, 트랜지스터의 소스 전극 및 드레인 전극의 재료에 사용할 수 있다. 또한, 소스 전극 및 드레인 전극은 본 발명의 일 형태에 따른 산화물 재료로 이루어진 막과 금속막과의 적층 구조로 하여도 좋다.
본 발명의 일 형태에 따른 산화물 재료가 반도체성을 갖는 경우, 트랜지스터의 채널 형성 영역에 본 발명의 일 형태에 따른 산화물 재료로 이루어진 막을 사용할 수 있다. 그 경우, 예를 들어 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 절연막 사이에 접하여 형성한다. 또한, 상기 절연막은 트랜지스터의 게이트 절연막, 하지 절연막 또는 층간 절연막으로서 기능한다.
트랜지스터에 안정된 전기적 특성을 부여하고 또 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이와 같은 반도체 장치를 실현하기 위한 산화물 재료를 제공할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 산화물 재료의 조성 비율을 도시한 도면.
도 3a 및 도 3b는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 4a 및 도 4b는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 5a 내지 도 5f는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도.
도 7a 및 도 7b는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도.
도 8a 내지 도 8f는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도.
도 9a 내지 도 9c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 단면도.
도 10은 본 발명의 일 형태에 따른 액정 표시 장치의 일례를 도시한 회로도.
도 11a는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 회로도이고, 도 11b는 그 전기적 특성을 도시한 도면.
도 12a는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 회로도이고, 도 12b는 그 전기적 특성을 도시한 도면.
도 13a 내지 도 13c는 본 발명의 일 형태에 따른 반도체 장치를 적용한 전자 기기의 일례를 도시한 사시도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것이 아니고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통되게 사용한다. 또한, 같은 것을 가리키는 경우에는 해치 패턴을 같게 하고, 특히 부호를 붙이지 않는 경우가 있다.
이하에서 본 발명을 설명하는데, 본 명세서에서 사용하는 용어에 대하여 간단하게 설명한다. 트랜지스터의 소스와 드레인은 한쪽을 드레인이라고 할 때 다른 쪽을 소스라고 한다. 즉, 전위의 고저에 따라, 그것들을 구별하지 않는다. 따라서, 본 명세서에서, 소스가 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 전압은 어떤 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압과 전위를 바꾸어 말하는 것이 가능하다.
본 명세서에서는 “접속한다” 라고 표현되는 경우에도, 현실의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있는 경우만을 가리킬 수도 있다.
또한, '제 1', '제 2'라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 각각이, c축 배향하고, ab면, 상면 또는 피형성면에 수직인 방향에서 관찰하면 적어도 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되는, ab면(또는 상면 또는 피형성면)에서 a축 또는 b축의 방향이 상이한 2종류 이상의 결정 부분을 포함한 산화물(CAAC 산화물: C Axis Aligned Crystalline Oxide라고도 함) 재료에 대하여 설명한다.
CAAC 산화물이란, 광의로 비단결정이며, ab면에 수직인 방향에서 관찰하면 삼각 형상, 육각 형상, 정삼각 형상, 또는 정육각 형상의 원자 배열을 갖고, 또 c축에 수직인 방향에서 관찰하면 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(相)을 포함한 재료를 가리킨다.
CAAC 산화물은 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC 산화물은 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상으로는 명확하게 판별할 수 없다.
또한, CAAC 산화물을 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC 산화물을 구성하는 개개의 결정 부분의 c축은 일정 방향(예를 들어, 상면 또는 피형성면에 수직인 방향)으로 일치하여도 좋다. 또는, CAAC 산화물을 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, 상면 또는 피형성면에 수직인 방향)을 향하여도 좋다.
CAAC 산화물은 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라 가시광에 대하여 투명이거나 불투명이거나 한다.
이와 같은 CAAC 산화물의 예로서, 막 형상으로 형성되고, 상면 또는 피형성면에 수직인 방향에서 관찰하면 삼각 형상 또는 육각 형상의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자, 또는 금속 원자와 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 재료를 들 수도 있다.
CAAC 산화물에 포함되는 결정 부분에 대하여 도 1a 내지 도 1d를 사용하여 자세히 설명한다. 또한, 특별히 언급하지 않는 한, 도 1a 내지 도 1d는 상 방향을 c축 방향으로 하고, c축과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 1a 내지 도 1c에서, 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 2중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 1a에 6배위의 금속 원자 M_1을 하나와, 금속 원자 M_1에 근접한 4배위의 O를 6개 갖는 구조를 도시하였다. 이와 같은 금속 원자 하나에 대하여, 근접한 산소 원자만을 나타낸 구조를 여기서는 소그룹이라고 부른다. 도 1a의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위하여 평면 구조로 나타낸다. 또한, 도 1a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다.
도 1b에는 5배위의 금속 원자 M_2를 하나와, 금속 원자 M_2에 근접한 3배위의 산소 원자(이하, 3배위의 O라고 기재함)를 3개와, 금속 원자 M_2에 근접한 4배위의 O를 2개 갖는 구조를 도시하였다. 3배위의 O는 모두 ab면에 존재한다. 도 1b의 상반부 및 하반부에는 각각 하나씩 4배위의 O가 있다.
도 1c에는, 4배위의 금속 원자 M_3을 하나와, 금속 원자 M_3에 근접한 4배위의 O를 4개 갖는 구조를 도시하였다. 도 1c의 상반부에는 4배위의 O가 하나 있고, 하반부에는 4배위의 O가 3개 있다.
이들의 배위수를 갖는 금속 원자끼리는 4배위의 O를 통하여 결합한다. 구체적으로는, 4배위의 O의 합계가 4개가 될 때에 결합한다. 예를 들어, 6배위의 금속 원자 M_1이 상반부의 4배위의 O를 통하여 결합할 경우, 4배위의 O가 3개 있기 때문에, 5배위의 금속 원자 M_2의 상반부의 4배위의 O, 5배위의 금속 원자 M_2의 하반부의 4배위의 O 또는 4배위의 금속 원자 M_3의 상반부의 4배위의 O의 어느 것과 결합하게 된다.
이들의 배위수를 갖는 금속 원자는 4배위의 O를 통하여 결합하고, 또한, 층 구조의 합계의 전하가 0이 되도록 소그룹끼리 결합하여 1그룹을 구성한다. 또한, 몇 개의 소그룹의 집합체를 1그룹이라고 부른다.
도 1d에 In-Sn-Zn-O계의 층 구조를 구성하는 1그룹의 모델도를 도시하였다.
도 1d에서는 간단하게 하기 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만을 도시하고, 예를 들어, In 원자의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 도시하였다. 마찬가지로, 도 1d에서는 Sn 원자의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있으며, 동그라미 1이라고 도시하였다. 또한, 마찬가지로, 도 1d에서는 하반부에는 4배위의 O가 하나 있고 상반부에는 4배위의 O가 3개 있는 Zn 원자와, 상반부에는 4배위의 O가 하나 있고 하반부에는 4배위의 O가 3개 있는 Zn 원자를 도시하였다.
도 1d에서, In-Sn-Zn-O계의 층 구조를 갖는 1그룹은 위로부터 순차적으로, 상반부 및 하반부에 4배위의 O가 3개씩 있는 In 원자가 상반부에 4배위의 O가 하나 있는 Zn 원자와 결합하고, 그 Zn 원자 하반부의 3개의 4배위의 O를 통하여 Sn 원자 상반부의 4배위의 O 하나가 결합하고, 그 Sn 원자 하반부의 하나의 4배위의 O를 통하여 상반부 및 하반부에 4배위의 O가 3개씩 있는 In 원자와 결합하고, 그 In 원자가 상반부에 4배위의 O가 하나 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 4배위의 O 3개를 통하여 Zn 원자와 결합하고, 그 Zn 원자의 하반부의 4배위의 O 하나를 통하여 In 원자가 결합하는 구성이다. 이 1그룹을 복수 결합하여 1주기분인 1유닛을 구성한다.
여기서, 3배위의 O 및 4배위의 O인 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn으로 이루어진 소그룹은 전하가 +1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위하여는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서 도 1d에 도시한 바와 같이, Zn의 소그룹 2개가 결합한 구조를 들 수 있다. 예를 들어, Sn으로 이루어진 소그룹 하나에 대하여 Zn의 소그룹 2개가 결합한 구조가 하나 있으면 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
또한, In은 5배위 및 6 배위 중 어느 것도 취할 수 있는 것으로 한다. 도 1d에 도시한 1그룹을 반복하는 구조로 함으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다. 또한, In-Sn-Zn-O계의 결정은, m의 수가 크면 결정성이 향상되기 때문에 바람직하다.
또한, 이 외에도 In-Sn-Ga-Zn-O계 산화물 반도체나, In-Ga-Zn-O계 산화물 반도체(IGZO라고도 표기함), In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, In-Ga-O계 산화물 반도체 등을 사용한 경우도 마찬가지다.
다음에, CAAC 산화물막의 형성 방법에 대하여 설명한다.
우선, 평탄성을 갖는 기판에 제 1 산화물막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는, MBE법 등에 의하여 형성한다. 또한, 성막시에 기판을 가열함으로써, 비정질 부분과 비교하여 결정 부분이 차지하는 비율이 많은 산화물막으로 할 수 있다. 예를 들어, 기판 온도를 150℃ 이상 450℃ 이하로 하면 좋다. 바람직하게는, 기판 온도를 200℃ 이상 350℃ 이하로 한다.
성막시의 기판 온도를 높임으로써, 비정질 부분과 비교하여 결정 부분이 차지하는 비율이 더 많은 CAAC 산화물막을 형성할 수 있다.
다음에, 기판에 제 1 가열 처리를 행하여도 좋다. 제 1 가열 처리를 행함으로써, 비정질 부분과 비교하여 결정 부분이 차지하는 비율이 더 많은 산화물막으로 할 수 있다. 제 1 가열 처리는, 예를 들어 200℃ 이상 기판의 변형점 미만으로 행하면 좋다. 바람직하게는, 250℃ 이상 450℃ 이하로 한다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기 또는 감압 분위기(10Pa 이하)하에서 행한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간이 길수록 비정질 부분과 비교하여 결정 부분이 차지하는 비율이 많은 산화물막을 형성할 수 있지만, 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다. 다만, 24시간 넘게 가열 처리하여도 상관없다.
산화성 분위기란 산화성 가스를 포함하는 분위기이다. 산화성 가스란, 산소, 오존 또는 아산화 질소 등이며, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상(불순물 농도가 10ppb 이하, 바람직하게는 0.1ppb 미만)으로 한다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합하여 사용하여도 좋다. 그 경우, 산화성 가스가 적어도 10ppm 이상 함유되는 것으로 한다.
여기서, 불활성 분위기란, 질소, 희 가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기를 가리킨다. 구체적으로는 산화성 가스 등의 반응성 가스가 10ppm 미만으로 한다.
제 1 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 행할 수 있다. 따라서, 비정질 부분과 비교하여 결정 부분이 차지는 비율이 많은 산화물막을 형성하기 위한 시간을 단축할 수 있다.
다음에, 제 1 산화물막 위에 제 2 산화물막을 형성하고, 산화물 적층체를 형성하여도 좋다. 제 2 산화물막은 제 1 산화물막과 같은 방법에서 선택하여 형성하면 좋다.
제 2 산화물막을 형성할 때, 기판을 가열하면서 성막함으로써, 제 1 산화물막을 종(種) 결정으로 하여 제 2 산화물막을 결정화시킬 수 있다. 이 때, 제 1 산화물막과 제 2 산화물막이 동일 원소로 구성되는 것을 호모에피텍셜 성장(homoepitaxial growth)이라고 한다. 또는, 제 1 산화물막과 제 2 산화물막이 적어도 1종 이상의 다른 원소로 구성되는 것을 헤테로에피택셜 성장이라고 한다.
또한, 제 2 산화물막을 형성한 후, 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 같은 방법으로 행하면 좋다. 제 2 가열 처리를 행함으로써, 비정질 부분과 비교하여 결정 부분의 비율이 많은 산화물 적층체로 할 수 있다. 또는, 제 2 가열 처리를 행함으로써, 제 1 산화물막을 종 결정으로 하여 제 2 산화물막을 결정화시킬 수 있다. 이 때, 제 1 산화물막과 제 2 산화물막이 동일 원소로 구성되는 호모에피텍셜 성장으로 하여도 좋다. 또는, 제 1 산화물막과 제 2 산화물막이 적어도 1종 이상의 다른 원소로 구성되는 헤테로에피텍셜 성장으로 하여도 좋다.
상술한 방법으로 CAAC 산화물막을 형성할 수 있다.
여기서, In-Sn-Zn-O계 재료가 취할 수 있는 조성 비율을 도 2에 도시하였다. In-Sn-Zn-O계 재료가 취하는 대표적인 조성 비율은 In:Sn:Zn=2:1:3(원자수 비율), In:Sn:Zn=2:1:4(원자수 비율) 등을 들 수 있고, 이 조성 비율과 근방의 조성 비율로 하면 바람직하다. 예를 들어, 도 2에 도시한 In:Sn:Zn=36.5:15:48.5(원자수 비율) 등으로 하여도 좋다. 또한, In-Sn-Zn-O계 재료를 타깃으로 사용하여, 스퍼터링법에 의하여 In-Sn-Zn-O계 산화물막을 형성하는 경우, Zn이 증발되어 손실되기 쉽기 때문에 원하는 조성 비율보다 Zn의 비율이 높은 타깃을 사용한다. 예를 들어, Zn을 50atoms% 이상 함유시키면 바람직하다. 또한, 조성식 InaSnbZncOx로 나타내는 산화물이 In2SnZn4Ox 근방의 조성 비율인 경우, a, b, c가 2개의 방정식 a+b+c=7, (a-2)2+(b-1)2+(c-4)2≤0.25를 충족시킨다.
또한, 비정질인 In-Sn-Zn-O계 산화물을 채널 형성 영역에 사용한 트랜지스터의 전기적 특성이 보고되어 있고, 전계 효과 이동도 30cm2/Vs가 얻어져 있다(Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori and Tatsuya Sasaoka, “High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED”, IDW’ 10 p631-p634).
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 기재한 CAAC 산화물 재료를 사용한 트랜지스터에 대하여 도 3a 내지 도 9c를 사용하여 설명한다.
도 3a 및 도 3b는 톱 게이트·톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 3a에 트랜지스터의 상면도를 도시하고, 도 3a의 일점 쇄선 A-B에 대응한 단면도 A-B를 도 3b에 도시하였다.
도 3b에 도시한 트랜지스터는, 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 주변에 형성된 보호 절연막(104)과, 하지 절연막(102) 및 보호 절연막(104) 위에 형성된 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)을 개재(介在)하여 고저항 영역(106a)과 중첩하여 형성된 게이트 전극(110)과, 게이트 전극(110)의 측면과 접촉하는 측벽 절연막(112)과, 적어도 저저항 영역(106b) 및 측벽 절연막(112)과 접촉하는 한 쌍의 전극(114)을 갖는다. 상기 트랜지스터는, 상기 트랜지스터를 덮어 형성된 층간 절연막(116)과, 층간 절연막(116)에 형성된 개구부를 통하여 한 쌍의 전극(114)과 접속하는 배선(118)을 가져도 좋다.
여기서, 산화물 반도체막(106)은, 실시형태 1에 기재된 CAAC 산화물막을 사용한다. 산화물 반도체막(106)에 실시형태 1에 기재된 CAAC 산화물막을 사용함으로써, 전계 효과 이동도가 높고, 또 신뢰성이 높은 트랜지스터를 얻을 수 있다.
도 3b에 도시한 트랜지스터는, 게이트 전극(110)을 마스크로 사용하여 자기 정합적으로 산화물 반도체막(106)의 저저항 영역(106b)을 형성할 수 있다. 따라서, 저저항 영역(106b)(및 동시에 형성되는 고저항 영역(106a))을 형성하기 위한 포토리소그래피 공정을 생략할 수 있다. 또한, 저저항 영역(106b)과 게이트 전극(110)과의 중첩이 거의 없기 때문에, 저저항 영역(106b) 및 게이트 전극(110)의 중첩으로 인한 기생 용량이 발생하지 않아 트랜지스터의 고속 동작이 가능하게 된다. 또한, 고저항 영역(106a)는 게이트에 트랜지스터의 임계값 전압 이상의 전압이 인가될 때에 채널을 형성한다.
도 3b에 도시한 트랜지스터는 측벽 절연막(112)을 갖기 때문에, 트랜지스터를 동작할 때에는, 한 쌍의 전극(114)으로부터 저저항 영역(106b)을 통하여 고저항 영역(106a)에 전계가 인가된다. 저저항 영역(106b)을 통함으로써, 고저항 영역(106a) 단부의 전계 집중이 완화되어 채널 길이가 작은 미세한 트랜지스터에서도 핫 캐리어 열화 등의 열화를 억제할 수 있기 때문에, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
하지 절연막(102)은 가열 처리에 의하여 산소를 방출하는 절연막을 사용하는 것이 바람직하다. 산화물 반도체막(106)과 접촉하는 막에 가열 처리에 의하여 산소를 방출하는 절연막을 사용함으로써, 산화물 반도체막(106) 및 산화물 반도체막(106)의 계면 근방에 발생하는 산소 결손을 수복(修復)할 수 있기 때문에, 트랜지스터의 전기적 특성의 열화를 억제할 수 있다.
하지 절연막(102)은, 산화물 반도체막(106)이 쉽게 결정 성장할 수 있도록 충분한 평탄성을 갖는 것이 바람직하다. 구체적으로는, 평균 면거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하가 되도록 하지 절연막(102)을 형성한다. 또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, “기준면으로부터 지정면까지의 편차의 절대값을 평균한 값”이라고 표현할 수 있고, 수학식 1로 정의된다.
Figure 112012031557200-pat00001
또한, 수학식 1에 있어서, S0은, 측정면(좌표(x1, y1) (x1, y2) (x2, y1) (x2, y2))로 나타내어지는 4점에 의하여 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
하지 절연막(102)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1종류 이상을 선택하여 단층 또는 적층으로 사용하면 좋다.
“가열 처리에 의하여 산소를 방출한다”란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에 의하여 방출되는 산소가 산소 원자로 환산하여 1.0×1018atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 대하여 이하에 설명한다.
TDS 분석을 하였을 때의 기체의 전체 방출량은 방출 가스의 이온 강도의 적분값에 비례된다. 그리고, 이 적분값과 표준 시료의 비교에 의하여 기체의 전체 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 수학식 2에 의하여 구할 수 있다. 여기서, TDS 분석에 의하여 얻어지는 질량수 32에서 검출되는 가스 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32인 가스로서 이 외에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 함유하는 산소 분자에 관하여도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure 112012031557200-pat00002
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는 절연막을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 수학식 2의 자세한 설명에 관하여는 일본국 특개평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관하여도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
상기 구성에서, 가열 처리에 의하여 산소를 방출하는 막은 산소가 과잉인 산화실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOx(X>2))이란, 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법에 의하여 측정한 값이다.
하지 절연막(102)으로부터 산화물 반도체막(106)에 산소가 공급됨으로써, 산화물 반도체막(106)과 하지 절연막(102)의 계면 준위 밀도를 저감할 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여 산화물 반도체막(106)과 하지 절연막(102)의 계면에 캐리어가 포획되는 것을 억제할 수 있어, 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(106)의 산소 결손에 기인하여 전하가 생기는 경우가 있다. 일반적으로 산화물 반도체막의 산소 결손은, 일부가 도너가 되어 캐리어인 전자를 방출한다. 결과적으로, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트한다. 그래서, 하지 절연막(102)으로부터 산화물 반도체막(106)에 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(106)의 산소 결손을 저감할 수 있다.
보호 절연막(104)은 250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도 범위에서, 예를 들어 1시간의 가열 처리를 행하여도 산소를 투과하지 않는 성질을 가지면 바람직하다.
상술한 바와 같은 성질을 갖는 보호 절연막(104)을 하지 절연막(102) 주변에 형성하는 구조로 함으로써, 하지 절연막(102)으로부터 가열 처리에 의하여 방출된 산소가 트랜지스터 외방으로 확산되는 것을 억제할 수 있다. 따라서, 하지 절연막(102)에 산소가 유지되어 트랜지스터의 전기적 특성 및 신뢰성을 높일 수 있다.
다만, 보호 절연막(104)을 형성하지 않는 구조를 제외하는 것이 아니다.
보호 절연막(104)은 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1종류 이상을 선택하여 단층 또는 적층으로 사용하면 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 그 경우에는, 가요성 기판 위에 직접적으로 트랜지스터를 제작한다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(100)에 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
게이트 전극(110)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 그들의 질화물, 산화물 및 합금 중에서 1종류 이상 선택하여 단층 또는 적층으로 사용하면 좋다. 또한, 실시형태 1에서 기재한 CAAC 산화물막을 사용하여도 좋다.
게이트 절연막(108)은 하지 절연막(102)과 같은 방법 및 같은 재료로 형성하면 좋다.
한 쌍의 전극(114)은 게이트 전극(110)과 같은 방법 및 같은 재료로 형성하면 좋다.
층간 절연막(116)은 하지 절연막(102)과 같은 방법 및 같은 재료로 형성하면 좋다.
배선(118)은 게이트 전극(110)과 같은 방법 및 같은 재료로 형성하면 좋다.
도 3b에 도시한 트랜지스터의 제작 방법의 일례를 이하에서 기재한다.
여기서, 막 모두에서, 트랜지스터의 특성에 악영향을 미치는 수소 또는 물 등의 불순물이 포함되지 않도록 하는 것이 바람직하다. 예를 들어, 기판(100) 등의 표면에 부착되어 있는 불순물도 막에 도입된다. 따라서, 각층을 형성하기 전에 감압 분위기 또는 산화성 분위기하에서 가열 처리하여, 기판(100) 등의 표면에 부착되어 있는 불순물을 제거해 두는 것이 바람직하다. 또한 성막실에 존재하는 불순물도 문제가 되기 때문에 이미 제거해 두는 것이 바람직하다. 구체적으로는, 성막실을 베이킹함으로써 성막실 내부로부터 가스를 탈리시켜 배기해 두는 것이 바람직하다. 또한, 각층을 형성하기 전(또는 성막실의 대기 개방 후)에는, 5분 정도의 더미 성막을 더미 기판 100장 정도에 대하여 해 두는 것이 바람직하다. 또한, 더미 성막을 1장 행할 때마다 성막실의 배기를 행하면 보다 더 바람직하다. 여기서 더미 성막이란, 더미 기판에 대하여 스퍼터링 등에 의한 성막을 행하는 것을 가리킨다. 더미 성막에 의하여, 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽에 존재하는 흡착물을 막 내에 가둘 수 있다. 더미 기판에는 방출 가스가 적은 재료를 사용하는 것이 바람직하고, 예를 들어 기판(100)과 같은 재료를 사용하여도 좋다. 더미 성막함으로써, 후에 성막되는 막 내의 불순물 농도를 저감할 수 있다.
또한, 성막에 사용하는 가스 순도도 막 내의 불순물 농도에 영향을 미치기 때문에, 최대한 순도가 높은 가스를 사용하는 것이 바람직하다. 스퍼터링법을 사용하는 경우, 예를 들어 순도가 9N인 아르곤 가스(노점 -121℃, 물 0.1ppb, 수소 0.5ppb) 및 순도가 8N인 산소(노점 -112℃, 물 1ppb, 수소 1ppb)의 가스를 사용하면 좋다.
우선, 기판(100) 위에 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여, 하지 절연막(102)으로서 기재한 재료에서 선택한 재료를 사용하여, 하지 절연막(152)을 형성한다(도 5a 참조).
다음에, 포토리소그래피 공정 등에 의하여 하지 절연막(152)을 가공하여, 하지 절연막(102)을 형성한다(도 5b 참조).
다음에, 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여, 보호 절연막(104)으로서 기재한 재료에서 선택한 재료를 사용하여, 보호 절연막(154)을 형성한다(도 5c 참조).
다음에, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리에 의하여, 하지 절연막(102)과 상면이 일치한 보호 절연막(104)을 형성한다(도 5d 참조). 또한, 하지 절연막(102)과 보호 절연막(104)은 상면의 높이가 대략 일치하면 좋다.
다음에, 산화물 반도체막을 실시형태 1에 기재된 산화물막과 같은 방법으로 형성하고, 포토리소그래피 공정 등에 의하여 가공하여 산화물 반도체막(156)을 형성한다(도 5e 참조). 이 때 행해지는 가열 처리에 의하여, 하지 절연막(102)으로부터 산화물 반도체막으로 산소가 공급된다.
다음에, 절연막(158), 도전막(160)을 순차적으로 형성한다(도 5f 참조). 형성 방법은, 양쪽 모두 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여, 각각 게이트 절연막(108), 게이트 전극(110)으로서 기재한 재료에서 선택한 재료를 사용하여 형성하면 좋다.
다음에, 포토리소그래피 공정 등에 의하여 도전막(160)을 가공하여 게이트 전극(110)을 형성한다(도 6a 참조).
다음에, 게이트 전극(110)을 마스크로서 사용하여, 절연막(158)을 통하여 산화물 반도체막(156)의 저항값을 저감하는 불순물(120)을 첨가하여, 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)을 형성한다(도 6b 참조). 또한, 불순물(120)은, 인, 질소 또는 붕소 등을 사용하면 좋다. 불순물(120)을 첨가한 후에 250℃ 이상 650℃ 이하의 온도로 가열 처리를 행하여도 좋다. 또한, 불순물(120)은 이온 주입법을 사용하여 첨가하면, 이온 도핑법을 사용하여 불순물(120)을 첨가한 경우와 비교하여, 산화물 반도체막(106) 내로의 수소의 첨가가 저감되기 때문에 바람직하다. 다만, 이온 도핑법을 제외하는 것이 아니다.
또한, 절연막(158)을 통하여 불순물(120)을 첨가함으로써, 불순물(120)의 첨가로 인한 산화물 반도체막(106)에 대한 대미지를 저감할 수 있다.
다음에, 절연막(162)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여, 측벽 절연막(112)으로서 기재한 재료에서 선택한 재료를 사용하여 형성한다(도 6c 참조).
다음에, 절연막(162)을 에칭함으로써 측벽 절연막(112)을 형성한다. 상기 에칭은 이방성이 높은 에칭이며, 측벽 절연막(112)은 절연막(162)에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 여기서, 이방성이 높은 에칭으로서는 드라이 에칭이 바람직하고, 예를 들어 에칭 가스로서 트리플루오로메탄(CHF3), 옥타플루오로사이클로부탄(C4F8), 테트라플루오로메탄(CF4) 등의 불소를 함유한 가스를 사용할 수 있고, 헬륨(He)이나 아르곤(Ar) 등의 희 가스 또는 수소(H2)를 첨가하여도 좋다. 또한, 드라이 에칭으로서 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법)을 사용하는 것이 바람직하다.
측벽 절연막(112)을 형성함과 함께, 절연막(158)을 가공하여 게이트 절연막(108)을 형성할 수 있다(도 6d 참조).
다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 형성하고, 포토리소그래피 공정 등에 의하여 상기 도전막을 가공함으로써 한 쌍의 전극(114)을 형성한다(도 7a 참조).
다음에, 층간 절연막(116)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 형성하고, 한 쌍의 전극(114)을 노출하는 개구부를 형성한다. 다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 형성하고, 포토리소그래피 공정 등에 의하여 상기 도전막을 가공하여, 한 쌍의 전극(114) 각각과 접촉하는 배선(118)을 형성한다(도 7b 참조). 또한, 층간 절연막(116)으로서, 적어도 일부에 20nm 이상, 바람직하게는 50nm 이상, 더 바람직하게는 100nm 이상의 두께를 갖는 산화알루미늄막을 사용하면 좋다. 산화알루미늄막을 사용함으로써, 수소 또는 물 등의 트랜지스터의 전기적 특성에 악영향을 미치는 불순물이 트랜지스터 외부로부터 침입하는 것을 억제할 수 있다. 또한, 하지 절연막(102)으로부터 방출된 산소가 트랜지스터로부터 외방으로 확산되는 것을 억제할 수 있다. 이들 효과를 실현하기 위하여는, 산화알루미늄막의 막질에도 따르지만, 어느 정도의 두께가 필요하다. 다만, 지나치게 산화알루미늄막을 두껍게 하면 생산성이 저하되기 때문에, 적절한 두께를 선택하면 좋다.
상술한 공정을 거쳐, 도 3b에 도시한 트랜지스터를 제작할 수 있다.
도 4a 및 도 4b는 톱 게이트·보텀 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 4a에 트랜지스터의 상면도를 도시하고, 도 4a의 일점 쇄선 A-B에 대응한 단면도 A-B를 도 4b에 도시하였다.
도 4b에 도시한 트랜지스터는, 기판(100) 위에 형성된 하지 절연막(103)과, 하지 절연막(103)의 홈부에 형성된 한 쌍의 전극(115)과, 하지 절연막(103) 및 한 쌍의 전극(115) 위에 형성된 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(109)과, 게이트 절연막(109)을 개재하여 고저항 영역(106a)과 중첩하여 형성된 게이트 전극(111)을 갖는다. 상기 트랜지스터는, 상기 트랜지스터를 덮어 형성된 층간 절연막(117)과, 층간 절연막(117), 게이트 절연막(109) 및 산화물 반도체막(106)에 형성된 개구부를 통하여 한 쌍의 전극(115)과 접속하는 배선(119)을 가져도 상관없다.
또한, 하지 절연막(103), 게이트 절연막(109), 게이트 전극(111), 한 쌍의 전극(115), 층간 절연막(117) 및 배선(119)은 각각 하지 절연막(102), 게이트 절연막(108), 게이트 전극(110), 한 쌍의 전극(114), 층간 절연막(116) 및 배선(118)과 같은 재료 및 같은 방법으로 형성하면 좋다.
도 4b에 도시한 트랜지스터는, 한 쌍의 전극(115)이 산화물 반도체막(106)의 하부와 접촉하는 점에서 도 3b에 도시한 트랜지스터와 상이하다. 이와 같은 구조로 함으로써, 한 쌍의 전극(115)을 형성할 때에, 동시에 산화물 반도체막(106)의 일부가 플라즈마나 약액 등에 노출되지 않기 때문에, 산화물 반도체막(106)을 얇게 형성하는 경우(예를 들어, 5nm 이하의 두께로 형성하는 경우) 등에 바람직한 구조이다.
도 4b에 도시한 트랜지스터의 제작 방법의 일례를 이하에 기재한다.
우선, 기판(100)에 하지 절연막(153)을 형성한다(도 8a 참조).
다음에, 하지 절연막(153)을 가공하여 하지 절연막(103)을 형성한다(도 8b 참조).
다음에, 도전막(165)을 형성한다(도 8c 참조).
다음에, CMP 처리를 행하여, 하지 절연막(103)과 상면이 일치한 한 쌍의 전극(115)을 형성한다(도 8d 참조).
다음에, 산화물 반도체막(156)을 형성한다(도 8e 참조).
다음에, 게이트 절연막(109), 도전막(161)을 순차적으로 형성한다(도 8f 참조).
다음에, 도전막(161)을 가공하여 게이트 전극(111)을 형성한다(도 9a 참조).
다음에, 게이트 전극(111)을 마스크로서 사용하여, 게이트 절연막(109)을 통하여 산화물 반도체막(156)의 저항값을 저감하는 불순물(120)을 첨가함으로써, 고저항 영역(106a) 및 저저항 영역(106b)을 갖는 산화물 반도체막(106)을 형성한다(도 9b 참조).
다음에, 층간 절연막(117)을 형성하고, 한 쌍의 전극(115)을 노출하는 개구부를 형성한다. 다음에, 도전막을 형성하고, 상기 도전막을 가공하여 한 쌍의 전극(115) 각각과 접촉하는 배선(119)을 형성한다(도 9c 참조).
상술한 공정을 거쳐, 도 4b에 도시한 트랜지스터를 제작할 수 있다.
본 실시형태에서는, 실시형태 1에서 기재한 CAAC 산화물 재료를 산화물 반도체막(106)에 사용하기 때문에, 전계 효과 이동도가 높고, 또 신뢰성이 높은 트랜지스터를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 2에서 기재한 트랜지스터를 사용하여 제작한 액정 표시 장치에 대하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 형태를 적용한 예에 대하여 설명하지만, 이것에 한정되는 것이 아니다. 예를 들면, EL(Electroluminescence) 표시 장치에 본 발명의 일 형태를 적용하는 것도, 당업자라면 용이하게 상도할 수 있는 것이다.
도 10에 액티브 매트릭스 구동 방식의 액정 표시 장치의 회로도를 도시하였다. 액정 표시 장치는, 소스선 SL_1 내지 소스선 SL_a, 게이트선 GL_1 내지 게이트선 GL_b 및 복수의 화소(200)를 갖는다. 화소(200)는 트랜지스터(230)와, 커패시터(220)와, 액정 소자(210)를 포함한다. 이러한 화소(200)를 매트릭스 형상으로 배치함으로써 액정 표시 장치의 화소부를 구성한다. 또한, 간단히 소스선 또는 게이트선을 가리키는 경우에는, 소스선 SL 또는 게이트선 GL이라고 기재한다.
트랜지스터(230)로서, 실시형태 2에서 기재한 트랜지스터를 사용할 수 있다. 실시형태 2에서 기재한 트랜지스터를 사용함으로써, 소비 전력이 적고, 전기적 특성이 좋고, 또 신뢰성이 높은 액정 표시 장치를 얻을 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터와 그 외의 트랜지스터를 구별하기 위하여, 트랜지스터(230)로서 도시한 기호를 사용한다.
게이트선 GL은 트랜지스터(230)의 게이트와 접속하고, 소스선 SL은 트랜지스터(230)의 소스와 접속하고, 트랜지스터(230)의 드레인은 커패시터(220)의 한쪽의 용량 전극과 액정 소자(210)의 한쪽의 화소 전극과 각각 접속한다. 커패시터(220)의 다른 쪽의 용량 전극 및 액정 소자(210)의 다른 쪽의 화소 전극은 공통 전극과 접속한다. 또한, 공통 전극은 게이트선 GL과 동일 층 또 동일 재료로 형성하여도 좋다.
또한, 게이트선 GL은, 게이트 구동 회로와 접속된다. 게이트 구동 회로는, 실시형태 2에서 기재한 트랜지스터를 포함하여도 좋다. 상기 트랜지스터는 오프 전류를 작게 할 수 있고, 또한 온 상태로 하기 위한 전압을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
또한, 소스선 SL은, 소스 구동 회로와 접속된다. 소스 구동 회로는, 실시형태 2에서 기재한 트랜지스터를 포함하여도 좋다. 상기 트랜지스터는 오프 전류를 작게 할 수 있고, 또한 온 상태로 하기 위한 전압을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다.
또한, 게이트 구동 회로 및 소스 구동 회로 중 어느 하나 또는 양쪽을, 별도로 준비된 기판 위에 형성하고, COG(Chip On Glass), 와이어 본딩, 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속하여도 좋다.
또한, 트랜지스터는 정전기 등에 의하여 파괴되기 쉽기 때문에, 보호 회로를 설치하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선 GL에 트랜지스터(230)의 임계값 전압 이상이 되도록 전위를 인가하면, 소스선 SL로부터 공급된 전하가 트랜지스터(230)의 드레인 전류가 되어 커패시터(220)에 전하가 축적된다. 1행분의 충전 후, 상기 행에 있는 트랜지스터(230)는 오프 상태가 되어 소스선 SL로부터 전압이 인가되지 않게 되지만, 커패시터(220)에 축적된 전하에 의하여 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(220)의 충전을 행한다. 이와 같이 하여, 1행 내지 b행의 충전을 행한다.
또한, 트랜지스터(230)는 오프 전류가 낮은 트랜지스터이기 때문에, 커패시터(220)에 유지된 전하가 빠지기 어렵고 커패시터(220)의 용량을 더 작게 할 수 있어, 충전에 필요한 소비 전력을 저감할 수 있다.
또한, 트랜지스터(230)에 오프 전류가 작은 트랜지스터(실시형태 2에서 기재한 트랜지스터 등)를 사용하는 경우, 전압을 유지하는 기간을 길게 할 수 있다. 이 효과에 의하여, 움직임이 적은 화상(정지 화상을 포함함)에서는, 표시의 재기록 주파수를 저감할 수 있어, 소비 전력을 더 저감할 수 있게 된다. 또한, 커패시터(220)의 용량을 더 작게 하는 것이 가능하게 되기 때문에, 충전에 필요한 소비 전력을 저감할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터를 사용함으로써, 신뢰성이 높고 소비 전력이 적은 액정 표시 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 2에서 기재한 트랜지스터를 사용하여 반도체 기억 장치를 제작하는 예에 대하여 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는, 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써, 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
불휘발성 반도체 기억 장치의 대표적인 예로서는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 해당 플로팅 게이트에 전하를 유지함으로써 기억을 행하는 플래시 메모리가 있다.
상술한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시형태 2에서 기재한 트랜지스터를 적용할 수 있다.
우선, 실시형태 2에서 기재한 트랜지스터를 적용한 반도체 기억 장치인 메모리 셀에 대하여 도 11a 및 도 11b를 사용하여 설명한다.
메모리 셀은 비트선 BL과, 워드선 WL과, 센스 앰프 SAmp와, 트랜지스터 Tr과, 커패시터 C를 갖는다(도 11a 참조).
커패시터 C에 유지된 전위의 시간 변화는, 트랜지스터 Tr의 오프 전류에 의하여 도 11b에 도시한 바와 같이 서서히 저감하는 것이 알려져 있다. 처음에 V0으로부터 V1까지 충전된 전위는 일정 시간이 지나면 data1을 판독하는 한계점인 VA까지 저감된다. 이 기간을 유지 기간 T_1로 한다. 즉, 2치 메모리 셀의 경우에는 유지 기간 T_1 사이에 리프레시할 필요가 있다.
여기서, 트랜지스터 Tr에 실시형태 2에서 기재한 트랜지스터를 적용하면, 오프 전류가 낮기 때문에 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레시할 빈도를 적게 할 수 있어 소비 전력을 저감할 수 있다.
트랜지스터 Tr에 오프 전류가 작은 트랜지스터를 사용하는 경우, 전압을 유지하는 기간을 더 길게 할 수 있기 때문에, 소비 전력을 더 저감할 수 있다. 예를 들어, 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하가 된 실시형태 2에서 기재한 트랜지스터로 메모리 셀을 구성하면, 전력을 공급하지 않고 몇 일간 내지 몇 십년간에 걸쳐 데이터를 유지할 수 있게 된다.
이상과 같이, 본 발명의 일 형태에 의하여, 신뢰성이 높고 소비 전력이 적은 반도체 기억 장치를 얻을 수 있다.
다음에, 실시형태 2에서 기재한 트랜지스터를 적용한, 도 11a 및 도 11b와 다른 반도체 기억 장치인 메모리 셀에 대하여 도 12a 및 도 12b를 사용하여 설명한다.
도 12a는 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터 Tr_1과, 트랜지스터 Tr_1의 게이트와 접속하는 게이트선 GL_1과, 트랜지스터 Tr_1의 소스와 접속하는 소스선 SL_1과, 트랜지스터 Tr_2와, 트랜지스터 Tr_2의 소스와 접속하는 소스선 SL_2와, 트랜지스터 Tr_2의 드레인과 접속하는 드레인선 DL_2와, 커패시터 C와, 커패시터 C의 일단과 접속하는 용량선 CL과, 커패시터 C의 타단, 트랜지스터 Tr_1의 드레인 및 트랜지스터 Tr_2의 게이트와 접속하는 플로팅 게이트 FG를 갖는다.
또한, 본 실시형태에 기재되는 메모리 셀은 플로팅 게이트 FG의 전위에 따라, 트랜지스터 Tr_2의 임계값 전압이 변동되는 것을 이용한 것이다. 예를 들어, 도 12b는 용량선 CL의 전위 VCL과, 트랜지스터 Tr_2를 흐르는 드레인 전류 ID_2의 관계를 설명하는 도면이다.
여기서, 플로팅 게이트 FG는, 트랜지스터 Tr_1을 거쳐, 전위를 조정할 수 있다. 예를 들어, 소스선 SL_1의 전위를 VDD로 한다. 이때, 게이트선 GL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth에 VDD를 부가한 전위 이상으로 함으로써, 플로팅 게이트 FG의 전위를 HIGH로 할 수 있다. 또한, 게이트선 GL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth 이하로 함으로써, 플로팅 게이트 FG의 전위를 LOW로 할 수 있다.
따라서, FG=LOW로 나타낸 VCL-ID_2 커브와, FG=HIGH로 나타낸 VCL-ID_2 커브 중 어느 하나를 얻을 수 있다. 즉, FG=LOW에서는, VCL=0V에서 드레인 전류 ID_2가 작기 때문에, 데이터 0으로 된다. 또한, FG=HIGH에서는, VCL=0V에서 드레인 전류 ID_2가 크기 때문에, 데이터 1로 된다. 이와 같이 하여, 데이터를 기억할 수 있다.
여기서, 트랜지스터 Tr_1에 실시형태 2에서 기재한 트랜지스터를 적용함으로써, 상기 트랜지스터의 오프 전류를 극히 작게 할 수 있기 때문에, 플로팅 게이트 FG에 축적된 전하가 트랜지스터 Tr_1을 통하여 의도하지 않게 누설되는 것을 억제할 수 있다. 따라서, 장기간에 걸쳐 데이터를 유지할 수 있다.
또한, 트랜지스터 Tr_2에 실시형태 2에서 기재한 트랜지스터를 적용하여도 상관없다.
상술한 바와 같이, 본 발명의 일 형태에 의하여, 장기간에 걸쳐 신뢰성이 높고 소비 전력이 적은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 2 내지 실시형태 4를 적용한 전자 기기의 예에 대하여 설명한다.
도 13a는 휴대 정보 단말이다. 도 13a에 도시한 휴대 정보 단말은 하우징(300), 버튼(301), 마이크로폰(302), 표시부(303), 스피커(304), 카메라(305)를 구비하고, 휴대형 전화기로서의 기능을 가져도 좋다. 실시형태 3에서 도시한 표시 장치를 표시부(303) 및 카메라(305)에 적용할 수 있다. 또한, 도시하지 않았지만, 하우징(300) 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 실시형태 4에 기재된 반도체 기억 장치를 적용할 수도 있다.
도 13b는 디스플레이다. 도 13b에 도시한 디스플레이는 하우징(310)과 표시부(311)를 구비한다. 실시형태 3에 따른 표시 장치를 표시부(311)에 적용할 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터를 사용함으로써, 표시부(311)의 크기를 크게 한 경우에도 소비 전력이 적고, 표시 품위가 높은 디스플레이로 할 수 있다.
도 13c는 디지털 스틸 카메라이다. 도 13c에 도시한 디지털 스틸 카메라는 하우징(320)과, 버튼(321)과, 마이크로폰(322)과, 표시부(323)를 구비한다. 실시형태 3에 기재된 표시 장치를 표시부(323)에 적용할 수 있다. 또한, 도시하지 않았지만, 하우징(320) 내부에 포함되는 기억 회로 또는 이미지 센서에 실시형태 4에 기재된 반도체 기억 장치를 적용할 수도 있다.
본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 소비 전력이 적고 성능이 높은 전자 기기를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
100: 기판 102: 하지 절연막
103: 하지 절연막 104: 보호 절연막
106: 산화물 반도체막 108: 게이트 절연막
109: 게이트 절연막 110: 게이트 전극
111: 게이트 전극 112: 측벽 절연막
114: 한 쌍의 전극 115: 한 쌍의 전극
116: 층간 절연막 117: 층간 절연막
118: 배선 119: 배선
120: 불순물 152: 하지 절연막
153: 하지 절연막 154: 보호 절연막
156: 산화물 반도체막 158: 절연막
160: 도전막 161: 도전막
162: 절연막 165: 도전막
200: 화소 210: 액정 소자
220: 커패시터 230: 트랜지스터
300: 하우징 301: 버튼
302: 마이크로폰 303: 표시부
304: 스피커 305: 카메라
310: 하우징 311: 표시부
320: 하우징 321: 버튼
322: 마이크로폰 323: 표시부

Claims (20)

  1. 산화물 재료에 있어서,
    ab면에서 a축 또는 b축의 방향이 서로 상이한 2종류 이상의 결정 부분들을 포함하고,
    상기 결정 부분들의 각각은 상기 ab면에 수직인 방향에서 c축 배향되는 결정을 포함하고,
    상기 결정 부분들의 각각은 상기 ab면에 상기 수직인 방향에서 관찰할 때 적어도 삼각 형상 및 육각 형상의 원자 배열 중 하나를 갖고, 인듐, 주석, 및 아연을 포함하고,
    상기 결정 부분들의 각각은 주석을 포함하는 층을 포함하고,
    인듐:주석:아연의 조성 비율은 2:1:3 (원자수 비율)인, 산화물 재료.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 결정 부분들의 각각은 상기 인듐을 포함하는 층 및 상기 아연을 포함하는 층을 포함하고,
    상기 주석을 포함하는 층은 상기 인듐을 포함하는 층과 상기 아연을 포함하는 층 사이에 개재되는, 산화물 재료.
  4. 제 3 항에 있어서,
    상기 인듐을 포함하는 층, 상기 아연을 포함하는 층, 및 상기 주석을 포함하는 층은 형성면에 평행하는, 산화물 재료.
  5. 제 1 항에 있어서,
    상기 삼각 형상 원자 배열은 정삼각 형상 원자 배열이고, 상기 육각 형상 원자 배열은 정육각 형상 원자 배열인, 산화물 재료.
  6. 제 1 항에 있어서,
    상기 산화물 재료는 비단결정 재료인, 산화물 재료.
  7. 제 1 항에 있어서,
    상기 결정 부분들의 각각은 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 나타내진, 산화물 재료.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 결정 부분들 각각에서 상기 c축에 수직인 방향에서 관찰할 때, 금속 원자들이 층 형상으로 배열되거나, 또는 상기 금속 원자들과 산소 원자들이 층 형상으로 배열된, 산화물 재료.
  9. 제 1 항 또는 제 7 항에 있어서,
    조성이 상이한 제 1 및 제 2 산화물막들을 포함하고, 상기 제 2 산화물막은 결정화되는, 산화물 재료.
  10. 반도체 장치에 있어서,
    게이트 전극과;
    상기 게이트 전극과 접촉하는 게이트 절연막과;
    ab면에서 a축 또는 b축의 방향이 서로 상이한 2종류 이상의 결정 부분들을 포함한 산화물 반도체막을 포함하고,
    상기 결정 부분들의 각각은 상기 ab면에 수직인 방향에서 c축 배향되는 결정을 포함하고,
    상기 결정 부분들의 각각은 상기 ab면에 상기 수직인 방향에서 관찰할 때 적어도 삼각 형상 또는 육각 형상의 원자 배열 중 하나를 갖고, 인듐, 주석, 및 아연을 포함하고,
    상기 결정 부분들의 각각은 상기 주석을 포함하는 층을 포함하고,
    인듐:주석:아연의 조성 비율은 2:1:3 (원자수 비율)이고,
    상기 산화물 반도체막은 상기 게이트 절연막과 접촉하는, 반도체 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 결정 부분들의 각각은 상기 인듐을 포함하는 층 및 상기 아연을 포함하는 층을 포함하고,
    상기 주석을 포함하는 층은 상기 인듐을 포함하는 층과 상기 아연을 포함하는 층 사이에 개재되는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 주석을 포함하는 층, 상기 인듐을 포함하는 층, 및 상기 아연을 포함하는 층은 형성면에 평행하는, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 삼각 형상 원자 배열은 정삼각 형상 원자 배열이고, 상기 육각 형상 원자 배열은 정육각 형상 원자 배열인, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 산화물 반도체막은 절연막 위에 접한, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 절연막은 산화실리콘인, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 산화물 반도체막은 비단결정 산화물 반도체막인, 반도체 장치.
  18. 제 10 항에 있어서,
    상기 결정 부분들의 각각은 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 나타내지는, 반도체 장치.
  19. 제 10 항 또는 제 18 항에 있어서,
    상기 결정 부분들 각각에서 상기 c축에 수직인 방향에서 관찰할 때, 금속 원자들이 층 형상으로 배열되거나, 또는 상기 금속 원자들과 산소 원자들이 층 형상으로 배열된, 반도체 장치.
  20. 제 10 항 또는 제 18 항에 있어서,
    적어도 일부가 상기 산화물 반도체막과 접촉하는 한 쌍의 전극들을 더 포함한, 반도체 장치.
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