WO2019026954A1 - スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器 - Google Patents

スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器 Download PDF

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WO2019026954A1
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sintered body
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oxide
oxide sintered
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正嗣 大山
麻美 糸瀬
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出光興産株式会社
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    • C04B2235/762—Cubic symmetry, e.g. beta-SiC
    • C04B2235/763—Spinel structure AB2O4
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes

Definitions

  • the present invention relates to a sputtering target, an oxide semiconductor thin film, a thin film transistor, and an electronic device.
  • TFTs thin film transistors
  • amorphous silicon films or crystalline silicon films as channel layers of TFTs are mainstream Met.
  • an oxide semiconductor has attracted attention as a material used for a channel layer of a TFT.
  • amorphous oxide semiconductors composed of indium, gallium, zinc and oxygen (In-Ga-Zn-O, hereinafter abbreviated as "IGZO") disclosed in Patent Document 1 are particularly high. It is preferably used because it has carrier mobility. However, IGZO has the disadvantage that the raw material cost is high because In and Ga are used as the raw material.
  • ZTO Zn-Sn-O
  • ITZO In-Sn-Zn-O
  • ITZO has a large thermal expansion coefficient and a low thermal conductivity. Therefore, the sputtering target made of ITZO was likely to generate a crack due to thermal stress during bonding to a Cu or Ti backing plate and during sputtering.
  • the oxide sintered body contains a hexagonal layered compound represented by In 2 O 3 (ZnO) m and a spinel structure compound represented by Zn 2 SnO 4 , and In 2 O 3 ( It has been proposed to improve the strength of the oxide sintered body by setting the aspect ratio of the hexagonal layered compound represented by ZnO) m to 3 or more.
  • Patent Document 4 discloses that aluminum can be contained as long as the effects of the invention are not impaired, in addition to the hexagonal layered compound and the spinel structure compound.
  • Patent document 5 is made of an oxide containing indium element (In), tin element (Sn), zinc element (Zn) and aluminum element (Al), and In 2 O 3 (ZnO) n (n is 2 to No. 20, and a sputtering target containing a spinel structure compound represented by Zn 2 SnO 4 is described.
  • the ITZO sputtering targets of Patent Documents 3 to 5 have the following problems.
  • the sputtering target described in Patent Document 3 increases the integrated power to 200 Wh or more when mixing and grinding the raw material powder.
  • the amount of raw material powder increases, such as in mass production, power is not uniformly transmitted to the whole raw material powder at the time of mixing and pulverizing, and a hexagonal layered compound having an aspect ratio of 3 or more does not uniformly precipitate in the sintered body.
  • the intensity of the target is uneven.
  • Patent Documents 4 and 5 aim to provide a high density and low resistance target, and do not suggest the strength of the sputtering target. Therefore, the sputtering targets described in Patent Documents 4 and 5 do not have a structure that can suppress the occurrence of cracks during sputtering.
  • the present invention has been made in view of the above problems, and it is an object of the present invention to provide a high-strength sputtering target that can suppress the occurrence of cracks during bonding to a backing plate and during sputtering.
  • the following sputtering target, oxide semiconductor thin film, thin film transistor and electronic device are provided.
  • the oxide sintered body has an average crystal grain size of 10 ⁇ m or less, and a difference between the average crystal grain size of the hexagonal layered compound and the average crystal grain size of the spinel compound is 1 ⁇ m or less [1] to [8] ]
  • the sputtering target as described in any one of the above.
  • the oxide sintered body has an average crystal grain size of 10 ⁇ m or less, and a difference between the average crystal grain size of the bixbite structure compound and the average crystal grain size of the spinel compound is 1 ⁇ m or less.
  • the sputtering target according to any one of [1] to [8].
  • the oxide semiconductor thin film which contains an indium element (In), a tin element (Sn), a zinc element (Zn), an X element, and oxygen, and the atomic ratio of each element satisfy
  • In, Zn, Sn, and X represent content of the indium element in the oxide semiconductor thin film, a zinc element, a tin element, and an X element, respectively.
  • X element is Ge, Si, Y, At least one selected from Zr, Al, Mg, Yb, and Ga.
  • FIG. 7 is a longitudinal sectional view showing another embodiment of the quantum tunnel field effect transistor.
  • FIG. 5 is a TEM (transmission electron microscope) photograph of a portion where a silicon oxide layer is formed between a p-type semiconductor layer and an n-type semiconductor layer. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor. It is a longitudinal cross-sectional view for demonstrating the manufacturing procedure of a quantum tunnel field effect transistor.
  • the ordinal numbers “first”, “second”, and “third” used in the present specification are given to avoid confusion of the constituent elements, and are not limited numerically. I will add it.
  • the term “electrically connected” includes the case where they are connected via "something having an electrical function".
  • the “thing having an electrical function” is not particularly limited as long as it can transmit and receive electrical signals between connection targets.
  • “those having some electrical function” include electrodes, wirings, switching elements (such as transistors), resistance elements, inductors, capacitors, elements having various other functions, and the like.
  • the terms “film” or “thin film” and the term “layer” can be interchanged with each other in some cases.
  • the functions of the source and the drain of the transistor may be interchanged when employing transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in the present specification and the like, the terms “source” and “drain” can be used interchangeably.
  • a sputtering target according to an embodiment of the present invention (hereinafter, may be simply referred to as a sputtering target according to the present embodiment) includes an oxide sintered body.
  • the sputtering target according to the present embodiment can be obtained, for example, by cutting and polishing the bulk of the oxide sintered body into a shape suitable as a sputtering target.
  • a sputtering target can also be obtained by bonding a sputtering target material obtained by grinding and polishing the bulk of the oxide sintered body to a backing plate.
  • the target which consists only of an oxide sinter is also mentioned.
  • the shape of the oxide sintered body is not particularly limited, but may be a plate shape as shown by symbol 1 in FIG. 1A or a cylindrical shape as shown by symbol 1A in FIG. 1B.
  • the planar shape may be a rectangle as shown by symbol 1 in FIG. 1A or a circle as shown by symbol 1B in FIG. 1C.
  • the oxide sintered body may be integrally formed, or may be a multi-division type in which the oxide sintered body (symbol 1C) divided into a plurality of parts is fixed to the backing plate 3 as shown in FIG. 1D.
  • the backing plate 3 is a member for holding and cooling the oxide sintered body.
  • the material of the backing plate 3 is not particularly limited, but a material such as Cu, Ti, or SUS is used.
  • the oxide sintered body according to the present embodiment contains indium element (In), tin element (Sn), zinc element (Zn), X element, and oxygen.
  • the oxide sintered body contains the metal element other than the above-mentioned indium element (In), tin element (Sn), zinc element (Zn), and X element, as long as the effects of the present invention are not impaired. Or substantially only indium element (In), tin element (Sn), zinc element (Zn), X element only, or indium element (In), tin element (Sn), zinc element (Zn), X It may consist only of elements.
  • substantially means that 95% by mass or more and 100% by mass or less (preferably 98% by mass or more and 100% by mass or less) of the metal elements of the oxide sintered body are indium elements (In) and tin elements (Sn ), Zinc element (Zn), and X element are meant.
  • the oxide sintered body according to the present embodiment may contain unavoidable impurities in addition to In, Sn, Zn, and Al as long as the effects of the present invention are not impaired. Unavoidable impurities here are elements which are not intentionally added, and mean elements mixed in the raw material or the manufacturing process.
  • the X element includes germanium (Ge), silicon (Si), yttrium (Y), zirconium (Zr), aluminum (Al), magnesium (Mg), ytterbium (Yb), and gallium ( At least one selected from Ga).
  • unavoidable impurities include alkali metals, alkaline earth metals (Li, Na, K, Rb, Ca, Sr, Ba etc.), hydrogen (H) element, boron (B) element, carbon (C) element, They are nitrogen (N) element, fluorine (F) element, and chlorine (Cl) element.
  • the atomic ratio of each element satisfies the following formula (1). 0.001 ⁇ X / (In + Sn + Zn + X) ⁇ 0.05 (1)
  • In the formula (1), In, Zn, Sn and X respectively represent the contents of indium element, zinc element, tin element and X element in the oxide sintered body.
  • X element is Ge, Si, Y And at least one selected from Zr, Al, Mg, Yb and Ga
  • the average bending strength of the oxide sintered body can be sufficiently increased by setting the content ratio of the X element in the oxide sintered body within the range of the above-mentioned formula (1).
  • the element X is preferably silicon element (Si), aluminum element (Al), magnesium element (Mg), ytterbium element (Yb), and gallium element (Ga), and more preferably silicon element (Si) , An aluminum element (Al), and a gallium element (Ga).
  • aluminum element (Al) and gallium element (Ga) are preferable because the composition of the oxide as the raw material is stable and the effect of improving the average bending strength is high.
  • X / (In + Sn + Zn + X) When X / (In + Sn + Zn + X) is 0.001 or more, strength reduction of the sputtering target can be suppressed.
  • X / (In + Sn + Zn + X) When X / (In + Sn + Zn + X) is 0.05 or less, an oxide semiconductor thin film formed using a sputtering target including the oxide sintered body may be etched by a weak acid such as oxalic acid It will be easier. Furthermore, it is possible to suppress a decrease in TFT characteristics, particularly mobility.
  • X / (In + Sn + Zn + X) is preferably 0.001 or more and 0.05 or less, more preferably 0.003 or more and 0.03 or less, and still more preferably 0.005 or more and 0.01 or less.
  • the oxide sintered body according to the present embodiment may contain only one element X, or may contain two or more elements. When two or more X elements are contained, X in the formula (1) is the sum of atomic ratios of X elements.
  • the form in which the X element is present in the oxide sintered body is not particularly defined. Examples of the existence form of the X element in the oxide sintered body include a form existing as an oxide, a form being in solid solution, and a form being segregated in grain boundaries.
  • the bulk resistance of the sputtering target can be sufficiently lowered by setting the content ratio of the element X within the range of the above-mentioned formula (1).
  • the bulk resistance of the sputtering target of the present invention is preferably 50 m ⁇ cm or less, more preferably 25 m ⁇ cm or less, still more preferably 10 m ⁇ cm or less, still more preferably 5 m ⁇ cm or less, particularly preferably 3 m ⁇ cm or less .
  • stable film formation can be performed by direct current sputtering.
  • the bulk resistance value can be measured based on the four probe method (JIS R 1637: 1998) using a known resistivity meter.
  • the average value is preferably taken as the bulk resistance value.
  • the planar shape of the oxide sintered body is a quadrangle, it is preferable to divide the surface into nine equal areas and to set the center point of each quadrangle to nine.
  • the planar shape of the oxide sintered body is circular, it is preferable to divide the square inscribed in the circle into nine equal areas and to set nine central points of each square.
  • the atomic ratio of each element satisfy at least one of the following formulas (2) to (4). 0.40 ⁇ Zn / (In + Sn + Zn) ⁇ 0.80 (2) 0.15 ⁇ Sn / (Sn + Zn) ⁇ 0.40 (3) 0.10 ⁇ In / (In + Sn + Zn) ⁇ 0.35 (4)
  • Zn and Sn respectively represent the contents of indium element, zinc element and tin element in the oxide sintered body.
  • Zn / (In + Sn + Zn) When Zn / (In + Sn + Zn) is 0.4 or more, a spinel phase is easily generated in the oxide sintered body, and the characteristics as a semiconductor can be easily obtained.
  • Zn / (In + Sn + Zn) is 0.80 or less, a reduction in strength due to abnormal grain growth of the spinel phase can be suppressed in the oxide sintered body.
  • the fall of the mobility of an oxide semiconductor thin film can be suppressed because Zn / (In + Sn + Zn) is 0.80 or less.
  • Zn / (In + Sn + Zn) is more preferably 0.50 or more and 0.70 or less.
  • strength by abnormal grain growth of a spinel phase can be suppressed in oxide sinter as Sn / (Sn + Zn) is 0.15 or more.
  • Sn / (Sn + Zn) being 0.40 or less, aggregation of the tin oxide which becomes the cause of the abnormal discharge at the time of a sputter
  • the oxide semiconductor thin film formed into a film using a sputtering target can perform the etching process by weak acids, such as oxalic acid, easily because Sn / (Sn + Zn) is 0.40 or less.
  • Sn / (Sn + Zn) By setting Sn / (Sn + Zn) to at least 0.15, the etching rate can be prevented from becoming too fast, and etching control can be facilitated. It is more preferable that Sn / (Sn + Zn) is 0.15 or more and 0.35 or less.
  • In / (In + Sn + Zn) When In / (In + Sn + Zn) is 0.1 or more, the bulk resistance of the obtained sputtering target can be lowered. In addition, when In / (In + Sn + Zn) is 0.1 or more, the mobility of the oxide semiconductor thin film can be suppressed from being extremely low. When In / (In + Sn + Zn) is 0.35 or less, when sputtering film formation is performed, the film can be suppressed from becoming a conductor, and it becomes easy to obtain characteristics as a semiconductor. More preferably, In / (In + Sn + Zn) is 0.10 or more and 0.30 or less.
  • the atomic ratio of each metal element of the oxide sintered body can be controlled by the blending amount of the raw material.
  • the atomic ratio of each element can be determined by quantitatively analyzing the contained element with an inductively coupled plasma emission spectrometer (ICP-AES).
  • the oxide sintered body according to the present embodiment preferably contains a spinel structure compound represented by Zn 2 SnO 4, a spinel structure compound represented by Zn 2 SnO 4, and In 2 O 3 (ZnO) m wherein m is an integer of 2 to 7. It is more preferable to contain the hexagonal stratiform compound represented by these. M in the formula is an integer of 2 to 7, preferably 3 to 5.
  • the spinel structure compound may be referred to as a spinel compound.
  • m is 2 or more, the compound takes a hexagonal layered structure.
  • m is 7 or less, the bulk resistance of the oxide sintered body is lowered.
  • the hexagonal layered compound composed of indium oxide and zinc oxide is a compound showing an X-ray diffraction pattern belonging to the hexagonal layered compound in the measurement by the X-ray diffraction method.
  • the hexagonal layered compound contained in the oxide sintered body is a compound represented by In 2 O 3 (ZnO) m .
  • the oxide sintered body according to the present embodiment may contain a spinel structure compound represented by Zn 2 SnO 4 and a bixbite structure compound represented by In 2 O 3 .
  • the average crystal grain size of the oxide sintered body according to the present embodiment is preferably 10 ⁇ m or less, more preferably 8 ⁇ m or less, from the viewpoint of preventing abnormal discharge and easiness of production. When the average crystal grain size is 10 ⁇ m or less, abnormal discharge due to grain boundaries can be prevented.
  • the lower limit of the average crystal grain size of the oxide sintered body is not particularly limited, but is preferably 1 ⁇ m or more from the viewpoint of ease of production.
  • the average grain size can be adjusted by changing the selection of raw materials and production conditions. Specifically, a raw material having a small average particle diameter, preferably a raw material having an average particle diameter of 1 ⁇ m or less is used. Furthermore, in sintering, as the sintering temperature is higher or as the sintering time is longer, the average crystal grain size tends to be larger.
  • the average grain size can be measured as follows.
  • the surface of the oxide sintered body is polished, and if the planar shape is a quadrangle, the surface is divided into 16 equal areas, and within a frame of 1000 times (80 ⁇ m ⁇ 125 ⁇ m) at 16 central points of each quadrilateral
  • the particle diameter observed in the above is measured, the average value of the particle diameter of the particles in the 16 frames is determined, and finally the average value of the 16 measured values is taken as the average crystal particle diameter.
  • the surface of the oxide sintered body is polished, and when the planar shape is circular, the square inscribed in the circle is divided into 16 equal areas, and the magnification of 1000 times (80 ⁇ m ⁇ 125 ⁇ m) at 16 central points of each square
  • the particle size of the particles observed in the frame is measured, and the average value of the particle sizes of the particles in the 16 frames is obtained.
  • the particle size of particles having an aspect ratio of less than 2 is measured based on JIS R 1670: 2006, with the particle size of crystal grains as the equivalent circle diameter. Specifically, as a procedure for measuring the equivalent circle diameter, a round ruler is placed on the measurement target grain of the microstructure photograph to read the diameter corresponding to the area of the target grain.
  • the average value of the longest diameter and the shortest diameter is taken as the particle diameter of the particle.
  • the crystal grains can be observed by a scanning electron microscope (SEM).
  • SEM scanning electron microscope
  • the hexagonal layered compound, the spinel compound, and the bixbite structure compound can be confirmed by the methods described in the examples described later.
  • the difference between the average grain size of the hexagonal layered compound and the average grain size of the spinel compound is 1 ⁇ m or less Is preferred.
  • the average crystal grain size of the oxide sintered body according to this embodiment is 10 ⁇ m or less, and the difference between the average crystal grain size of the hexagonal layered compound and the average crystal grain size of the spinel compound is more preferably 1 ⁇ m or less .
  • the difference between the average grain size of the bixbite structure compound and the average crystal grain size of the spinel compound is 1 ⁇ m. It is preferable that it is the following. By setting the average crystal grain size to such a range, the strength of the oxide sintered body can be improved.
  • the average crystal grain size of the oxide sintered body according to the present embodiment is 10 ⁇ m or less, and the difference between the average crystal grain size of the bixbite structure compound and the average crystal grain size of the spinel compound is more preferably 1 ⁇ m or less .
  • the relative density of the oxide sintered body according to the present embodiment is preferably 95% or more, more preferably 96% or more. Since the mechanical strength of the sputtering target is high and the conductivity is excellent because the relative density of the oxide sintered body is 95% or more, the sputtering target is attached to an RF magnetron sputtering apparatus or a DC magnetron sputtering apparatus. The stability of plasma discharge at the time of sputtering can be further enhanced.
  • the relative density of the oxide sintered body is calculated from the intrinsic density of each of indium oxide, zinc oxide, tin oxide and the oxide of the X element, and the composition ratio thereof, and the actuality of the oxide sintered body against the theoretical density The density measured in Table 2 is shown as a percentage.
  • the average bending strength of the oxide sintered body according to the present embodiment is 150 MPa or more, it is possible to suppress the occurrence of cracking due to a high temperature load such as bonding and backing on a backing plate.
  • the average bending strength is based on JIS R 1601: 2008, in which the test piece of a prism is placed on two supports installed at an interval of 30 mm, and a pressing metal is applied to the central part. It is an average value of 30 test pieces of load (3 point bending strength) when a load is applied to the test piece and the test piece breaks.
  • the average bending strength of the oxide sintered body according to the present embodiment is preferably 180 MPa or more, more preferably 210 MPa or more, still more preferably 230 MPa or more, and particularly preferably 250 MPa or more.
  • the Weibull coefficient of the average bending strength of the oxide sintered body according to the present embodiment is preferably 7 or more, more preferably 10 or more, and still more preferably 15 or more.
  • the Weibull coefficient of the average sintered body of the oxide sintered body is preferably 7 or more because variation in strength decreases as the Weibull coefficient increases.
  • the Weibull coefficient is determined from the slope of the Weibull plot by plotting the bending strength on the Weibull probability axis (hereinafter referred to as “Weibull plot”) by the Weibull statistical analysis defined in JIS R 1625: 2010.
  • the oxide sintered body according to the present embodiment includes a mixing step of mixing an indium raw material, a zinc raw material, a tin raw material and an X element raw material, a forming step of forming a raw material mixture, a sintering step of sintering a formed material, and Depending on the sintered body, it can be manufactured through an annealing process. Each step will be specifically described below.
  • the In raw material is not particularly limited as long as it is a compound containing In or a metal.
  • the Zn raw material is also not particularly limited as long as it is a compound containing Zn or a metal.
  • the Sn raw material is not particularly limited as long as it is a compound containing Zn or a metal.
  • the raw material of the X element is not particularly limited as long as it is a compound or metal containing the X element.
  • the In raw material, the Zn raw material, the Sn raw material, and the raw material of the X element are preferably oxides.
  • the raw materials such as indium oxide, zinc oxide, tin oxide, and X element oxide are desirably high purity raw materials, and the purity is 99% by mass or more, preferably 99.9% by mass or more, and more preferably 99% by mass.
  • a raw material of .99% by mass or more is suitably used. This is because when a high purity raw material is used, a sintered body having a dense structure is obtained, and the volume resistivity of the sputtering target made of the sintered body is lowered.
  • the average particle diameter of the primary particle of the metal oxide as a raw material becomes like this.
  • it is 0.01 to 10 micrometer, More preferably, it is 0.05 to 5 micrometer, More preferably, it is 0.1 to 5 micrometer It is.
  • the average particle size is 0.01 ⁇ m or more, aggregation is difficult, and when the average particle size is 10 ⁇ m or less, the mixing property is sufficient, and a sintered body having a fine structure can be obtained.
  • the average particle size is measured by the BET method.
  • a binder such as polyvinyl alcohol or vinyl acetate can be added to the raw material.
  • the mixing of the raw materials can be performed using a conventional mixer such as a ball mill, jet mill and bead mill.
  • the mixture obtained in the mixing step may be shaped immediately, but may be subjected to a calcination treatment prior to shaping.
  • the mixture is fired at 700 ° C. to 900 ° C. for 1 hour to 5 hours.
  • the mixture of the raw material powder which is not subjected to the calcination process, or the mixture subjected to the calcination process, is granulated to improve the flowability and the filling property in the subsequent forming process.
  • Granulation can be performed using a spray dryer or the like.
  • the average particle diameter of secondary particles formed by the granulation treatment is preferably 1 ⁇ m to 100 ⁇ m, more preferably 5 ⁇ m to 100 ⁇ m, and still more preferably 10 ⁇ m to 100 ⁇ m. Since the mixture subjected to the calcination treatment has particles bonded to each other, when the granulation treatment is performed, the crushing treatment is performed before the treatment.
  • the powder or granulated material of the raw material is molded by a method such as die press molding, cast molding or injection molding in the molding step.
  • a method such as die press molding, cast molding or injection molding in the molding step.
  • the sintering temperature is preferably 1200 ° C. or more and 1600 ° C. or less, more preferably 1250 ° C. or more and 1550 ° C. or less, and still more preferably 1300 ° C. or more and 1500 ° C. or less.
  • the temperature rising rate at the time of sintering is from 0.1 ° C./min to 3 ° C./min from room temperature to the sintering temperature.
  • the temperature may be temporarily maintained at 700 ° C. to 800 ° C. for 1 hour to 10 hours, and the temperature may be raised again to the sintering temperature.
  • the sintering time varies depending on the sintering temperature, but is preferably 1 to 50 hours, more preferably 2 to 30 hours, and still more preferably 3 to 20 hours.
  • the atmosphere at the time of sintering may be air or oxygen gas, and these include a reducing gas such as hydrogen gas, methane gas or carbon monoxide gas, or an inert gas such as argon gas or nitrogen gas. It is also good.
  • the annealing step is not essential, when it is carried out, the temperature is usually maintained at 700 ° C. to 1100 ° C. for 1 hour to 5 hours.
  • the sintered body may be once cooled, then heated again for annealing, or may be annealed when the temperature is lowered from the sintering temperature.
  • the atmosphere during the annealing may be air or oxygen gas, and may contain a reducing gas such as hydrogen gas, methane gas or carbon monoxide gas, or an inert gas such as argon gas or nitrogen gas. Good.
  • the sintered body obtained in the above steps (1) to (4) is cut into an appropriate shape, and the surface is polished if necessary to complete the sputtering target.
  • a sintered target is cut into a shape suitable for attachment to a sputtering apparatus to form a sputtering target material (sometimes referred to as a target material), and the target material is adhered to a backing plate.
  • a sputtering target is obtained.
  • surface roughness Ra of a sintered compact is 0.5 micrometer or less.
  • a method of adjusting surface roughness Ra of a sintered compact the method of grinding a sintered compact with a surface grinder is mentioned, for example.
  • the surface of the sputtering target material is preferably finished with a No. 200 to No. 1000 diamond grindstone, particularly preferably with a No. 400 to No. 800 diamond grindstone.
  • the use of a No. 200 or more No. 1,000 diamond grinding wheel can prevent the sputtering target material from being broken.
  • the surface roughness Ra of the sputtering target material is preferably 0.5 ⁇ m or less, and it is preferable to provide a grinding surface having no directivity. If the sputtering target material has a surface roughness Ra of 0.5 ⁇ m or less and is provided with a non-directional polished surface, abnormal discharge and generation of particles can be prevented.
  • the obtained sputtering target material is cleaned.
  • air blow or running water washing can be used.
  • foreign matter can be more effectively removed by suctioning air from the side opposite to the air blow nozzle with a dust collector.
  • ultrasonic cleaning and the like can be further performed.
  • the ultrasonic cleaning is effectively performed by performing multiple oscillation at a frequency of 25 kHz or more and 300 kHz or less.
  • ultrasonic cleaning is preferably performed by performing multiple oscillations of 12 types of frequency in 25 kHz steps in a frequency range of 25 kHz to 300 kHz.
  • the thickness of the sputtering target material is usually 2 mm or more and 20 mm or less, preferably 3 mm or more and 12 mm or less, more preferably 4 mm or more and 9 mm or less, and particularly preferably 4 mm or more and 6 mm or less.
  • a sputtering target can be obtained by bonding the sputtering target material obtained through the above steps and processing to a backing plate.
  • a plurality of sputtering target materials may be attached to one backing plate to form substantially one sputtering target.
  • the sputtering target according to the present embodiment can have a relative density of 98% or more and a bulk resistance of 5 m ⁇ cm or less by the above manufacturing method, and can suppress the occurrence of abnormal discharge when sputtering is performed. Moreover, the sputtering target which concerns on this embodiment can form a high quality oxide semiconductor thin film into a film efficiently, cheaply, and by energy saving.
  • the oxide semiconductor thin film according to the present embodiment contains indium element (In), tin element (Sn), zinc element (Zn), element X, and oxygen, and the atomic ratio of each element is the following formula (1A) Fulfill. 0.001 ⁇ X / (In + Sn + Zn + X) ⁇ 0.05 (1A) (In Formula (1A), In, Zn, Sn, and X represent content of the indium element in the oxide semiconductor thin film, a zinc element, a tin element, and an X element, respectively.
  • X element is Ge, Si, Y, At least one selected from Zr, Al, Mg, Yb, and Ga.
  • the oxide semiconductor thin film according to the present embodiment can be manufactured by a sputtering method using the sputtering target according to the present embodiment.
  • the atomic ratio composition of the oxide semiconductor thin film obtained by the sputtering method reflects the atomic ratio composition of the oxide sintered body in the sputtering target.
  • the oxide semiconductor thin film according to the present embodiment has the above formula By satisfying (1A), the influence on the TFT characteristics can be reduced.
  • the strength of the sputtering target is improved by increasing the amount of the X element, there is a possibility that the TFT characteristics may be deteriorated if the amount is increased too much, and in the oxide semiconductor thin film according to the present embodiment, By forming the oxide semiconductor thin film using a sputtering target so as to satisfy the range of), the effects of improving the target strength and suppressing the deterioration of the TFT characteristics can be obtained in a well-balanced manner.
  • the oxide semiconductor thin film according to the present embodiment When X / (In + Sn + Zn + X) of the oxide semiconductor thin film according to the present embodiment is 0.05 or less, the oxide semiconductor thin film can be easily etched by a weak acid such as oxalic acid. Furthermore, it is possible to suppress a decrease in TFT characteristics, particularly mobility.
  • the X / (In + Sn + Zn + X) of the oxide semiconductor thin film according to the present embodiment is preferably 0.001 or more and 0.05 or less, more preferably 0.003 or more and 0.03 or less, and still more preferably 0. And .005 or more and 0.01 or less, and particularly preferably 0.005 or more and less than 0.01.
  • the atomic ratio of each element satisfies at least one of the following formulas (2A) to (4A). 0.40 ⁇ Zn / (In + Sn + Zn) ⁇ 0.80 (2A) 0.15 ⁇ Sn / (Sn + Zn) ⁇ 0.40 (3A) 0.10 ⁇ In / (In + Sn + Zn) ⁇ 0.35 (4A)
  • Zn / (In + Sn + Zn) ratio is 0.4 or more, a spinel phase is easily generated in the oxide semiconductor thin film, and characteristics as a semiconductor can be easily obtained.
  • Zn / (In + Sn + Zn) is 0.80 or less, a reduction in strength due to abnormal grain growth of the spinel phase can be suppressed in the oxide semiconductor thin film.
  • the fall of the mobility of an oxide semiconductor thin film can be suppressed because Zn / (In + Sn + Zn) is 0.80 or less.
  • Zn / (In + Sn + Zn) is more preferably 0.50 or more and 0.70 or less.
  • Sn / (Sn + Zn) The fall of the intensity
  • Sn / (Sn + Zn) is 0.40 or less, the oxide semiconductor thin film formed using a sputtering target can be easily etched by a weak acid such as oxalic acid.
  • Sn / (Sn + Zn) By setting Sn / (Sn + Zn) to at least 0.15, the etching rate can be prevented from becoming too fast, and etching control can be facilitated. It is more preferable that Sn / (Sn + Zn) is 0.15 or more and 0.35 or less.
  • In / (In + Sn + Zn) When In / (In + Sn + Zn) is 0.1 or more, the mobility of the oxide semiconductor thin film can be suppressed from being extremely low. When In / (In + Sn + Zn) is 0.35 or less, when sputtering film formation is performed, the film can be suppressed from becoming a conductor, and it becomes easy to obtain characteristics as a semiconductor. More preferably, In / (In + Sn + Zn) is 0.10 or more and 0.30 or less.
  • the oxide semiconductor thin film according to the present embodiment is in an amorphous state when deposited by sputtering, and preferably in an amorphous state even after heat treatment (annealing treatment).
  • Examples of the thin film transistor according to the present embodiment include a thin film transistor including the oxide semiconductor thin film according to the present embodiment.
  • oxide semiconductor thin film according to the present embodiment is a channel layer of the thin film transistor.
  • the other element configuration in the thin film transistor is not particularly limited, and a known element configuration can be adopted.
  • the thin film transistor according to this embodiment can be suitably used for an electronic device.
  • the thin film transistor according to the present embodiment can be suitably used for a display device such as a liquid crystal display and an organic EL display.
  • the film thickness of the channel layer in the thin film transistor according to this embodiment is usually 10 nm or more and 300 nm or less, preferably 20 nm or more and 250 nm or less.
  • the channel layer in the thin film transistor according to the present embodiment is generally used in an N-type region, but is combined with various P-type semiconductors such as P-type Si semiconductor, P-type oxide semiconductor, P-type organic semiconductor, etc. It can be used for various semiconductor devices such as transistors.
  • the thin film transistor according to this embodiment can be applied to various integrated circuits such as a field effect transistor, a logic circuit, a memory circuit, and a differential amplifier circuit. Furthermore, in addition to the field effect transistor, the present invention can be applied to an electrostatic induction transistor, a Schottky barrier transistor, a Schottky diode, and a resistor.
  • the configuration of the thin film transistor according to the present embodiment can be adopted without limitation a configuration selected from known configurations such as a bottom gate, a bottom contact, and a top contact.
  • the bottom gate configuration is advantageous because high performance can be obtained compared to amorphous silicon or ZnO thin film transistors.
  • the bottom gate configuration is preferable because it is easy to reduce the number of masks at the time of manufacturing and to easily reduce the manufacturing cost of applications such as large displays.
  • the thin film transistor according to the present embodiment can be suitably used for a display device.
  • a channel etched bottom gate thin film transistor is particularly preferable.
  • the channel-etched bottom gate thin film transistor can manufacture a display panel at a low cost since the number of photomasks in the photolithography process is small.
  • thin film transistors having a channel-etched bottom gate structure and a top contact structure are particularly preferable because they are excellent in characteristics such as mobility and easily industrialized.
  • the thin film transistor 100 includes a silicon wafer 20, a gate insulating film 30, an oxide semiconductor thin film 40, a source electrode 50, a drain electrode 60, and interlayer insulating films 70 and 70A.
  • the silicon wafer 20 is a gate electrode.
  • the gate insulating film 30 is an insulating film that blocks the conduction between the gate electrode and the oxide semiconductor thin film 40, and is provided on the silicon wafer 20.
  • the oxide semiconductor thin film 40 is a channel layer and is provided on the gate insulating film 30.
  • the oxide semiconductor thin film according to the present embodiment is used for the oxide semiconductor thin film 40.
  • the source electrode 50 and the drain electrode 60 are conductive terminals for flowing a source current and a drain current to the oxide semiconductor thin film 40, and are provided so as to be in contact with the vicinity of both ends of the oxide semiconductor thin film 40.
  • the interlayer insulating film 70 is an insulating film that blocks conduction between the source electrode 50 and the drain electrode 60 and the oxide semiconductor thin film 40 except for the contact portion.
  • the interlayer insulating film 70A is an insulating film that blocks conduction between the source electrode 50, the drain electrode 60, and the oxide semiconductor thin film 40 except for the contact portion.
  • the interlayer insulating film 70A is also an insulating film that blocks the conduction between the source electrode 50 and the drain electrode 60.
  • the interlayer insulating film 70A is also a channel layer protective layer.
  • the structure of the thin film transistor 100A is the same as that of the thin film transistor 100, but the source electrode 50 and the drain electrode 60 are provided in contact with both the gate insulating film 30 and the oxide semiconductor thin film 40.
  • the point is different.
  • an interlayer insulating film 70B is integrally provided to cover the gate insulating film 30, the oxide semiconductor thin film 40, the source electrode 50, and the drain electrode 60.
  • the materials for forming the drain electrode 60, the source electrode 50, and the gate electrode can be arbitrarily selected.
  • an electrode material is not limited to silicon.
  • transparent electrodes such as indium tin oxide (ITO), indium zinc oxide (IZO), ZnO, and SnO 2
  • metal electrodes such as Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, and Ta
  • metal electrodes or laminated electrodes of alloys containing these can be used.
  • the gate electrode may be formed on a substrate such as glass.
  • the material for forming the interlayer insulating films 70, 70A, 70B is not particularly limited, and a commonly used material can be arbitrarily selected.
  • a material for forming the interlayer insulating films 70, 70A, 70B specifically, for example, SiO 2 , SiN x , Al 2 O 3 , Ta 2 O 5 , TiO 2 , MgO, ZrO 2 , CeO 2 , K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3 , Y 2 O 3 , Y 2 O 3 , HfO 2 , CaHfO 3 , PbTiO 3 , PbTa 2 O 6 , SrTiO 3 , Sm 2 O 3 , and AlN etc.
  • Compounds can be used.
  • the thin film transistor according to this embodiment is a back channel etch type (bottom gate type)
  • a protective film on the drain electrode, the source electrode, and the channel layer.
  • the durability can be easily improved even when the TFT is driven for a long time.
  • a gate insulating film is formed on a channel layer.
  • the protective film or the insulating film can be formed by, for example, CVD, but it may result in a process due to high temperature. Further, the protective film or the insulating film often contains an impurity gas immediately after deposition, and it is preferable to perform heat treatment (annealing treatment). By removing the impurity gas by heat treatment, a stable protective film or insulating film can be obtained, and a highly durable TFT element can be easily formed.
  • the TFT characteristics are hardly affected by the influence of the temperature in the CVD process and the heat treatment thereafter, so that the TFT characteristics can be obtained even when the protective film or the insulating film is formed. Stability can be improved.
  • the on / off characteristic is a factor that determines the display performance of the display.
  • the on / off ratio is preferably 6 digits or more.
  • the On current is important for current drive, but the On / Off ratio is preferably 6 digits or more.
  • the thin film transistor according to the present embodiment preferably has an On / Off ratio of 1 ⁇ 10 6 or more.
  • the mobility of the TFT according to this embodiment is preferably 5 cm 2 / Vs or more, and more preferably 10 cm 2 / Vs or more. The saturation mobility is obtained from the transfer characteristics when a drain voltage of 20 V is applied.
  • Id is a current between the source and drain electrodes
  • Vg is a gate voltage when a voltage Vd is applied between the source and drain electrodes.
  • the threshold voltage (Vth) is preferably -3.0 V or more and 3.0 V or less, more preferably -2.0 V or more and 2.0 V or less, and still more preferably -1.0 V or more and 1.0 V or less.
  • the threshold voltage (Vth) is -3.0 V or more, a high mobility thin film transistor can be obtained.
  • the threshold voltage (Vth) is 3.0 V or less, a thin film transistor having a small off current and a large on / off ratio can be obtained.
  • the on / off ratio is preferably 10 6 or more and 10 12 or less, more preferably 10 7 or more and 10 11 or less, and still more preferably 10 8 or more and 10 10 or less.
  • the on / off ratio is 10 6 or more
  • the liquid crystal display can be driven.
  • the on / off ratio is 10 12 or less
  • driving of the organic EL with large contrast can be performed.
  • the off current can be reduced to 10 -11 A or less, and when a thin film transistor is used as a transfer transistor or reset transistor of a CMOS image sensor, the image retention time is extended. It is possible to improve the sensitivity.
  • the oxide semiconductor thin film according to the present embodiment can also be used for a quantum tunnel field effect transistor (FET).
  • FET quantum tunnel field effect transistor
  • FIG. 4 shows a schematic view (longitudinal sectional view) of a quantum tunneling field effect transistor (FET) according to one embodiment.
  • the quantum tunnel field effect transistor 501 includes a p-type semiconductor layer 503, an n-type semiconductor layer 507, a gate insulating film 509, a gate electrode 511, a source electrode 513, and a drain electrode 515.
  • the p-type semiconductor layer 503, the n-type semiconductor layer 507, the gate insulating film 509, and the gate electrode 511 are stacked in this order.
  • the source electrode 513 is provided on the p-type semiconductor layer 503.
  • the drain electrode 515 is provided on the n-type semiconductor layer 507.
  • the p-type semiconductor layer 503 is a p-type group IV semiconductor layer, and here is a p-type silicon layer.
  • the n-type semiconductor layer 507 is an n-type oxide semiconductor thin film according to the above embodiment.
  • the source electrode 513 and the drain electrode 515 are conductive films.
  • an insulating layer may be formed on the p-type semiconductor layer 503.
  • the p-type semiconductor layer 503 and the n-type semiconductor layer 507 are connected via a contact hole which is a region in which the insulating layer is partially opened.
  • the quantum tunnel field effect transistor 501 may include an interlayer insulating film covering the upper surface thereof.
  • the quantum tunnel field effect transistor 501 controls the current tunneling through the energy barrier formed by the p-type semiconductor layer 503 and the n-type semiconductor layer 507 by the voltage of the gate electrode 511, and switches the current. (FET).
  • FET field effect transistor
  • FIG. 5 shows a schematic view (longitudinal sectional view) of a quantum tunnel field effect transistor 501A according to another embodiment.
  • the configuration of the quantum tunnel field effect transistor 501A is the same as that of the quantum tunnel field effect transistor 501, except that a silicon oxide layer 505 is formed between the p-type semiconductor layer 503 and the n-type semiconductor layer 507.
  • the presence of the silicon oxide layer can reduce the off current.
  • the thickness of the silicon oxide layer 505 is preferably 10 nm or less. By setting the thickness to 10 nm or less, it is possible to prevent the tunnel current from flowing or to prevent the formed energy barrier from forming or changing the barrier height, and the tunneling current may be reduced or changed. It can be prevented.
  • the thickness of the silicon oxide layer 505 is preferably 8 nm or less, more preferably 5 nm or less, still more preferably 3 nm or less, and still more preferably 1 nm or less.
  • FIG. 6 shows a TEM photograph of a portion where the silicon oxide layer 505 is formed between the p-type semiconductor layer 503 and the n-type semiconductor layer 507.
  • the n-type semiconductor layer 507 is an n-type oxide semiconductor.
  • the oxide semiconductor included in the n-type semiconductor layer 507 may be amorphous. Since the oxide semiconductor forming the n-type semiconductor layer 507 is amorphous, it can be etched by an organic acid such as oxalic acid, and the difference in etching rate with other layers becomes large. It can be etched well without any influence.
  • the oxide semiconductor forming the n-type semiconductor layer 507 may be crystalline. By being crystalline, the band gap is larger than in the case of amorphous, and off current can be reduced. Since the work function can also be increased, the current for tunneling the energy barrier formed by the p-type Group IV semiconductor material and the n-type semiconductor layer 507 can be easily controlled.
  • the manufacturing method of the quantum tunnel field effect transistor 501 is not particularly limited, the following method can be exemplified.
  • the gate insulating film 509 and the gate electrode 511 are formed in this order on the n-type semiconductor layer 507.
  • an interlayer insulating film 519 is provided to cover the insulating film 505A, the n-type semiconductor layer 507, the gate insulating film 509, and the gate electrode 511.
  • the insulating film 505A and the interlayer insulating film 519 on the p-type semiconductor layer 503 are partially opened to form a contact hole 519A, and a source electrode 513 is provided in the contact hole 519A.
  • the gate insulating film 509 and the interlayer insulating film 519 on the n-type semiconductor layer 507 are partially opened to form the contact hole 519B, and the drain electrode 515 is formed in the contact hole 519B.
  • the quantum tunnel field effect transistor 501 can be manufactured by the above procedure.
  • the thin film transistor according to the present embodiment is preferably a channel doped thin film transistor.
  • a channel-doped transistor is a transistor in which carrier of the channel is appropriately controlled by n-type doping instead of oxygen deficiency that is variable to external stimuli such as atmosphere and temperature, and has high mobility and high reliability. A compatible effect is obtained.
  • the thin film transistor according to the present embodiment can be applied to various integrated circuits such as a field effect transistor, a logic circuit, a memory circuit, and a differential amplifier circuit, and can be applied to electronic devices and the like. Furthermore, the thin film transistor according to the present embodiment can be applied to an electrostatic induction transistor, a Schottky barrier transistor, a Schottky diode, and a resistor in addition to the field effect transistor.
  • the thin film transistor according to the present embodiment can be suitably used for a display device, a solid-state imaging device, and the like.
  • the case where the thin film transistor according to the present embodiment is used for a display device and a solid-state imaging device will be described.
  • FIG. 8A is a top view of the display device according to the present embodiment.
  • FIG. 8B is a circuit diagram for describing a circuit of the pixel section in the case of applying a liquid crystal element to the pixel section of the display device according to the present embodiment.
  • FIG. 8B is a circuit diagram for demonstrating the circuit of a pixel part in the case of applying an organic EL element to the pixel part of the display apparatus which concerns on this embodiment.
  • the thin film transistor according to this embodiment can be used as the transistor provided in the pixel portion. Since the thin film transistor according to this embodiment can easily be an n-channel transistor, part of a driver circuit that can be formed using an n-channel transistor is formed over the same substrate as the transistor in the pixel portion. By using the thin film transistor described in this embodiment for the pixel portion and the driver circuit, a highly reliable display device can be provided.
  • FIG. 8A An example of a top view of an active matrix display device is shown in FIG. 8A.
  • a pixel portion 301, a first scan line driver circuit 302, a second scan line driver circuit 303, and a signal line driver circuit 304 are formed over a substrate 300 of a display device.
  • a plurality of signal lines are extended from the signal line driver circuit 304, and a plurality of scan lines are extended from the first scan line driver circuit 302 and the second scan line driver circuit 303.
  • Pixels each having a display element are provided in a matrix at intersections of the scan lines and the signal lines.
  • the substrate 300 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) through a connection portion such as a flexible printed circuit (FPC).
  • a timing control circuit also referred to as a controller or a control IC
  • FPC flexible printed circuit
  • the first scan line driver circuit 302, the second scan line driver circuit 303, and the signal line driver circuit 304 are formed over the same substrate 300 as the pixel portion 301. Therefore, the number of parts such as a drive circuit provided outside is reduced, so that cost can be reduced. Further, in the case where a driver circuit is provided outside the substrate 300, it is necessary to extend the wiring, which increases the number of connections between the wirings. In the case where the driver circuit is provided over the same substrate 300, the number of connections between the wirings can be reduced, which can improve the reliability or the yield.
  • FIG. 8B an example of a circuit configuration of a pixel is illustrated in FIG. 8B.
  • a circuit of a pixel portion which can be applied to a pixel portion of a VA liquid crystal display device is shown.
  • the circuit of this pixel portion can be applied to a configuration having a plurality of pixel electrodes in one pixel. Each pixel electrode is connected to a different transistor, and each transistor is configured to be driven by different gate signals. Thus, signals applied to individual pixel electrodes of multi-domain designed pixels can be controlled independently.
  • the gate wiring 312 of the transistor 316 and the gate wiring 313 of the transistor 317 are separated so as to be supplied with different gate signals.
  • the source electrode or drain electrode 314 which functions as a data line is used in common by the transistor 316 and the transistor 317.
  • the transistor according to this embodiment can be used as the transistor 316 and the transistor 317. Thus, a highly reliable liquid crystal display device can be provided.
  • a first pixel electrode is electrically connected to the transistor 316, and a second pixel electrode is electrically connected to the transistor 317.
  • the first pixel electrode and the second pixel electrode are separated.
  • the shapes of the first pixel electrode and the second pixel electrode are not particularly limited.
  • the first pixel electrode may be V-shaped.
  • the gate electrode of the transistor 316 is connected to the gate wiring 312, and the gate electrode of the transistor 317 is connected to the gate wiring 313.
  • Different gate signals can be supplied to the gate wiring 312 and the gate wiring 313, operation timings of the transistor 316 and the transistor 317 can be different, and alignment of liquid crystals can be controlled.
  • a storage capacitor may be formed of the capacitor wiring 310, a gate insulating film functioning as a dielectric, and a capacitor electrode electrically connected to the first pixel electrode or the second pixel electrode.
  • the multi-domain structure includes a first liquid crystal element 318 and a second liquid crystal element 319 in one pixel.
  • the first liquid crystal element 318 is composed of a first pixel electrode, a counter electrode, and a liquid crystal layer in between
  • the second liquid crystal element 319 is composed of a second pixel electrode, a counter electrode, and a liquid crystal layer in between .
  • the pixel portion is not limited to the configuration shown in FIG. 8B.
  • a switch, a resistor, a capacitor, a transistor, a sensor, or a logic circuit may be added to the pixel portion illustrated in FIG. 8B.
  • FIG. 8C Another example of the circuit configuration of the pixel is shown in FIG. 8C.
  • a structure of a pixel portion of a display device using an organic EL element is shown.
  • FIG. 8C is a diagram illustrating an example of a circuit of the applicable pixel unit 320.
  • the oxide semiconductor thin film according to this embodiment can be used for a channel formation region of an n-channel transistor.
  • Digital time grayscale driving can be applied to the circuit of the pixel portion.
  • the thin film transistor according to this embodiment can be used for the switching transistor 321 and the driving transistor 322. Thereby, a highly reliable organic EL display device can be provided.
  • the circuit configuration of the pixel portion is not limited to the configuration shown in FIG. 8C.
  • a switch, a resistor, a capacitor, a sensor, a transistor, or a logic circuit may be added to the circuit in the pixel portion illustrated in FIG. 8C.
  • the above is the description in the case where the thin film transistor according to the present embodiment is used for a display device.
  • a CMOS (Complementary Metal Oxide Semiconductor) image sensor is a solid-state imaging device that holds a potential in a signal charge storage unit and outputs the potential to a vertical output line through an amplification transistor. If there is a leakage current in the reset transistor and / or the transfer transistor included in the CMOS image sensor, the leakage current causes charging or discharging, and the potential of the signal charge storage portion changes. When the potential of the signal charge storage portion changes, the potential of the amplification transistor also changes, resulting in a value deviated from the original potential, and the captured image is degraded.
  • CMOS Complementary Metal Oxide Semiconductor
  • the amplification transistor may be either a thin film transistor or a bulk transistor.
  • FIG. 9 is a diagram showing an example of a pixel configuration of a CMOS image sensor.
  • the pixels are composed of a photodiode 3002 which is a photoelectric conversion element, a transfer transistor 3004, a reset transistor 3006, an amplification transistor 3008, and various wirings, and a plurality of pixels are arranged in a matrix to form a sensor.
  • a selection transistor electrically connected to the amplification transistor 3008 may be provided.
  • “OS” described in the transistor symbol indicates an oxide semiconductor
  • Si indicates silicon, which represents a preferable material when applied to each transistor. The same applies to the subsequent drawings.
  • the photodiode 3002 is connected to the source side of the transfer transistor 3004, and a signal charge storage unit 3010 (FD: also referred to as floating diffusion) is formed on the drain side of the transfer transistor 3004.
  • the signal charge storage unit 3010 is connected to the source of the reset transistor 3006 and the gate of the amplification transistor 3008.
  • the reset power supply line 3110 can be eliminated.
  • the oxide semiconductor thin film according to this embodiment may be used for the photodiode 3002, and the same material as the oxide semiconductor thin film used for the transfer transistor 3004 and the reset transistor 3006 may be used. The above is the description in the case where the thin film transistor according to the present embodiment is used for a solid-state imaging device.
  • a sputtering target made of an ITZO-based oxide sintered body containing an X element was produced.
  • the characteristics of the sputtering target made of the ITZO-based oxide sintered body containing the X element were compared with the characteristics of the sputtering target made of the ITZO-based oxide sintered body not containing the X element.
  • the specific procedure is as follows.
  • polyvinyl alcohol was added to these raw materials as a molding binder, and mixed and granulated for 72 hours in a wet ball mill.
  • the granulated product is uniformly filled in a mold having an inner diameter of 120 mm ⁇ 120 mm ⁇ 7 mm, pressure-formed by a cold press, and then pressure is applied by a cold isostatic pressure device (CIP) at a pressure of 196 MPa. Molded.
  • the shaped body thus obtained is heated to 780 ° C. in an oxygen atmosphere in a sintering furnace, held at 780 ° C. for 5 hours, further heated to 1400 ° C., and kept at this temperature (1400 ° C.) for 20 hours After holding, it was furnace cooled to obtain an oxide sintered body.
  • the temperature rise rate was 2 ° C./min.
  • the obtained oxide sintered body was cut, surface-polished, and the crystal structure was examined by an X-ray diffraction measurement apparatus (XRD).
  • XRD X-ray diffraction measurement apparatus
  • the hexagonal layer represented by In 2 O 3 (ZnO) m (wherein m is an integer from 2 to 7) It was confirmed that a compound and a spinel compound represented by Zn 2 SnO 4 were present.
  • the sample numbers 18 and 21 were single phase of spinel compound represented by Zn 2 SnO 4 .
  • sample numbers 25 and 26 it was confirmed that a bixbyite structure compound and a spinel compound represented by Zn 2 SnO 4 were present.
  • the measurement conditions of XRD are as follows.
  • C 1 to C n respectively indicate the content (mass%) of the oxide sintered body or the constituent material of the oxide sintered body, and ⁇ 1 to n n are C 1 to C
  • the density (g / cm 3 ) of each constituent corresponding to n is shown.
  • the value of the specific gravity of the oxide described in the Chemical Handbook, Basic Edition I, Nippon Chemical Edition, Second Revised Edition (Maruzen Co., Ltd.) was used. .
  • the bulk resistance value is measured based on the four probe method (JIS R 1637: 1998) using a resistivity meter (Mitsubishi Chemical Co., Ltd., product name Loresta GP MCP-T610). It was measured. The thickness of the sample was 5 mm, the measurement location was nine locations, and the average value of the measurement values at nine locations was taken as the bulk resistance value. Since the planar shape of the oxide sintered body was a quadrangle, the measurement site was divided into nine equal areas, and nine central points of each quadrangle were used.
  • Weibull coefficient Weibull coefficient of average bending strength is plotted on the Weibull probability axis by the Weibull statistical analysis method defined in JIS R 1625: 2010 (hereinafter referred to as “Weibl plot”), It calculated
  • Average grain size The average grain size of the hexagonal layered compound, the average grain size of the spinel compound, and the average grain size of the bixbite structure compound were determined, respectively, and the absolute value of the difference in the average grain size was determined. .
  • the average grain size was measured in the same manner as the method described in the above embodiment.
  • the oxide sintered body contains particles of a bixbite structure compound is that according to SEM-EPMA, the crystal particles contain only In element and oxygen atom, or In element, Sn element And, it was judged from the fact that the In element is 90 atomic% or more in the atomic% ratio of the In element and the Sn element (In element: Sn element) containing an oxygen atom.
  • the samples having sample X have an average yield strength and Weibull coefficient compared with the samples not containing the sample (samples No. 19, 20, and 21). Was large, and the average grain size was small.
  • the bulk resistance of the samples containing X element was similar to that of the samples not containing (element Nos. 19, 20 and 21), or the sample containing X element (samples)
  • the numbers 1 to 18 and 22 to 27 were somewhat smaller.
  • the relative density was similar between the samples containing X element (samples 1 to 18, 22 to 27) and the samples not containing X (samples 19, 20, 21).
  • samples containing X element have an average bending strength of 150 MPa or more, a bulk resistance of 2.69 m ⁇ cm or less, a Weibull coefficient of 7 or more, an average crystal grain size Was 10 ⁇ m or less.
  • the difference between the average crystal grain size of the hexagonal layered compound and the average crystal grain size of the spinel compound was 1 ⁇ m or less.
  • the difference between the average crystal grain size of the bixbite structure compound and the average crystal grain size of the spinel compound was 1 ⁇ m or less.
  • the Weibull coefficient increases as the Al content increases, when comparing the plurality of samples in which the In, Sn, and Zn contents are constant and the Al element content as the X element is different.
  • the Al content exceeded 3 atomic%, the rise effect was saturated.
  • the Weibull coefficient becomes larger as the content of Si increases. Although it rose, when the Si content exceeded 3 atomic%, the rise effect was saturated.
  • a thin film transistor was manufactured by the following steps.
  • (1) Film Forming Step The oxide sintered body according to each sample number was ground and polished to produce a sputtering target of 4 inches ⁇ ⁇ 5 mmt. Specifically, it was produced by bonding a cut and ground sintered body to a backing plate. The bonding rate was 98% or more for all targets. No crack was generated in the oxide sintered body at the time of bonding of the oxide sintered body to the backing plate, and the sputtering target was successfully manufactured. The bonding rate (bonding rate) was confirmed by X-ray CT.
  • a thin film (oxide of 50 nm) is formed on a silicon wafer 20 (gate electrode) with a thermal oxide film (gate insulating film) under the film forming conditions shown in Table 3 by sputtering.
  • the semiconductor layer was formed.
  • sputtering was performed using a mixed gas of high purity argon and 20% high purity oxygen as a sputtering gas. At this time, no crack was generated in the sputtering target.
  • the oxide semiconductor film formed on a silicon wafer was subjected to X-ray diffraction (XRD) measurement of the film after sputtering (immediately after film deposition) and the film after heat treatment after film formation. As a result of evaluation, it was amorphous before heating and was amorphous even after heating.
  • XRD X-ray diffraction
  • the above Id is the current between the source and drain electrodes, and Vg is the gate voltage when the voltage Vd is applied between the source and drain electrodes.
  • the S value is the gate voltage difference when the drain current goes from 10 pA to 100 pA.
  • the sputtering target of the present invention can be used to form an oxide semiconductor layer of a thin film transistor which drives a display device such as a liquid crystal display or an organic EL display.
  • a transparent conductive film used for a light receiving element, a display element, an electrode in a touch panel, a transparent heating element for antifogging, or the like can be manufactured using the sputtering target of the present invention.

Abstract

インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１）を満たし、さらにＺｎ2ＳｎＯ4で表されるスピネル構造化合物を含む、酸化物焼結体を備える、スパッタリングターゲット。　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１）　（式（１）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物焼結体中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）

Description

スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器
　本発明は、スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器に関する。
　従来、薄膜トランジスタ（以下、「ＴＦＴ」という。）で駆動する方式の液晶ディスプレイまたは有機ＥＬディスプレイなどの表示装置では、ＴＦＴのチャネル層に非晶質シリコン膜または結晶質シリコン膜を採用したものが主流であった。
　一方で、近年では、ディスプレイの高精細化の要求に伴い、ＴＦＴのチャネル層に使用される材料として酸化物半導体が注目されている。
　酸化物半導体のなかでも特に、特許文献１に開示されるインジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と略記する。）は、高いキャリア移動度を有するため、好ましく用いられている。しかしながら、ＩＧＺＯは、原料としてＩｎおよびＧａを使用するため原料コストが高いといった欠点がある。
　原料コストを安くする観点から、Ｚｎ－Ｓｎ－Ｏ（以下「ＺＴＯ」と略記する）（特許文献２）または、ＩＧＺＯのＧａの代わりにＳｎを添加したＩｎ－Ｓｎ－Ｚｎ－Ｏ（以下「ＩＴＺＯ」と略記する）（特許文献３）が提案されている。なかでもＩＴＺＯは、ＩＧＺＯに比べ移動度も非常に高いことからＩＧＺＯに次ぐ材料として注目を集めている。
　しかしながら、ＩＴＺＯは、酸化物半導体に用いる材料のなかでも熱膨張係数が大きく、熱伝導率が低い。そのため、ＩＴＺＯからなるスパッタリングターゲットは、ＣｕまたはＴｉ製のバッキングプレートへのボンディング時および、スパッタリング時に熱応力によりクラックを発生しやすかった。
　そこで特許文献３では、酸化物焼結体中にＩｎ２Ｏ３（ＺｎＯ）ｍで表される六方晶層状化合物とＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含み、かつＩｎ２Ｏ３（ＺｎＯ）ｍで表される六方晶層状化合物のアスペクト比を３以上とすることで、酸化物焼結体の強度を向上させるという提案がなされている。
　一方、特許文献４には、六方晶層状化合物とスピネル構造化合物の他に、発明の効果を損なわない限り、アルミニウムを含むことができることが開示されている。
　特許文献５には、インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）およびアルミニウム元素（Ａｌ）を含有する酸化物からなり、Ｉｎ２Ｏ３（ＺｎＯ）ｎ（ｎは２～２０である）で表わされるホモロガス構造化合物およびＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含むスパタッリングターゲットが記載されている。
国際公開第２０１２／０６７０３６号 特開２０１７－３６４９７号公報 国際公開第２０１３／１７９６７６号 国際公開第２００７／０３７１９１号 特開２０１４－９８２０４号公報
　しかしながら、特許文献３～５のＩＴＺＯスパッタリングターゲットには以下の問題があった。
　特許文献３に記載のスパッタリングターゲットはＩｎ２Ｏ３（ＺｎＯ）ｍで表される六方晶層状化合物のアスペクト比を３以上にするために、原料粉末を混合粉砕する際に積算動力を２００Ｗｈ以上にする必要がある。また、量産等、原料粉末量が多くなると、混合粉砕時に原料粉末全体に均一に動力が伝達されず、アスペクト比が３以上の六方晶層状化合物が焼結体中に均一に析出せず、スパッタリングターゲットの強度にムラが生じるといった欠点があった。
　特許文献４、５は、高密度かつ低抵抗のターゲットの提供を目的としており、スパッタリングターゲットの強度については、示唆しない。そのため、特許文献４および５に記載のスパッタリングターゲットは、スパッタリング時にクラックの発生を抑制できる構造ではなかった。
　本発明は上記課題に鑑みてなされたものであり、その目的は、バッキングプレートへのボンディング時およびスパッタリング時にクラックの発生を抑制できる高強度のスパッタリングターゲットを提供することである。
　本発明によれば、以下のスパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器が提供される。
［１］．インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１）を満たし、さらにＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含む、酸化物焼結体を備える、スパッタリングターゲット。
　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１）
　（式（１）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物焼結体中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）
［２］．前記酸化物焼結体は、式（１）で示す原子比が０．００３以上、０．０３以下である、［１］に記載のスパッタリングターゲット。
［３］．さらに、前記酸化物焼結体が、下記式（２）を満たす、［１］または［２］に記載のスパッタリングターゲット。
　　０．４０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８０　　　　　　　　・・・（２）
［４］．さらに、前記酸化物焼結体が、下記式（３）を満たす、［１］～［３］のいずれか一つに記載のスパッタリングターゲット。
　０．１５≦Ｓｎ／（Ｓｎ＋Ｚｎ）≦０．４０　　　　　　　　　　　・・・（３）
［５］．さらに、前記酸化物焼結体が、下記式（４）を満たす、［１］～［４］のいずれか一つに記載のスパッタリングターゲット。
　０．１０　≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．３５　　　　　　・・・（４）
［６］．前記酸化物焼結体は、Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍは２～７である）で表わされる六方晶層状化合物を含む、［１］～［５］のいずれか一つに記載のスパッタリングターゲット。
［７］．前記酸化物焼結体は、平均抗折力が１５０ＭＰａ以上である、［１］～［６］のいずれか一つに記載のスパッタリングターゲット。
［８］．前記酸化物焼結体は、平均抗折力のワイブル係数が７以上である、［１］～［７］のいずれか一つに記載のスパッタリングターゲット。
［９］．前記酸化物焼結体は、平均結晶粒径が１０μｍ以下であり、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下である、［１］～［８］のいずれか一つに記載のスパッタリングターゲット。
［１０］．前記酸化物焼結体は、平均結晶粒径が１０μｍ以下であり、ビックスバイト構造化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下である、
　［１］～［８］のいずれか一項に記載のスパッタリングターゲット。
［１１］．インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１Ａ）を満たす、酸化物半導体薄膜。
　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１Ａ）
　（式（１Ａ）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物半導体薄膜中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）
［１２］．［１１］に記載の酸化物半導体薄膜を用いた薄膜トランジスタ。
［１３］．［１２］に記載の薄膜トランジスタを用いた電子機器。
　本発明によれば、バッキングプレートへのボンディング時および、スパッタリング時にクラックの発生を抑制できる高強度のスパッタリングターゲットを提供できる。
本発明の一実施形態に係るターゲットの形状を示す斜視図である。 本発明の一実施形態に係るターゲットの形状を示す斜視図である。 本発明の一実施形態に係るターゲットの形状を示す斜視図である。 本発明の一実施形態に係るターゲットの形状を示す斜視図である。 本発明の一実施形態に係る薄膜トランジスタを示す縦断面図である。 本発明の一実施形態に係る薄膜トランジスタを示す縦断面図である。 本発明の一実施形態に係る量子トンネル電界効果トランジスタを示す縦断面図である。 量子トンネル電界効果トランジスタの他の実施形態を示す縦断面図である。 図５において、ｐ型半導体層とｎ型半導体層の間に酸化シリコン層が形成された部分のＴＥＭ（透過型電子顕微鏡）写真である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図である。 本発明の一実施形態に係る薄膜トランジスタを用いた表示装置を示す上面図である。 ＶＡ型液晶表示装置の画素に適用することができる画素部の回路を示す図である。 有機ＥＬ素子を用いた表示装置の画素部の回路を示す図である。 本発明の一実施形態に係る薄膜トランジスタを用いた固体撮像素子の画素部の回路を示す図である。 実施例において、Ｉｎ：Ｓｎ：Ｚｎ＝３０：１５：５５の場合の酸化物焼結体のＸ元素含有量と平均抗折力の関係を示す図である。 実施例において、Ｉｎ：Ｓｎ：Ｚｎ＝３０：１５：５５の場合の酸化物焼結体のＸ元素含有量と相対密度の関係を示す図である。 実施例において、Ｉｎ：Ｓｎ：Ｚｎ＝３０：１５：５５の場合の酸化物焼結体のＸ元素含有量とバルク抵抗の関係を示す図である。 実施例において、Ｉｎ：Ｓｎ：Ｚｎ＝３０：１５：５５の場合の酸化物焼結体のＸ元素含有量とワイブル係数の関係を示す図である。 実施例において、Ｉｎ：Ｓｎ：Ｚｎ＝３０：１５：５５の場合の酸化物焼結体のＸ元素含有量と平均結晶粒径の関係を示す図である。 実施例において、酸化物焼結体にＸ元素としてＧｅＯ２、ＳｉＯ２、Ｙ２Ｏ３、ＺｒＯ２、Ａｌ２Ｏ３、ＭｇＯ、またはＹｂ２Ｏを０．１原子％含有させた場合、およびＸ元素を含有させなかった場合の平均抗折力を示す図である。
　以下、実施の形態について図面等を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子（トランジスタなど）、抵抗素子、インダクタ、キャパシタ、およびその他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「膜」または「薄膜」という用語と、「層」という用語とは、場合によっては、互いに入れ替えることが可能である。
　また、本明細書等において、トランジスタが有するソースやドレインの機能は、異なる極性のトランジスタを採用する場合又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
（スパッタリングターゲット）
　本発明の一実施形態に係るスパッタリングターゲット（以下、単に本実施形態に係るスパッタリングターゲットと称する場合がある。）は、酸化物焼結体を含む。
　本実施形態に係るスパッタリングターゲットは、例えば、酸化物焼結体のバルクを、スパッタリングターゲットとして好適な形状に切削、および研磨して得られる。また、酸化物焼結体のバルクを研削および研磨して得たスパッタリングターゲット素材を、バッキングプレートへボンディングすることによっても、スパッタリングターゲットを得ることができる。また、別の態様に係る本実施形態のスパッタリングターゲットとしては、酸化物焼結体のみからなるターゲットも挙げられる。
　酸化物焼結体の形状は特に限定されないが、図１Ａの符号１に示すような板状でもよく、図１Ｂの符号１Ａに示すような円筒状でもよい。板状の場合、平面形状は、図１Ａの符号１に示すような矩形でもよく、図１Ｃの符号１Ｂに示すように円形でもよい。酸化物焼結体は、一体成型でもよく、図１Ｄに示すように、複数に分割した酸化物焼結体（符号１Ｃ）をバッキングプレート３に各々固定した多分割式でもよい。
　バッキングプレート３は、酸化物焼結体の保持および冷却用の部材である。バッキングプレート３の材料は特に限定されないが、Ｃｕ，Ｔｉ，またはＳＵＳ等の材料が使用される。
　本実施形態に係る酸化物焼結体は、インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有する。前記酸化物焼結体は、本発明の効果を損なわない範囲において、上述したインジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素以外の他の金属元素を含有していてもよいし、実質的にインジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素のみ、又はインジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素のみからなっていてもよい。
　ここで、「実質的」とは、酸化物焼結体の金属元素の９５質量％以上１００質量％以下（好ましくは９８質量％以上１００質量％以下）がインジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、およびＸ元素であることを意味する。本実施形態に係る酸化物焼結体は、本発明の効果を損なわない範囲でＩｎ、Ｓｎ、Ｚｎ及びＡｌの他に不可避不純物を含んでいてもよい。ここでいう不可避不純物とは、意図的に添加しない元素であって、原料又は製造工程で混入する元素を意味する。
　Ｘ元素は、ゲルマニウム元素（Ｇｅ）、シリコン元素（Ｓｉ）、イットリウム元素（Ｙ）、ジルコニウム元素（Ｚｒ）、アルミニウム元素（Ａｌ）、マグネシウム元素（Ｍｇ）、イッテルビウム元素（Ｙｂ）、およびガリウム元素（Ｇａ）から少なくとも１種以上選択される。
　不可避不純物の例としては、アルカリ金属、アルカリ土類金属（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃａ、Ｓｒ、Ｂａ等など）、水素（Ｈ）元素、ホウ素（Ｂ）元素、炭素（Ｃ）元素、窒素（Ｎ）元素，フッ素（Ｆ）元素、および塩素（Ｃｌ）元素である。
　本実施形態に係る酸化物焼結体は、各元素の原子比が下記式（１）を満たす。
　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１）
　（式（１）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物焼結体中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、ＹｂおよびＧａから少なくとも１種以上選択される。）
　本実施形態では、酸化物焼結体におけるＸ元素の含有割合を上記式（１）の範囲内とすることによって、酸化物焼結体の平均抗折力を充分に高くできる。
　Ｘ元素としては、好ましくは、シリコン元素（Ｓｉ）、アルミニウム元素（Ａｌ）、マグネシウム元素（Ｍｇ）、イッテルビウム元素（Ｙｂ）、およびガリウム元素（Ｇａ）であり、より好ましくは、シリコン元素（Ｓｉ）、アルミニウム元素（Ａｌ）、およびガリウム元素（Ｇａ）である。特にアルミニウム元素（Ａｌ）およびガリウム元素（Ｇａ）は、原料としての酸化物の組成が安定しており、平均抗折力の向上効果が高いので、好ましい。
　Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．００１以上であることにより、スパッタリングターゲットの強度低下を抑制できる。Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．０５以下であることにより、その酸化物焼結体を含むスパッタリングターゲットを用いて成膜された酸化物半導体薄膜は、シュウ酸等の弱酸によるエッチング加工を行うことが容易になる。さらには、ＴＦＴ特性、特に移動度の低下を抑制できる。Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）は、好ましくは０．００１以上、０．０５以下であり、より好ましくは０．００３以上、０．０３以下であり、さらに好ましくは０．００５以上、０．０１以下であり、特に好ましくは０．００５以上、０．０１未満である。
　本実施形態に係る酸化物焼結体は、Ｘ元素を１種のみ含有してもよいし、２種以上を含有してもよい。Ｘ元素を２種以上含むときは、式（１）におけるＸは、Ｘ元素の原子比の合計とする。
　酸化物焼結体中のＸ元素の存在形態は、特に規定されない。酸化物焼結体中のＸ元素の存在形態としては、例えば、酸化物として存在している形態、固溶している形態、および粒界に偏析している形態が挙げられる。
　本実施形態に係る酸化物焼結体において、Ｘ元素の含有割合を上記式（１）の範囲内とすることによって、スパッタリングターゲットのバルク抵抗を充分に低くすることもできる。本発明のスパッタリングターゲットのバルク抵抗は、好ましくは５０ｍΩｃｍ以下であり、より好ましくは２５ｍΩｃｍ以下であり、さらに好ましくは１０ｍΩｃｍ以下であり、よりさらに好ましくは、５ｍΩｃｍ以下であり、特に好ましくは３ｍΩｃｍ以下である。バルク抵抗が５０ｍΩｃｍ以下であることにより、直流スパッタで安定した成膜を行うことができる。
　バルク抵抗値は、公知の抵抗率計を使用して四探針法（ＪＩＳ　Ｒ　１６３７：１９９８）に基づき測定できる。測定箇所は９箇所程度であり、平均値をバルク抵抗値とするのが好ましい。
　測定箇所は、酸化物焼結体の平面形状が四角形の場合には、面を等面積に９分割し、それぞれの四角形の中心点９箇所とするのが好ましい。
　なお、酸化物焼結体の平面形状が円形の場合は、円に内接する正方形を等面積に９分割し、それぞれの正方形の中心点９箇所とするのが好ましい。
　本実施形態に係る酸化物焼結体は、各元素の原子比が以下の式（２）～（４）の少なくとも１つを満たすのが、より好ましい。
　０．４０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８０　　　　　　・・・（２）
　０．１５≦Ｓｎ／（Ｓｎ＋Ｚｎ）≦０．４０　　　　　　　　　　・・・（３）
　０．１０　≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．３５　　　　　　・・・（４）
　式（２）～（４）中、Ｉｎ、Ｚｎ、およびＳｎは、それぞれ酸化物焼結体中のインジウム元素、亜鉛元素、およびスズ元素の含有量を表す。
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．４以上であると、酸化物焼結体中にスピネル相が生じやすくなり、半導体としての特性を容易に得られる。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．８０以下であることにより、酸化物焼結体においてスピネル相の異常粒成長による強度の低下を抑制できる。また、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．８０以下であることにより、酸化物半導体薄膜の移動度の低下を抑制できる。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は、０．５０以上０．７０以下であることがより好ましい。
　Ｓｎ／（Ｓｎ＋Ｚｎ）が、０．１５以上であると、酸化物焼結体においてスピネル相の異常粒成長による強度の低下を抑制できる。Ｓｎ／（Ｓｎ＋Ｚｎ）が０．４０以下であることにより、酸化物焼結体中において、スパッタ時の異常放電の原因となる酸化錫の凝集を抑制できる。また、Ｓｎ／（Ｓｎ＋Ｚｎ）が、０．４０以下であることにより、スパッタリングターゲットを用いて成膜された酸化物半導体薄膜は、シュウ酸等の弱酸によるエッチング加工を容易に行うことができる。Ｓｎ／（Ｓｎ＋Ｚｎ）が０．１５以上であることにより、エッチング速度が速くなり過ぎるのを抑制できエッチングの制御が容易になる。Ｓｎ／（Ｓｎ＋Ｚｎ）は、０．１５以上０．３５以下であることがより好ましい。
　Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が、０．１以上であることにより、得られるスパッタリングターゲットのバルク抵抗を低くできる。また、Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が、０．１以上であることにより、酸化物半導体薄膜の移動度が極端に低くなるのを抑制できる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．３５以下であることにより、スパッタリング成膜した際に、膜が導電体になるのを抑制でき、半導体としての特性を得ることが容易になる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は、０．１０以上０．３０以下であることがより好ましい。
　酸化物焼結体の各金属元素の原子比は、原料の配合量により制御できる。また、各元素の原子比は、誘導結合プラズマ発光分光分析装置（ＩＣＰ－ＡＥＳ）により含有元素を定量分析して求めることができる。
　本実施形態に係る酸化物焼結体は、Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物を含有することが好ましく、Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物、およびＩｎ２Ｏ３（ＺｎＯ）ｍ〔式中、ｍは２～７の整数である。〕で表される六方晶層状化合物を含有することがさらに好ましい。式中のｍは、２～７、好ましくは３～５の整数である。なお、本明細書において、スピネル構造化合物をスピネル化合物と称する場合がある。
　なお、ｍが２以上であることにより、化合物が六方晶層状構造をとる。ｍが７以下であることにより、酸化物焼結体のバルク抵抗が低くなる。
　酸化インジウムと酸化亜鉛からなる六方晶層状化合物は、Ｘ線回折法による測定において、六方晶層状化合物に帰属されるＸ線回折パターンを示す化合物である。酸化物焼結体に含有される六方晶層状化合物は、Ｉｎ２Ｏ３（ＺｎＯ）ｍで表される化合物である。
　本実施形態に係る酸化物焼結体は、Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物、およびＩｎ２Ｏ３で表されるビックスバイト構造化合物を含有しても良い。
・（平均結晶粒径）
　本実施形態に係る酸化物焼結体の平均結晶粒径は、異常放電の防止および製造容易性の観点から、好ましくは１０μｍ以下であり、より好ましくは８μｍ以下である。平均結晶粒径が１０μｍ以下であることにより、粒界に起因する異常放電を防止できる。酸化物焼結体の平均結晶粒径の下限は、特に規定されないが、製造容易性の観点から１μｍ以上であることが好ましい。
　平均結晶粒径は、原料の選択および製造条件の変更により調整できる。具体的には、平均粒径が小さい原料、好ましくは平均粒径が１μｍ以下の原料を用いる。さらに、焼結の際、焼結温度が高い程、または焼結時間が長い程、平均結晶粒径が大きくなる傾向がある。
　平均結晶粒径は以下のようにして測定できる。
　酸化物焼結体の表面を研磨し、平面形状が四角形の場合には、面を等面積に１６分割し、それぞれの四角形の中心点１６箇所において、倍率１０００倍（８０μｍ×１２５μｍ）の枠内で観察される粒子径を測定し、１６箇所の枠内の粒子の粒径の平均値をそれぞれ求め、最後に１６カ所の測定値の平均値を平均結晶粒径とする。
　酸化物焼結体の表面を研磨し、平面形状が円形の場合、円に内接する正方形を等面積に１６分割し、それぞれの正方形の中心点１６箇所において、倍率１０００倍（８０μｍ×１２５μｍ）の枠内で観察される粒子の粒径を測定し、１６箇所の枠内の粒子の粒径の平均値を求める。
　粒径は、アスペクト比が２未満の粒子については、ＪＩＳ　Ｒ　１６７０：２００６に基づき、結晶粒の粒径を円相当径として測定する。円相当径の測定手順としては、具体的には、微構造写真の測定対象グレインに円定規を当て対象グレインの面積に相当する直径を読み取る。アスペクト比が２以上の粒子については、最長径と最短径の平均値をその粒子の粒径とする。結晶粒は走査型電子顕微鏡（ＳＥＭ）により観察できる。六方晶層状化合物、スピネル化合物、およびビックスバイト構造化合物は、後述する実施例に記載の方法により確認できる。
　本実施形態に係る酸化物焼結体が、六方晶層状化合物とスピネル化合物とを含む場合、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径との差は、１μｍ以下であることが好ましい。平均結晶粒径をこのような範囲とすることにより、酸化物焼結体の強度を向上させることができる。
　本実施形態に係る酸化物焼結体の平均結晶粒径が１０μｍ以下であり、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下であることがより好ましい。
　また、本実施形態に係る酸化物焼結体が、ビックスバイト構造化合物とスピネル化合物とを含む場合、ビックスバイト構造化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径との差は、１μｍ以下であることが好ましい。平均結晶粒径をこのような範囲とすることにより、酸化物焼結体の強度を向上させることができる。
　本実施形態に係る酸化物焼結体の平均結晶粒径が１０μｍ以下であり、ビックスバイト構造化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下であることがより好ましい。
　本実施形態に係る酸化物焼結体の相対密度は、好ましくは９５％以上、より好ましくは９６％以上である。酸化物焼結体の相対密度が９５％以上であることにより、スパッタリングターゲットの機械的強度が高く、かつ導電性に優れることから、このスパッタリングターゲットをＲＦマグネトロンスパッタリング装置またはＤＣマグネトロンスパッタリング装置に装着してスパッタリングを行う際の、プラズマ放電の安定性をより高めることができる。酸化物焼結体の相対密度は、酸化インジウム、酸化亜鉛、酸化錫およびＸ元素の酸化物それぞれの固有の密度、およびこれらの組成比から算出される、理論密度に対する酸化物焼結体の実際に測定した密度を、百分率で示したものである。
　本実施形態に係る酸化物焼結体の平均抗折力が１５０ＭＰａ以上であることで、バッキングプレートへのボンディング時およびスパッタリング時のような、高温の負荷による割れの発生を抑制できる。本明細書において、平均抗折力は、ＪＩＳ　Ｒ　１６０１：２００８に基づき、３０ｍｍの間隔で設置された２つの支えに角柱の試験片を載せ、中央部に押し金を当てた状態で、押し金に荷重を加え、試験片が破断したときの荷重（３点曲げ強さ）の試験片３０本の平均値である。
　本実施形態に係る酸化物焼結体の平均抗折力は、好ましくは１８０ＭＰａ以上であり、より好ましくは２１０ＭＰａ以上であり、さらに好ましくは２３０ＭＰａ以上であり、特に好ましくは２５０ＭＰａ以上である。
　本実施形態に係る酸化物焼結体の平均抗折力のワイブル係数は、７以上であることが好ましく、より好ましくは１０以上であり、さらに好ましくは１５以上である。酸化物焼結体の平均抗折力のワイブル係数が７以上であることが好ましいのは、ワイブル係数が大きくなるほど強度のバラツキが小さくなるためである。ワイブル係数は、ＪＩＳ　Ｒ　１６２５：２０１０に規定されたワイブル統計解析法により、ワイブル確率軸上に抗折力をプロット（以下「ワイブルプロット」という）し、ワイブルプロットの傾きから求める。
　本実施形態に係る酸化物焼結体は、インジウム原料、亜鉛原料、錫原料およびＸ元素原料を混合する混合工程、原料混合物を成形する成形工程、成形物を焼結する焼結工程、および必要に応じて焼結体をアニーリングする、アニーリング工程を経て製造できる。以下、各工程について具体的に説明する。
（１）混合工程
　混合工程では、まず原料を用意する。
　Ｉｎ原料は、Ｉｎを含む化合物または金属であれば特に限定されない。
　Ｚｎ原料も、Ｚｎを含む化合物または金属であれば特に限定されない。
　Ｓｎ原料も、Ｚｎを含む化合物または金属であれば特に限定されない。
　Ｘ元素の原料も、Ｘ元素を含む化合物または金属であれば、特に限定されない。
　Ｉｎ原料、Ｚｎ原料、Ｓｎ原料、およびＸ元素の原料は、好ましくは酸化物である。
　酸化インジウム、酸化亜鉛、酸化錫、およびＸ元素酸化物等の原料は、高純度の原料を用いるのが望ましく、その純度が９９質量％以上、好ましくは９９．９質量％以上、さらに好ましくは９９．９９質量％以上の原料が好適に用いられる。高純度の原料を用いると緻密な組織の焼結体が得られ、その焼結体からなるスパッタリングターゲットの体積抵抗率が低くなるためである。
　また、原料としての金属酸化物の１次粒子の平均粒径は、好ましくは０．０１μｍ以上１０μｍ以下であり、より好ましくは０．０５μｍ以上５μｍ以下であり、さらに好ましくは０．１μｍ以上５μｍ以下である。平均粒径が０．０１μｍ以上であると凝集し難くなり、平均粒径が１０μｍ以下であると混合性が充分になり、緻密な組織の焼結体が得られる。平均粒径は、ＢＥＴ法により測定する。
　原料には、ポリビニルアルコール、または酢酸ビニル等のバインダーを添加することができる。
　原料の混合は、ボールミル、ジェットミル、およびビーズミル等の通常の混合機を用いて行うことができる。
　混合工程で得られた混合物は、直ちに成形してもよいが、成形前に仮焼処理を施してもよい。仮焼処理は、通常、７００℃以上９００℃以下で、１時間以上５時間以下、混合物を焼成する。
　仮焼処理をしない原料粉末の混合物、または仮焼処理済の混合物は、造粒処理することによって、その後の成形工程での流動性および充填性が改善される。造粒処理はスプレードライヤー等を用いて行うことができる。造粒処理によって形成される２次粒子の平均粒径は、好ましくは１μｍ以上１００μｍ以下、より好ましくは５μｍ以上１００μｍ以下、さらに好ましくは１０μｍ以上１００μｍ以下である。なお、仮焼処理済の混合物は粒子同士が結合しているため、造粒処理を行う場合は、処理前に粉砕処理を行う。
（２）成形工程
　原料の粉末または造粒物は、成形工程において金型プレス成形、鋳込み成形、または射出成形等の方法により成形する。スパッタリングターゲットとして、焼結密度の高い焼結体を得る場合には、成形工程において金型プレス成形等により予備成形した後に、冷間静水圧プレス成形等によりさらに圧密化することが好ましい。
（３）焼結工程
　焼結工程においては、常圧焼結、ホットプレス焼結、または熱間静水圧プレス焼結等の通常行われている焼結方法を用いることができる。焼結温度は、好ましくは１２００℃以上１６００℃以下であり、より好ましくは１２５０℃以上１５５０℃以下であり、さらに好ましくは１３００℃以上１５００℃以下である。焼結温度を１２００℃以上とすることにより、充分な焼結密度が得られ、スパッタリングターゲットのバルク抵抗も低くできる。焼結温度を１６００℃以下とすることにより、焼結時の酸化亜鉛の昇華を抑制できる。焼結に際しての昇温速度は、室温から焼結温度までを０．１℃／分以上３℃／分以下とすることが好ましい。また、昇温の過程において、７００℃以上８００℃以下で一旦温度を１時間以上１０時間以下保持し、再度焼結温度まで昇温してもよい。
　焼結時間は、焼結温度によって異なるが、好ましくは１時間以上５０時間以下、より好ましくは２時間以上３０時間以下、さらに好ましくは３時間以上２０時間以下である。焼結時の雰囲気は、空気または酸素ガスでもよいし、これらに、水素ガス、メタンガス、または一酸化炭素ガス等の還元性ガス、あるいは、アルゴンガス、窒素ガス等の不活性ガスを含んでいてもよい。
（４）アニーリング工程
　アニーリング工程は必須でないが、行う場合は、通常、７００℃以上１１００℃以下で１時間以上５時間以下、温度を保持する。本工程は、一旦焼結体を冷却後、再度昇温しアニーリングしてもよいし、焼結温度から降温する際にアニーリングしてもよい。アニーリング時の雰囲気は、空気または酸素ガスでもよいし、これらに、水素ガス、メタンガス、または一酸化炭素ガス等の還元性ガス、あるいは、アルゴンガス、窒素ガス等の不活性ガスを含んでいてもよい。
　上記（１）～（４）の工程で得られた焼結体を、適当な形状に切削加工し、必要に応じて表面を研磨することによりスパッタリングターゲットが完成する。
　具体的には、焼結体をスパッタリング装置への装着に適した形状に切削加工することで、スパッタリングターゲット素材（ターゲット素材と称する場合もある。）とし、該ターゲット素材をバッキングプレートに接着することで、スパッタリングターゲットが得られる。
　焼結体をターゲット素材として用いる場合には、焼結体の表面粗さＲａは、０．５μｍ以下であることが好ましい。焼結体の表面粗さＲａを調整する方法としては、例えば、焼結体を平面研削盤で研削する方法が挙げられる。
　スパッタリングターゲット素材の表面は２００番～１，０００番のダイヤモンド砥石により、仕上げを行うことが好ましく、４００番～８００番のダイヤモンド砥石により仕上げを行うことが特に好ましい。２００番以上、又は１，０００番以下のダイヤモンド砥石を使用することにより、スパッタリングターゲット素材の割れを防ぐことができる。
　スパッタリングターゲット素材の表面粗さＲａが０．５μｍ以下であり、方向性のない研削面を備えていることが好ましい。スパッタリングターゲット素材の表面粗さＲａが０．５μｍ以下であり、方向性のない研磨面を備えていれば、異常放電およびパーティクルの発生を防ぐことができる。
　最後に、得られたスパッタリングターゲット素材を清浄処理する。清浄処理にはエアーブロー又は流水洗浄等を使用できる。エアーブローで異物を除去する際には、エアーブローのノズルの向い側から集塵機で吸気を行なうことで、より有効に異物を除去できる。
　尚、以上のエアーブローおよび流水洗浄では清浄処理の効果に限界があるので、さらに超音波洗浄等を行なうこともできる。超音波洗浄は、周波数２５ｋＨｚ以上３００ｋＨｚ以下の間で多重発振させて行なう方法が有効である。例えば周波数２５ｋＨｚ以上３００ｋＨｚ以下の間で、２５ｋＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのが好ましい。
　スパッタリングターゲット素材の厚みは、通常２ｍｍ以上２０ｍｍ以下であり、好ましくは３ｍｍ以上１２ｍｍ以下であり、より好ましくは４ｍｍ以上９ｍｍ以下であり、特に好ましくは４ｍｍ以上６ｍｍ以下である。
　上記の工程および処理を経て得られたスパッタリングターゲット素材を、バッキングプレートへボンディングすることによって、スパッタリングターゲットを得ることができる。また、複数のスパッタリングターゲット素材を１つのバッキングプレートに取り付け、実質１つのスパッタリングターゲットとしてもよい。
　本実施形態に係るスパッタリングターゲットは、上記の製造方法により、相対密度が９８％以上かつバルク抵抗が５ｍΩｃｍ以下とすることができ、スパッタリングする際には、異常放電の発生を抑制することができる。また、本実施形態に係るスパッタリングターゲットは、高品質の酸化物半導体薄膜を、効率的に、安価に、且つ省エネルギーで成膜することができる。
　このように、本実施形態によれば、スパッタリングターゲットが、Ｉｎ、Ｓｎ、Ｚｎ、Ｘ、および酸素を含有し、残部が不可避不純物からなり、各元素の原子比が式（１）を満たす酸化物焼結体を備える。
　そのため、スパッタリングターゲットは、バッキングプレートへのボンディング時およびスパッタリング時にクラックの発生を抑制できる。
（酸化物半導体薄膜）
　次に、本実施形態に係る酸化物半導体薄膜について、説明する。
　本実施形態に係る酸化物半導体薄膜は、インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１Ａ）を満たす。
　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１Ａ）
　（式（１Ａ）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物半導体薄膜中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）
　本実施形態に係る酸化物半導体薄膜は、本実施形態に係るスパッタリングターゲットを用いて、スパッタ法により製造できる。スパッタ法によって得られる酸化物半導体薄膜の原子比組成は、スパッタリングターゲットにおける酸化物焼結体の原子比組成を反映する。
　本実施形態に係るスパッタリングターゲットを用いて成膜すれば、ターゲット強度が向上しているので、安定して酸化物半導体薄膜を製造でき、さらには、本実施形態に係る酸化物半導体薄膜が前記式（１Ａ）を満たすことにより、ＴＦＴ特性へ及ぶ影響を少なくすることができる。具体的には、Ｘ元素の量が増えることによりスパッタリングターゲットの強度が向上するが、増えすぎるとＴＦＴ特性の低下を招くおそれがあり、本実施形態に係る酸化物半導体薄膜において、前記式（１Ａ）の範囲を満たすようにスパッタリングターゲットを用いて酸化物半導体薄膜を成膜することで、ターゲット強度の向上とＴＦＴ特性の低下の抑制という効果をバランスよく得ることができる。
　本実施形態に係る酸化物半導体薄膜のＸ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）が０．０５以下であることにより、酸化物半導体薄膜は、シュウ酸等の弱酸によるエッチング加工を行うことが容易になる。さらには、ＴＦＴ特性、特に移動度の低下を抑制できる。本実施形態に係る酸化物半導体薄膜のＸ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）は、好ましくは０．００１以上、０．０５以下であり、より好ましくは０．００３以上、０．０３以下であり、さらに好ましくは０．００５以上、０．０１以下であり、特に好ましくは０．００５以上、０．０１未満である。
　本実施形態に係る酸化物半導体薄膜は、各元素の原子比が以下の式（２Ａ）～（４Ａ）の少なくとも１つを満たすのが、より好ましい。
　０．４０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８０　　　　　　・・・（２Ａ）
　０．１５≦Ｓｎ／（Ｓｎ＋Ｚｎ）≦０．４０　　　　　　　　　　・・・（３Ａ）
　０．１０　≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．３５　　　　　　・・・（４Ａ）
　Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．４以上であると、酸化物半導体薄膜中にスピネル相が生じやすくなり、半導体としての特性を容易に得られる。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．８０以下であることにより、酸化物半導体薄膜においてスピネル相の異常粒成長による強度の低下を抑制できる。また、Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．８０以下であることにより、酸化物半導体薄膜の移動度の低下を抑制できる。Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は、０．５０以上０．７０以下であることがより好ましい。
　Ｓｎ／（Ｓｎ＋Ｚｎ）が、０．１５以上であると、酸化物半導体薄膜においてスピネル相の異常粒成長による強度の低下を抑制できる。Ｓｎ／（Ｓｎ＋Ｚｎ）が、０．４０以下であることにより、スパッタリングターゲットを用いて成膜された酸化物半導体薄膜は、シュウ酸等の弱酸によるエッチング加工を容易に行うことができる。Ｓｎ／（Ｓｎ＋Ｚｎ）が０．１５以上であることにより、エッチング速度が速くなり過ぎるのを抑制できエッチングの制御が容易になる。Ｓｎ／（Ｓｎ＋Ｚｎ）は、０．１５以上０．３５以下であることがより好ましい。
　Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が、０．１以上であることにより、酸化物半導体薄膜の移動度が極端に低くなるのを抑制できる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．３５以下であることにより、スパッタリング成膜した際に、膜が導電体になるのを抑制でき、半導体としての特性を得ることが容易になる。Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）は、０．１０以上０．３０以下であることがより好ましい。
　本実施形態に係る酸化物半導体薄膜は、スパッタリングによって成膜されたときにアモルファスの状態であり、加熱処理（アニール処理）後もアモルファス状態の薄膜であることが好ましい。
（薄膜トランジスタ）
　本実施形態に係る薄膜トランジスタとしては、本実施形態に係る酸化物半導体薄膜を含む薄膜トランジスタが挙げられる。
　薄膜トランジスタのチャネル層として、本実施形態に係る酸化物半導体薄膜を用いることが好ましい。
　本実施形態に係る薄膜トランジスタが、本実施形態に係る酸化物半導体薄膜をチャネル層として有している場合、薄膜トランジスタにおける他の素子構成は特に限定されず、公知の素子構成を採用することができる。
　本実施形態に係る薄膜トランジスタは、電子機器に好適に用いることができる。
　具体的には、本実施形態に係る薄膜トランジスタは、液晶ディスプレイ及び有機ＥＬディスプレイ等の表示装置に好適に用いることができる。
　本実施形態に係る薄膜トランジスタにおけるチャネル層の膜厚は、通常１０ｎｍ以上３００ｎｍ以下であり、好ましくは２０ｎｍ以上２５０ｎｍ以下である。
　本実施形態に係る薄膜トランジスタにおけるチャネル層は、通常、Ｎ型領域で用いられるが、Ｐ型Ｓｉ系半導体、Ｐ型酸化物半導体、Ｐ型有機半導体等の種々のＰ型半導体と組合せてＰＮ接合型トランジスタ等の各種の半導体デバイスに利用することができる。
　本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、および差動増幅回路等各種の集積回路にも適用できる。さらに、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、および抵抗素子にも適応できる。
　本実施形態に係る薄膜トランジスタの構成は、ボトムゲート、ボトムコンタクト、およびトップコンタクト等公知の構成から選ばれる構成を制限なく採用することができる。
　特にボトムゲート構成が、アモルファスシリコン又はＺｎＯの薄膜トランジスタに比べ高い性能が得られるので有利である。ボトムゲート構成は、製造時のマスク枚数を削減しやすく、大型ディスプレイ等の用途の製造コストを低減しやすいため好ましい。
　本実施形態に係る薄膜トランジスタは、表示装置に好適に用いることができる。
　大面積のディスプレイ用の薄膜トランジスタとしては、チャンネルエッチ型のボトムゲート構成の薄膜トランジスタが特に好ましい。チャンネルエッチ型のボトムゲート構成の薄膜トランジスタは、フォトリソ工程時のフォトマスクの数が少なく低コストでディスプレイ用パネルを製造できる。中でも、チャンネルエッチ型のボトムゲート構成及びトップコンタクト構成の薄膜トランジスタが移動度等の特性が良好で工業化しやすいため特に好ましい。
　具体的な薄膜トランジスタの例を図２および図３に示す。
　図２に示すように、薄膜トランジスタ１００は、シリコンウエハ２０、ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、ドレイン電極６０、および層間絶縁膜７０、７０Ａを備える。
　シリコンウエハ２０はゲート電極である。ゲート絶縁膜３０はゲート電極と酸化物半導体薄膜４０の導通を遮断する絶縁膜であり、シリコンウエハ２０上に設けられる。
　酸化物半導体薄膜４０はチャネル層であり、ゲート絶縁膜３０上に設けられる。酸化物半導体薄膜４０には本実施形態に係る酸化物半導体薄膜が用いられる。
　ソース電極５０およびドレイン電極６０は、ソース電流およびドレイン電流を酸化物半導体薄膜４０に流すための導電端子であり、酸化物半導体薄膜４０の両端近傍に接触するように、各々設けられる。
　層間絶縁膜７０は、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。
　層間絶縁膜７０Ａは、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。層間絶縁膜７０Ａは、ソース電極５０とドレイン電極６０の間の導通を遮断する絶縁膜でもある。層間絶縁膜７０Ａは、チャネル層保護層でもある。
　図３に示すように、薄膜トランジスタ１００Ａの構造は、薄膜トランジスタ１００と同様であるが、ソース電極５０およびドレイン電極６０を、ゲート絶縁膜３０と酸化物半導体薄膜４０の両方に接触するように設けている点が異なる。ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、およびドレイン電極６０を覆うように、層間絶縁膜７０Ｂが一体に設けられている点も異なる。
　ドレイン電極６０、ソース電極５０およびゲート電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。図２および図３で挙げた例では、シリコンウエハを基板として用いており、シリコンウエハが電極としても作用するが、電極材料はシリコンに限定されない。
　例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ＺｎＯ、およびＳｎＯ２等の透明電極や、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｔｉ、およびＴａ等の金属電極、またはこれらを含む合金の金属電極や積層電極を用いることができる。
　また、図２および図３において、ガラス等の基板上にゲート電極を形成してもよい。
　層間絶縁膜７０、７０Ａ、７０Ｂを形成する材料にも特に制限はなく、一般に用いられている材料を任意に選択できる。層間絶縁膜７０、７０Ａ、７０Ｂを形成する材料として、具体的には、例えば、ＳｉＯ２、ＳｉＮｘ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３、およびＡｌＮ等の化合物を用いることができる。
　本実施形態に係る薄膜トランジスタがバックチャネルエッチ型(ボトムゲート型)の場合、ドレイン電極、ソース電極およびチャネル層上に保護膜を設けることが好ましい。保護膜を設けることにより、ＴＦＴを長時間駆動した場合でも耐久性が向上しやすくなる。なお、トップゲート型のＴＦＴの場合、例えばチャネル層上にゲート絶縁膜を形成した構造となる。
　保護膜または絶縁膜は、例えばＣＶＤにより形成することができるが、その際に高温度によるプロセスになる場合がある。また、保護膜または絶縁膜は、成膜直後は不純物ガスを含有していることが多く、加熱処理（アニール処理）を行うことが好ましい。加熱処理で不純物ガスを取り除くことにより、安定した保護膜または絶縁膜となり、耐久性の高いＴＦＴ素子を形成しやすくなる。
　本実施形態に係る酸化物半導体薄膜を用いることにより、ＣＶＤプロセスにおける温度の影響、およびその後の加熱処理による影響を受けにくくなるため、保護膜または絶縁膜を形成した場合であっても、ＴＦＴ特性の安定性を向上させることができる。
　トランジスタ特性において、Ｏｎ／Ｏｆｆ特性はディスプレイの表示性能を決める要素である。液晶のスイッチングとして薄膜トランジスタを使用する場合は、Ｏｎ／Ｏｆｆ比は６ケタ以上であることが好ましい。ＯＬＥＤの場合は電流駆動のためＯｎ電流が重要だが、Ｏｎ／Ｏｆｆ比に関しては同様に６ケタ以上であることが好ましい。
　本実施形態に係る薄膜トランジスタは、Ｏｎ／Ｏｆｆ比が１×１０６以上であることが好ましい。
　Ｏｎ／Ｏｆｆ比は、Ｖｇ＝－１０ＶのＩｄの値をＯｆｆ電流値とし、Ｖｇ＝２０ＶのＩｄの値をＯｎ電流値として、比［Ｏｎ電流値／Ｏｆｆ電流値］を決めることにより、求められる。
　また、本実施形態に係るＴＦＴの移動度は、５ｃｍ２／Ｖｓ以上であることが好ましく、１０ｃｍ２／Ｖｓ以上であることが好ましい。
　飽和移動度は、ドレイン電圧を２０Ｖ印加した場合の伝達特性から求められる。具体的に、伝達特性Ｉｄ－Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式により飽和移動度を求めることにより、算出できる。Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
　閾値電圧（Ｖｔｈ）は、－３．０Ｖ以上、３．０Ｖ以下が好ましく、－２．０Ｖ以上、２．０Ｖ以下がより好ましく、－１．０Ｖ以上、１．０Ｖ以下がさらに好ましい。閾値電圧（Ｖｔｈ）が－３．０Ｖ以上であると、高移動度の薄膜トランジスタが得られる。閾値電圧（Ｖｔｈ）が３．０Ｖ以下であると、オフ電流が小さく、オンオフ比の大きな薄膜トランジスタが得られる。
　閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０－９ＡでのＶｇで定義できる。
　Ｏｎ／Ｏｆｆ比は１０６以上、１０１２以下が好ましく、１０７以上、１０１１以下がより好ましく、１０８以上、１０１０以下がさらに好ましい。Ｏｎ／Ｏｆｆ比が１０６以上であると、液晶ディスプレイの駆動ができる。Ｏｎ／Ｏｆｆ比が１０１２以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、Ｏｎ／Ｏｆｆ比が１０１２以下であると、オフ電流を１０－１１Ａ以下にでき、薄膜トランジスタをＣＭＯＳイメージセンサーの転送トランジスタまたはリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
＜量子トンネル電界効果トランジスタ＞
　本実施形態に係る酸化物半導体薄膜は、量子トンネル電界効果トランジスタ（ＦＥＴ）に用いることもできる。
　図４に、一実施形態に係る、量子トンネル電界効果トランジスタ（ＦＥＴ）の模式図（縦断面図）を示す。
　量子トンネル電界効果トランジスタ５０１は、ｐ型半導体層５０３、ｎ型半導体層５０７、ゲート絶縁膜５０９、ゲート電極５１１、ソース電極５１３、およびドレイン電極５１５を備える。
　ｐ型半導体層５０３、ｎ型半導体層５０７、ゲート絶縁膜５０９、およびゲート電極５１１は、この順番に積層されている。
　ソース電極５１３は、ｐ型半導体層５０３上に設けられる。ドレイン電極５１５はｎ型半導体層５０７上に設けられる。
　ｐ型半導体層５０３は、ｐ型のＩＶ族半導体層であり、ここではｐ型シリコン層である。
　ｎ型半導体層５０７は、ここでは上記実施形態に係るｎ型の酸化物半導体薄膜である。ソース電極５１３およびドレイン電極５１５は導電膜である。
　図４では図示していないが、ｐ型半導体層５０３上には絶縁層が形成されてもよい。この場合、ｐ型半導体層５０３とｎ型半導体層５０７は、絶縁層を部分的に開口した領域であるコンタクトホールを介して接続されている。図４では図示していないが、量子トンネル電界効果トランジスタ５０１は、その上面を覆う層間絶縁膜を備えてもよい。
　量子トンネル電界効果トランジスタ５０１は、ｐ型半導体層５０３とｎ型半導体層５０７により形成されたエネルギー障壁をトンネリングする電流を、ゲート電極５１１の電圧により制御する、電流のスイッチングを行う量子トンネル電界効果トランジスタ（ＦＥＴ）である。この構造では、ｎ型半導体層５０７を構成する酸化物半導体のバンドギャップが大きくなり、オフ電流を小さくすることができる。
　図５に、他の実施形態に係る量子トンネル電界効果トランジスタ５０１Ａの模式図（縦断面図）を示す。
　量子トンネル電界効果トランジスタ５０１Ａの構成は、量子トンネル電界効果トランジスタ５０１と同様であるが、ｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５が形成されている点が異なる。酸化シリコン層が有ることにより、オフ電流を小さくすることが出来る。
　酸化シリコン層５０５の厚みは、１０ｎｍ以下であるのが好ましい。１０ｎｍ以下とすることにより、トンネル電流が流れなかったり、形成されるエネルギー障壁が形成しにくかったり障壁高さが変化したりするのを防止でき、トンネリング電流が低下したり、変化したりするのを防げる。酸化シリコン層５０５の厚みは、好ましくは、８ｎｍ以下、より好ましくは５ｎｍ以下、更に好ましくは３ｎｍ以下、更により好ましくは１ｎｍ以下である。
　図６にｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５が形成された部分のＴＥＭ写真を示す。
　量子トンネル電界効果トランジスタ５０１及び５０１Ａにおいても、ｎ型半導体層５０７はｎ型酸化物半導体である。
　ｎ型半導体層５０７を構成する酸化物半導体は、非晶質でもよい。ｎ型半導体層５０７を構成する酸化物半導体が非晶質であることにより、蓚酸などの有機酸でエッチング可能となり、他の層とのエッチング速度の差が大きくなり、配線などの金属層への影響もなく、良好にエッチングできる。
　ｎ型半導体層５０７を構成する酸化物半導体は、結晶質でもよい。結晶質であることにより、非晶質の場合よりもバンドギャップが大きくなり、オフ電流を小さくできる。仕事関数も大きくできることから、ｐ型のＩＶ族半導体材料とｎ型半導体層５０７により形成されるエネルギー障壁をトンネリングする電流を制御しやすくなる。
　量子トンネル電界効果トランジスタ５０１の製造方法は、特に限定しないが、以下の方法を例示できる。
　まず、図７Ａに示すように、ｐ型半導体層５０３上に絶縁膜５０５Ａを形成し、絶縁膜５０５Ａの一部をエッチング等で開口してコンタクトホール５０５Ｂを形成する。
　次に、図７Ｂに示すように、ｐ型半導体層５０３および絶縁膜５０５Ａ上にｎ型半導体層５０７を形成する。この際、コンタクトホール５０５Ｂを介してｐ型半導体層５０３とｎ型半導体層５０７を接続する。
　次に、図７Ｃに示すように、ｎ型半導体層５０７上に、ゲート絶縁膜５０９およびゲート電極５１１をこの順番に形成する。
　次に、図７Ｄに示すように、絶縁膜５０５Ａ、ｎ型半導体層５０７、ゲート絶縁膜５０９およびゲート電極５１１を覆うように、層間絶縁膜５１９を設ける。
　次に、図７Ｅに示すように、ｐ型半導体層５０３上の絶縁膜５０５Ａおよび層間絶縁膜５１９の一部を開口してコンタクトホール５１９Ａを形成し、コンタクトホール５１９Ａにソース電極５１３を設ける。
　さらに、図７Ｅに示すように、ｎ型半導体層５０７上のゲート絶縁膜５０９および層間絶縁膜５１９の一部を開口してコンタクトホール５１９Ｂを形成し、コンタクトホール５１９Ｂにドレイン電極５１５を形成する。
　以上の手順で量子トンネル電界効果トランジスタ５０１を製造できる。
　なお、ｐ型半導体層５０３上にｎ型半導体層５０７を形成した後で、１５０℃以上、６００℃以下の温度で熱処理を行うことで、ｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５を形成できる。この工程を追加することにより、量子トンネル電界効果トランジスタ５０１Ａを製造できる。
　本実施形態に係る薄膜トランジスタは、チャネルドープ型薄膜トランジスタであることが好ましい。チャネルドープ型トランジスタとは、チャネルのキャリヤーを、雰囲気および温度等外界の刺激に対して変動しやすい酸素欠損ではなく、ｎ型ドーピングにより適切に制御したトランジスタであり、高移動度と高信頼性を両立する効果が得られる。
＜薄膜トランジスタの用途＞
　本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、および差動増幅回路等の各種の集積回路にも適用でき、それらを電子機器等に適用することができる。さらに、本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、および抵抗素子にも適応できる。
　本実施形態に係る薄膜トランジスタは、表示装置及び固体撮像素子等に好適に用いることができる。
　以下、本実施形態に係る薄膜トランジスタを表示装置および固体撮像素子に用いる場合について、説明する。
　まず、本実施形態に係る薄膜トランジスタを表示装置に用いる場合について、図８を参照して説明する。
　図８Ａは、本実施形態に係る表示装置の上面図である。図８Ｂは、本実施形態に係る表示装置の画素部に、液晶素子を適用する場合の画素部の回路を説明するための回路図である。また、図８Ｂは、本実施形態に係る表示装置の画素部に、有機ＥＬ素子を適用する場合の画素部の回路を説明するための回路図である。
　画素部に配置するトランジスタは、本実施形態に係る薄膜トランジスタを用いることができる。本実施形態に係る薄膜トランジスタはｎチャネル型とすることが容易なので、ｎチャネル型トランジスタで構成できる駆動回路の一部を、画素部のトランジスタと同一基板上に形成する。画素部や駆動回路に本実施の形態に示す薄膜トランジスタを用いることにより、信頼性の高い表示装置を提供できる。
　アクティブマトリクス型表示装置の上面図の一例を図８Ａに示す。表示装置の基板３００上には、画素部３０１、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、および信号線駆動回路３０４が形成される。画素部３０１には、複数の信号線が信号線駆動回路３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路３０２、および第２の走査線駆動回路３０３から延伸して配置される。走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられる。表示装置の基板３００は、ＦＰＣ（Flexible Printed Circuit）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続される。
　図８Ａでは、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、信号線駆動回路３０４は、画素部３０１と同じ基板３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
　また、画素の回路構成の一例を図８Ｂに示す。ここでは、ＶＡ型液晶表示装置の画素部に適用することができる画素部の回路を示す。
　この画素部の回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
　トランジスタ３１６のゲート配線３１２と、トランジスタ３１７のゲート配線３１３には、異なるゲート信号を与えられるように分離されている。一方、データ線として機能するソース電極またはドレイン電極３１４は、トランジスタ３１６とトランジスタ３１７で共通に用いられる。トランジスタ３１６とトランジスタ３１７は、本実施形態に係るトランジスタを用いることができる。これにより、信頼性の高い液晶表示装置を提供できる。
　トランジスタ３１６には、第１の画素電極が電気的に接続され、トランジスタ３１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは分離されている。第１の画素電極と第２の画素電極の形状は、特に限定しない。例えば、第１の画素電極は、Ｖ字状とすればよい。
　トランジスタ３１６のゲート電極はゲート配線３１２と接続され、トランジスタ３１７のゲート電極はゲート配線３１３と接続されている。ゲート配線３１２とゲート配線３１３に異なるゲート信号を与えて、トランジスタ３１６とトランジスタ３１７の動作タイミングを異ならせ、液晶の配向を制御できる。
　また、容量配線３１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで、保持容量を形成してもよい。
　マルチドメイン構造は、一画素に第１の液晶素子３１８と第２の液晶素子３１９を備える。第１の液晶素子３１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子３１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
　画素部は、図８Ｂに示す構成に限定されない。図８Ｂに示す画素部にスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路を追加してもよい。
　画素の回路構成の他の一例を図８Ｃに示す。ここでは、有機ＥＬ素子を用いた表示装置の画素部の構造を示す。
　図８Ｃは、適用可能な画素部３２０の回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。本実施形態に係る酸化物半導体薄膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。当該画素部の回路は、デジタル時間階調駆動を適用できる。
　スイッチング用トランジスタ３２１および駆動用トランジスタ３２２には、本実施形態に係る薄膜トランジスタを用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
　画素部の回路の構成は、図８Ｃに示す構成に限定されない。図８Ｃに示す画素部の回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路を追加してもよい。
　以上が本実施形態に係る薄膜トランジスタを表示装置に用いる場合の説明である。
　次に、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合について、図９を参照して説明する。
　ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサーは、信号電荷蓄積部に電位を保持し、その電位を、増幅トランジスタを介して、垂直出力線に出力する固体撮像素子である。ＣＭＯＳイメージセンサーに含まれるリセットトランジスタ、および／または転送トランジスタにリーク電流があると、そのリーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷蓄積部の電位が変化すると、増幅トランジスタの電位も変わってしまい、本来の電位からずれた値となり、撮像された映像が劣化してしまう。
　本実施形態に係る薄膜トランジスタをＣＭＯＳイメージセンサーのリセットトランジスタ、および転送トランジスタに適用した場合の動作の効果を説明する。増幅トランジスタは、薄膜トランジスタまたはバルクトランジスタのどちらを適用しても良い。
　図９は、ＣＭＯＳイメージセンサーの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード３００２、転送トランジスタ３００４、リセットトランジスタ３００６、増幅トランジスタ３００８および各種配線で構成されており、マトリクス状に複数の画素が配置されてセンサーを構成する。増幅トランジスタ３００８と電気的に接続される選択トランジスタを設けても良い。トランジスタ記号に記してある「ＯＳ」は酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、「Ｓｉ」はシリコンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降の図面についても同様である。
　フォトダイオード３００２は、転送トランジスタ３００４のソース側に接続されており、転送トランジスタ３００４のドレイン側には信号電荷蓄積部３０１０（ＦＤ：フローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部３０１０にはリセットトランジスタ３００６のソース、および増幅トランジスタ３００８のゲートが接続されている。別の構成として、リセット電源線３１１０を削除することもできる。例えば、リセットトランジスタ３００６のドレインをリセット電源線３１１０ではなく、電源線３１００または垂直出力線３１２０につなぐ方法がある。
　なお、また、フォトダイオード３００２に本実施形態に係る酸化物半導体薄膜を用いても良く、転送トランジスタ３００４、リセットトランジスタ３００６に用いられる酸化物半導体薄膜と同じ材料を用いてよい。
　以上が、本実施形態に係る薄膜トランジスタを固体撮像素子に用いる場合の説明である。
　以下、実施例に基づき本発明を具体的に説明するが、本発明は実施例に限定されない。
　Ｘ元素を含有させたＩＴＺＯ系酸化物焼結体からなるスパッタリングターゲットを作製した。Ｘ元素を含有させたＩＴＺＯ系酸化物焼結体からなるスパッタリングターゲットの特性と、Ｘ元素を含有させないＩＴＺＯ系酸化物焼結体からなるスパッタリングターゲットの特性と、を比較した。具体的な手順は以下の通りである。
　まず、原料として表１に示す原子比となるように、以下の粉末を秤量した。
　・Ｉｎ原料：純度９９．９９質量％の酸化インジウム粉末
　・Ｓｎ原料：純度９９．９９質量％の酸化錫粉末
　・Ｚｎ原料：純度９９．９９質量％の酸化亜鉛粉末
　・Ｘ元素　：純度９９．９質量％の酸化アルミニウム（Ａｌ２Ｏ３）、純度９９．９質量％の酸化ゲルマニウム（ＧｅＯ２）、純度９９．９質量％の酸化ケイ素（ＳｉＯ２）、純度９９．９質量％の酸化イットリウム（Ｙ２Ｏ３）、純度９９．９質量％の酸化ジルコニウム（ＺｒＯ２）、純度９９．９質量％の酸化マグネシウム（ＭｇＯ）、純度９９．９質量％の酸化イッテルビウム（Ｙｂ２Ｏ）
Figure JPOXMLDOC01-appb-T000001
　次に、これらの原料に成形用バインダーとしてポリビニルアルコールを加えて、湿式ボールミルにて７２時間、混合および造粒した。
　次に、この造粒物を内径１２０ｍｍ×１２０ｍｍ×７ｍｍの金型へ均一に充填し、コールドプレス機にて加圧成形した後、冷間等方圧加圧装置（ＣＩＰ）で１９６ＭＰａの圧力で成形した。このようにして得た成形体を、焼結炉にて酸素雰囲気下で７８０℃まで昇温後、７８０℃で５時間保持、さらに１４００℃まで昇温し、この温度（１４００℃）で２０時間保持し、その後、炉冷して酸化物焼結体を得た。なお、昇温速度は２℃／分で行った。
　得られた酸化物焼結体を切削加工し、表面研磨し、Ｘ線回折測定装置（ＸＲＤ）により結晶構造を調べた。その結果、試料番号１～１７、１９、２０、２２、２３、２４、２７については、Ｉｎ２Ｏ３（ＺｎＯ）ｍ（式中、ｍ＝２～７の整数）で表される六方晶層状化合物および、Ｚｎ２ＳｎＯ４で表されるスピネル化合物が存在することを確認した。試料番号１８、２１については、Ｚｎ２ＳｎＯ４で表されるスピネル化合物の単一相であった。試料番号２５、２６については、ビックスバイト構造化合物、およびＺｎ２ＳｎＯ４で表されるスピネル化合物が存在することを確認した。ＸＲＤの測定条件は以下の通りである。
・装置：（株）リガク製Ｓｍａｒｔｌａｂ
・Ｘ線：Ｃｕ－Ｋα線（波長１．５４１８×１０－１０ｍ）
・平行ビーム、２θ－θ反射法、連続スキャン（２．０°／分）
・サンプリング間隔：０．０２°
・発散スリット（Ｄｉｖｅｒｇｅｎｃｅ　Ｓｌｉｔ、ＤＳ）：１．０ｍｍ
・散乱スリット（Ｓｃａｔｔｅｒｉｎｇ　Ｓｌｉｔ、ＳＳ）：１．０ｍｍ
・受光スリット（Ｒｅｃｅｉｖｉｎｇ　Ｓｌｉｔ、ＲＳ）：１．０ｍｍ
　さらに、得られた酸化物焼結体について以下の特性を測定した。
（１）平均抗折力
　得られた酸化物焼結体から、厚さ３ｍｍ×幅４ｍｍ×全長３６ｍｍ、断面が長方形の角柱の試験片を３０本切り出し、ＪＩＳ　Ｒ　１６０１：２００８に基づき、材料試験機（島津製作所製ＥＺ　Ｇｒａｐｈ）にて３点曲げ強さを測定し、試験片３０本の３点曲げ強さ測定値の平均値を平均抗折力とした。
（２）相対密度
　酸化物焼結体の相対密度をアルキメデス法に基づき測定した。具体的には、酸化物焼結体の空中重量を、体積（＝焼結体の水中重量／計測温度における水比重）で除し、下記式（５）に基づく理論密度ρ（ｇ／ｃｍ3）に対する百分率の値を相対密度（単位：％）とした。
　相対密度＝｛（酸化物焼結体の空中重量／体積）／理論密度ρ｝×１００
　ρ＝（Ｃ１／１００／ρ１＋Ｃ２／１００／ρ２・・・＋Ｃｎ／１００／ρｎ）－１　…（５）
　なお、式（５）中で、Ｃ１～Ｃｎはそれぞれ酸化物焼結体または酸化物焼結体の構成物質の含有量（質量％）を示し、ρ１～ρｎはＣ１～Ｃｎに対応する各構成物質の密度（ｇ／ｃｍ３）を示す。
　尚、各構成物質の密度は、密度と比重はほぼ同等であることから、化学便覧　基礎編Ｉ日本化学編　改定２版（丸善株式会社）に記載されている酸化物の比重の値を用いた。
（３）バルク抵抗値（ｍΩｃｍ）
　スパッタリングターゲットの導電性を示す指標として、バルク抵抗値を抵抗率計（三菱化学（株）製、製品名ロレスタＧＰ　ＭＣＰ－Ｔ６１０）を使用して四探針法（ＪＩＳ　Ｒ　１６３７：１９９８）に基づき測定した。試料の厚みを５ｍｍとし、測定箇所は９箇所とし、９箇所の測定値の平均値をバルク抵抗値とした。
　酸化物焼結体の平面形状が四角形であったため、測定箇所は、面を等面積に９分割し、それぞれの四角形の中心点９箇所とした。
（４）ワイブル係数
　平均抗折力のワイブル係数は、ＪＩＳ　Ｒ　１６２５：２０１０に規定されたワイブル統計解析法により、ワイブル確率軸上に、抗折力をプロット（以下「ワイブルプロット」という）し、ワイブルプロットの傾きから求めた。
（５）平均結晶粒径
　六方晶層状化合物の平均結晶粒径、スピネル化合物の平均結晶粒径、ビックスバイト構造化合物の平均結晶粒径をそれぞれ求め、平均結晶粒径の差の絶対値を求めた。平均結晶粒径は、前述の実施形態中に記載した方法と同様にして測定した。
（６）六方晶層状化合物粒子の確認
　酸化物焼結体が六方晶層状化合物の粒子を含むことは、ＳＥＭ－ＥＰＭＡにより、結晶粒子がＩｎ元素とＺｎ元素を含んでいることから判断した。
（７）スピネル化合物粒子の確認
　酸化物焼結体がスピネル化合物の粒子を含むことは、ＳＥＭ－ＥＰＭＡにより、結晶粒子がＺｎ元素とＳｎ元素を含んでいることから判断した。
（８）ビックスバイト構造の確認
　酸化物焼結体がビックスバイト構造化合物の粒子を含むことは、ＳＥＭ－ＥＰＭＡにより、結晶粒子が、Ｉｎ元素および酸素原子のみを含むか、またはＩｎ元素、Ｓｎ元素および酸素原子を含むがＩｎ元素およびＳｎ元素の原子％比（Ｉｎ元素：Ｓｎ元素）で、Ｉｎ元素が９０原子％以上であることから判断した。
　以上の結果を表２に示す。表２において、Ｉｎ：Ｓｎ：Ｚｎ=３０：１５：５５（原子％）における、平均抗折力、相対密度、バルク抵抗、ワイブル係数、および平均結晶粒径と、Ａｌ含有量、またはＳｉ含有量との関係（試料番号１～５、８～１２、１９）を図１０～図１４に示す。Ｘ元素として、Ａｌ、Ｓｉ、Ｇ、Ｓｉ、Ｙ、Ｍｇ、およびＹｂのいずれか一種を０．１原子％含有させた場合（試料番号１、８、１３～１７）、およびＸ元素を含有させなかった場合（試料番号１９）の比較を図１５に示す。
Figure JPOXMLDOC01-appb-T000002
　表２に示すように、Ｘ元素を含有する試料（試料番号１～１８、２２～２７）は、含有しない試料（試料番号１９、２０、２１）と比べて、平均抗折力、およびワイブル係数が大きく、平均結晶粒径が小さかった。
　バルク抵抗は、Ｘ元素を含有する試料（試料番号１～１８、２２～２７）と、含有しない試料（試料番号１９、２０、２１）とで同程度であったか、Ｘ元素を含有する試料（試料番号１～１８、２２～２７）の方がやや小さかった。
　相対密度は、Ｘ元素を含有する試料（試料番号１～１８、２２～２７）と、含有しない試料（試料番号１９、２０、２１）とで同程度であった。
　具体的には、Ｘ元素を含有する試料（試料番号１～１８、２２～２７）は、平均抗折力が１５０ＭＰａ以上、バルク抵抗が２．６９ｍΩｃｍ以下、ワイブル係数が７以上、平均結晶粒径が１０μｍ以下であった。
　Ｘ元素を含有する試料（試料番号１～１７、２２～２４）においては、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径との差が１μｍ以下であった。また、Ｘ元素を含有する試料（試料番号２５、２６）においては、ビックスバイト構造化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径との差が１μｍ以下であった。Ｘ元素を含有しない試料（試料番号１９、２０）においては、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径との差が１μｍ超であった。この結果から、Ｘ元素を含有させることにより、平均抗折力、およびワイブル係数が大きく、バルク抵抗、相対密度、および平均結晶粒径が好ましい範囲にある酸化物焼結体が得られることが分かった。
　図１０に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＡｌ元素の含有量が異なる複数の試料で比較すると、Ａｌ含有量が増えると平均抗折力も大きくなったが、含有量が０．５原子％を超えると平均抗折力の上昇が緩やかになった。
　また、図１０に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＳｉ元素の含有量が異なる複数の試料で比較すると、Ｓｉ含有量が増えると平均抗折力も大きくなった。Ｘ元素の含有量が同じ試料で比べると、Ａｌを含有させた試料の方が、Ｓｉを含有させた試料よりも、平均抗折力は大きくなった。
　図１１に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＡｌ元素の含有量が異なる複数の試料で比較すると、Ａｌ含有量が増えると相対密度も大きくなったが、０．５原子％を超えると密度の上昇効果が飽和した。
　また、図１１に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＳｉ元素の含有量が異なる複数の試料で比較すると、Ｓｉ含有量が増えると相対密度も大きくなったが、０．１原子％を超えると密度の上昇効果が飽和した。
　図１２に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＡｌ元素の含有量が異なる複数の試料で比較すると、Ａｌ含有量が増えると、バルク抵抗が小さくなった。
　また、図１２に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＳｉ元素の含有量が異なる複数の試料で比較すると、Ｓｉ含有量が増えると、１原子％まではバルク抵抗が小さくなったが、３原子％を超えると僅かに大きくなった。
　図１３に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＡｌ元素の含有量が異なる複数の試料で比較すると、Ａｌ含有量が増えるとワイブル係数は上昇したが、Ａｌ含有量が３原子％を超えると、上昇効果が飽和した。
　また、図１３に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＳｉ元素の含有量が異なる複数の試料で比較すると、Ｓｉ含有量が増えるとワイブル係数は上昇したが、Ｓｉ含有量が３原子％を超えると、上昇効果が飽和した。
　図１４に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＡｌ元素の含有量が異なる複数の試料で比較すると、Ａｌ含有量が増えると平均結晶粒径は小さくなった。
　また、図１４に示すように、Ｉｎ、Ｓｎ、およびＺｎ含有量が一定であって、Ｘ元素としてのＳｉ元素の含有量が異なる複数の試料で比較すると、Ｓｉ含有量が増えると平均結晶粒径は小さくなった。
　Ａｌ含有させた試料およびＳｉを含有させた試料は、平均結晶粒径が同程度であった。
　図１５に示すように、Ｉｎ、Ｓｎ、Ｚｎ、およびＸ元素の含有量が一定であって、Ｘ元素の種類が異なる複数の試料およびＸ元素を含有しない試料で比較すると、Ｘ元素を含有させなかった試料に比べて、Ｘ元素を含有させた試料の方がは、平均抗折力が大きくなった。
［薄膜トランジスタの製造］
　以下の工程で薄膜トランジスタを製造した。
（１）成膜工程
　各試料番号に係る酸化物焼結体を研削研磨して、４インチφ×５ｍｍｔのスパッタリングターゲットを製造した。具体的には、切削研磨した焼結体をバッキングプレートにボンディングすることによって作製した。すべてのターゲットにおいて、ボンディング率は、９８％以上であった。酸化物焼結体のバッキングプレートへのボンディング時に酸化物焼結体にクラックは発生せず、スパッタリングターゲットを良好に製造することができた。ボンディング率（接合率）は、Ｘ線ＣＴにより確認した。
　作製したスパッタリングターゲットを用いて、スパッタリングによって、表３に示す成膜条件で熱酸化膜（ゲート絶縁膜）付きのシリコンウエハ２０（ゲート電極）上に、メタルマスクを介して５０ｎｍの薄膜（酸化物半導体層）を形成した。この際、スパッタガスとして高純度アルゴン及び高純度酸素２０％の混合ガスを用いてスパッタリングを行った。この際、スパッタリングターゲットにクラックは発生しなかった。
（２）ソース・ドレイン電極の形成
　次に、ソース・ドレインのコンタクトホール形状のメタルマスクを用いてチタン金属をスパッタリングし、ソース・ドレイン電極としてチタン電極を成膜した。チャネル部のＬ／Ｗは、２００μｍ／１０００μｍとした。得られた積層体を大気中にて３５０℃で６０分間加熱処理し、保護絶縁膜形成前の薄膜トランジスタを製造した。
Figure JPOXMLDOC01-appb-T000003
　製造した薄膜トランジスタ（ＴＦＴ番号：Ａ１～Ａ２７）について下記評価を行った。結果を表４に示す。
（半導体膜の結晶特性）
　シリコンウエハー上に成膜した酸化物半導体膜について、スパッタ後（膜堆積直後）の加熱していない膜及び成膜後の加熱処理をした後の膜の結晶性をＸ線回折（ＸＲＤ）測定によって評価したところ、加熱前はアモルファスであり、加熱後もアモルファスであった。
＜ＴＦＴの特性評価＞
　飽和移動度、Ｓ値及び閾値電圧の評価を行った。結果を表４の「加熱処理後ＳｉＯ2膜形成前のＴＦＴの特性」に示す。
　飽和移動度は、ドレイン電圧に２０Ｖ印加した場合の伝達特性から求めた。具体的に、伝達特性Ｉｄ－Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、線形領域の式により飽和移動度を導いた。尚、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは－１５Ｖ～２５Ｖまで印加し、その範囲での最大移動度を飽和移動度と定義した。本発明において特に断らない限り、飽和移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
　Ｓ値は、ドレイン電流が１０ｐＡから１００ｐＡになるときのゲート電圧差である。
　閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０－９ＡでのＶｇと定義した。
　また、得られたＴＦＴサンプルの酸化物半導体層について誘導プラズマ発光分光分析装置（ＩＣＰ－ＡＥＳ、島津製作所社製）で分析した結果、得られた酸化物半導体薄膜の原子比が酸化物半導体薄膜の製造に用いた酸化物焼結体の原子比と同じであることを確認した。
Figure JPOXMLDOC01-appb-T000004
　表４より、インジウムに対するＸ元素の添加量が増加するにつれ移動度が低下し、また、Ｖｔｈがプラス側にシフトすることが分かった。
　本発明のスパッタリングターゲットは、液晶ディスプレイまたは有機ＥＬディスプレイなどの表示装置を駆動する、薄膜トランジスタの酸化物半導体層を形成するために使用できる。また、本発明のスパッタリングターゲットを用いて、受光素子、表示素子、タッチパネルにおける電極、または防曇用透明発熱体等に使用される透明導電膜を製造できる。
１　：酸化物焼結体
３　：バッキングプレート
２０　：シリコンウエハ
３０　：ゲート絶縁膜
４０　：酸化物半導体薄膜
５０　：ソース電極
６０　：ドレイン電極
７０　：層間絶縁膜
７０Ａ　：層間絶縁膜
７０Ｂ　：層間絶縁膜
１００　：薄膜トランジスタ
１００Ａ　：薄膜トランジスタ
３００　：基板
３０１　：画素部
３０２　：第１の走査線駆動回路
３０３　：第２の走査線駆動回路
３０４　：信号線駆動回路
３１０　：容量配線
３１２　：ゲート配線
３１３　：ゲート配線
３１４　：ドレイン電極
３１６　：トランジスタ
３１７　：トランジスタ
３１８　：第１の液晶素子
３１９　：第２の液晶素子
３２０　：画素部
３２１　：スイッチング用トランジスタ
３２２　：駆動用トランジスタ
３００２　：フォトダイオード
３００４　：転送トランジスタ
３００６　：リセットトランジスタ
３００８　：増幅トランジスタ
３０１０　：信号電荷蓄積部
３１００　：電源線
３１１０　：リセット電源線
３１２０　：垂直出力線

Claims (13)

  1. 　インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１）を満たし、さらにＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含む、酸化物焼結体を備える、
    　スパッタリングターゲット。
    　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１）
    　（式（１）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物焼結体中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）
  2. 　前記酸化物焼結体は、式（１）で示す原子比が０．００３以上、０．０３以下である、
    　請求項１記載のスパッタリングターゲット。
  3. 　さらに、前記酸化物焼結体が、下記式（２）を満たす、
    　請求項１または２に記載のスパッタリングターゲット。
    　　０．４０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８０　　・・・（２）
  4. 　さらに、前記酸化物焼結体が、下記式（３）を満たす、
    　請求項１～３のいずれか一項に記載のスパッタリングターゲット。
    　０．１５≦Ｓｎ／（Ｓｎ＋Ｚｎ）≦０．４０　　・・・（３）
  5. 　さらに、前記酸化物焼結体が、下記式（４）を満たす、
    　請求項１～４のいずれか一項に記載のスパッタリングターゲット。
    　０．１０　≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．３５　・・・（４）
  6. 　前記酸化物焼結体は、Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍは２～７である）で表わされる六方晶層状化合物を含む、
    　請求項１～５のいずれか一項に記載のスパッタリングターゲット。
  7. 　前記酸化物焼結体は、平均抗折力が１５０ＭＰａ以上である、
    　請求項１～６のいずれか一項に記載のスパッタリングターゲット。
  8. 　前記酸化物焼結体は、平均抗折力のワイブル係数が７以上である、
    　請求項１～７のいずれか一項に記載のスパッタリングターゲット。
  9. 　前記酸化物焼結体は、平均結晶粒径が１０μｍ以下であり、六方晶層状化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下である、
    　請求項１～８のいずれか一項に記載のスパッタリングターゲット。
  10. 　前記酸化物焼結体は、平均結晶粒径が１０μｍ以下であり、ビックスバイト構造化合物の平均結晶粒径と、スピネル化合物の平均結晶粒径の差が１μｍ以下である、
    　請求項１～８のいずれか一項に記載のスパッタリングターゲット。
  11. 　インジウム元素（Ｉｎ）、スズ元素（Ｓｎ）、亜鉛元素（Ｚｎ）、Ｘ元素、および酸素を含有し、各元素の原子比が下記式（１Ａ）を満たす、
    　酸化物半導体薄膜。
    　０．００１≦Ｘ／（Ｉｎ＋Ｓｎ＋Ｚｎ＋Ｘ）≦０．０５　・・・（１Ａ）
    　（式（１Ａ）中、Ｉｎ、Ｚｎ、ＳｎおよびＸは、それぞれ酸化物半導体薄膜中のインジウム元素、亜鉛元素、スズ元素およびＸ元素の含有量を表す。Ｘ元素は、Ｇｅ、Ｓｉ、Ｙ、Ｚｒ、Ａｌ、Ｍｇ、Ｙｂ、およびＧａから少なくとも１種以上が選択される。）
  12. 　請求項１１に記載の酸化物半導体薄膜を用いた薄膜トランジスタ。
  13. 　請求項１２に記載の薄膜トランジスタを用いた電子機器。
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