JP6956748B2 - 酸化物半導体膜、薄膜トランジスタ、酸化物焼結体及びスパッタリングターゲット - Google Patents

酸化物半導体膜、薄膜トランジスタ、酸化物焼結体及びスパッタリングターゲット Download PDF

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Description

本発明は、酸化物半導体膜、それを用いた薄膜トランジスタ（ＴＦＴ）の酸化物半導体膜等を製造する際に用いることのできるスパッタリングターゲット、及びその材料となる酸化物焼結体に関するものである。
薄膜トランジスタに用いられるアモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリヤー移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板等への適用が期待されている。
上記酸化物半導体（膜）の形成に当たっては、スパッタリングターゲットをスパッタリングするスパッタリング法が好適に用いられている。これは、スパッタリング法で形成された薄膜が、イオンプレーティング法や真空蒸着法、電子ビーム蒸着法で形成された薄膜に比べ、膜面方向（膜面内）における成分組成や膜厚等の面内均一性に優れており、スパッタリングターゲットと同じ成分組成の薄膜を形成できるためである。
特許文献１には、Ｉｎ2Ｏ3にＧａ2Ｏ3及びＳｎＯ2を添加した酸化物半導体膜に関する例示がなされている。しかし、この膜は、成膜後のキャリヤー制御（キャリヤー濃度の低減）が難しく、当該膜の上にＣＶＤ等により層間絶縁膜等を形成した後では、半導体化しない場合があった。
特許文献２には、Ｉｎ2Ｏ3にＧａ2Ｏ3及びＳｎＯ2を添加した酸化物半導体膜とＩｎ2Ｏ3にＧａ2Ｏ3及びＳｎＯ2及びＺｎＯを添加した酸化物半導体膜を積層したトランジスタ及びスパッタリングターゲットが例示されている。
特許文献３から特許文献６には、Ｉｎ2Ｏ3、Ｇａ2Ｏ3及びＳｎＯ2からなる透明導電膜の製造方法が記載され、スパッタリングターゲットが例示されている。
特開２０１３−２４９５３７号公報 国際公開２０１５−１０８１１０号公報 特開２０１１−９４２３２号公報 特開平４−２７２６１２号公報 国際公開２００３−０１４４０９号公報 国際公開２００９−１２８４２４号公報
一方でさらなる高性能なＴＦＴへの強い要求があり、高移動度で、ＣＶＤ等での特性変化の小さい材料への要望は大きい。また、Ｉｎ2Ｏ3、Ｇａ2Ｏ3、及びＳｎＯ2を焼結して得られる酸化物焼結体からなるスパッタリングターゲットは、スパッタ時にターゲットにヘアーラインクラックと呼ばれる、微小なライン状のクラックが生じることがあり、クラックが生じ難いターゲットも求められていた。
本発明の目的は、新たな酸化物系で構成される、新たな酸化物半導体膜を提供することである。
また、本発明の目的は、薄膜トランジスタに用いたときに優れたＴＦＴ性能が発揮される酸化物半導体膜、及びそれを形成できるスパッタリングターゲット、及びその材料である酸化物焼結体を提供することである。
本発明によれば、以下の酸化物半導体膜、薄膜トランジスタ、酸化物焼結体及びスパッタリングターゲットが提供される。
［１］．Ｉｎ、Ｇａ及びＳｎを下記式（１）から（３）を満たす範囲の原子比
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（１）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（２）
０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（３）
で含有し、
かつ、Ａｌを下記式（４）を満たす範囲の原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
で含有する酸化物半導体膜。
［２］．上記［１］に記載の酸化物半導体膜を用いた薄膜トランジスタ。
［３］．Ｉｎ、Ｇａ及びＳｎを下記式（５）から（７）を満たす範囲の原子比
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（５）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（６）
０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（７）
で含有し、
かつ、Ａｌを下記式（８）を満たす範囲の原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
で含有する酸化物焼結体。
［４］．Ｉｎ2Ｏ3結晶を主成分とし、ＩｎＧａＯ3結晶及びＳｎＯ2結晶のいずれか一方又は両方を含有する［３］に記載の酸化物焼結体。
［５］．Ｇａ3ＩｎＳｎ5Ｏ16化合物及びＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物のいずれか一方又は両方を主成分として含有しない［３］又は［４］に記載の酸化物焼結体。
［６］．相対密度が９５％以上である［３］から［５］のいずれか１つに記載の酸化物焼結体。
［７］．バルク抵抗が２０ｍΩｃｍ以下である［３］から［６］のいずれか１つに記載の酸化物焼結体。
［８］．上記［３］から［７］のいずれか１つに記載の酸化物焼結体と、バッキングプレートとを含むスパッタリングターゲット。
［９］．Ｉｎ、Ｇａ及びＳｎを含む原料化合物粉末を混合して混合物を調製する配合工程と、
前記混合物を成型して成型体を調製する成型工程と、
前記成型体を焼結する焼結工程と、
を実施する、［３］から［６］のいずれか一つに記載の酸化物焼結体の製造方法。
［１０］．［２］に記載の薄膜トランジスタを備える電子機器。
本発明によれば、新たな酸化物系で構成される、新たな酸化物半導体膜が提供できる。
本発明によれば、ＴＦＴに用いたときに優れたＴＦＴ性能が発揮される酸化物半導体膜、及びそれを形成できるスパッタリングターゲット、及びその材料である酸化物焼結体が提供できる。
本発明の一態様のターゲットの形状を示す斜視図。 本発明の一態様のターゲットの形状を示す斜視図。 本発明の一態様のターゲットの形状を示す斜視図。 本発明の一態様のターゲットの形状を示す斜視図。 本発明の一態様の薄膜トランジスタを示す縦断面図。 本発明の一態様の薄膜トランジスタを示す縦断面図。 本発明の一態様の量子トンネル電界効果トランジスタを示す縦断面図。 量子トンネル電界効果トランジスタの他の態様を示す縦断面図。 図５において、ｐ型半導体層とｎ型半導体層の間に酸化シリコン層が形成された部分のＴＥＭ（透過型電子顕微鏡）写真。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図。 量子トンネル電界効果トランジスタの製造手順を説明するための縦断面図。 本発明の一態様の薄膜トランジスタを用いた表示装置を示す上面図。 ＶＡ型液晶表示装置の画素に適用することができる画素部の回路を示す図． 有機ＥＬ素子を用いた表示装置の画素部の回路を示す図。 本発明の一態様の薄膜トランジスタを用いた固体撮像素子の画素部の回路を示す図。 実施例１で作製した焼結体のＸＲＤチャートである。 実施例２で作製した焼結体のＸＲＤチャートである。 実施例３で作製した焼結体のＸＲＤチャートである。 比較例１で作製した焼結体のＸＲＤチャートである。 比較例２で作製した焼結体のＸＲＤチャートである。 比較例３で作製した焼結体のＸＲＤチャートである。 ガラス基板上に酸化物半導体薄膜を形成した状態を示す縦断面図。 図１６Ａの酸化物半導体薄膜上にＳｉＯ2膜を形成した状態を示す図。
＜本発明の背景＞
まず、本発明の背景を簡単に説明する。
従来の、酸化インジウム（Ｉｎ2Ｏ3）、酸化ガリウム（Ｇａ2Ｏ3）、及び酸化スズ（ＳｎＯ2）を焼結して得られる酸化物焼結体からなるスパッタリングターゲットは、スパッタ時にターゲットにヘアーラインクラックと呼ばれる、微小なライン状のクラックが生じることがあった。これらが生じるとスパッタ時に異常放電を起こして、ノジュールと呼ばれる異物を発生させる場合が有り、製品の歩留まりや性能を低下させる要因となっていた。
ヘアーラインクラックが生じる原因は明らかではないが、スパッタリングターゲット中にＧａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、Ｇａ3ＩｎＳｎ5Ｏ16等の化合物が存在すると、スパッタ等により一方向から熱が加わった場合に、これらの化合物の結晶相の間の熱膨張率の違いに起因して、内部応力が発生し、ヘアーラインクラックが発生すると考えられる。
これらの問題を解決するため、本発明では、酸化インジウム（Ｉｎ2Ｏ3）、酸化ガリウム（Ｇａ2Ｏ3）、及び酸化スズ（ＳｎＯ2）に、焼結助剤として酸化アルミニウム（Ａｌ2Ｏ3）を添加して焼結することにより、Ｇａ3Ｉｎ5Ｓｎ2Ｏ16やＧａ2Ｉｎ6Ｓｎ2Ｏ16、Ｇａ3ＩｎＳｎ5Ｏ16等の化合物の生成を抑制した。
これにより、内部応力が発生せず、ヘアーラインクラック等の発生がなくなり、一方で酸化物半導体も、ＴＦＴ製造時に加熱処理等でも導体化せず、安定した組成であることが判明した。
以上が、本発明の背景である。
＜酸化物焼結体の構造＞
次に、本発明の一態様の酸化物焼結体の構造について説明する。
本発明の一態様の酸化物焼結体（以下、本発明の焼結体と略称すことがある）は、Ｉｎ、Ｇａ及びＳｎを下記式（５）から（７）を満たす範囲の原子比
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（５）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（６）
０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（７）
で含有し、
かつ、Ａｌを下記式（８）を満たす範囲の原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
で含有することを特徴とする。
本発明の焼結体は、酸化インジウム、酸化ガリウム及び酸化スズをベースの原料とし、これに焼結助剤として酸化アルミニウムを添加して焼結することによって得られる。
具体的には、Ｉｎ、Ｇａ及びＳｎの原子比組成が下記（５）から（７）を満たす範囲
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（５）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（６）
０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（７）
となるように、Ｉｎ2Ｏ3，Ｇａ2Ｏ3及びＳｎＯ2を混合し、さらに、Ａｌの原子比組成が下記式（８）を満たす範囲
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
となるように、焼結助剤としてＡｌ2Ｏ3を添加、混合した原料を焼結すればよい。
Ｉｎ2Ｏ3，Ｇａ2Ｏ3及びＳｎＯ2を焼結する際に、焼結助剤としてＡｌ2Ｏ3を加えることにより、従来のＩｎ2Ｏ3、Ｇａ2Ｏ3及びＳｎＯ2を焼結した場合の主成分であったＧａ3ＩｎＳｎ5Ｏ16化合物やＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物を主成分とすることがなく、Ｉｎ2Ｏ3結晶、ＩｎＧａＯ3結晶及び／又はＳｎＯ2結晶を含有する焼結体が得られる。
この場合、不可避不純物を含んでいてもよい。なお、不可避不純物とは、意図的に添加しない元素であって、原料や製造工程で混入する元素を意味する。以下の説明でも同様である。不可避不純物の例としては、アルカリ金属、及びアルカリ土類金属（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ等など）が上げられ、１０ｐｐｍ以下、好ましくは1ppm以下、更に好ましくは１００ｐｐｂ以下が良い。不純物濃度は、ＩＣＰやＳＩＭＳにより測定することができる。また、アルカリ金属やアルカリ土類金属の他に、水素や窒素、及びハロゲン原子を含む場合も有る。この場合、ＳＩＭＳによる測定で５ｐｐｍ以下、好ましくは１ｐｐｍ以下、更に好ましくは１００ｐｐｂ以下が良い。
本発明の一形態であるスパッタリングターゲット（以下、本発明のターゲットと略称することがある）は、上記酸化物焼結体と、バッキングプレートとを含むことを特徴とする。
上記本発明の焼結体を切削研磨加工して板状としたスパッタリングターゲット材を作製し、これを、金属インジウム等の低融点金属を用いて、金属製のバッキングプレートにボンディングすることにより、スパッタリング装置の部材としてのスパッタリングターゲットとすることができる。
以下、上記本発明の焼結体とバッキングプレートとを含むスパッタリングターゲットにおける焼結体を、「本発明のターゲット材」という。
上記本発明の焼結体（ターゲット材）は、焼結助剤としてＡｌ2Ｏ3を所定の割合で添加して焼結することで、Ｇａ3Ｉｎ5Ｓｎ2Ｏ16、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16、Ｇａ3ＩｎＳｎ5Ｏ16等の化合物の生成が抑制される。これらの化合物は、スパッタ時に内部応力を発生させ、ヘアーラインクラックを生じさせると考えられる。
本発明のターゲット材を用いれば、スパッタ時にヘアーラインクラックの発生がなく、ヘアーラインクラックに起因する異常放電によるノジュールと呼ばれる異物の発生もない。
本発明の焼結体（ターゲット材）は、Ｇａ3ＩｎＳｎ5Ｏ16化合物やＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物は含まないことが好ましいが、焼結体中のこれらの化合物の合計が、焼結体の主成分とならない量、即ち、５０質量％以下の含有は許容される。
本発明の一態様の焼結体では、Ｇａ3ＩｎＳｎ5Ｏ16化合物及びＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物のいずれか一方又は両方を主成分として含有しない。これらの化合物を含有しないことにより、スパッタ時にヘアーラインクラックが発生しない焼結体（ターゲット材）が得られる。
本発明の一態様の焼結体は、Ｉｎ2Ｏ3結晶を主成分とし、ＩｎＧａＯ3結晶及びＳｎＯ2結晶のいずれか一方又は両方を含有する。
ここで、「Ｉｎ2Ｏ3結晶を主成分とする」とは、焼結体の全酸化物中に占めるＩｎ2Ｏ3結晶の割合が５０質量％を超えることを意味し、より好ましくは、５５質量％以上、さらに好ましくは、６０質量％以上である。
以下、本明細書において「主成分」というときは、焼結体の全酸化物中に占める割合が５０質量％を超えることを意味する。
Ｉｎ2Ｏ3結晶を主成分とし、かつＩｎＧａＯ3結晶及び／又はＳｎＯ2結晶を含有することにより、Ａｌ2Ｏ3を添加しない場合に主成分であったＧａ3ＩｎＳｎ5Ｏ16化合物やＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物を含有しない焼結体を得ることができる。これにより、本発明のターゲット材では、スパッタ時にヘアーラインクラック等が発生し難い。
また、本発明の他の態様の焼結体では、Ｘ線解析より求めたＩｎ2Ｏ3とＩｎＧａＯ3の比率（質量比）がＩｎ2Ｏ3＞ＩｎＧａＯ3であることが好ましい。Ｉｎ2Ｏ3の含有比率がＩｎＧａＯ3より大きくなると、焼結体（ターゲット材）のバルク抵抗が小さくなり、スパッタ時に異常放電やアーク放電等が起こり難くなる、そのため、ＴＦＴの製造工程で歩留まりが低下したり、ＴＦＴの特性が劣化したりするのを防止できる。
酸化ガリウムは、酸素欠損の発生を抑える効果と、得られる酸化物半導体膜のバンドギャップを大きくする効果が有る。Ｇａの割合［Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０が好ましい。０．０１未満では、酸素欠損を抑える効果が小さく、半導体膜を形成できない場合がある。また、０．３０超では、酸素欠損がなくなり、得られる膜が絶縁膜化する場合がある。より好ましくは、０．０２≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２７であり、さらに好ましくは、０．０３≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２３である。
酸化スズは、耐薬品性を有しており、かつ導電膜として使用されることからも分かるように半導体膜の移動度に影響を及ぼすことは少ないと考えられる。よって、Ｓｎの割合［Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０が好ましい。０．０１未満では、耐薬品性が発現しない場合がある。０．４０超では、耐薬品性が高すぎて、得られる半導体膜をエッチングして半導体膜のアイランドを形成することができない場合がある。より好ましくは、０．０２≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３５であり、さらに好ましくは０．０３≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０である。
酸化インジウムは、半導体膜の移動度を担う酸化物である。Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８が好ましい。０．５５未満では、移動度の低下が起こる場合がある。０．９８超では、結晶化したり、酸素欠損の量が増えすぎて、得られる膜が半導体とならず、導体になる場合がある。より好ましくは、０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９６であり、さらに好ましくは、０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９４である。
上記ベースの原料に酸化アルミニウムを添加しない場合は、結晶相の主成分がＧａ3ＩｎＳｎ5Ｏ16化合物やＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物である焼結体となる。酸化アルミニウムの添加により、Ｉｎ2Ｏ3結晶、ＩｎＧａＯ3結晶及び／又はＳｎＯ2結晶を含有し、これらを主成分とする焼結体（ターゲット材）が得られる。これにより、ヘアーラインクラック等の課題を解決することができる。
酸化アルミニウムの添加量（原子比）は、Ａｌの割合が下記式（８）を満たす範囲の原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
の範囲であることが好ましい。０．０５未満では、Ｇａ3ＩｎＳｎ5Ｏ16化合物やＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物の生成を十分に抑えることができない場合がある。また、０．３０超では、得られる酸化物半導体膜を用いた薄膜トランジスタの移動度が小さくなり、実用に供さなくなる場合がある。酸化アルミニウムの添加により、得られる酸化物半導体膜を用いた薄膜トランジスタの耐ＣＶＤ性が向上する効果が得られる。より好ましくは、０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２５であり、さらに好ましくは、０．０８≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２２である。
本発明の一態様の焼結体（ターゲット材）は、より好ましくは、Ｉｎ、Ｇａ及びＳｎを下記式（５Ａ）から（７Ａ）を満たす範囲の原子比 ０．０２≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２７ ・・・（５Ａ）
０．０２≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３５ ・・・（６Ａ）
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９６ ・・・（７Ａ）
で含有し、
かつ、Ａｌを下記式（８Ａ）を満たす範囲の原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２５ ・・・（８Ａ）
で含有するのが好ましい。
本発明の一態様の焼結体（ターゲット材）は、さらに好ましくは、Ｉｎ、Ｇａ及びＳｎを下記式（５Ｂ）から（７Ｂ）を満たす範囲の原子比
０．０３≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２３ ・・・（５Ｂ）
０．０３≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（６Ｂ）
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９４ ・・・（７Ｂ）
で含有し、
かつ、Ａｌを下記式（８Ｂ）を満たす範囲の原子比
０．０８≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２２ ・・・（８Ｂ）
で含有する。
本発明の一態様の焼結体（ターゲット材）は、相対密度が９５％以上であるのが好ましい。
焼結体（ターゲット材）の相対密度が９５％以上であると、スパッタ時にヘアーラインクラックが入ったりノジュールが発生し難くなり、得られる酸化物半導体膜を用いた薄膜トランジスタの性能の低下をもたらしたり、歩留まりを低下させたりするのを防げる。得られる膜の密度も高くなり、当該膜の上に保護絶縁膜や層間絶縁膜をＣＶＤ装置を用いて形成する際に、ＣＶＤ装置での成膜温度を下げなくてもよくなり、耐久性の高い膜が得られる。焼結体（ターゲット材）の相対密度は、好ましくは、９７％以上であり、より好ましくは、９８％であり、さらに好ましくは、９９％以上である。
相対密度は実施例に記載の方法により測定できる。
本発明の一態様の焼結体は、バルク抵抗が２０ｍΩｃｍ以下であることが好ましい。バルク抵抗が２０ｍΩｃｍ以下であれば、高パワーでスパッタリングした場合でも、異常放電の発生やエロージョン部の変色及びノジュールの発生などがなく安定したスパッタリングを行うことができるようになる。バルク抵抗は、より好ましくは１８ｍΩｃｍ以下であり、さらに好ましくは１７Ωｃｍ以下である。バルク抵抗の下限は、通常０．１ｍΩｃｍであり、好ましくは１ｍΩｃｍである。
バルク抵抗は、例えば、四探針法に基づき測定することができる。
以上が、本発明の一態様の酸化物焼結体の説明である。
次に、本発明の一態様の酸化物焼結体の製造方法について説明する。
本発明の一態様の酸化物焼結体が製造できるものであれば、製造方法は特に限定しないが、以下の（ａ）から（ｃ）の工程を含む製法を例示できる。
（ａ）原料化合物粉末を混合して混合物を調製する工程。
（ｂ）混合物を成型して成型体を調製する工程。
（ｃ）成型体を焼結する工程。
（１）工程（ａ）：配合工程
配合工程は、酸化物焼結体の原料を混合する工程である。
原料としては、Ｉｎ化合物の粉末、Ｇａ化合物の粉末、Ｓｎ化合物の粉末、およびＡｌ化合物の粉末を用いる。Ａｌの化合物としては、例えば、酸化物、および水酸化物が挙げられる。Ｉｎ、Ｇａ、およびＳｎの化合物としては、酸化物が挙げられる。焼結のしやすさ、副生成物の残存のし難さから、いずれも酸化物が好ましい。
原料の純度は、通常２Ｎ（９９質量％）以上、好ましくは３Ｎ（９９．９質量％）以上、特に好ましくは４Ｎ（９９．９９質量％）以上である。純度が２Ｎ以上であることにより、酸化物焼結体の耐久性が確保でき、液晶ディスプレイに用いた際に液晶側に不純物が入り、焼き付けが起こる可能性を低減できる。
原料粉末の平均粒径は、好ましくは０．１μｍ以上、２μｍ以下であり、より好ましくは０．５μｍ以上、１．５μｍ以下である。原料粉末の平均粒径はレーザー回折式粒度分布装置等で測定することができる。
原料の混合、成型方法は特に限定されず、公知の方法を用いて行うことができる。また、混合する際にはバインダーを原料混合物に添加してもよい。
原料の混合は、例えば、ボールミル、ビーズミル、ジェットミルまたは超音波装置等の公知の装置を用いて行うことができる。粉砕時間等の条件は、適宜調整すればよいが、６時間以上、１００時間以下が好ましい。
（２）工程（ｂ）：成型工程
成型工程は、原料混合物（上記仮焼工程を設けた場合には仮焼物）を加圧成型して成型体とする工程である。この工程により、ターゲットとして好適な形状に成型する。仮焼工程を設けた場合には、得られた仮焼物の微粉末を造粒した後、プレス成型により所望の形状に成型することができる。
成型体の平均厚みは５．５ｍｍ以上が好ましく、６ｍｍ以上がより好ましく、８ｍｍ以上がさらに好ましく、１２ｍｍ以上が特に好ましい。５．５ｍｍ以上だと、成型体の厚さ方向の温度勾配が減少し、表面と深部の結晶型の組合せの変動が生じにくくなることが期待できる。
本工程で用いることができる成型処理としては、例えば、プレス成型（一軸プレス）、金型成型、鋳込み成型、および射出成型等も挙げられる。焼結密度の高い焼結体（ターゲット）を得るためには、冷間静水圧（ＣＩＰ）等で成型するのが好ましい。
また、プレス成型（一軸プレス）後に、冷間静水圧（ＣＩＰ）、または熱間静水圧（ＨＩＰ）等で成型するように、２段階以上の成型工程を設けてもよい。
冷間静水圧、または静水圧加圧装置を用いる場合、面圧７８．５ＭＰａ（８００ｋｇｆ／ｃｍ2をＳＩ単位に換算）以上、３９２．４ＭＰａ（４０００ｋｇｆ／ｃｍ2をＳＩ単位に換算）で０．５分以上、６０分以下保持することが好ましい。面圧１９６．２ＭＰａ以上、２９４．３ＭＰａ以下で、２分以上、３０分以下保持することがより好ましい。前記範囲内であると、成型体内部の組成むら等が減り、均一化されることが期待される。面圧を７８．５ＭＰａ以上とすることによりで、焼結後の密度が低くなり、抵抗も低くなる。面圧３９２．４ＭＰａ以下とすることにより、装置を大型化せずに成型できる。保持時間が０．５分以上であると、焼結後の密度と抵抗が高くなるのを防止できる。６０分以下であると時間が掛かりすぎ不経済となるのを防げる。
成型処理では、ポリビニルアルコールやメチルセルロース、ポリワックス、オレイン酸等の成型助剤を用いてもよい。
（３）工程（ｃ）：焼結工程
焼結工程は、上記成型工程で得られた成型体を焼成する必須の工程である。
焼結温度は好ましくは１２００℃以上、１６５０℃以下、より好ましくは１３５０℃以上、１６００℃以下、さらに好ましくは１４００℃以上、１６００℃以下、よりさらに好ましくは１４５０℃以上、１６００℃以下である。
焼結時間は好ましくは１０時間以上、５０時間以下、より好ましくは１２時間以上、４０時間以下、さらに好ましくは１３時間以上、３０時間以下である。
焼結温度が１２００℃以上、焼結時間が１０時間以上であると、焼結が十分進行し、ターゲットの電気抵抗が十分下がり、異常放電が生じ難くなる。焼成温度が１６５０℃以下、焼成時間が５０時間以下であると、著しい結晶粒成長により平均結晶粒径の増大や、粗大空孔の発生を防ぐことができ、焼結体強度の低下や異常放電が生じ難くなる。
常圧焼結法では、成型体を大気雰囲気、または酸素ガス雰囲気にて焼結する。酸素ガス雰囲気は、酸素濃度が、例えば２０体積％以上、８０体積％以下の雰囲気であることが好ましい。昇温過程を酸素ガス雰囲気とすることで、焼結体密度を高くすることができる。
さらに、焼結に際しての昇温速度は、８００℃から焼結温度までを０．１℃／分以上、２℃／分以下とすることが好ましい。
本発明の一態様の焼結体において８００℃から上の温度範囲は、焼結が最も進行する範囲である。この温度範囲での昇温速度が０．１℃／分以上であると、過度な結晶粒成長を抑制でき、高密度化を達成できる。昇温速度が２℃／分以下であることにより、成型体に温度分布が生じ、焼結体が反ったり割れたりするのを抑制できる。
８００℃から焼結温度における昇温速度は、好ましくは０．５℃／分以上、２．０℃／分以下、より好ましくは１．０℃／分以上、１．８℃／分以下である。
＜スパッタリングターゲット＞
次に、本発明の一態様のスパッタリングターゲットについて、図１Ａから図１Ｄを参照して、より具体的に説明する。
酸化物焼結体は、研削加工され、バッキングプレートに接合されてスパッタリングターゲットとして供される。このスパッタリングターゲットを用いて、スパッタ法により酸化物半導体を成膜することができる。
本発明の一態様のスパッタリングターゲット（以下、本発明のターゲットという）は、上記本発明の一態様の酸化物焼結体（以下、本発明の酸化物焼結体ともいう）と、バッキングプレートとを含む。本発明の一態様のスパッタリングターゲットは、上記本発明の酸化物焼結体と、必要に応じて酸化物焼結体に設けられる、バッキングプレート等の冷却および保持用の部材とを含むことが好ましい。
本発明のターゲットを構成する酸化物焼結体（ターゲット材）は、上記本発明の酸化物焼結体に研削加工を施したものであるから、ターゲット材は、物質としては、本発明の酸化物焼結体と同一である。従って、本発明の酸化物焼結体についての説明はターゲット材にもそのまま当てはまる。
スパッタリングターゲットの形状は特に限定されないが、図１Ａの符号１に示すような板状でもよく、図１Ｂの符号１Ａに示すような円筒状でもよい。板状の場合、平面形状は、図１Ａの符号１に示すような矩形でもよく、図１Ｃの符号１Ｂに示すように円形でもよい。酸化物焼結体は一体成型でもよく、図１Ｄに示すように、複数に分割した酸化物焼結体（符号１Ｃ）をバッキングプレート３に各々固定した多分割式でもよい。
バッキングプレート３は、酸化物焼結体の保持や冷却用の部材である。材料は銅等の熱伝導性に優れた材料が好ましい。
スパッタリングターゲットは、例えば以下の工程で製造される。
（ｄ）酸化物焼結体の表面を研削する工程。
（ｅ）酸化物焼結体をバッキングプレートにボンディングする工程。
以下、各工程を具体的に説明する。
（４）工程（ｄ）：研削工程
研削（加工）工程は、焼結体を、スパッタリング装置への装着に適した形状に切削加工する工程である。
焼結体表面は、高酸化状態の焼結部が存在したり、面が凸凹であることが多く、また、所定の寸法に切断加工する必要がある。
焼結体の表面は０．３ｍｍ以上研削するのが好ましい。研削する深さは、０．５ｍｍ以上研削するのが好ましく、２ｍｍ以上が特に好ましい。０．３ｍｍ以上研削することにより、表面付近の結晶構造の変動部分を除去できる。
酸化物焼結体を例えば、平面研削盤で研削して平均表面粗さＲａが５μｍ以下の素材とするのが好ましい。さらにスパッタリングターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００×１０-10ｍ以下としてもよい。鏡面加工（研磨）は、機械的な研磨、化学研磨、およびメカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、公知の研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液は水）で＃２０００番以上にポリッシングしてもよく、遊離砥粒ラップ（研磨材はＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えて、ラッピングしてもよい。研磨方法はこれらの方法に限定されない。研磨材は、＃２００番、もしくは＃４００番、さらには＃８００番のものが挙げられる。
研削工程後の酸化物焼結体は、エアーブローや流水洗浄等で清浄するのが好ましい。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。なお、エアーブローや流水洗浄では清浄力に限界があるので、さらに超音波洗浄等を行なうこともできる。超音波洗浄は、周波数が２５ｋＨｚ以上、３００ｋＨｚ以下の間で、多重発振させて行なう方法が有効である。例えば周波数が２５ｋＨｚ以上、３００ｋＨｚの間で、２５ｋＨｚ刻みに１２種類の周波数を多重発振させて、超音波洗浄を行なうのが良い。
（５）工程（ｅ）：ボンディング工程
工程（ｅ）は、研削後の焼結体を、金属インジウムなどの低融点金属で、バッキングプレートにボンディングする工程である。
以上がスパッタリングターゲットの説明である。
＜酸化物半導体薄膜＞
次に、本発明の一態様の非晶質酸化物半導体薄膜について、説明する。
本発明の一態様の酸化物半導体膜（以下、本発明の半導体膜と略称することがある）は、Ｉｎ、Ｇａ及びＳｎを下記原子比
０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（１）
０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（２）
０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（３）
で含有し、
かつ、Ａｌを下記原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
で含有することを特徴とする。
本発明の半導体膜は、薄膜トランジスタの半導体層（半導体部分）として好適に用いることができる。
上記原子比組成を有する本発明の半導体膜は、同じ原子比組成を有する上記本発明のスパッタリングターゲットをスパッタすることによって形成することができる。
酸化物焼結体からなるスパッタリングターゲットをスパッタして形成された膜の原子比組成は、用いたスパッタリングターゲットの原子比組成と類似する。
本発明の一態様の半導体膜は、スパッタによって成膜されたときにアモルファス状態であり、加熱処理（アニール処理）後もアモルファス状態であることが好ましい。酸化インジウム結晶が生成すると、その結晶にスズがドーピングされＩＴＯと同様に導電化する場合がある。酸化インジウム結晶が微結晶の場合は、アモルファス状の部分と微結晶が混在することになり、それらの界面でキャリヤーが散乱され移動度が低下する場合がある。また、アモルファス状の部分と微結晶の間に酸素欠損等が生じると光吸収の色中心を生成する場合があり、ＴＦＴの光安定性が損なわれる場合がある。
酸化物半導体膜の原子比組成が上記範囲以外では、薄膜トランジスタを形成する工程で使用されるＣＶＤ成膜装置での処理の際に、薄膜トランジスタの半導体部分（本発明の半導体膜）のキャリヤー濃度が上昇し、その後のアニール処理によってもキャリヤー濃度が低下せず、ＴＦＴとして作動しなくなる場合があった。そのため、ＣＶＤ装置の成膜温度を低下させて、キャリヤー濃度の上昇を抑え、ＴＦＴ特性の発現を行っていたが、ＣＶＤ装置の成膜温度を低減させたことにより、耐久性の乏しい半導体膜しか得られず、ＴＦＴ特性も劣ったものとなる場合がある。
本発明の半導体膜において、酸化ガリウムは、酸素欠損の発生を抑える効果と、酸化物半導体膜のバンドギャップを大きくする効果が有る。Ｇａの割合［Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０であることが好ましい。０．０１未満では、酸素欠損を抑える効果が小さく、半導体膜にならない場合がある。また、０．３０超では、酸素欠損がなくなり、絶縁膜となる場合があった。より好ましくは、０．０２≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２７、さらに好ましくは、０．０３≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２３である。
本発明の半導体膜において、酸化スズは、耐薬品性を有しており、かつ導電膜として使用されることからもわかるように半導体膜の移動度に影響を及ぼすことは少ないと考えられる。よって、Ｓｎの割合［Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０が好ましい。０．０１未満では、耐薬品性が得られない場合がある。０．４０超では、耐薬品性が高すぎて、エッチングによる半導体膜のアイランド形成ができない場合がある。より好ましくは、０．０２≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３５、さらに好ましくは０．０３≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０である。
本発明の半導体膜において、酸化インジウムは、半導体膜の移動度を担う酸化物である。Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］は、０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８が好ましい。０．５５未満では、半導体膜の移動度の低下が起こる場合がある。０．９８超では、半導体膜が結晶化したり、酸素欠損の量が増えすぎて、半導体化せず、導体になる場合がある。より好ましくは、０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９６、さらに好ましくは、０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９４である。
本発明の半導体膜において、酸化アルミニウムは、半導体膜を非晶質化する作用と、酸素欠損によるキャリャーの発生を抑える作用を有する。ベースの原料酸化物における酸化インジウムの割合が多い酸化物半導体膜の場合、酸化アルミニウムの量を比較的多くしないと半導体膜が結晶化してしまったり、結晶化による酸化スズのドーパント効果によるキャリヤーの増大や、アモルファス状態での酸素欠損によるキャリヤーの増大を抑えることができなくなる。一方、ベースの原料酸化物における酸化インジウムの割合が少ない酸化物半導体膜の場合、酸化アルミニウムの量を比較的少なくしないと、膜が絶縁化したり、当該酸化物半導体膜を用いた薄膜トランジスタの移動度が低下したりする場合が有る。ベースの原料酸化物におけるＩｎの割合に合わせてＡｌの割合を適宜調整すればよい。
例えば、Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．８５以上の場合には、Ａｌの割合［Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）（原子比）］は、０．１０以上、好ましくは、０．１２以上が好ましく、上限は０．３０以下であることが好ましい。Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．８５以上では、半導体膜が結晶化しやすくなる場合があり、その結晶化を抑えるためにＡｌの添加量を増量することが好ましい。また、酸化インジウムの酸素欠損量もＩｎの割合の増大に従って増大するので、キャリヤー発生を抑えるためにも半導体膜中のＡｌの添加量を増加させることが好ましい。
また、Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．７０以下の場合は、添加するＡｌの割合［Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）（原子比）］を０．２０以下とすることが好ましく、より好ましくは０．１５以下にする。より好ましくは０．１３以下であり、さらに好ましくは０．１２以下である。下限は０．０５以上であることが好ましい。
Ａｌは、酸素欠損によるキャリヤーの発生を抑える効果が大きく、例えば、ケミカルベーパーデポジション（ＣＶＤ）処理等により、層間絶縁膜やゲート絶縁膜の形成時に半導体膜に発生するキャリヤーを後アニール時に正常なキャリヤー濃度に戻す能力が高い。Ａｌのこの性質により、ＣＶＤ処理等により一旦はキャリヤー濃度が高くなっても、後アニールにより膜が半導体として機能し得る正常なキャリヤー濃度に戻り、ＴＦＴ特性を回復することができることが分かった。
Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が上記の中間の、０．７０超０．８５未満の場合は、成膜の条件（酸素濃度、基板温度、成膜圧力、背圧等）を適宜選択すればよい。Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が上記の中間の、０．７０超０．８５未満の場合において、Ｇａの割合［Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．１０を超える場合は、酸化ガリウムのアモルファス化効果、及びキャリヤーの制御効果が発現するので、Ａｌの割合［Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）（原子比）］は、Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．８５以上の場合ほどの量は必要ないが、半導体膜の用途により耐ＣＶＤ性等を持たせたい場合や、半導体膜の耐久性をより向上させたい場合には、Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．８５以上の場合と同じ程度の量を添加すればよい。
一方、Ｓｎの割合［Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．２０を超える場合は、耐薬品性が非常に高くなるので、エッチングプロセス等に耐性のある半導体膜が得られる。さらにＣＶＤ耐性や、ＴＦＴの耐久性を考慮してＡｌの割合を適宜選択すればよい。一方で、本発明の半導体膜を、薄膜トランジスタの移動度の高い用途に適用する場合には、Ｉｎの割合［Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）（原子比）］が０．８５以下の場合のＡｌの割合［Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）（原子比）］まで減らすことができる。これにより、移動度が高い酸化物半導体膜を用いた薄膜トランジスタを提供することができるようになる。
また、酸化ガリウム及び／又は酸化アルミニウムの添加は、酸化物半導体膜のバンドギャップを向上させる効果が有り、光耐性の高い酸化物半導体膜及び薄膜トランジスタ（ＴＦＴ）を得やすくなる。酸化ガリウムと酸化アルミニウムの量は、酸素欠損量とも密接に関係しているので、得られる半導体膜の用途に応じた耐久性の要望に合わせて適宜選択すればよい。
本発明の一態様の酸化物半導体膜は、Ｉｎ、Ｇａ及びＳｎを下記原子比
０．０２≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２７ ・・・（１Ａ）
０．０２≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３５ ・・・（２Ａ）
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９６ ・・・（３Ａ）
で含有し、
かつ、Ａｌを下記原子比
０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
で含有することが好ましい。
本発明の一態様の酸化物半導体膜は、Ｉｎ、Ｇａ及びＳｎを下記原子比
０．０３≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．２３ ・・・（１Ｂ）
０．０３≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（２Ｂ）
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９４ ・・・（３Ｂ）
で含有し、
かつ、Ａｌを下記原子比
０．０８≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．２２ ・・・（４Ｂ）
で含有することがより好ましい。
酸化物半導体薄膜中の各金属元素の含有量（原子比）は、ＩＣＰ（Inductive Coupled Plasma）測定またはＸＲＦ（X−Ray Fluorescence）測定により、各元素の存在量を測定することで求めることができる。ＩＣＰ測定は誘導プラズマ発光分析装置を用いることができる。ＸＲＦ測定は薄膜蛍光Ｘ線分析装置（ＡＺＸ４００、リガク社製）を用いることができる。
また、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ分析を用いても誘導プラズマ発光分析または薄膜蛍光Ｘ線分析と同等の精度で酸化物半導体薄膜中の各金属元素の含有量（原子比）を分析できる。誘導プラズマ発光分析装置または薄膜蛍光Ｘ線分析装置で測定した金属元素の原子比が既知の標準酸化物薄膜の上面に、ソース・ドレイン電極をＴＦＴ素子と同様の材料をチャネル長で形成したものを標準材料とし、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ（ＩＭＳ ７ｆ−Ａｕｔｏ、ＡＭＥＴＥＫ社製）により酸化物半導体層の分析に行い各元素の質量スペクトル強度を得、既知の元素濃度と質量スペクトル強度の検量線を作製する。次に、実ＴＦＴ素子の酸化物半導体膜部分を、セクタ型ダイナミック二次イオン質量分析計ＳＩＭＳ分析によるスペクトル強度から、前述の検量線を用いて、原子比を算出すると、算出された原子比は、別途薄膜蛍光Ｘ線分析装置または誘導プラズマ発光分析装置で測定された酸化物半導体膜の原子比の２原子％以内であることが確認できる。
＜薄膜トランジスタ＞
次に、本発明の一態様の薄膜トランジスタの構造について説明する。
本発明の一態様の薄膜トランジスタ（以下、本発明のＴＦＴと略称することがある）は、上記本発明の酸化物半導体膜を用いたことを特徴とする。
本発明の一態様の薄膜トランジスタの形状は、特に限定されないが、バックチャンネルエッチ型トランジスタ、エッチストッパー型トランジスタ、トップゲート型トランジスタ等が好ましい。
具体的な薄膜トランジスタの例を図２および図３に示す。
図２に示すように、薄膜トランジスタ１００は、シリコンウエハ２０、ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、ドレイン電極６０、および層間絶縁膜７０、７０Ａを備える。
シリコンウエハ２０はゲート電極である。ゲート絶縁膜３０はゲート電極と酸化物半導体薄膜４０の導通を遮断する絶縁膜であり、シリコンウエハ２０上に設けられる。
酸化物半導体薄膜４０はチャネル層であり、ゲート絶縁膜３０上に設けられる。酸化物半導体薄膜４０は本発明の一態様の酸化物半導体薄膜が用いられる。
ソース電極５０およびドレイン電極６０は、ソース電流およびドレイン電流を酸化物半導体薄膜４０に流すための導電端子であり、酸化物半導体薄膜４０の両端近傍に接触するように、各々設けられる。
層間絶縁膜７０は、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。
層間絶縁膜７０Ａは、ソース電極５０およびドレイン電極６０と、酸化物半導体薄膜４０の間の接触部分以外の導通を遮断する絶縁膜である。層間絶縁膜７０Ａは、ソース電極５０とドレイン電極６０の間の導通を遮断する絶縁膜でもある。層間絶縁膜７０Ａは、チャネル層保護層でもある。
図３に示すように、薄膜トランジスタ１００Ａの構造は、薄膜トランジスタ１００と同様であるが、ソース電極５０およびドレイン電極６０を、ゲート絶縁膜３０と酸化物半導体薄膜４０の両方に接触するように設けている点が異なる。ゲート絶縁膜３０、酸化物半導体薄膜４０、ソース電極５０、およびドレイン電極６０を覆うように、層間絶縁膜７０Ｂが一体に設けられている点も異なる。
ドレイン電極６０、ソース電極５０およびゲート電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。図２および図３で挙げた例では、シリコンウエハを基板として用いており、シリコンウエハが電極としても作用するが、電極材料はシリコンに限定されない。
例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ＺｎＯ、およびＳｎＯ２等の透明電極や、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｔｉ、およびＴａ等の金属電極、またはこれらを含む合金の金属電極や積層電極を用いることができる。
また、図２および図３において、ガラス等の基板上にゲート電極を形成してもよい。
層間絶縁膜７０、７０Ａ、７０Ｂを形成する材料にも特に制限はなく、一般に用いられている材料を任意に選択できる。層間絶縁膜７０、７０Ａ、７０Ｂを形成する材料として、具体的には、例えば、ＳｉＯ2、ＳｉＮx、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＴｉＯ2、ＭｇＯ、ＺｒＯ2、ＣｅＯ2、Ｋ2Ｏ、Ｌｉ2Ｏ、Ｎａ2Ｏ、Ｒｂ2Ｏ、Ｓｃ2Ｏ3、Ｙ2Ｏ3、ＨｆＯ2、ＣａＨｆＯ3、ＰｂＴｉＯ3、ＢａＴａ2Ｏ6、ＳｒＴｉＯ3、Ｓｍ2Ｏ3、およびＡｌＮ等の化合物を用いることができる。
本発明の一態様の薄膜トランジスタがバックチャネルエッチ型(ボトムゲート型)の場合、ドレイン電極、ソース電極およびチャネル層上に保護膜を設けることが好ましい。保護膜を設けることにより、ＴＦＴが長時間駆動した場合でも耐久性が向上しやすくなる。なお、トップゲート型のＴＦＴの場合、例えばチャネル層上にゲート絶縁膜を形成した構造となる。
保護膜または絶縁膜は、例えばＣＶＤにより形成することができるが、その際に高温度によるプロセスになる場合がある。また、保護膜または絶縁膜は、成膜直後は不純物ガスを含有していることが多く、加熱処理（アニール処理）を行うことが好ましい。加熱処理で不純物ガスを取り除くことにより、安定した保護膜または絶縁膜となり、耐久性の高いＴＦＴ素子を形成しやすくなる。
本発明の一態様の酸化物半導体薄膜を用いることにより、ＣＶＤプロセスにおける温度の影響、およびその後の加熱処理による影響を受けにくくなるため、保護膜または絶縁膜を形成した場合であっても、ＴＦＴ特性の安定性を向上させることができる。
薄膜トランジスタは、以下の特性を有するのが好ましい。
薄膜トランジスタの移動度は１．０ｃｍ2／Ｖ・ｓ以上が好ましい。１．０ｃｍ2／Ｖ・ｓ以上とすることにより、液晶ディスプレイを駆動できる。
飽和移動度は、ドレイン電圧を２０Ｖ印加した場合の伝達特性から求められる。具体的に、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式により飽和移動度を求めることにより、算出できる。Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
閾値電圧（Ｖｔｈ）は、−３．０Ｖ以上、３．０Ｖ以下が好ましく、−２．０Ｖ以上、２．０Ｖ以下がより好ましく、−１．０Ｖ以上、１．０Ｖ以下がさらに好ましい。閾値電圧（Ｖｔｈ）が−３．０Ｖ以上であると、高移動度の薄膜トランジスタができる。閾値電圧（Ｖｔｈ）が３．０Ｖ以下であると、オフ電流が小さく、オンオフ比の大きな薄膜トランジスタができる。
閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０-9ＡでのＶｇで定義できる。
ｏｎ−ｏｆｆ比は１０6以上、１０12以下が好ましく、１０7以上、１０11以下がより好ましく、１０8以上、１０10以下がさらに好ましい。ｏｎ−ｏｆｆ比が１０6以上であると、液晶ディスプレイの駆動ができる。ｏｎ−ｏｆｆ比が１０12以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、オフ電流を１０-12Ａ以下にでき、ＣＭＯＳイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
ｏｎ−ｏｆｆ比は、Ｖｇ＝−１０ＶのＩｄの値をオフ電流値とし、Ｖｇ＝２０ＶのＩｄの値をオン電流値として、比［オン電流値／オフ電流値］を決めることにより、求められる。
オフ電流値は、１０-10Ａ以下が好ましく、１０-11Ａ以下がより好ましく、１０-12Ａ以下がさらに好ましい。オフ電流値が１０-10Ａ以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、ＣＭＯＳイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
薄膜トランジスタの半導体層に用いられる、本発明の一態様の非晶質酸化物半導体薄膜の欠陥密度が、５．０×１０16ｃｍ-3以下が好ましく、１．０×１０16ｃｍ-3以下がより好ましい。欠陥密度の減少により、薄膜トランジスタの移動度がさらに高くなり、光照射時の安定性、熱に対する安定性が高くなり、ＴＦＴが安定して作動するようになる。
＜量子トンネル電界効果トランジスタ＞
本発明の一態様の酸化物半導体薄膜は、量子トンネル電界効果トランジスタ（ＦＥＴ）に用いることもできる。
図４に、本発明の一態様の、量子トンネル電界効果トランジスタ（ＦＥＴ）の模式図（縦断面図）を示す。
量子トンネル電界効果トランジスタ５０１は、ｐ型半導体層５０３、ｎ型半導体層５０７、ゲート絶縁膜５０９、ゲート電極５１１、ソース電極５１３、およびドレイン電極５１５を備える。
ｐ型半導体層５０３、ｎ型半導体層５０７、ゲート絶縁膜５０９、およびゲート電極５１１は、この順番に積層されている。
ソース電極５１３は、ｐ型半導体層５０３上に設けられる。ドレイン電極５１５はｎ型半導体層５０７上に設けられる。
ｐ型半導体層５０３は、ｐ型のＩＶ族半導体層であり、ここではｐ型シリコン層である。
ｎ型半導体層５０７は、ここでは本発明の一態様のイメージセンサーに用いた、ｎ型の酸化物半導体薄膜である。ソース電極５１３およびドレイン電極５１５は導電膜である。
図４では図示していないが、ｐ型半導体層５０３上には絶縁層が形成されてもよい。この場合、ｐ型半導体層５０３とｎ型半導体層５０７は、絶縁層を部分的に開口した領域であるコンタクトホールを介して接続されている。図４では図示していないが、量子トンネル電界効果トランジスタ５０１は、その上面を覆う層間絶縁膜を備えてもよい。
量子トンネル電界効果トランジスタ５０１は、ｐ型半導体層５０３とｎ型半導体層５０７により形成されたエネルギー障壁をトンネリングする電流を、ゲート電極５１１の電圧により制御する、電流のスイッチングを行う量子トンネル電界効果トランジスタ（ＦＥＴ）である。この構造では、ｎ型半導体層５０７を構成する酸化物半導体のバンドギャップが大きくなり、オフ電流を小さくすることができる。
図５に、他の態様の量子トンネル電界効果トランジスタ５０１Ａの模式図（縦断面図）を示す。
量子トンネル電界効果トランジスタ５０１Ａの構成は、量子トンネル電界効果トランジスタ５０１と同様であるが、ｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５が形成されている点が異なる。酸化シリコン層が有ることにより、オフ電流を小さくすることが出来る。
酸化シリコン層５０５の厚みは、１０ｎｍ以下であるのが好ましい。１０ｎｍ以下とすることにより、トンネル電流が流れなかったり、形成されるエネルギー障壁が形成しにくかったり障壁高さが変化したりするのを防止でき、トンネリング電流が低下したり、変化したりするのを防げる。好ましくは、８ｎｍ以下、より好ましくは５ｎｍ以下、更に好ましくは３ｎｍ以下、更により好ましくは１ｎｍ以下である。
図６にｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５が形成された部分のＴＥＭ写真を示す。
量子トンネル電界効果トランジスタ５０１及び５０１Ａも、ｎ型半導体層５０７はｎ型酸化物半導体である。
ｎ型半導体層５０７を構成する酸化物半導体は、非晶質でもよい。非晶質であることにより、蓚酸などの有機酸でエッチング可能となり、他の層とのエッチング速度の差が大きくなり、配線などの金属層への影響もなく、良好にエッチングできる。
ｎ型半導体層５０７を構成する酸化物半導体は、結晶質でもよい。結晶質であることにより、非晶質の場合よりもバンドギャップが大きくなり、オフ電流を小さくできる。仕事関数も大きくできることから、ｐ型のＩＶ族半導体材料とｎ型半導体層５０７により形成されるエネルギー障壁をトンネリングする電流を制御しやすくなる。
量子トンネル電界効果トランジスタ５０１の製造方法は、特に限定しないが、以下の方法を例示できる。
まず、図７Ａに示すように、ｐ型半導体層５０３上に絶縁膜５０５Ａを形成し、絶縁膜５０５Ａの一部をエッチング等で開口してコンタクトホール５０５Ｂを形成する。
次に、図７Ｂに示すように、ｐ型半導体層５０３および絶縁膜５０５Ａ上にｎ型半導体層５０７を形成する。この際、コンタクトホール５０５Ｂを介してｐ型半導体層５０３とｎ型半導体層５０７を接続する。
次に、図７Ｃに示すように、ｎ型半導体層５０７上に、ゲート絶縁膜５０９およびゲート電極５１１をこの順番に形成する。
次に、図７Ｄに示すように、絶縁膜５０５Ａ、ｎ型半導体層５０７、ゲート絶縁膜５０９およびゲート電極５１１を覆うように、層間絶縁膜５１９を設ける。
次に、図７Ｅに示すように、ｐ型半導体層５０３上の絶縁膜５０５Ａおよび層間絶縁膜５１９の一部を開口してコンタクトホール５１９Ａを形成し、コンタクトホール５１９Ａにソース電極５１３を設ける。
さらに、図７Ｅに示すように、ｎ型半導体層５０７上のゲート絶縁膜５０９および層間絶縁膜５１９の一部を開口してコンタクトホール５１９Ｂを形成し、コンタクトホール５１９Ｂにドレイン電極５１５を形成する。
以上の手順で量子トンネル電界効果トランジスタ５０１を製造できる。
なお、ｐ型半導体層５０３上にｎ型半導体層５０７を形成した後で、１５０℃以上、６００℃以下の温度で熱処理を行うことで、ｐ型半導体層５０３とｎ型半導体層５０７の間に酸化シリコン層５０５を形成できる。この工程を追加することにより、量子トンネル電界効果トランジスタ５０１Ａを製造できる。
＜薄膜トランジスタの用途＞
本発明の一態様の薄膜トランジスタは、電界効果型トランジスタ、論理回路、メモリ回路、および差動増幅回路等の各種の集積回路にも適用でき、それらを電子機器等に適用することができる。さらに、本発明の一態様の薄膜トランジスタは、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、および抵抗素子にも適応できる。
本発明の一態様の薄膜トランジスタは、表示装置及び固体撮像素子等に好適に用いることができる。
以下、本発明の一態様の薄膜トランジスタを表示装置および固体撮像素子に用いる場合について、説明する。
まず、本発明の一態様の薄膜トランジスタを表示装置に用いる場合について、図８Ａから図８Ｃを参照して説明する。
図８Ａは、本発明の一態様の表示装置の上面図である。図８Ｂは、本発明の一態様の表示装置の画素部に、液晶素子を適用する場合の画素部の回路を説明するための回路図である。また、図８Ｃは、本発明の一態様の表示装置の画素部に、有機ＥＬ素子を適用する場合の画素部の回路を説明するための回路図である。
画素部に配置するトランジスタは、本発明の一態様の薄膜トランジスタを用いることができる。本発明の一態様の薄膜トランジスタはｎチャネル型とすることが容易なので、ｎチャネル型トランジスタで構成できる駆動回路の一部を、画素部のトランジスタと同一基板上に形成する。画素部や駆動回路に本実施の形態に示す薄膜トランジスタを用いることにより、信頼性の高い表示装置を提供できる。
アクティブマトリクス型表示装置の上面図の一例を図８Ａに示す。表示装置の基板３００上には、画素部３０１、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、信号線駆動回路３０４が形成される。画素部３０１には、複数の信号線が信号線駆動回路３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路３０２、および第２の走査線駆動回路３０３から延伸して配置される。走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられる。表示装置の基板３００は、ＦＰＣ（Flexible Printed Circuit）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続される。
図８Ａでは、第１の走査線駆動回路３０２、第２の走査線駆動回路３０３、信号線駆動回路３０４は、画素部３０１と同じ基板３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
また、画素の回路構成の一例を図８Ｂに示す。ここでは、ＶＡ型液晶表示装置の画素部に適用することができる画素部の回路を示す。
この画素部の回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ３１６のゲート配線３１２と、トランジスタ３１７のゲート配線３１３には、異なるゲート信号を与えられるように分離されている。一方、データ線として機能するソース電極またはドレイン電極３１４は、トランジスタ３１６とトランジスタ３１７で共通に用いられる。トランジスタ３１６とトランジスタ３１７は、本発明の一態様のトランジスタを用いることができる。これにより、信頼性の高い液晶表示装置を提供できる。
トランジスタ３１６には、第１の画素電極が電気的に接続され、トランジスタ３１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは分離されている。第１の画素電極と第２の画素電極の形状は、特に限定しない。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ３１６のゲート電極はゲート配線３１２と接続され、トランジスタ３１７のゲート電極はゲート配線３１３と接続されている。ゲート配線３１２とゲート配線３１３に異なるゲート信号を与えて、トランジスタ３１６とトランジスタ３１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線３１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで、保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子３１８と第２の液晶素子３１９を備える。第１の液晶素子３１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子３１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
画素部は、図８Ｂに示す構成に限定されない。図８Ｂに示す画素部にスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路を追加してもよい。
画素の回路構成の他の一例を図８Ｃに示す。ここでは、有機ＥＬ素子を用いた表示装置の画素部の構造を示す。
図８Ｃは、適用可能な画素部３２０の回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。本発明の一態様の酸化物半導体膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。当該画素部の回路は、デジタル時間階調駆動を適用できる。
スイッチング用トランジスタ３２１および駆動用トランジスタ３２２は、本発明の一態様の薄膜トランジスタを用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
画素部の回路の構成は、図８Ｃに示す構成に限定されない。図８Ｃに示す画素部の回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路を追加してもよい。
以上が本発明の一態様の薄膜トランジスタを表示装置に用いる場合の説明である。
次に、本発明の一態様の薄膜トランジスタを固体撮像素子に用いる場合について、図９を参照して説明する。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーは、信号電荷蓄積部に電位を保持し、その電位を、増幅トランジスタを介して、垂直出力線に出力する固体撮像素子である。ＣＭＯＳイメージセンサーに含まれるリセットトランジスタ、および／または転送トランジスタにリーク電流があると、そのリーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷蓄積部の電位が変化すると、増幅トランジスタの電位も変わってしまい、本来の電位からずれた値となり、撮像された映像が劣化してしまう。
本発明の一態様の薄膜トランジスタをＣＭＯＳイメージセンサのリセットトランジスタ、および転送トランジスタに適用した場合の動作の効果を説明する。増幅トランジスタは、薄膜トランジスタまたはバルクトランジスタのどちらを適用しても良い。
図９は、ＣＭＯＳイメージセンサーの画素構成の一例を示す図である。画素は光電変換素子であるフォトダイオード３００２、転送トランジスタ３００４、リセットトランジスタ３００６、増幅トランジスタ３００８および各種配線で構成されており、マトリクス状に複数が配置されてセンサーを構成する。増幅トランジスタ３００８と電気的に接続される選択トランジスタを設けても良い。トランジスタ記号に記してある「ＯＳ」は酸化物半導体（Oxide Semiconductor）を、「Ｓｉ」はシリコンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降の図面についても同様である。
フォトダイオード３００２は、転送トランジスタ３００４のソース側に接続されており、転送トランジスタ３００４のドレイン側には信号電荷蓄積部３０１０（ＦＤ：フローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部３０１０にはリセットトランジスタ３００６のソース、および増幅トランジスタ３００８のゲートが接続されている。別の構成として、リセット電源線３１１０を削除することもできる。例えば、リセットトランジスタ３００６のドレインをリセット電源線３１１０ではなく、電源線３１００または垂直出力線３１２０につなぐ方法がある。
なお、また、フォトダイオード３００２に本発明の酸化物半導体膜を用いても良く、転送トランジスタ３００４、リセットトランジスタ３００６に用いられる酸化物半導体膜と同じ材料を用いてよい。
以上が、本発明の一態様の薄膜トランジスタを固体撮像素子に用いる場合の説明である。
以下、実施例、比較例を挙げて本発明をより具体的に説明するが、本発明はこれらによって何ら限定されるものではない。
［酸化物焼結体の製造及び特性評価］
（実施例１）
表１に示す割合（原子比）となるように酸化ガリウム粉末、酸化アルミニウム粉末、酸化スズ粉末、酸化インジウム粉末を秤量し、ポリエチレン製のポットに入れて、乾式ボールミルにより７２時間混合粉砕し、混合粉末を作製した。
この混合粉末を金型に入れ、４９ＭＰａ（５００ｋｇ／ｃｍ2をＳＩ単位に換算）の圧力でプレス成型体とした。この成型体を１９６ＭＰａ（２０００ｋｇ／ｃｍ2をＳＩ単位に換算）の圧力でＣＩＰにより緻密化を行った。次に、この成型体を常圧焼成炉に入れ、大気雰囲気下で、３５０℃で３時間保持した後に、昇温速度１００℃／時間にて昇温し、１４８０℃にて、３２時間保持し、その後、放置して冷却し、酸化物焼結体を得た。
＜酸化物焼結体の特性評価＞
得られた酸化物焼結体について、下記物性を評価した。結果を表１に示す。
（１）ＸＲＤによる結晶相
得られた焼結体について、Ｘ線回折測定装置Ｓｍａｒｔｌａｂにより、以下の条件で、焼結体のＸ線回折（ＸＲＤ）を測定した。得られたＸＲＤチャートをＪＡＤＥ６により分析し、焼結体中の結晶相を求めた。得られたＸＲＤチャートを図１０に示す。
・装置：Ｓｍａｒｔｌａｂ（株式会社リガク製）
・Ｘ線：Ｃｕ−Ｋα線（波長１．５４１８×１０-10ｍ）
・２θ−θ反射法、連続スキャン（２．０°／分）
・サンプリング間隔：０．０２°
・スリットＤＳ（発散スリット）、ＳＳ（散乱スリット）、ＲＳ（受光スリット）：１ｍｍ
（２）相対密度（％）
ここで「相対密度」とは、アルキメデス法により測定される酸化物焼結体の実測密度を、酸化物焼結体の理論密度で除した値の百分率であることを意味する。本発明において、理論密度は以下のように算出されるものである。
理論密度＝酸化物焼結体に用いた原料粉末の総重量／酸化物焼結体に用いた原料粉末の総体積
例えば、酸化物焼結体の原料粉末として酸化物Ａ、酸化物Ｂ、酸化物Ｃ、酸化物Ｄを用いた場合において、酸化物Ａ、酸化物Ｂ、酸化物Ｃ、酸化物Ｄの使用量（仕込量）をそれぞれａ（ｇ）、ｂ（ｇ）、ｃ（ｇ）、ｄ（ｇ）とすると、理論密度は、以下のように当てはめることで算出できる。
理論密度＝（ａ＋ｂ＋ｃ＋ｄ）／（（ａ／酸化物Ａの密度）＋（ｂ／酸化物Ｂの密度）＋（ｃ／酸化物Ｃの密度）＋（ｄ／酸化物Ｄの密度））
なお、各酸化物の密度は、密度と比重はほぼ同等であることから、化学便覧 基礎編Ｉ日本化学編 改定２版（丸善株式会社）に記載されている比重の値を用いた。
（３）バルク抵抗（ｍΩ・ｃｍ）
得られた焼結体のバルク抵抗（ｍΩ・ｃｍ）を、抵抗率計ロレスタ（三菱化学株式会社製）を使用して、四探針法（ＪＩＳＲ１６３７）に基づき測定した。
測定箇所は酸化物焼結体の中心および酸化物焼結体の四隅と中心との中間点の４点、計５箇所とし、５箇所の平均値をバルク抵抗値とした。
（４）４００ＷＤＣパワー５時間成膜後のターゲット（酸化物焼結体）の状態
ＤＣパワー４００Ｗで５時間成膜を行った後、ターゲット表面を目視で確認した。
（実施例２、３及び比較例１、２、３）
表１に示した組成で原料酸化物を使用して、実施例１と同様に操作して酸化物焼結体を得た。得られた酸化物焼結体について、実施例１と同様に評価した。結果を表１に示す。また、得られたＸＲＤチャートを図１１から図１５に示す。
Figure 0006956748
表１に示すように、実施例１から３は、式（５）から式（８）を満たす組成範囲であり、ＤＣパワー４００Ｗで５時間成膜を行った後でもエロージョンの形成以外に大きな変化がなかった。
比較例１、２はＡｌを含有しておらず、比較例３はＡｌ含有量が式（８）の下限外れであり、ＤＣパワー４００Ｗで５時間成膜を行った後に、エロージョン部に黒色異物およびヘアーラインクラックが発生してしまった。また、比較例１から３では、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16化合物の含有量が主成分となり、実施例１から３よりも多かった。
この結果から、焼結体を式（５）から式（８）を満たす組成範囲とすることにより、Ｇａ2Ｉｎ6Ｓｎ2Ｏ16化合物の生成を抑制でき、スパッタ時の異物やクラックの発生を抑止できることが分かった。
［薄膜トランジスタの製造及び性能評価］
（実施例Ａ）
＜半導体膜の製造＞
まず、図１６Ａに示すように、酸化物薄膜のみをガラス基板に載せた試料を作製し、特性を測定、評価した。具体的な手順は以下の通りである。
まず、実施例１から実施例４、比較例１、および比較例２で製造した酸化物焼結体から作製したスパッタリングターゲットを用いて、表２の「製造条件」に示す条件でスパッタリングによって、ガラス基板上にて５０ｎｍの薄膜（酸化物半導体層）を形成した。スパッタガスとして、高純度アルゴンに高純度酸素１体積％を混合した混合ガスを用い、スパッタリングを行った。
次に、得られた試料を大気中にて３５０℃、３０分間加熱処理し、処理後の薄膜の特性を評価した。具体的な評価項目および評価方法は以下の通りである。
・ホール効果測定
ホール効果測定用サンプルをホール効果・比抵抗測定装置（ＲｅｓｉＴｅｓｔ８３００型、東陽テクニカ社製）にセットし、室温においてホール効果を評価し、キャリヤー密度及び移動度を求めた。
・半導体膜の結晶特性
スパッタ後（膜堆積直後）の加熱していない膜、及び加熱直後の膜の結晶質をＸ線回折（ＸＲＤ）測定によって評価した。
・Ｉｎ2Ｏ3結晶の格子定数（１０-10ｍ）
ＸＲＤにより得られた結晶ピークを用いて、ＪＣＰＤＳカードＩｎ2Ｏ3（ＰＤＦ＃０６−０４１６）を出発点としたＪＡＤＥ６による格子定数精密化処理により算出した。
・半導体膜のバンドギャップ
石英基板上に成膜し、半導体膜と同様に熱処理した薄膜サンプルの透過スペクトルを測定し、横軸の波長をエネルギー（ｅＶ）に、縦軸の透過率を
（αｈν）2
（ここで、
α：吸収係数
ｈ：プランク定数
ｖ：振動数
である。）
に変換したあと、吸収が立ち上がる部分に直線をフィッティングし、その直線がベースラインと交わるところのｅＶ値を算出し、バンドギャップとした。
結果を表２の「半導体膜」の「加熱処理後」に示す。
次に、加熱処理後の半導体膜の上に、基板温度３００℃で化学蒸着法（ＣＶＤ）により、ＳｉＯ2膜（保護絶縁膜；層間絶縁膜）を形成して図１６Ｂに示す試料を作製した。形成後の薄膜のキャリヤー密度と移動度を、「（１）ホール効果測定」と同様の条件で評価した。結果を表２の「半導体膜」の「ＳｉＯ2膜成膜後」に示す。
次に、ＳｉＯ2膜を成膜した試料を、後アニールとして３５０℃、０．５または１時間加熱処理を行い、加熱処理後の薄膜のキャリヤー密度と移動度を「ＳｉＯ2形成直後」と同様の条件で評価した。結果を表２の「半導体膜」の「ＳｉＯ2形成＋加熱処理後」に示す。
＜薄膜トランジスタの製造＞
次に、酸化物薄膜を備える薄膜トランジスタ（ＴＦＴ）を作製し、特性を測定、評価した。具体的な手順は以下の通りである。
（１）成膜工程
実施例１で製造した酸化物焼結体から作製したスパッタリングターゲットを用いて、スパッタリングによって、熱酸化膜（ゲート絶縁膜）付きのシリコンウエハー（ゲート電極）上に、メタルマスクを介して５０ｎｍの薄膜（酸化物半導体層）を形成した。スパッタガスとして、高純度アルゴン及び高純度酸素１％の混合ガスを用い、スパッタリングを行った。
（２）ソース・ドレイン電極の形成
メタルマスクを用いてソース・ドレイン電極としてチタン金属をスパッタ成膜で付けた後、得られた積層体を大気中にて３５０℃、１時間加熱処理した。薄膜トランジスタ（ＴＦＴ）を完成し、ＴＦＴの特性を評価した。
具体的な評価項目および評価条件は以下の通りである。
・飽和移動度（ｃｍ2／Ｖ・ｓｅｃ）
飽和移動度は、ドレイン電圧に５Ｖ印加した場合の伝達特性から求めた。具体的には、伝達特性Ｉｄ−Ｖｇのグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、線形領域の式により飽和移動度を導いた。尚、Ｇｍは∂（Ｉｄ）／∂（Ｖｇ）によって表され、Ｖｇは−１５Ｖから２５Ｖまで印加し、その範囲での最大移動度を飽和移動度と定義した。本明細書において特に断らない限り、飽和移動度はこの方法で評価した。上記Ｉｄはソース・ドレイン電極間の電流、Ｖｇはソース・ドレイン電極間に電圧Ｖｄを印加したときのゲート電圧である。
・閾値電圧（Ｖｔｈ）
閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０-9ＡでのＶｇと定義した。結果を表２に示す。
・オフ電流値およびｏｎ−ｏｆｆ比
ｏｎ−ｏｆｆ比は、Ｖｇ＝−１０ＶのＩｄの値をオフ電流値とし、Ｖｇ＝２０ＶのＩｄの値をＯｎ電流値として比［Ｏｎ／Ｏｆｆ］を決めた。結果を表２に示す。
結果を表２の「ＴＦＴ」の「加熱処理後、ＳｉＯ2膜形成前」に示す。
（３）保護絶縁膜の形成
加熱処理後の半導体膜の上に、基板温度３００℃で化学蒸着法（ＣＶＤ）により、ＳｉＯ2膜（保護絶縁膜；層間絶縁膜）を形成し、その後、後アニールとして３５０℃、３０分加熱処理を行った。
ＳｉＯ2膜成膜後の加熱処理を行ったＴＦＴの特性を「加熱処理後、ＳｉＯ2膜形成前」と同じ条件で評価した。結果を表２の「ＴＦＴ」の「ＳｉＯ2膜成膜＋加熱処理後」に示す。
（実施例Ｂ、Ｃ及び比較例Ａ）
表２に示した実施例で製造した酸化物焼結体から作製したスパッタリングターゲットを用い、表２に示した条件とした以外は、実施例Ａと同様にして薄膜トランジスタを製造し、評価した。結果を表２に示す。
Figure 0006956748
表２に示すように、実施例Ａから実施例Ｃは、実施例１から実施例３の焼結体を用いて半導体膜を成膜したものであり、加熱後でもＴＦＴとしての特性が得られていた。
比較例Ａは、比較例１の焼結体を用いて半導体膜を製膜したものであり、加熱すると膜が導通してしまい、ＴＦＴとしての特性が得られなかった。
本発明の一態様の酸化物半導体膜は、薄膜トランジスタ等の半導体膜として有用である。
本発明の一態様の酸化物焼結体は、スパッタリングターゲット材として有用である。
１ ：酸化物焼結体
３ ：バッキングプレート
２０ ：シリコンウエハ
３０ ：ゲート絶縁膜
４０ ：酸化物半導体薄膜
５０ ：ソース電極
６０ ：ドレイン電極
７０ ：層間絶縁膜
７０Ａ ：層間絶縁膜
７０Ｂ ：層間絶縁膜
１００ ：薄膜トランジスタ
１００Ａ ：薄膜トランジスタ
３００ ：基板
３０１ ：画素部
３０２ ：第１の走査線駆動回路
３０３ ：第２の走査線駆動回路
３０４ ：信号線駆動回路
３１０ ：容量配線
３１２ ：ゲート配線
３１３ ：ゲート配線
３１４ ：ドレイン電極
３１６ ：トランジスタ
３１７ ：トランジスタ
３１８ ：第１の液晶素子
３１９ ：第２の液晶素子
３２０ ：画素部
３２１ ：スイッチング用トランジスタ
３２２ ：駆動用トランジスタ
３００２ ：フォトダイオード
３００４ ：転送トランジスタ
３００６ ：リセットトランジスタ
３００８ ：増幅トランジスタ
３０１０ ：信号電荷蓄積部
３１００ ：電源線
３１１０ ：リセット電源線
３１２０ ：垂直出力線

Claims (10)

  1. Ｉｎ、Ｇａ及びＳｎを下記式（１）から（３）を満たす範囲の原子比
    ０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（１）
    ０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（２）
    ０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（３）
    で含有し、
    かつ、Ａｌを下記式（４）を満たす範囲の原子比
    ０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（４）
    で含有する酸化物半導体膜。
  2. 請求項１に記載の酸化物半導体膜を用いた薄膜トランジスタ。
  3. Ｉｎ、Ｇａ及びＳｎを下記式（５）から（７）を満たす範囲の原子比
    ０．０１≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０ ・・・（５）
    ０．０１≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４０ ・・・（６）
    ０．５５≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．９８ ・・・（７）
    で含有し、
    かつ、Ａｌを下記式（８）を満たす範囲の原子比
    ０．０５≦Ａｌ／（Ｉｎ＋Ｇａ＋Ｓｎ＋Ａｌ）≦０．３０ ・・・（８）
    で含有する酸化物焼結体。
  4. Ｉｎ2Ｏ3結晶を主成分とし、ＩｎＧａＯ3結晶及びＳｎＯ2結晶のいずれか一方又は両方を含有する請求項３に記載の酸化物焼結体。
  5. Ｇａ3ＩｎＳｎ5Ｏ16化合物及びＧａ2Ｉｎ6Ｓｎ2Ｏ16化合物のいずれか一方又は両方を主成分として含有しない請求項３又は４に記載の酸化物焼結体。
  6. 相対密度が９５％以上である請求項３から請求項５のいずれか一項に記載の酸化物焼結体。
  7. バルク抵抗が２０ｍΩｃｍ以下である請求項３から請求項６のいずれか一項に記載の酸化物焼結体。
  8. 請求項３から請求項７のいずれか一項に記載の酸化物焼結体と、バッキングプレートとを含むスパッタリングターゲット。
  9. Ｉｎ、Ｇａ及びＳｎを含む原料化合物粉末を混合して混合物を調製する配合工程と、
    前記混合物を成型して成型体を調製する成型工程と、
    前記成型体を焼結する焼結工程と、
    を実施する、請求項３から請求項６のいずれか一項に記載の酸化物焼結体の製造方法。
  10. 請求項２に記載の薄膜トランジスタを備える電子機器。
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