CN110234789B - 氧化物半导体膜、薄膜晶体管、氧化物烧结体以及溅射靶 - Google Patents

氧化物半导体膜、薄膜晶体管、氧化物烧结体以及溅射靶 Download PDF

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Abstract

一种氧化物半导体膜，其特征在于，以满足下述式(1)～(3)的范围的原子比含有In、Ga以及Sn，0.01≦Ga/(In+Ga+Sn)≦0.30…(1)0.01≦Sn/(In+Ga+Sn)≦0.40…(2)0.55≦In/(In+Ga+Sn)≦0.98…(3)，并且，以满足下述式(4)的范围的原子比含有Al，0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。

Description

氧化物半导体膜、薄膜晶体管、氧化物烧结体以及溅射靶
技术领域
本发明涉及氧化物半导体膜、在制造使用了该氧化物半导体膜的薄膜晶体管(TFT)的氧化物半导体膜等时可采用的溅射靶、以及该溅射靶的材料即氧化物烧结体。
背景技术
薄膜晶体管所使用的无定形(非晶质)氧化物半导体与通用的无定形硅(a-Si)相比具有高载流子迁移率，光学带隙较大，能够在低温下成膜，因而期待将其用于要求大型、高成像清晰度、高速驱动的下一代显示器或耐热性低的树脂基板等。
在形成上述氧化物半导体(膜)时，优选使用对溅射靶进行溅射的溅射法。这是因为，利用溅射法形成的薄膜与利用离子电镀法或真空蒸镀法、电子束蒸镀法形成的薄膜相比，膜面方向(膜面内)的成分组成或膜厚等的面内均匀性优良，能够形成与溅射靶成分组成相同的薄膜。
在专利文献1中，例示有涉及在In2O3中添加了Ga2O3以及SnO2的氧化物半导体膜的内容。但是，该膜的成膜后的载流子控制(降低载流子浓度)较难，有时利用CVD等在该膜上形成了层间绝缘膜等后，不会半导体化。
在专利文献2中，例示有将在In2O3中添加了Ga2O3以及SnO2的氧化物半导体膜与在In2O3中添加了Ga2O3、SnO2以及ZnO的氧化物半导体膜层叠而得的晶体管以及溅射靶。
在专利文献3～6中，记载有由In2O3、Ga2O3以及SnO2构成的透明导电膜的制造方法，例示有溅射靶。
现有技术文献
专利文献
专利文献1：日本特开2013-249537号公报
专利文献2：国际公开2015-108110号公报
专利文献3：日本特开2011-94232号公报
专利文献4：日本特开平4-272612号公报
专利文献5：国际公开2003-014409号公报
专利文献6：国际公开2009-128424号公报
发明内容
另一方面，存在对更高性能的TFT的强烈要求，对高迁移率、在CVD等中的特性变化小的材料的要求较大。此外，由将In2O3、Ga2O3、以及SnO2进行烧结而得到的氧化物烧结体构成的溅射靶在溅射时，有时会在靶上产生被称为发丝裂纹的、微小的线状的裂纹，因此还要求难以产生裂纹的靶。
本发明的目的在于提供一种由新的氧化物系材料构成的、新的氧化物半导体膜。
此外，本发明的目的在于，提供在用于薄膜晶体管时发挥优良的TFT性能的氧化物半导体膜、能够形成该氧化物半导体膜的溅射靶、以及作为该溅射靶的材料的氧化物烧结体。
用于解决上述技术问题的方案
根据本发明，能够提供以下的氧化物半导体膜、薄膜晶体管、氧化物烧结体以及溅射靶。
[1].一种氧化物半导体膜，其特征在于，以满足下述式(1)～(3)的范围的原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(1)
0.01≦Sn/(In+Ga+Sn)≦0.40…(2)
0.55≦In/(In+Ga+Sn)≦0.98…(3)，
并且，以满足下述式(4)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。
[2].一种薄膜晶体管，其特征在于，使用了上述[1]所述的氧化物半导体膜。
[3].一种氧化物烧结体，其特征在于，以满足下述式(5)～(7)的范围的原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(5)
0.01≦Sn/(In+Ga+Sn)≦0.40…(6)
0.55≦In/(In+Ga+Sn)≦0.98…(7)
并且，以满足下述式(8)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(8)
[4].如[3]所述的氧化物烧结体，其特征在于，将In2O3晶体作为主成分，并含有InGaO3晶体或SnO2晶体之一、或同时含有InGaO3晶体与SnO2晶体。
[5].如[3]或[4]所述的氧化物烧结体，其特征在于，不含有Ga3InSn5O16化合物以及Ga2In6Sn2O16化合物的任一种或两种作为主成分。
[6].如[3]～[5]的任一项所述的氧化物烧结体，其特征在于，该氧化物烧结体的相对密度为95％以上。
[7].如[3]～[6]的任一项所述的氧化物烧结体，其特征在于，该氧化物烧结体的体电阻为20mΩcm以下。
[8].一种溅射靶，含有上述[3]～[7]的任一项所述的氧化物烧结体与背板。
[9].[3]～[6]的任一项所述的氧化物烧结体的制造方法，其特征在于，实施以下工序：
掺混工序，将包含In、Ga以及Sn的原料化合物粉末混合从而制备混合物；
成形工序，使所述混合物成形从而制备成形体；
烧结工序，对所述成形体进行烧结。
[10].一种电子设备，其特征在于，具备[2]所述的薄膜晶体管。
发明效果
根据本发明，能够提供一种由新的氧化物系材料所构成的、新的氧化物半导体膜。
根据本发明，能够提供一种在用于TFT时发挥优异TFT性能的氧化物半导体膜、能够形成该氧化物半导体膜的溅射靶、以及作为该溅射靶的材料的氧化物烧结体。
附图说明
图1A是示出本发明的一方案的靶的形状的立体图。
图1B是示出本发明的一方案的靶的形状的立体图。
图1C是示出本发明的一方案的靶的形状的立体图。
图1D是示出本发明的一方案的靶的形状的立体图。
图2是示出本发明的一方案的薄膜晶体管的纵剖视图。
图3是示出本发明的一方案的薄膜晶体管的纵剖视图。
图4是示出本发明的一方案的量子隧道场效应晶体管的纵剖视图。
图5是示出量子隧道场效应晶体管的另一方案的纵剖视图。
图6是在图5中的p型半导体层与n型半导体层之间形成氧化硅层的部分的TEM(透射型电子显微镜)照片。
图7A是用于说明量子隧道场效应晶体管的制造步骤的纵剖视图。
图7B是用于说明量子隧道场效应晶体管的制造步骤的纵剖视图。
图7C是用于说明量子隧道场效应晶体管的制造步骤的纵剖视图。
图7D是用于说明量子隧道场效应晶体管的制造步骤的纵剖视图。
图7E是用于说明量子隧道场效应晶体管的制造步骤的纵剖视图。
图8A是示出使用了本发明的一方案的薄膜晶体管的显示装置的俯视图。
图8B是示出能够应用于VA型液晶显示装置的像素的像素部的电路的图。
图8C是示出使用有机EL元件的显示装置的像素部的电路的图。
图9是示出使用本发明的一方案的薄膜晶体管的固体摄像元件的像素部的电路的图。
图10是实施例1中制作的烧结体的XRD图谱。
图11是实施例2中制作的烧结体的XRD图谱。
图12是实施例3中制作的烧结体的XRD图谱。
图13是比较例1中制作的烧结体的XRD图谱。
图14是比较例2中制作的烧结体的XRD图谱。
图15是比较例3中制作的烧结体的XRD图谱。
图16A是示出在玻璃基板上形成了氧化物半导体薄膜的状态的纵剖视图。
图16B是示出在图16A的氧化物半导体薄膜上形成了SiO2膜的状态的图。
具体实施方式
<本发明的背景>
首先，对本发明的背景进行简单说明。
现有的由氧化铟(In2O3)、氧化镓(Ga2O3)、以及氧化锡(SnO2)烧结而得的氧化物烧结体构成的溅射靶在溅射时，有时会在靶上产生被称为发丝裂纹的微小的线状的裂纹。若产生发丝裂纹，则有时在溅射时会引起异常放电，产生被称作结块的异物，而成为产品的成品率和性能降低的主要原因。
虽然产生发丝裂纹的原因尚不明确，但认为是：若在溅射靶中存在Ga3In5Sn2O16、Ga2In6Sn2O16、Ga3InSn5O16等化合物，则在通过溅射等从一个方向施加热的情况下，由于这些化合物的晶相之间的热膨胀率的不同而产生内部应力，从而产生发丝裂纹。
为了解决这些问题，在本发明中，通过在氧化铟(In2O3)、氧化镓(Ga2O3)以及氧化锡(SnO2)中添加作为烧结助剂的氧化铝(Al2O3)进行烧结，从而抑制Ga3In5Sn2O16、Ga2In6Sn2O16、Ga3InSn5O16等化合物的生成。
由此，可知不产生内部应力，不会产生发丝裂纹等，另一方面，氧化物半导体在TFT制造时即便进行加热处理等也不会导体化，是稳定的组成。
以上是本发明的背景。
<氧化物烧结体的结构>
接着，对本发明的一方案的氧化物烧结体的结构进行说明。
本发明的一方案的氧化物烧结体(以下简称为本发明的烧结体)的特征在于，以满足下述式(5)～(7)的范围的原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(5)
0.01≦Sn/(In+Ga+Sn)≦0.40…(6)
0.55≦In/(In+Ga+Sn)≦0.98…(7)
且以满足下述式(8)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(8)
本发明的烧结体能够通过将氧化铟、氧化镓以及氧化锡作为基础的原料，向其中添加氧化铝作为烧结助剂进行烧结而获得。
具体而言，以In、Ga以及Sn的原子比组成满足下述式(5)～(7)的范围的方式混合In2O3、Ga2O3、以及SnO2，
0.01≦Ga/(In+Ga+Sn)≦0.30…(5)
0.01≦Sn/(In+Ga+Sn)≦0.40…(6)
0.55≦In/(In+Ga+Sn)≦0.98…(7)，
进而以Al的原子比组成满足下述式(8)的范围的方式添加A12O3作为烧结助剂，进而对混合后的原料进行烧结即可，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(8)。
在对In2O3、Ga2O3、以及SnO2进行烧结时，通过添加A12O3作为烧结助剂，不会将以往对In2O3、Ga2O3、以及SnO2进行烧结的情况下的主成分即Ga3InSn5O16化合物或Ga2In6Sn2O16化合物成为主成分，而是得到含有In2O3晶体、InGaO3晶体以及/或者SnO2晶体的烧结体。
在该情况下，也可以含有不可避免的杂质。另外，不可避免的杂质是指并非有意地添加的元素，是在原料或制造工序中混入的元素。在以下的说明中也同样如此。作为不可避免的杂质的例子，可举出碱金属以及碱土金属(Li、Na、K、Rb、Mg、Ca、Sr、Ba等)，杂质浓度为10ppm以下，优选为1ppm以下，更优选为100ppb以下。杂质浓度能够通过ICP或SIMS进行测量。此外，除了碱金属或碱土金属之外，有时还含有氢、氮以及卤素原子。在该情况下，通过SIMS测量的杂质浓度为5ppm以下，优选为1ppm以下，更优选为100ppb以下。
本发明的一方案的溅射靶(以下有时简称为本发明的靶)的特征在于，包含上述氧化物烧结体与背板。
对上述本发明的烧结体进行切削研磨加工而制作呈板状的溅射靶材，使用金属铟等低熔点金属将溅射靶材与金属制的背板粘结，由此能够制成作为溅射装置的部件的溅射靶。
以下，将包含上述本发明的烧结体与背板的溅射靶中的烧结体称为“本发明的靶材”。
上述本发明的烧结体(靶材)通过以规定的比例添加Al2O3作为烧结助剂并进行烧结，能够抑制Ga3In5Sn2O16、Ga2In6Sn2O16、Ga3InSn5O16等化合物的生成。认为这些化合物在溅射时产生内部应力，从而产生发丝裂纹。
若使用本发明的靶材，则在溅射时不会产生发丝裂纹，也不会产生由发丝裂纹引起的异常放电导致的被称为结块的异物。
虽然优选本发明的烧结体(靶材)不含Ga3InSn5O16化合物或Ga2In6Sn2O16化合物，但容许烧结体中这些化合物的合计是不成为烧结体的主成分的量，即容许含有50质量％以下。
在本发明的一方案的烧结体中，不含有Ga3InSn5O16化合物以及Ga2In6Sn2O16化合物中的任一方或双方作为主成分。通过不含这些化合物，能够得到在溅射时不产生发丝裂纹的烧结体(靶材)。
本发明的一方案的烧结体以In2O3晶体为主要成分，并含有InGaO3晶体或SnO2晶体之一、或同时含有InGaO3晶体与SnO2晶体。
在此，“以In2O3晶体为主要成分”是指，In2O3晶体在烧结体的全部氧化物中所占的比例超过50质量％，更优选为55质量％以上，进一步优选为60质量％以上。
以下，在本说明书中称为“主成分”时，是指在烧结体的全部氧化物中所占的比例超过50质量％。
通过以In2O3晶体为主成分，并且含有InGaO3晶体以及/或SnO2晶体，能够得到不含在不添加Al2O3的情况下作为主成分的Ga3InSn5O16化合物或Ga2In6Sn2O16化合物的烧结体。由此，在本发明的靶材中，在溅射时难以产生发丝裂纹等。
此外，优选是在本发明的另一方案的烧结体中，通过X射线解析求出的In2O3与InGaO3的比率(质量比)为In2O3>InGaO3。若In2O3的含有比率大于InGaO3，则烧结体(靶材)的体电阻变小，在溅射时难以引起异常放电或电弧放电等，因此，能够防止在TFT的制造工序中成品率降低或TFT的特性劣化。
氧化镓具有抑制氧缺陷的产生的效果与增大得到的氧化物半导体膜的带隙的效果。Ga的比例[Ga/(In+Ga+Sn)(原子比)]优选为0.01≤Ga/(In+Ga+Sn)≤0.30。不足0.01时，抑制氧缺陷的效果较小，有时不能形成半导体膜。此外，超过0.30时，有时不会发生氧缺陷，得到的膜绝缘膜化。更优选为0.02≤Ga/(In+Ga+Sn)≤0.27，进一步优选为0.03≤Ga/(In+Ga+Sn)≤0.23。
氧化锡具有耐化学品性，并且根据其能够作为导电膜使用可知，能够认为氧化锡对半导体膜的迁移率的影响较小。因此，Sn的比例[Sn/(In+Ga+Sn)(原子比)]优选为0.01≤Sn/(In+Ga+Sn)≤0.40。不足0.01时，有时不能体现耐化学品性。超过0.40时，耐化学品性过高，有时不能对得到的半导体膜进行蚀刻而形成半导体膜的“孤岛(island)”。更优选为0.02≤Sn/(In+Ga+Sn)≤0.35，进一步优选为0.03≤Sn/(In+Ga+Sn)≤0.30。
氧化铟是承担半导体膜的迁移率的氧化物。In的比例[In/(In+Ga+Sn)(原子比)]优选为0.55≤In/(In+Ga+Sn)≤0.98。不足0.55时，可能会引起迁移率的降低。超过0.98时，存在晶体化或氧缺陷的量过度增加，得到的膜可能不会成为半导体而成为导体。更优选为0.60≤In/(In+Ga+Sn)≤0.96，进一步优选为0.60≤In/(In+Ga+Sn)≤0.94。
不在上述基础的原料中添加氧化铝的情况下，成为晶相的主成分为Ga3InSn5O16化合物或Ga2In6Sn2O16化合物的烧结体。通过添加氧化铝，成为含有In2O3晶体、InGaO3晶体以及/或SnO2晶体、并以这些为主成分的烧结体(靶材)。由此，能够解决发丝裂纹等技术问题。
优选为，氧化铝的添加量(原子比)为Al的比例满足下述式(8)的范围的原子比，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(8)。不足0.05时，存在不能够充分抑制Ga3InSn5O16化合物或Ga2In6Sn2O16化合物的生成的情况。此外，超过0.30时，使用了得到的氧化物半导体膜的薄膜晶体管的迁移率变小，从而可能会无法用于实际使用。通过添加氧化铝，能够得到提高使用得到的氧化物半导体膜的薄膜晶体管的耐CVD特性的效果。更优选为0.05≦Al/(In+Ga+Sn+Al)≦0.25，进一步优选为0.08≦Al/(In+Ga+Sn+Al)≦0.22。
本发明的一实施方式的烧结体(靶材)更优选为，以满足下述式(5A)～(7A)的范围的原子比含有In、Ga以及Sn，
0.02≦Ga/(In+Ga+Sn)≦0.27…(5A)
0.02≦Sn/(In+Ga+Sn)≦0.35…(6A)
0.60≦In/(In+Ga+Sn)≦0.96…(7A)，
并且，以满足下述式(8A)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.25…(8A)。
本发明的一方案的烧结体(靶材)进一步优选为，以满足下述式(5B)～(7B)的范围的原子比含有In、Ga以及Sn，
0.03≦Ga/(In+Ga+Sn)≦0.23…(5B)
0.03≦Sn/(In+Ga+Sn)≦0.30…(6B)
0.60≦In/(In+Ga+Sn)≦0.94…(7B)，
并且，以满足下述式(8B)的范围的原子比含有Al，
0.08≦Al/(In+Ga+Sn+Al)≦0.22…(8B)。
本发明的一方案的烧结体(靶材)的相对密度优选为95％以上。
若烧结体(靶材)的相对密度为95％以上，则在溅射时难以出现发丝裂纹，或者难以产生结块，从而防止使用得到的氧化物半导体膜而造成薄膜晶体管的性能降低或防止成品率降低。得到的膜的密度也变高，在该膜上使用CVD装置形成保护绝缘膜或层间绝缘膜时，即便不降低CVD装置中的成膜温度，也可以得到良好且耐久性较高的膜。烧结体(靶材)的相对密度优选为97％以上，更优选为98％，进一步优选为99％以上。
相对密度能够通过实施例中记载的方法测量。
本发明的一方案的烧结体的体电阻优选为20mΩcm以下。若体积电阻为20mΩcm以下，则即使在以高功率进行溅射的情况下，也不会发生异常放电或者侵蚀部的变色以及产生结块等，从而能够进行稳定的溅射。体电阻更优选为18mΩcm以下，进一步优选为17mΩcm以下。体电阻的下限通常为0.1mΩcm，优选为1mΩcm。
体电阻例如能够基于四探针法进行测量。
以上是本发明的一方案的氧化物烧结体的说明。
接着，对本发明的一方案的氧化物烧结体的制造方法进行说明。
只要能够制造本发明的一方案的氧化物烧结体，制造方法就没有特别地限定，但能够例示包括以下的(a)～(c)的工序的制法。
(a)将原料化合物粉末混合而制备混合物的工序。
(b)将混合物成形而制备成形体的工序。
(c)对成形体进行烧结的工序。
(1)工序(a)：掺混工序
掺混工序是将氧化物烧结体的原料进行混合的工序。
作为原料，使用In化合物的粉末、Ga化合物的粉末、Sn化合物的粉末以及Al化合物的粉末。作为Al的化合物，例如可列举氧化物以及氢氧化物。作为In、Ga以及Sn的化合物，可列举氧化物。考虑烧结的容易度、副产物残留的难度，均优选为氧化物。
原料的纯度通常为2N(99质量％)以上，优选为3N(99.9质量％)以上，特别优选为4N(99.99质量％)以上。通过使纯度为2N以上，能够确保氧化物烧结体的耐久性，并能够降低用于液晶显示器时在液晶侧混入杂质从而引起烧结的可能性。
原料粉末的平均粒径优选为0.1μm以上2μm以下，更优选为0.5μm以上1.5μm以下。原料粉末的平均粒径能够用激光衍射式粒度分布装置等进行测量。
原料的混合、成形方法没有特别限定，能够使用公知的方法进行。此外，混合时也可以在原料混合物中添加粘合剂。
原料的混合例如能够使用球磨机、珠磨机、喷射磨机或超声波装置等公知的装置进行。粉碎时间等条件能够适当调整，但优选为6小时以上、100小时以下。
(2)工序(b):成形工序
成形工序是对原料混合物(在上述中设置了预烧工序的情况下为预烧物)进行加压成形而制成成形体的工序。通过该工序，成形为作为靶而言优选的形状。在设置了预烧工序的情况下，将得到的预烧物的微粉末进行造粒后，通过冲压成形而能够成形为所希望的形状。
成形体的平均厚度优选为5.5mm以上，更优选为6mm以上，进一步优选为8mm以上，特别优选为12mm以上。若为5.5mm以上，则成形体的厚度方向的温度梯度减少，能够期待难以发生表面与深部的晶体型的组合的变动。
作为在本工序中能够采用的成形处理，例如还能够列举冲压成形(单轴冲压)、模具成形、浇铸成形以及注射成形等。为了得到烧结密度较高的烧结体(靶)，优选用冷等静压(CIP)等进行成形。
此外，也可以通过在冲压成形(单轴冲压)后用冷等静压(CIP)、或热等静压(HIP)等进行成形的方式，设置两个阶段以上的成形工序。
在使用冷等静压或者静压加压装置的情况下，优选以表面压78.5MPa(换算为SI单位800kgf/cm2)以上、392.4MPa(换算为SI单位4000kgf/cm2)以下保持0.5分钟以上、60分钟以下。更优选以表面压196.2MPa以上、294.3MPa以下保持2分钟以上、30分钟以下。若在上述范围内，则能够期待成形体内部的组成不均匀等减少而均匀化。通过使表面压为78.5MPa以上，烧结后的密度变低，电阻也变低。通过使表面压力392.4MPa以下，能够不使装置大型化地进行成形。若保持时间为0.5分钟以上，则能够防止烧结后的密度与电阻变高。若为60分钟以下，则能够防止过度耗费时间而变得不经济。
在成形处理中，也可以使用聚乙烯醇、甲基纤维素、聚蜡、油酸等成形助剂。
(3)工序(c):烧结工序
烧结工序是对在上述成形工序中得到的成形体进行烧制的必要的工序。
烧结温度优选为1200℃以上、1650℃以下，更优选为1350℃以上、1600℃以下，进一步优选为1400℃以上、1600℃以下，更进一步优选为1450℃以上、1600℃以下。
烧结时间优选为10小时以上、50小时以下，更优选为12小时以上、40小时以下，进一步优选为13小时以上、30小时以下。
若烧结温度为1200℃以上、烧结时间为10小时以上，则充分进行烧结，靶的电阻充分下降，难以产生异常放电。若烧结温度为1650℃以下、烧结时间为50小时以下，则能够防止显著的结晶粒生长从而平均晶粒径增大、或防止粗大空孔的产生，从而难以产生烧结体强度的降低或异常放电。
在常压烧结法中，将成形体在大气气氛或氧气气氛中进行烧结。氧气气氛的氧浓度例如优选为20体积％以上、80体积％以下的气氛。通过将升温过程设为氧气气氛，能够提高烧结体密度。
进而，烧结时的升温速度优选从800℃到烧结温度为止为0.1℃/分钟以上、2℃/分钟以下。
在本发明的一方案的烧结体中，800℃以上的温度范围是最充分地进行烧结的范围。若在该温度范围内的升温速度为0.1℃/分钟以上，则能够抑制过度的结晶粒生长，从而实现高密度化。通过使升温速度为2℃/分钟以下，能够抑制在成形体产生温度分布、烧结体翘曲或破裂。
从800℃至烧结温度的升温速度优选为0.5℃/分钟以上、2.0℃/分钟以下，更优选为1.0℃/分钟以上、1.8℃/分钟以下。
<溅射靶>
接着参照图1A～图1D对本发明的一方案的溅射靶更具体地进行说明。
氧化物烧结体被磨削加工并与背板接合，从而用作溅射靶。能够使用该溅射靶通过溅射法使氧化物半导体成膜。
本发明的一方案的溅射靶(以下称为本发明的靶)包括上述本发明的一方案的氧化物烧结体(以下也称为本发明的氧化物烧结体)与背板。优选为，本发明的一方案的溅射靶包括上述本发明的氧化物烧结体与根据需要设置在氧化物烧结体上的、背板等用于冷却以及保持的部件。
由于构成本发明的靶的氧化物烧结体(靶材)是对上述本发明的氧化物烧结体实施了磨削加工而得的，因此从物质上而言，靶材与本发明的氧化物烧结体相同。因此，对于本发明的氧化物烧结体的说明也直接适用于靶材。
对于溅射靶的形状没有特别限定，可以是图1A的附图标记1所示的板状，也可以是图1B的附图标记1A所示的圆筒状。在溅射靶的形状为板状的情况下，其平面形状可以是图1A的附图标记1所示的矩形，也可以如图1C的附图标记1B所示为圆形。氧化物烧结体能够一体成形，也可以如图1D所示地，将分割成多个的氧化物烧结体(附图标记1C)分别固定在背板3上的多分割式。
背板3是用于保持或冷却氧化物烧结体的部件。材料优选为铜等热传导性优异的材料。
例如通过以下工序制造溅射靶。
(d)对氧化物烧结体的表面进行磨削的工序。
(e)将氧化物烧结体与背板粘结的工序。
以下，对各工序具体地进行说明。
(4)工序(d):磨削工序
磨削(加工)工序是将烧结体切削加工成适合安装到溅射装置上的形状的工序。
烧结体表面存在高氧化状态的烧结部，或者表面凸凹的情况较多，且需要切割加工为规定的尺寸。
烧结体的表面优选磨削0.3mm以上。磨削的深度优选为磨削0.5mm以上，特别优选为磨削2mm以上。通过磨削0.3mm以上，能够除去表面附近的晶体结构的变动部分。
优选将氧化物烧结体例如用平面磨床进行磨削，制成平均表面粗糙度Ra为5μm以下的原材料。进而，也可以对溅射靶的溅射面实施镜面加工，使平均表面粗糙度Ra为1000×10-10m以下。镜面加工(研磨)能够使用机械研磨、化学研磨、以及机械化学研磨(并用机械研磨与化学研磨)等公知的研磨技术。例如，能够利用固定磨粒抛光器(抛光液为水)抛光至#2000号以上，也可以利用游离磨粒磨盘(研磨材料为SiC磨膏等)研磨后，将研磨材料替换为金刚石磨膏从而进行研磨。研磨方法不限于这些方法。研磨材料可列举#200号或#400号、以及#800号的材料。
优选通过吹气或流水清洗等对磨削工序后的氧化物烧结体进行清洁。在通过吹气除去异物时，若从喷嘴的朝向侧利用集尘机进行吸气则能够更有效地除去异物。另外，由于在吹气或流水清洗中，清洁力存在极限，因此还能够进一步进行超声波清洗等。在频率为25kHz～300kHz之间多重振荡来进行超声波清洗的方法是有效的。例如，适宜在频率25kHz以上、300kHz之间，每隔25kHz使12种频率进行多重振荡，进行超声波清洗。
(5)工序(e)：粘结工序(e)
工序(e)是通过金属铟等低熔点金属将磨削后的烧结体粘结到背板上的工序。
以上是溅射靶的说明。
<氧化物半导体薄膜>
接着对本发明的一方案的非晶质氧化物半导体薄膜进行说明。
本发明的一方案的氧化物半导体膜(以下有时简称为本发明的半导体膜)的特征在于，以下述原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(1)
0.01≦Sn/(In+Ga+Sn)≦0.40…(2)
0.55≦In/(In+Ga+Sn)≦0.98…(3)
且以下述原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。
本发明的半导体膜能够优选地作为薄膜晶体管的半导体层(半导体部分)使用。
具有上述原子比组成的本发明的半导体膜能够通过对具有相同的原子比组成的上述本发明的溅射靶进行溅射来形成。
对由氧化物烧结体构成的溅射靶进行溅射而形成的膜的原子比组成与所使用的溅射靶的原子比组成类似。
本发明的一方案的半导体膜优选在通过溅射成膜时为无定形状态，在加热处理(退火处理)后也为无定形状态。若生成氧化铟晶体，则有时在该晶体中掺杂锡而与ITO同样地导电化。在氧化铟晶体为微晶的情况下，有时无定形的部分与微晶混合存在，载流子在它们的界面上散射，迁移率降低。此外，若在无定形的部分和微晶之间产生氧缺陷等，则存在生成光吸收的色心的情况，可能会损害TFT的光稳定性。
若氧化物半导体膜的原子比组成在上述范围以外，在形成薄膜晶体管的工序中使用的CVD成膜装置中的处理时，存在薄膜晶体管的半导体部分(本发明的半导体膜)的载流子浓度上升，即便通过之后的退火处理载流子浓度也不会降低而变得不作为TFT进行工作的情况。因此，虽然使CVD装置的成膜温度降低、抑制载流子浓度的上升，进行TFT特性的体现，但通过降低CVD装置的成膜温度，只能得到缺乏耐久性的半导体膜，从而可能会成为TFT特性也较差的半导体膜。
在本发明的半导体膜中，氧化镓具有抑制氧缺陷的产生的效果与增大氧化物半导体膜的带隙的效果。Ga的比例[Ga/(In+Ga+Sn)(原子比)]优选为0.01≤Ga/(In+Ga+Sn)≤0.30。不足0.01时，抑制氧缺陷的效果较小，存在不会成为半导体膜的情况。此外，若超过0.30，则氧缺陷消失，可能会成为绝缘膜。更优选为0.02≤Ga/(In+Ga+Sn)≤0.27，进一步优选为0.03≤Ga/(In+Ga+Sn)≤0.23。
在本发明的半导体膜中，根据氧化锡具有耐化学品性并且能够作为导电膜使用，也可知能够认为氧化锡对半导体膜的迁移率带来的影响较少。因此，Sn的比例[Sn/(In+Ga+Sn)(原子比)]优选为0.01≤Sn/(In+Ga+Sn)≤0.40。不足0.01时，可能无法得到耐化学品性。超过0.40时，耐化学品性过高，有时无法通过蚀刻形成半导体膜的孤岛。Sn的比例[Sn/(In+Ga+Sn)(原子比)]更优选为0.02≤Sn/(In+Ga+Sn)≤0.35，进一步优选为0.03≤Sn/(In+Ga+Sn)≤0.30。
在本发明的半导体膜中，氧化铟是承担半导体膜的迁移率的氧化物。In的比例[In/(In+Ga+Sn)(原子比)]优选为0.55≤In/(In+Ga+Sn)≤0.98。不足0.55时，存在引起半导体膜的迁移率降低的情况。超过0.98时，存在半导体膜晶体化，或氧缺陷的量过度增加，从而不会半导体化而成为导体的情况。In的比例[In/(In+Ga+Sn)(原子比)]更优选为0.60≤In/(In+Ga+Sn)≤0.96，进一步优选为0.60≤In/(In+Ga+Sn)≤0.94。
在本发明的半导体膜中，氧化铝具有使半导体膜非晶质化的作用与抑制由氧缺陷引起的载流子的产生的作用。在基础的原料氧化物中氧化铟的比例较多的氧化物半导体膜的情况下，若氧化铝的量没那么多，则变得无法抑制半导体膜晶体化，或由于晶体化引起的氧化锡的掺杂效应引起的载流子的增大、无定形状态下的氧缺陷引起的载流子的增大。另一方面，在基础的原料氧化物中氧化铟的比例较少的氧化物半导体膜的情况下，若氧化铝的量较多，则存在膜绝缘化或使用该氧化物半导体膜的薄膜晶体管的迁移率降低的情况。根据基础的原料氧化物中的In的比例适当调整Al的比例即可。
例如，在In的比例[In/(In+Ga+Sn)(原子比)]为0.85以上的情况下，Al的比例[Al/(In+Ga+Sn+Al)(原子比)]为0.10以上，优选为0.12以上，上限优选为0.30以下。In的比例[In/(In+Ga+Sn)(原子比)]为0.85以上时，存在半导体膜变得容易晶体化的情况，为了抑制该晶体化，优选增加Al的添加量。此外，由于氧化铟的氧缺陷量也随着In的比例的增大而增大，因此为了抑制载流子产生，也优选增加半导体膜中的Al的添加量。
此外，在In的比例[In/(In+Ga+Sn)(原子比)]为0.70以下的情况下，优选使添加的Al的比例[Al/(In+Ga+Sn+Al)(原子比)]为0.20以下，更优选为0.15以下。更优选为0.13以下，进一步优选为0.12以下。下限优选为0.05以上。
Al抑制因氧缺陷而产生载流子的效果较大，例如在通过化学气相沉积法(CVD)处理等形成层间绝缘膜或栅极绝缘膜时，使在半导体膜中产生的载流子在后退火时回到正常的载流子浓度的能力较高。由于Al的该性质，即使通过CVD处理等使得载流子浓度暂时变高，也能通过后退火回到使膜回到可作为半导体发挥功能的正常的载流子浓度，从而能够恢复TFT特性。
在In的比例[In/(In+Ga+Sn)(原子比)]为上述数值中间的、超过0.70不足0.85的情况下，适当选择成膜的条件(氧浓度、基板温度、成膜压力、背压等)即可。在In的比例[In/(In+Ga+Sn)(原子比)]为上述数值中间的、超过0.70不足0.85的情况下，由于Ga的比例[Ga/(In+Ga+Sn)(原子比)]超过0.10时，体现出氧化镓的无定形化效果以及载流子的控制效果，因此，虽然Al的比例[Al/(In+Ga+Sn+Al)(原子比)]不需要在In的比例[In/(In+Ga+Sn)(原子比)]为0.85以上的情况下那样多的量，但由于半导体膜的用途而想要具有耐CVD性等的情况下，或想进一步提高半导体膜的耐久性的情况下，添加与在In的比例[In/(In+Ga+Sn)(原子比)]为0.85以上的情况下相同程度的量即可。
另一方面，在Sn的比例[Sn/(In+Ga+Sn)(原子比)]超过0.20的情况下，由于耐化学品性变得常高，因此能够得到在蚀刻工艺等中具有耐性的半导体膜。进而，考虑CVD耐性、TFT的耐久性适当选择Al的比例即可。另一方面，在将本发明的半导体膜应用于薄膜晶体管的迁移率较高的用途的情况下，Al的比例[Al/(In+Ga+Sn+Al)(原子比)]能够减少至In的比例[In/(In+Ga+Sn)(原子比)]为0.85以下的情况下的比例。由此，能够提供使用了迁移率较高的氧化物半导体膜的薄膜晶体管。
此外，氧化镓以及/或氧化铝的添加具有提高氧化物半导体膜的带隙的效果，容易得到耐光性高的氧化物半导体膜以及薄膜晶体管(TFT)。由于氧化镓与氧化铝的量也与氧缺陷量密切关联，因此根据与所得到的半导体膜的用途相对应的耐久性的要求进行适当选择即可。
优选为，本发明的一方案的氧化物半导体膜以下述原子比含有In、Ga以及Sn，
0.02≦Ga/(In+Ga+Sn)≦0.27…(1A)
0.02≦Sn/(In+Ga+Sn)≦0.35…(2A)
0.60≦In/(In+Ga+Sn)≦0.96…(3A)，
且以下述原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。
更优选为，本发明的一方案的氧化物半导体膜以下述原子比含有In、Ga以及Sn，
0.03≦Ga/(In+Ga+Sn)≦0.23…(1B)
0.03≦Sn/(In+Ga+Sn)≦0.30…(2B)
0.60≦In/(In+Ga+Sn)≦0.94…(3B)，
且以下述原子比含有Al，
0.08≦Al/(In+Ga+Sn+Al)≦0.22…(4B)。
氧化物半导体薄膜中的各金属元素的含量(原子比)能够通过ICP(电感耦合等离子体)测量或XRF(X射线荧光光谱)测量的方式对各元素的存在量进行测量而求出。ICP测量能够使用感应等离子体发光分析装置。XRF测量能够使用薄膜荧光X射线分析装置(AZX400，理学公司制)。
此外，即使使用扇型动态二次离子质量分析仪SIMS分析，也可以以与感应等离子体发光分析或薄膜荧光X射线分析相同的精度对氧化物半导体薄膜中的各金属元素的含量(原子比)进行分析。在利用感应等离子体发光分析装置或薄膜荧光X射线分析装置测量的金属元素的原子比已知的标准氧化物薄膜的上表面，将与TFT元件同样的材料以沟道长度形成源极·漏电极的材料作为标准材料，通过扇型动态二次离子质量分析仪SIMS(IMS7f-Auto，AMETEK公司制)得到用于进行氧化物半导体层的分析的各元素的质谱强度，制作已知的元素浓度与质谱强度的标准曲线。接着，若根据通过扇型动态二次离子质量分析仪SIMS分析得到的图谱强度，使用前述的标准曲线，计算出实际TFT元件的氧化物半导体膜部分的原子比，则能够确认到计算出的原子比在另外由薄膜荧光X射线分析装置或感应等离子体发光分析装置测量的氧化物半导体膜的原子比的2原子％以内。
<薄膜晶体管>
接着，对本发明的一方案的薄膜晶体管的结构进行说明。
本发明的一方案的薄膜晶体管(以下有时简称为本发明的TFT)的特征在于，使用了上述本发明的氧化物半导体膜。
本发明的一方案的薄膜晶体管的形状没有特别限定，但优选背沟道蚀刻型晶体管、蚀刻停止型晶体管、顶栅型晶体管等。
具体的薄膜晶体管的例子示出在图2以及图3。
如图2所示，薄膜晶体管100具备硅晶圆20、栅极绝缘膜30、氧化物半导体薄膜40、源电极50、漏电极60以及层间绝缘膜70、70A。
硅晶圆20是栅极电极。栅极绝缘膜30是阻断栅极电极与氧化物半导体薄膜40的导通的绝缘膜，设置在硅晶圆20上。
氧化物半导体薄膜40是沟道层，设置在栅极绝缘膜30上。氧化物半导体薄膜40使用本发明的一方案的氧化物半导体薄膜。
源电极50以及漏电极60是用于使源极电流以及漏极电流流入氧化物半导体薄膜40的导电端子，分别设置为与氧化物半导体薄膜40的两端附近接触。
层间绝缘膜70是阻断源电极50以及漏电极60与氧化物半导体薄膜40之间的接触部分以外的部分导通的绝缘膜。
层间绝缘膜70A是阻断源电极50以及漏电极60与氧化物半导体薄膜40之间的接触部分以外的部分导通的绝缘膜。层间绝缘膜70A也是阻断源电极50与漏电极60之间的导通的绝缘膜。层间绝缘膜70A也是沟道层保护层。
如图3所示，虽然薄膜晶体管100A的结构与薄膜晶体管100相同，但是在将源电极50以及漏电极60设置为与栅极绝缘膜30和氧化物半导体薄膜40两者接触这一点上不同。还在以覆盖栅极绝缘膜30、氧化物半导体薄膜40、源电极50以及漏电极60的方式一体地设置层间绝缘膜70B的这一点上不同。
形成漏电极60、源电极50以及栅极电极的材料没有特别限制，能够任意选择通常使用的材料。在图2以及图3中列举的例子中，将硅晶圆作为基板使用，虽然硅晶圆也作为电极发挥作用，但电极材料不限于硅。
例如，能够使用氧化铟锡(ITO)、氧化铟锌(IZO)、ZnO以及SnO2等透明电极或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti以及Ta等的金属电极，或者含有这些金属的合金的金属电极或层叠电极。
此外，在图2以及图3中，也可以在玻璃等基板上形成栅极电极。
形成层间绝缘膜70、70A、70B的材料也没有特别限制，能够任意选择通常使用的材料。作为形成层间绝缘膜70、70A、70B的材料，具体而言，例如能够使用SiO2、SiNx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、HfO2、CaHfO3、PbTiO3、BaTa2O6、SrTiO3、Sm2O3、以及AlN等化合物。
在本发明的一方案的薄膜晶体管为背沟道蚀刻型(底栅型)的情况下，优选在漏电极、源电极以及沟道层上设置保护膜。通过设置保护膜，即使在TFT长时间驱动的情况下，耐久性也容易提高。另外，在顶栅型的TFT的情况下，例如是在沟道层上形成栅极绝缘膜的结构。
保护膜或绝缘膜例如能够通过CVD形成，但此时存在成为高温度下的工艺的情况。此外，保护膜或绝缘膜在刚成膜后时常含有杂质气体，优选进行加热处理(退火处理)。通过利用加热处理除去杂质气体，能够形成稳定的保护膜或绝缘膜，容易形成耐久性高的TFT元件。
由于通过使用本发明的一方案的氧化物半导体薄膜，变得不易受到CVD工艺中的温度的影响以及后续的加热处理的影响，因此即使在形成保护膜或绝缘膜的情况下也可以提高TFT特性的稳定性。
薄膜晶体管优选具有以下的特性。
薄膜晶体管的迁移率优选为1.0cm2/V·s以上。通过使迁移率为1.0cm2/V·s以上，能够驱动液晶显示器。
根据施加20V的漏极电压的情况下的传递特性求出饱和迁移率。具体而言，能够如下所述地计算饱和迁移率：通过制作传递特性Id-Vg的图表，计算各Vg的跨导(Gm)，根据饱和区域的公式求出饱和迁移率。Id是源极·漏极电极间的电流，Vg是在源极·漏极电极间施加电压Vd时的栅极电压。
阈值电压(Vth)优选为-3.0V以上、3.0V以下，更优选为-2.0V以上、2.0V以下，进一步优选为-1.0V以上、1.0V以下。若阈值电压(Vth)为-3.0V以上，能够制成高迁移率的薄膜晶体管。若阈值电压(Vth)为3.0V以下，则能够做出断开电流较小、开关比(on-off比)较大的薄膜晶体管。
阈值电压(Vth)能够根据传递特性的图表由Id＝10-9A下的Vg定义。
on-off比优选为106以上、1012以下，更优选为107以上、1011以下，进一步优选为108以上、1010以下。若on-off比为106以上，则能够驱动液晶显示器。若on-off比为1012以下，则能够驱动对比度较大的有机EL。此外，能够使断开电流为10-12A以下，在用于CMOS图像传感器的传输晶体管或复位晶体管的情况下，能够延长图像的保持时间或提高灵敏度。
通过将Vg＝-10V的Id的值设为断开电流值，将Vg＝20V的Id的值设为导通电流值，确定比[导通电流值/断开电流值]从而求出on-off比。
断开电流值优选为10-10A以下，更优选为10-11A以下，进一步优选为10-12A以下。若断开电流值为10-10A以下，则能够驱动对比度较大的有机EL。此外，在用于CMOS图像传感器的传输晶体管或复位晶体管的情况下，能够延长图像的保持时间或提高灵敏度。
用于薄膜晶体管的半导体层的本发明的一方案的非晶质氧化物半导体薄膜的缺陷密度优选为5.0×1016cm-3以下，更优选为1.0×1016cm-3以下。由于缺陷密度的减少，薄膜晶体管的迁移率进一步提高，光照射时的稳定性、对热的稳定性变高，TFT稳定地工作。
<量子隧道场效应晶体管>
本发明的一方案的氧化物半导体薄膜也可以用于量子隧道场效应晶体管(FET)。
图4示出本发明的一方案的量子隧道场效应晶体管(FET)的示意图(纵剖视图)。
量子隧道场效应晶体管501具备p型半导体层503、n型半导体层507、栅极绝缘膜509、栅极电极511、源电极513以及漏电极515。
依次将p型半导体层503、n型半导体层507、栅极绝缘膜509以及栅极电极511进行层叠。
源电极513设置在p型半导体层503上。漏电极515设置在n型半导体层507上。
p型半导体层503是p型的IV族半导体层，在此是p型硅层。
n型半导体层507在此是用于本发明的一实施方式的图像传感器的n型的氧化物半导体薄膜。源电极513以及漏电极515是导电膜。
虽然在图4中未图示，但也可以在p型半导体层503上形成绝缘层。在该情况下，p型半导体层503与n型半导体层507经由接触孔连接，接触孔是将绝缘层部分地开口的区域。虽然在图4中未图示，但量子隧道场效应晶体管501也可以具备覆盖其上表面的层间绝缘膜。
量子隧道场效应晶体管501是进行电流的开关的量子隧道场效应晶体管(FET)，通过栅极电极511的电压控制在由p型半导体层503与n型半导体层507形成的能量势垒中隧穿的电流。在该结构中，构成n型半导体层507的氧化物半导体的带隙变大，能够减小断开电流。
图5示出另一方案的量子隧道场效应晶体管501A的示意图(纵剖视图)。
量子隧道场效应晶体管501A的构成与量子隧道场效应晶体管501相同，但在p型半导体层503与n型半导体层507之间形成有氧化硅层505这一点上不同。通过具有氧化硅层，能够减小断开电流。
氧化硅层505的厚度优选为10nm以下。通过使其厚度为10nm以下，能够防止隧道电流不流动，或者形成的能量势垒难以形成或势垒高度发生变化，从而可防止隧穿电流降低或发生变化。氧化硅层505的厚度优选为8nm以下，更优选为5nm以下，进一步优选为3nm以下，更进一步优选为1nm以下。
图6示出在p型半导体层503与n型半导体层507之间形成有氧化硅层505的部分的TEM照片。
在量子隧道场效应晶体管501以及501A中，n型半导体层507也是n型氧化物半导体。
构成n型半导体层507的氧化物半导体也可以是非晶质。通过使其为非晶质，能够用草酸等有机酸进行蚀刻，与其他层的蚀刻速度的差变大，不会对布线等的金属层造成影响，能够良好地进行蚀刻。
构成n型半导体层507的氧化物半导体也可以是晶质。通过使其为晶质，与非晶质的情况相比，能够使带隙变大，减小断开电流。由于也能够使功函数增大，因此容易对隧穿由p型的IV族半导体材料与n型半导体层507形成的能量势垒的电流进行控制。
量子隧道场效应晶体管501的制造方法没有特别限定，但可以例示以下的方法。
首先，如图7A所示，在p型半导体层503上形成绝缘膜505A，通过蚀刻等将绝缘膜505A的一部分开口从而形成接触孔505B。
接着，如图7B所示，在p型半导体层503以及绝缘膜505A上形成n型半导体层507。此时，经由接触孔505B连接p型半导体层503与n型半导体层507。
接着，如图7C所示，在n型半导体层507上依次形成栅极绝缘膜509以及栅极电极511。
接着，如图7D所示，以覆盖绝缘膜505A、n型半导体层507、栅极绝缘膜509以及栅极电极511的方式设置层间绝缘膜519。
然后，如图7E所示，将p型半导体层503上的绝缘膜505A以及层间绝缘膜519的一部分开口从而形成接触孔519A，在接触孔519A上设置源电极513。
进而，如图7E所示，将n型半导体层507上的栅极绝缘膜509以及层间绝缘膜519的一部分开口从而形成接触孔519B，在接触孔519B上形成漏电极515。
能够通过以上的步骤制造量子隧道场效应晶体管501。
另外，在p型半导体层503上形成n型半导体层507后，在150℃以上、600℃以下的温度下进行热处理，由此能够在p型半导体层503与n型半导体层507之间形成氧化硅层505。通过追加该工序，能够制造量子隧道场效应晶体管501A。
<薄膜晶体管的用途>
本发明的一方案的薄膜晶体管也能够应用于场效应晶体管、逻辑电路、存储电路以及差动放大电路等各种集成电路，能够将这些用于电子设备等。进而，本发明的一方案的薄膜晶体管除了场效应晶体管以外，还能够适应于静电感应型晶体管、肖特基势垒型晶体管、肖特基二极管以及电阻元件。
本发明的一方案的薄膜晶体管能够适用于显示装置以及固体摄像元件等。
以下，对将本发明的一方案的薄膜晶体管用于显示装置以及固体摄像元件的情况进行说明。
首先，参照图8A～图8C对将本发明的一方案的薄膜晶体管用于显示装置的情况进行说明。
图8A是本发明的一方案的显示装置的俯视图。图8B是用于说明在本发明的一方案的显示装置的像素部中应用液晶元件的情况下的像素部的电路的电路图。此外，图8C是用于说明在本发明的一方案的显示装置的像素部应用有机EL元件的情况下的像素部的电路的电路图。
配置于像素部的晶体管能够使用本发明的一实施方式的薄膜晶体管。由于本发明的一方案的薄膜晶体管容易做成n沟道型，因此将能够由n沟道型晶体管构成的驱动电路的一部分形成在与像素部的晶体管相同的基板上。通过在像素部或驱动电路中使用本实施方式所示的薄膜晶体管，能够提供可靠性高的显示装置。
图8A示出有源矩阵型显示装置的俯视图的一例。在显示装置的基板300上形成有像素部301、第一扫描线驱动电路302、第二扫描线驱动电路303、信号线驱动电路304。在像素部301中，多条信号线从信号线驱动电路304延伸地配置，多条扫描线从第一扫描线驱动电路302以及第二扫描线驱动电路303延伸配置。在扫描线与信号线的交叉区域，分别以矩阵状设置有具有显示元件的像素。显示装置的基板300经由FPC(柔性印刷电路板)等的连接部而与定时控制电路(也称为控制器、控制IC)连接。
在图8A中，第一扫描线驱动电路302、第二扫描线驱动电路303、信号线驱动电路304形成在与像素部301相同的基板300上。因此，设置在外部的驱动电路等零件的数量减少，所以能够实现成本的降低。此外，在基板300外部设置有驱动电路的情况下，产生使布线延伸的需求，布线间的连接数增加。在相同的基板300上设置有驱动电路的情况下，能够减少其布线间的连接数，从而能够实现可靠性的提高，或者成品率的提高。
此外，图8B示出了成像元件的电路构成的一例。在此，示出了能够应用于VA型液晶显示装置的像素部的的像素部的电路。
该像素部的电路能够应用于在一个像素具有多个像素电极的构成。各个像素电极与不同的晶体管连接，各晶体管构成为能够通过不同的栅极信号进行驱动。由此，能够独立地对施加于多畴设计的像素的各个像素电极的信号进行控制。
将晶体管316的栅极布线312与晶体管317的栅极布线313分离，以向两者提供不同的栅极信号。另一方面，作为数据线发挥功能的源电极或漏电极314在晶体管316与晶体管317中共用。晶体管316与晶体管317能够使用本发明的一方案的晶体管。由此，能够提供可靠性较高的液晶显示装置。
晶体管316与第一像素电极电气地连接，晶体管317与第二像素电极电气地连接。第一像素电极与第二像素电极分离。第一像素电极与第二像素电极的形状没有特别限定。例如，只要使第一像素电极为V字状即可。
晶体管316的栅极电极与栅极布线312连接，晶体管317的栅极电极与栅极布线313连接。对栅极布线312与栅极布线313提供不同的栅极信号，使晶体管316与晶体管317的工作时机不同，从而能够控制液晶的取向。
此外，也可以利用电容布线310、作为电介质发挥功能的栅极绝缘膜、与第一像素电极或第二像素电极电气地连接的电容电极而形成保持电容。
多畴结构在一像素中具备第一液晶元件318与第二液晶元件319。第一液晶元件318由第一像素电极、对置电极、与其间的液晶层构成，第二液晶元件319由第二像素电极、对置电极、与其间的液晶层构成。
像素部并不限定于图8B所示的构成。也可以在图8B所示的像素部中追加开关、电阻元件、电容元件、晶体管、传感器或逻辑电路。
图8C示出了成像元件的电路配置的另一例。在此，示出了使用有机EL元件的显示装置的像素部的结构。
图8C是示出可应用的像素部320的电路的一例的图。在此，示出了在一个像素中使用两个n沟道型的晶体管的例子。本发明的一方案的氧化物半导体膜能够用于n沟道型的晶体管的沟道形成区域。该像素部的电路能够应用数字时间灰度驱动。
开关用晶体管321以及驱动用晶体管322能够使用本发明的一方案的薄膜晶体管。由此，能够提供可靠性较高的有机EL显示装置。
像素部的电路的构成并不限定于图8C所示的构成。也可以在图8C所示的像素部的电路中追加开关、电阻元件、电容元件、传感器、晶体管或逻辑电路。
以上是对将本发明的一方案的薄膜晶体管用于显示装置的情况的说明。
接着，参照图9对将本发明的一方案的薄膜晶体管用于固体摄像元件的情况进行说明。
CMOS(互补金属氧化物半导体)图像传感器是在将电位保持于信号电荷蓄积部，并将该电位经由放大晶体管输出至垂直输出线的固体摄像元件。若在CMOS图像传感器中包含的复位晶体管以及/或传输晶体管中存在漏电流时，由于该漏电流引起充电或放电，信号电荷蓄积部的电位发生变化。若信号电荷蓄积部的电位变化，则放大晶体管的电位也变化，成为偏离本来的电位的值，所拍摄的影像劣化。
对将本发明的一方案的薄膜晶体管应用于CMOS图像传感器的复位晶体管以及传输晶体管的情况下的动作的效果进行说明。放大晶体管也可以应用薄膜晶体管或块体晶体管中的任一个。
图9是示出CMOS图像传感器的成像元件构成的一例的图。像素由作为光电转换元件的光电二极管3002、传输晶体管3004、复位晶体管3006、放大晶体管3008以及各种布线构成，以矩阵状配置多个像素从而构成传感器。也可以设置与放大晶体管3008电气地连接的选择晶体管。在晶体管附图标记中标记的“OS”表示氧化物半导体(OxideSemiconductor)，“Si”表示硅，表示应用于各个晶体管时优选的材料。对于以后的附图也同样如此。
光电二极管3002被连接至传输晶体管3004的源极侧，在传输晶体管3004的漏极侧形成有信号电荷蓄积部3010(FD:也被称为浮动扩散)。信号电荷蓄积部3010连接有复位晶体管3006的源极以及放大晶体管3008的栅极。作为其他构成，也可以删除复位电源线3110。例如，还有不将复位晶体管3006的漏极与复位电源线3110连接，而是与电源线3100或垂直输出线3120连接的方法。
另外，还可以将本发明的氧化物半导体膜用于光电二极管3002，且可以使用与用于传输晶体管3004、复位晶体管3006的氧化物半导体膜相同的材料。
以上是将本发明的一方案的薄膜晶体管用于固体摄像元件的情况的说明。
实施例
以下虽然列举实施例、比较例对本发明更具体地进行说明，但本发明不受这些例子的任何限定。
[氧化物烧结体的制造以及特性评价]
(实施例1)
以成为表1所示的比例(原子比)的方式对氧化镓粉末、氧化铝粉末、氧化锡粉末、氧化铟粉末进行称量，并放入聚乙烯制的罐中，通过干式球磨机进行72小时的混合粉碎，从而制作了混合粉末。
将该混合粉末加入到模具中，在49MPa(换算为SI单位500kg/cm2)的压力下做成冲压成形体。将该成形体在196MPa(换算为SI单位2000kg/cm2)的压力下由CIP进行了致密化。接着，将该成形体放入常压烧制炉，在大气气氛下，以350℃保持3小时后，以100℃/小时的升温速度进行升温，再以1480℃保持32小时，然后，放置冷却从而得到氧化物烧结体。
<氧化物烧结体的特性评价>
对得到的氧化物烧结体的下述物性进行了评价。将结果示出在表1。
(1)XRD测量中的晶相
在以下的条件下利用X射线衍射测量装置Smartlab对得到的烧结体进行了烧结体的X射线衍射(XRD)测量。由JADE6对得到的XRD图谱进行分析，求出了烧结体中的晶相。将得到的XRD图谱示出在图10。
装置：Smartlab(株式会社理学制)
X射线：Cu-Kα射线(波长1.5418×10-10m)
2θ-θ反射法，连续扫描(2.0°/分钟)
采样间隔：0.02°
狭缝DS(发散狭缝)、SS(散射狭缝)、RS(受光狭缝)：1mm
(2)相对密度(％)
在此，“相对密度”是指通过阿基米德法测量的氧化物烧结体的实测密度除以氧化物烧结体的理论密度所得的值的百分比。在本发明中，如下所述地计算理论密度。
理论密度＝氧化物烧结体中使用的原料粉末的总重量/氧化物烧结体中使用的原料粉末的总体积
例如，使用氧化物A、氧化物B、氧化物C、氧化物D作为氧化物烧结体的原料粉末的情况下，若将氧化物A、氧化物B、氧化物C、氧化物D的使用量(添加量)分别设为a(g)、b(g)、c(g)、d(g)，则通过如下所述地代入能够计算出理论密度。
理论密度＝(a+b+c+d)/((a/氧化物A的密度)+(b/氧化物B的密度)+(c/氧化物C的密度)+(d/氧化物D的密度))
另外，由于各氧化物的密度与比重几乎相等，所以将《化学便览基础篇I》日本化学编第2修订版(丸善株式会社)中记载的比重的值作为各氧化物的密度使用。
(3)体电阻(mΩ·cm)
使用电阻率计LORESTA(三菱化学株式会社制)并基于四探针法(JISR1637)对得到的烧结体的体电阻(mΩ·cm)进行了测量。
测量部位为氧化物烧结体的中心以及氧化物烧结体的四个角与中心的中间点共计5个部位，将5个部位的平均值作为体电阻值。
(4)以400W的DC功率进行5小时成膜后的靶(氧化物烧结体)的状态
以400W的DC功率进行5小时成膜后，通过目测对靶表面进行了确认。
(实施例2、3以及比较例1、2、3)
以表1所示的组成使用原料氧化物，与实施例1同样地进行操作从而得到了氧化物烧结体。与实施例1同样地对得到的氧化物烧结体进行评价。将结果示出在表1。此外，将得到的XRD图谱示出在图11～图15。
【表1】
Figure GDA0002379595080000271
如表1所示，实施例1～3的组成范围满足式(5)～式(8)，即使在以400W的DC功率进行5小时成膜后，除侵蚀的形成以外均没有较大的变化。
比较例1、2不含有Al，比较例3的Al含量超过式(8)的下限，在以400W的DC功率进行5小时成膜后，在侵蚀部产生了黑色异物以及发丝裂纹。此外，在比较例1～3中，Ga2In6Sn2O16化合物的含量变为主成分，比其在实施例1～3中的含量多。
根据该结果可知，通过使烧结体的组成范围为满足式(5)～式(8)的组成范围，能够抑制Ga2In6Sn2O16化合物生成，且能够抑制溅射时的异物或裂纹的产生。
[薄膜晶体管的制造以及性能评价]
(实施例A)
<半导体膜的制造>
首先，如图16A所示，制作仅将氧化物薄膜载置于玻璃基板的试样，测量并评价了其特性。具体的步骤如下所述。
首先，使用由在实施例1～实施例4、比较例1以及比较例2中制造的氧化物烧结体制作的溅射靶，在表2的“制造条件”所示的条件下进行溅射，由此在玻璃基板上形成了50nm的薄膜(氧化物半导体层)。使用在高纯度氩中混合了1体积比％的高纯度氧而得的混合气体作为溅射气体进行了溅射。
接着，将得到的试样在大气中以350℃加热处理30分钟，对处理后的薄膜的特性进行了评价。具体的评价项目以及评价方法如下所述。
·霍尔效应测量
将霍尔效应测量用样品设置在霍尔效应·电阻率测量装置(ResiTest8300型，东阳特克尼卡公司制)中，在室温下对霍尔效应进行评价，求出了载流子密度以及迁移率。
·半导体膜的晶体特性
通过X射线衍射(XRD)测量对在溅射后(膜刚堆积后)的未加热的膜、以及刚加热后的膜的晶质进行了评价。
·In2O3晶体的晶格常数(10-10m)
使用根据XRD得到的晶体峰，通过以JCPDS卡片In2O3(PDF#06-0416)作为出发点的JADE6的晶格常数精密化处理计算出晶格常数。
·半导体膜的带隙
在石英基板上成膜，对与半导体膜同样地进行热处理后的薄膜样品的透射光谱进行测量，将横轴的波长转换为能量(eV)，将纵轴的透射率转化为(αhv)2(在此，α:吸收系数h：普朗克常数v：振动数。)后，将直线拟合至吸收上升的部分，计算出该直线与基线相交处的eV值，作为带隙。
将结果示于表2的“半导体膜”的“加热处理后”。
接着，在加热处理后的半导体膜上，在基板温度300℃下通过化学蒸镀法(CVD)形成SiO2膜(保护绝缘膜；层间绝缘膜)，制作图16B所示的试样。在与“(1)霍尔效应测量”相同的条件下对形成后的薄膜的载流子密度与迁移率进行了评价。将结果示于表2的“半导体膜”的“SiO2膜成膜后”。
接着，对成膜有SiO2膜的试样进行350℃、0.5或1小时的加热处理作为后退火处理，在与“刚形成SiO2后”相同的条件下对加热处理后的薄膜的载流子密度与迁移率进行了评价。将结果示于表2的“半导体膜”的“SiO2形成+加热处理后”。
<薄膜晶体管的制造>
接着，制作具备氧化物薄膜的薄膜晶体管(TFT)，对特性进行了测量、评价。具体的步骤如下所述。
(1)成膜工序
使用由在实施例1中制造的氧化物烧结体制作的溅射靶，通过溅射，在带有热氧化膜(栅极绝缘膜)的硅晶圆(栅极电极)上，经由金属掩模形成50nm的薄膜(氧化物半导体层)。使用高纯度氩气以及1％高纯度氧气的混合气体作为溅射气体进行溅射。
(2)源电极、漏电极的形成
使用金属掩模利用溅射成膜附上钛金属作为源电极、漏电极后，将得到的层叠体在大气下以350℃进行1小时加热处理。完成薄膜晶体管(TFT)，对TFT的特性进行评价。
具体的评价项目以及评价条件如下所述。
·饱和迁移率(cm2/V·sec)
饱和迁移率是根据在施加了5V的漏极电压时的传输特性而求出的。具体而言，制作传递特性Id-Vg的图表，计算各Vg的跨导(Gm)，通过线性区域的公式导出饱和迁移率。另外，Gm通过
Figure GDA0002379595080000301
表示，施加电压为-15～25V的Vg，将该范围的最大迁移率定义为饱和迁移率。在本说明书中，如果事前没有特别地说明，则饱和迁移率是以该方法进行评价的。上述Id为源电极、漏电极间的电流，Vg为在将电压Vd施加至源电极、漏电极间时的栅极电压。
·阈值电压(Vth)
阈值电压(Vth)是根据传输特性的图表定义的Id＝10-9A处的Vg。将结果示出在表2。
·断开电流值以及开关比(on-off比)
开关比(on-off比)是将Vg＝-10V的Id的值设为断开电流值，Vg＝20V的Id的值设为On电流值而确定的比[On/Off]。将结果示出在表2。
将结果示出在表2的“TFT”的“加热处理后、形成SiO2膜前”。
(3)保护绝缘膜的形成
在加热处理后的半导体膜上，通过化学蒸镀法(CVD)在基板温度300℃下形成SiO2膜(保护绝缘膜；层间绝缘膜)，然后，以350℃进行30分钟加热处理作为后退火处理。
在与“加热处理后、形成SiO2膜前”同样的条件下对进行了SiO2膜成膜后的加热处理的TFT特性进行评价。将结果示出在表2的“TFT”的“SiO2膜成膜+加热处理后”。
(实施例B、C以及比较例A)
使用由在表2所示的实施例中制造的氧化物烧结体制作的溅射靶，除了使条件为表2所示的条件以外，与实施例A同样地制造薄膜晶体管并进行评价。将结果示出在表2。
【表2】
Figure GDA0002379595080000311
如表2所示，实施例A～实施例C使用了实施例1～实施例3的烧结体而使半导体膜成膜，即便在加热后也得到了作为TFT的特性。
比较例A使用比较例1的烧结体而制膜成半导体膜，若进行加热则膜会导通，从而无法得到作为TFT的特性。
工业实用性
本发明的一方案的氧化物半导体膜作为薄膜晶体管等的半导体膜是有用的。
本发明的一方案的氧化物烧结体作为溅射靶材是有用的。
附图标记说明
1 氧化物烧结体
3 背板
20 硅晶圆
30 栅极绝缘膜
40 氧化物半导体薄膜
50 源电极
60 漏电极
70 层间绝缘膜
70A 层间绝缘膜
70B 层间绝缘膜
100 薄膜晶体管
100A 薄膜晶体管
300 基板
301 像素部
302 第一扫描线驱动电路
303 第二扫描线驱动电路
304 信号线驱动电路
310 电容布线
312 栅极布线
313 栅极布线
314 漏电极
316 晶体管
317 晶体管
318 第一液晶元件
319 第二液晶元件
320 像素部
321 开关用晶体管
322 驱动用晶体管
3002 光电二极管
3004 传输晶体管
3006 复位晶体管
3008 放大晶体管
3010 信号电荷蓄积部
3100 电源线
3110 复位电源线
3120 垂直输出线。

Claims (50)

1.一种氧化物半导体膜，其特征在于，以满足下述式(1)～(3)的范围的原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(1)
0.01≦Sn/(In+Ga+Sn)≦0.40…(2)
0.55≦In/(In+Ga+Sn)≦0.98…(3)，
并且，以满足下述式(4)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。
2.如权利要求1所述的氧化物半导体膜，其特征在于，所述氧化物半导体膜为无定形状态。
3.如权利要求1或2所述的氧化物半导体膜，其特征在于，Ga的比例即Ga/(In+Ga+Sn)其原子比为0.02≤Ga/(In+Ga+Sn)≤0.27。
4.如权利要求1或2所述的氧化物半导体膜，其特征在于，Ga的比例即Ga/(In+Ga+Sn)其原子比为0.03≤Ga/(In+Ga+Sn)≤0.23。
5.如权利要求1-4中任一项所述的氧化物半导体膜，其特征在于，Sn的比例即Sn/(In+Ga+Sn)其原子比为0.02≤Sn/(In+Ga+Sn)≤0.35。
6.如权利要求1-4中任一项所述的氧化物半导体膜，其特征在于，Sn的比例即Sn/(In+Ga+Sn)其原子比为0.03≤Sn/(In+Ga+Sn)≤0.30。
7.如权利要求1-6中任一项所述的氧化物半导体膜，其特征在于，In的比例即In/(In+Ga+Sn)其原子比为0.60≤In/(In+Ga+Sn)≤0.96。
8.如权利要求1-6中任一项所述的氧化物半导体膜，其特征在于，In的比例即In/(In+Ga+Sn)其原子比为0.60≤In/(In+Ga+Sn)≤0.94。
9.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.85以上的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.10以上。
10.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.85以上的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.12以上。
11.如权利要求1-10中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.85以上的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.30以下。
12.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.70以下的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.20以下。
13.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.70以下的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.15以下。
14.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.70以下的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.13以下。
15.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.70以下的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.12以下。
16.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为0.70以下的情况下，Al的比例即Al/(In+Ga+Sn+Al)其原子比为0.05以上。
17.如权利要求1-8中任一项所述的氧化物半导体膜，其特征在于，在In的比例即In/(In+Ga+Sn)其原子比为超过0.70不足0.85的情况下，Ga的比例即Ga/(In+Ga+Sn)其原子比超过0.10。
18.如权利要求1-17中任一项所述的氧化物半导体膜，其特征在于，Sn的比例即Sn/(In+Ga+Sn)其原子比超过0.20。
19.如权利要求1或2所述的氧化物半导体膜，其特征在于，
以下述原子比含有In、Ga以及Sn，
0.02≦Ga/(In+Ga+Sn)≦0.27…(1A)
0.02≦Sn/(In+Ga+Sn)≦0.35…(2A)
0.60≦In/(In+Ga+Sn)≦0.96…(3A)，
且以下述原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(4)。
20.如权利要求1或2所述的氧化物半导体膜，其特征在于，
以下述原子比含有In、Ga以及Sn，
0.03≦Ga/(In+Ga+Sn)≦0.23…(1B)
0.03≦Sn/(In+Ga+Sn)≦0.30…(2B)
0.60≦In/(In+Ga+Sn)≦0.94…(3B)，
且以下述原子比含有Al，
0.08≦Al/(In+Ga+Sn+Al)≦0.22…(4B)。
21.如权利要求1-20中任一项所述的氧化物半导体膜，其特征在于，通过ICP测量或XRF测量的方式对各元素的存在量进行测量，从而求出所述氧化物半导体薄膜中的各金属元素的含量即原子比。
22.如权利要求1-20中任一项所述的氧化物半导体膜，其特征在于，通过扇型动态二次离子质量分析仪SIMS分析对各元素的存在量进行测量，从而求出所述氧化物半导体薄膜中的各金属元素的含量即原子比。
23.一种薄膜晶体管，其特征在于，使用权利要求1-22中任一项所述的氧化物半导体膜。
24.一种氧化物烧结体，其特征在于，以满足下述式(5)～(7)的范围的原子比含有In、Ga以及Sn，
0.01≦Ga/(In+Ga+Sn)≦0.30…(5)
0.01≦Sn/(In+Ga+Sn)≦0.40…(6)
0.55≦In/(In+Ga+Sn)≦0.98…(7)
并且，以满足下述式(8)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.30…(8)。
25.如权利要求24所述的氧化物烧结体，其特征在于，Ga的比例即Ga/(In+Ga+Sn)其原子比为0.02≤Ga/(In+Ga+Sn)≤0.27。
26.如权利要24所述的氧化物烧结体，其特征在于，Ga的比例即Ga/(In+Ga+Sn)其原子比为0.03≤Ga/(In+Ga+Sn)≤0.23。
27.如权利要求24-26中任一项所述的氧化物烧结体，其特征在于，Sn的比例即Sn/(In+Ga+Sn)其原子比为0.02≤Sn/(In+Ga+Sn)≤0.35。
28.如权利要求24-26中任一项所述的氧化物烧结体，其特征在于，Sn的比例即Sn/(In+Ga+Sn)其原子比为0.03≤Sn/(In+Ga+Sn)≤0.30。
29.如权利要求24-28中任一项所述的氧化物烧结体，其特征在于，In的比例即In/(In+Ga+Sn)其原子比为0.60≤In/(In+Ga+Sn)≤0.96。
30.如权利要求24-28中任一项所述的氧化物烧结体，其特征在于，In的比例即In/(In+Ga+Sn)其原子比为0.60≤In/(In+Ga+Sn)≤0.94。
31.如权利要求24-28中任一项所述的氧化物烧结体，其特征在于，以满足下述范围的原子比含有Al：
0.05≦Al/(In+Ga+Sn+Al)≦0.25。
32.如权利要求24-28中任一项所述的氧化物烧结体，其特征在于，以满足下述范围的原子比含有Al：
0.08≦Al/(In+Ga+Sn+Al)≦0.22。
33.如权利要求24所述的氧化物烧结体，其特征在于，
以满足下述式(5A)～(7A)的范围的原子比含有In、Ga以及Sn，
0.02≦Ga/(In+Ga+Sn)≦0.27…(5A)
0.02≦Sn/(In+Ga+Sn)≦0.35…(6A)
0.60≦In/(In+Ga+Sn)≦0.96…(7A)，
并且，以满足下述式(8A)的范围的原子比含有Al，
0.05≦Al/(In+Ga+Sn+Al)≦0.25…(8A)。
34.如权利要求24所述的氧化物烧结体，其特征在于，
以满足下述式(5B)～(7B)的范围的原子比含有In、Ga以及Sn，
0.03≦Ga/(In+Ga+Sn)≦0.23…(5B)
0.03≦Sn/(In+Ga+Sn)≦0.30…(6B)
0.60≦In/(In+Ga+Sn)≦0.94…(7B)，
并且，以满足下述式(8B)的范围的原子比含有Al，
0.08≦Al/(In+Ga+Sn+Al)≦0.22…(8B)。
35.如权利要求24所述的氧化物烧结体，其特征在于，
Ga/(In+Ga+Sn)为0.099，
Sn/(In+Ga+Sn)为0.100，
In/(In+Ga+Sn)为0.801，
Al/(In+Ga+Sn+Al)为0.188。
36.如权利要求24所述的氧化物烧结体，其特征在于，
Ga/(In+Ga+Sn)为0.200，
Sn/(In+Ga+Sn)为0.200，
In/(In+Ga+Sn)为0.600，
Al/(In+Ga+Sn+Al)为0.157。
37.如权利要求24所述的氧化物烧结体，其特征在于，
Ga/(In+Ga+Sn)为0.192，
Sn/(In+Ga+Sn)为0.192，
In/(In+Ga+Sn)为0.616，
Al/(In+Ga+Sn+Al)为0.098。
38.如权利要求24-37中任一项所述的氧化物烧结体，其特征在于，将In2O3晶体作为主成分，并含有InGaO3晶体或SnO2晶体之一、或同时含有InGaO3晶体与SnO2晶体。
39.如权利要求24-37中任一项所述的氧化物烧结体，其特征在于，In2O3晶体在所述氧化物烧结体的全部氧化物中所占的比例超过50质量％。
40.如权利要求24-37中任一项所述的氧化物烧结体，其特征在于，In2O3晶体在所述氧化物烧结体的全部氧化物中所占的比例超过55质量％。
41.如权利要求24-37中任一项所述的氧化物烧结体，其特征在于，In2O3晶体在所述氧化物烧结体的全部氧化物中所占的比例超过60质量％。
42.如权利要求24-37中任一项所述的氧化物烧结体，其特征在于，通过X射线解析求出的In2O3与InGaO3的质量比为In2O3>InGaO3。
43.如权利要求24-42中任一项所述的氧化物烧结体，其特征在于，不含有Ga3InSn5O16化合物以及Ga2In6Sn2O16化合物的任一种或两种作为主成分。
44.如权利要求24-42中任一项所述的氧化物烧结体，其特征在于，所述氧化物烧结体中，Ga3InSn5O16化合物以及Ga2In6Sn2O16化合物的合计为50质量％以下。
45.如权利要求24～44的任一项所述的氧化物烧结体，其特征在于，所述氧化物烧结体的相对密度为95％以上。
46.如权利要求24～45的任一项所述的氧化物烧结体，其特征在于，所述氧化物烧结体的体电阻为20mΩcm以下。
47.一种溅射靶，其特征在于，包括如权利要求24～46的任一项所述的氧化物烧结体与背板。
48.如权利要求24～46的任一项所述的氧化物烧结体的制造方法，其特征在于，实施以下工序：
掺混工序，将包含In、Ga以及Sn的原料化合物粉末混合从而制备混合物；
成形工序，使所述混合物成形从而制备成形体；
烧结工序，对所述成形体进行烧结。
49.如权利要求48所述的氧化物烧结体的制造方法，其特征在于，在氧化铟即In2O3、氧化镓即Ga2O3以及氧化锡即SnO2中添加作为烧结助剂的氧化铝即Al2O3进行烧结。
50.一种电子设备，具备如权利要求23所述的薄膜晶体管。
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