WO2013027512A1 - 半導体装置 - Google Patents

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哲史 河村
内山　博幸
裕紀 若菜
太亮 尾崎
孝徳 山添
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株式会社日立製作所
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Definitions

  • a resistance element having a desired resistance value can be obtained by an impurity implantation technique for polycrystalline silicon. For this reason, it is possible to manufacture a resistive load type inverter element that has a small area, low power operation, and high speed operation, and a logic circuit using the inverter element has already been put into practical use.
  • the present invention has been made based on the above-described circumstances, and an object of the present invention is to configure a semiconductor device including a logic gate that is configured by a thin film transistor and simultaneously satisfies a small area, a low power operation, and a high speed operation. It is to provide.
  • a semiconductor device described in a typical embodiment includes a logic gate having the following characteristics.
  • At least the first thin film transistor includes a gate electrode and a source electrode in a direction perpendicular to the substrate surface in a current path connecting the source electrode and the drain electrode in the channel layer.
  • the first offset region that does not overlap with any of the drain electrodes, is electrically connected to the drain electrode, and does not overlap with any of the gate electrode, the source electrode, or the drain electrode, and is electrically connected to the source electrode A second offset region is connected.
  • the gate electrode and the drain electrode of the first thin film transistor are connected to the power supply line, and the drain electrode of the second thin film transistor is connected to the source electrode of the first thin film transistor.
  • the gate electrode of the second thin film transistor is connected to the input terminal. Further, the source electrode of the first thin film transistor and the drain electrode of the second thin film transistor are connected to the output terminal.
  • FIG. 5 is a main part sectional view showing another structure of a part of the inverter constituting the semiconductor device of the first embodiment.
  • FIG. 5 is a main part sectional view showing another structure of a part of the inverter constituting the semiconductor device of the first embodiment.
  • FIG. 6 is an equivalent circuit diagram showing a configuration of an inverter that constitutes the semiconductor device of the second embodiment.
  • FIG. 10 is a main part plan view showing a configuration of an inverter constituting the semiconductor device of the second embodiment.
  • FIG. 4 is a main part sectional view showing a configuration of an inverter that constitutes a semiconductor device of a second embodiment; It is a figure which shows the offset length dependence of the drain current of a thin-film transistor.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers (including numbers, numerical values, amounts, ranges, etc.).
  • FIG. 5A An equivalent circuit diagram (FIG. 5A), a plan view (FIG. 5B), a cross-sectional view (FIGS. 6 and 7), and another plan view (FIG. 8) of the semiconductor device of this embodiment, A characteristic configuration of the semiconductor device of the embodiment will be described.
  • the power supply terminal electrode DDE also serves as the drain electrode DE of the load transistor LTFT
  • the output terminal electrode OUTE serves as the source electrode of the load transistor LTFT and the drain electrode of the drive transistor DTFT. Yes.
  • the channel layer CHN has an overlapping region (source side) sandwiched between the floating gate electrode (floating gate electrode) GE and the source electrode SE in the direction perpendicular to the substrate surface.
  • Overlap OLS and an overlapping region (drain-side overlap OLD) sandwiched between the floating gate electrode GE and the drain electrode DE are formed.
  • the potential VFG of the floating gate electrode GE is controlled according to the following equation.
  • the source electrode SE and the drain electrode DE are arranged at a predetermined interval in the width direction of the gate electrode in a region range where the gate electrode GE and the channel layer CHN overlap in the direction perpendicular to the substrate surface.
  • the length of this predetermined interval is the channel length L.
  • a region where the gate electrode GE and the source electrode SE are opposed (overlapped) in the direction perpendicular to the substrate surface is a source-side overlap OLS.
  • the drain-side overlap OLD is a region where the gate electrode GE and the drain electrode DE are opposed (overlapped) in the direction perpendicular to the substrate surface.
  • the channel length L of the drive transistor DTFT, the length of the source side overlap OLS, and the length of the drain side overlap OLD are all the channel length L of the load transistor LTFT, the length of the source side overlap OLS, and the drain side. It may be the same as the length of the overlap OLD or may be changed as necessary.
  • the channel width WL of the load transistor LTFT and the channel width WD of the drive transistor DTFT constituting the inverter can be minimized, which is ideal.
  • the capacitance formed in the source side overlap OLS and the drain side overlap OLD deviates from the design value. . That is, the potential VFG of the floating gate electrode GE deviates from the design value. For example, when the mask is shifted in the channel length direction, one overlap length becomes longer and the other overlap length becomes shorter. As a result, the capacity value of each overlap region deviates from the design value.
  • FIG. 8 a structure as shown in FIG. 8 is proposed as a load transistor LTFT in preparation for a case where mask alignment between the gate electrode GE and the source electrode SE and between the gate electrode GE and the drain electrode DE is difficult.
  • the source electrode SE and the drain electrode DE are each formed as an elongated pattern in the channel width direction, and the line width of the lead line is formed narrower than the length of the electrode pattern in the channel width direction.
  • the lead-out line refers to a wiring extending so as to straddle a step formed at both end portions of the channel layer CHN in the cross-sectional view shown in FIG.
  • the wiring extends in the y direction in FIG.
  • the lead line is connected near the center of each electrode pattern, and the electrode pattern and the lead line form a T-shape.
  • the connection pattern of the electrode pattern and the lead line is arbitrary, and the electrode pattern and the lead line may form an L shape or other shapes.
  • the length of the overlapping region between the gate electrode GE and the source electrode SE and the length of the overlapping region between the gate electrode GE and the drain electrode DE are always the length in the channel length direction of the electrode pattern. It is defined as (short side length). That is, in the structure of FIG. 8, even if the mask is displaced in any direction within the substrate surface (xy plane), the area of the overlap region between the gate electrode GE and the source electrode SE, the gate electrode GE, and the drain electrode DE The area of the overlap region between them is less susceptible to change. For this reason, the potential VFG of the floating gate electrode GE is unlikely to deviate from the design value.
  • a conductive film CD1 is deposited on the substrate SUB as a gate electrode material by, eg, sputtering (FIG. 9A). Thereafter, the conductive film CD1 is patterned into a predetermined shape to form the gate electrode GE (FIG. 9B).
  • the conductive film CD1 for example, molybdenum (Mo), chromium (Cr), tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), nickel (Ni), silver (Ag), gold ( Metal materials such as Au), platinum (Pt), tantalum (Ta), and zinc (Zn) can be used. These may be used alone, or several of these metals may be used as an alloy.
  • a film in which the above-described single metal layer or alloy layer is laminated may be used.
  • a conductive metal oxide such as ITO (In—Sn—O: Indium / Tin / Oxide) or aluminum zinc oxide (Al—Zn—O) may be used.
  • a conductive metal nitride such as titanium nitride (TiN) can be used.
  • a semiconductor that contains impurities and has many carriers (electrons and holes) and low resistivity may be used.
  • a stack of the above-described metal compound (metal oxide, metal nitride) or semiconductor and a metal (including an alloy) may be used.
  • the molybdenum film is patterned by reactive ion etching (RIE), and the gate electrode GE is formed on the substrate SUB. Form.
  • RIE reactive ion etching
  • the shape of the gate electrode GE (planar shape viewed from above) is substantially rectangular as shown in FIG. 5B, for example.
  • a silicon oxide (SiOx) film is formed as a gate insulating film GIF on the upper surface of the gate electrode GE (FIG. 9C).
  • a CVD method is used to form the gate insulating film GIF.
  • a silicon oxide film is deposited to about 100 nm.
  • another oxide film such as an aluminum oxide (AlOx) film may be used.
  • an inorganic insulating film such as a silicon nitride (SiNx) film or an aluminum nitride (AlN) film, or an organic insulating film such as parylene may be used.
  • the use of the oxide film described above is more preferable than the use of an inorganic or organic insulating film.
  • a sputtering method, a coating method, or the like may be used as a method for forming the gate insulating film GIF.
  • the metal oxide semiconductor film OSC has an amorphous or polycrystalline structure.
  • a CVD method, a PLD (Pulsed Laser Deposition) method, a coating method, a printing method, or the like can be used as the film forming method.
  • the above-described metal oxide material can control whether conductivity or semiconductor characteristics are manifested in the formed film by controlling the oxygen partial pressure during film formation by sputtering or the like. it can. That is, by increasing the oxygen partial pressure, the amount of oxygen in the film increases (thus, the amount of carrier electrons decreases), and continuously shifts from conductivity to semiconductor characteristics.
  • the metal oxide semiconductor film OSC is processed into an island shape for element isolation (FIG. 9E). For example, after a photoresist film is formed over the metal oxide semiconductor film OSC, exposure and development processing (photolithography) are performed to leave only a photoresist film having a desired shape.
  • the metal oxide semiconductor film OSC is wet-etched or dry-etched using the above-described photoresist film as a mask to leave the metal oxide semiconductor film OSC having a desired shape, thereby forming a channel layer CHN.
  • the channel layer CHN is formed in a substantially rectangular shape as shown in FIG. 5B (planar shape as viewed from above), for example.
  • the channel layer CHN described above is formed in a shape having a region overlapping with the gate electrode GE.
  • the thin film transistor of this embodiment is substantially completed.
  • the potential of the gate electrode GE of the load transistor LTFT is determined by the channel length L, the length of the source side overlap OLS, and the length of the drain side overlap OLD. These parameters are determined by the layout on the photomask used for processing the gate electrode GE, the channel layer CHN, the source electrode SE, and the drain electrode DE. That is, a desired semiconductor device can be obtained by appropriately designing these parameters and manufacturing using the manufactured photomask.
  • the gate electrode GE and the drain electrode DE of the load transistor LTFT are connected. Therefore, the potentials of both electrodes are equal to the power supply voltage VDD.
  • VDD power supply voltage
  • WL / WD ⁇ 1/25 in order to obtain steep inverter characteristics, WL / WD ⁇ 1/25 must be satisfied. That is, even if the channel width WL of the load transistor LTFT is set to 4 ⁇ m, which is the minimum dimension, the channel width WD of the driving transistor DTFT becomes 100 ⁇ m or more (FIG. 4). This is because the current flowing through the load transistor LTFT is large as described above. In order to set the output voltage VOUT to 0 V when the input voltage VIN is 5 V, a driving transistor DTFT having a larger current driving capability than the load transistor LTFT must be used.
  • the inverter according to the present embodiment can obtain good inverter characteristics (FIG. 11). Further, as both the channel width WL of the load transistor LTFT and the channel width WD of the drive transistor DTFT are reduced to 4 ⁇ m, the capacity to be charged / discharged through the load transistor LTFT and the drive transistor DTFT is also reduced. As a result, the inverter according to the present embodiment can increase the operating frequency per logic gate to about 840 kHz (FIG. 4).
  • the inverter which is the most basic logic gate is used.
  • NOR circuit can be configured as shown in FIG. 12A, or a NAND circuit can be configured as shown in FIG. 12B.
  • FIG. 12A the inverter (NOT) which is the most basic logic gate is used.
  • FIG. 12B the NAND circuit
  • the channel protect structure includes a channel protect layer PRO made of an insulating film on the upper surface of the channel layer CHN, and is formed between the source electrode SE and the drain electrode DE during etching for processing the source electrode SE and the drain electrode DE.
  • the TFT has a structure in which the channel layer CHN is not exposed to etching through the opening.
  • the bottom contact refers to a structure in which the source electrode SE and the drain electrode DE are disposed below the channel layer CHN.
  • top gate / top contact channel etch TFT shown in FIG. 15 a top gate / top contact channel protection TFT shown in FIG. 16, and a top gate / bottom contact TFT shown in FIG. 17 may be used.
  • the top gate structure refers to a structure in which the gate electrode GE is disposed above the channel layer CHN. 15 to 17, the protective film PAS is omitted, but the protective film PAS may be provided in the same manner as other structures.
  • FIGS. 18 and 19 a structure in which the source electrode SE and the drain electrode DE exist in the same film as the channel layer CHN may be used.
  • 18 shows the case of the bottom gate structure
  • FIG. 19 shows the case of the top gate structure.
  • the carrier concentration in a partial region of the metal oxide semiconductor film OSC is increased to reduce resistance, and the source electrode SE and the drain electrode DE are formed.
  • the method include impurity implantation, formation of oxygen vacancies by plasma or high-energy particle irradiation, introduction of hydrogen, and the like.
  • FIG. 21 are a principal part equivalent circuit diagram, a principal part plan view, and a principal part sectional view showing the configuration and operation principle of the semiconductor device of the present embodiment.
  • the cross-sectional view of the main part in FIG. 21 corresponds to the BB ′ part in FIG. 20B.
  • the output terminal electrode OUTE also serves as the source electrode SE of the load transistor LTFT
  • the power line electrode DDE also serves as the drain electrode DE of the load transistor LTFT.
  • the gate electrode GE of the load transistor LTFT is connected to the power supply line electrode DDE.
  • the source electrode SE and the drain electrode DE of the load transistor LTFT are arranged on the channel layer CHN at a predetermined interval. Within this predetermined interval, the length immediately above the gate electrode GE is the channel length L, the offset between the gate electrode GE and the source electrode SE is the source side offset OSS, and the offset between the gate electrode GE and the drain electrode DE is the drain side offset. OSD.
  • the drive transistor DTFT is a TFT having a normal structure having overlap regions OLD and OLS between the gate electrode GE and the source electrode SE and between the gate electrode GE and the drain electrode DE.
  • the relationship between the current flowing through the load transistor LTFT and the offset length is shown in FIG.
  • the vertical axis is the amount of current
  • the horizontal axis is the offset length.
  • In—Ga—Zn—O is used for the channel layer CHN, and the lengths of the source side offset OSS and the drain side offset OSD are the same.
  • the bottom gate / top contact channel etch TFT In the above description, the case where the bottom gate / top contact channel etch TFT is used has been described. However, the bottom gate / top contact channel protect TFT shown in FIG. 13 and the bottom gate / bottom contact TFT shown in FIG. A TFT may be used. Further, the top gate / top contact channel etch TFT shown in FIG. 15, the top gate / top contact channel protection TFT shown in FIG. 16, and the top gate / bottom contact TFT shown in FIG. 17 may be used. 15 to 17, the protective film PAS is omitted, but the protective film PAS may be provided as in the other structures.
  • the manufacturing method of these structures can be easily compared with the manufacturing method of the channel etch structure of the bottom gate / top contact described with reference to FIG. .
  • the material used for the channel layer CHN may be other semiconductor materials.
  • the same effect can be obtained even when amorphous silicon or polycrystalline silicon is used.
  • a logic gate having a small area, low power, and high speed can be configured by using only an NMOS transistor or only a PMOS transistor without using a CMOS transistor, thereby simplifying the manufacturing process. .
  • a logic gate of this embodiment is used, even when an organic semiconductor material is used, a logic gate that simultaneously satisfies a small area, low power, and high speed can be configured without increasing the number of processes.
  • Various organic semiconductor materials are being developed for high performance. Acenes (pentacene compounds, anthracene compounds, etc.), thiophene compounds (oligothiophene, dinaphthothienothiophene, etc.), pi-conjugated polymers, etc. are currently known as typical ones. These materials may be used.
  • a bottom contact structure is employed, and an evaporation method, a coating method, a printing method, or the like is often used for film formation of the organic semiconductor material.
  • the structure and the film forming method are not limited.
  • the gate insulating film GIF and the protective film PAS may be formed using the materials and film forming methods described in the “Description of manufacturing method” column, but using an organic insulating film material, the film is formed by a coating method or the like. May be.
  • a logic gate is formed only by an NMOS transistor.
  • polycrystalline silicon or an organic semiconductor material is used for the channel layer CHN. It is also possible to configure a logic gate with only a PMOS transistor. In that case, the equivalent circuit diagram, the plan view, and the cross-sectional view are the same as those described above, but the polarity of the working voltage is opposite.
  • FIG. 23 is a principal circuit diagram showing the configuration of the array substrate corresponding to the active matrix driving method.
  • FIG. 24 is a plan view of a principal part showing the pixel configuration of the array substrate corresponding to the active matrix driving method.
  • a plurality of data lines DL (source lines) extending in the y direction and a plurality of gate lines GL extending in the x direction are formed on the array substrate. Yes.
  • a plurality of pixels are arranged in a matrix at each intersection of the data line DL and the gate line GL.
  • the pixel in FIG. 23 includes a pixel electrode PE and a thin film transistor TFT.
  • the data line DL is driven by a data line drive circuit DDC (X driver)
  • the gate line GL is driven by a gate line drive circuit GDC (Y driver).
  • the gate electrode portion of the thin film transistor TFT is connected to the gate line GL extending in the X direction.
  • the gate electrode GE and the gate line GL are integrated.
  • a semiconductor channel layer CHN film is disposed above the gate electrode GE portion via a gate insulating film GIF.
  • a source electrode SE is disposed on the left side of the channel layer CHN in the drawing, and a drain electrode DE is disposed on the right side in the drawing. .
  • the source electrode SE is connected to the data line DL extending in the Y direction, and the drain electrode DE is connected to the pixel electrode PE.
  • the data line DL and the source electrode SE may be integrated.
  • a thin film transistor TFT in FIG. 24 a bottom gate / top contact channel etch type thin film transistor is used as an example, but another structure may be used.
  • a liquid crystal display device is formed by sealing liquid crystal between such an array substrate and a counter substrate on which a counter electrode is formed.
  • the array substrate is widely applicable not only to liquid crystal display devices but also to other display devices such as organic EL (Electro Luminescence) display devices.
  • the pixel electrode PE may be a storage element (for example, a capacitor) and may be used as a storage device.
  • Embodiment 4 There is no limitation on the application example of the thin film transistor described in Embodiment 1 or 2.
  • the thin film transistor can be applied to, for example, an RFID (Radio Frequency Identification) tag.
  • FIG. 25 is a block diagram showing the configuration of the RFID tag.
  • the RFID tag includes an antenna resonance circuit AR, a rectifier circuit RCT, a logic circuit LOG, and a modulation circuit MOD.
  • the RFID tag having this configuration exchanges transmission / reception signals with a frequency of, for example, 13.56 MHz with the reader / writer RW.
  • an AC transmission signal transmitted from the reader / writer RW is received by the antenna resonance circuit AR of the RFID tag and then converted into a DC signal by the rectifier circuit RCT. Thereafter, the DC signal converted by the rectifier circuit RCT is processed by the logic circuit LOG, and the processing result is stored in a memory in the logic circuit LOG. Through this procedure, the reader / writer RW writes information to the RFID tag.
  • the reader / writer RW reads the information stored in the RFID tag
  • the reader / writer RW accesses the memory in the logic circuit LOG and extracts the information stored in the memory.
  • the extracted information is given to the modulation circuit MOD.
  • the modulation circuit MOD changes the impedance of the antenna resonance circuit AR based on the extracted information, and transmits a signal from the antenna resonance circuit AR.
  • this transmission signal is received by the reader / writer RW, information stored in the RFID tag is read.
  • the logic circuit LOG of the RFID tag is particularly configured using the logic gate described in the first embodiment or the second embodiment.
  • the logic circuit LOG has a small area, low power, and high speed, and the characteristics of the RFID tag can be improved.
  • AR antenna resonance circuit CHN channel layer, DD power supply terminal, DDC data line driving circuit, DDE power terminal electrode, DE drain electrode, DL data line, DTFT drive transistor GDC gate line drive circuit, GE gate electrode, GIF gate insulation film, GL gate line, GND ground terminal GNDE ground terminal electrode, IN input terminal, IN1 input terminal, IN2 input terminal, L channel length, LOG logic circuit LRES load resistance, LTFT load transistor, MOD modulation circuit, CD1 metal film, CD2 metal film, NMOS N-type field effect transistor, OLD drain side overlap, OLS source side overlap, OSD drain side offset, OSS source side offset, OUT output terminal, OUTE output terminal electrode, PAS protective film, PE pixel electrode, PMOS P-type field effect transistor RCT rectifier circuit, RES resistor, RW reader / writer, SE source electrode, SUB board, TFT thin film transistor, Channel width of the WD drive transistor, WL Load transistor channel width

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Abstract

　本発明は、小面積、低電力動作、高速動作を並立する論理ゲートを含む半導体装置の構成を提供する。本発明に係る半導体装置は、基板上にゲート絶縁膜を介してゲート電極と半導体層が配置され、半導体層に接続してソース電極とドレイン電極とが配置される薄膜トランジスタを２つ以上含む論理ゲートで構成される。少なくとも第一の薄膜トランジスタは、そのゲート電極が電気的に浮遊状態にあり、かつ、その半導体層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第１の重なり領域とゲート電極とドレイン電極により挟まれる第２の重なり領域を有する。また、少なくとも第二の薄膜トランジスタは、そのゲート電極が入力端子に接続され、かつ、そのチャネル層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第１の重なり領域とゲート電極とドレイン電極により挟まれる第２の重なり領域を有する。

Description

半導体装置
　本発明は、半導体装置に関する。例えば本発明は、金属酸化物よりなる半導体膜をチャネル層に使用する電界効果トランジスタを有する半導体装置に適用して有効な技術に関する。
　電界効果トランジスタの一種である薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。
　現在、薄膜トランジスタのチャネル層材料には、アモルファスシリコンまたは多結晶シリコンが広く使われている。近年では、これらシリコン材料の代替材料として、金属酸化物よりなる半導体膜をチャネル層に使用する金属酸化物半導体薄膜トランジスタ（酸化物薄膜トランジスタ）が注目を集めている。
　金属酸化物半導体膜は、チャネル層としての特性が優れている。このため、その採用により、薄膜トランジスタの特性を向上させることができる。また、金属酸化物半導体膜には、室温付近で成膜可能な材料も多い。そのため、金属酸化物半導体膜は、耐熱性の低いプラスチックフィルムなどのいわゆるフレキシブル基板上に薄膜トランジスタを形成する際にも使用することができる。よって、金属酸化物半導体膜は、当該薄膜トランジスタのチャネル層材料の有力候補の一つとしても考えられている。
　しかし、現在のところ、薄膜トランジスタとして良好な特性が得られる金属酸化物半導体材料としては、Ｎ型特性を示す材料しか知られていない。すなわち、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）を作製することが難しく、ＮＭＯＳ（negative channel MOS）のみしか作製することができない。そのため、酸化物薄膜トランジスタを用いて論理回路などを構成する場合、ＣＭＯＳ回路技術を適用することができず、ＮＭＯＳのみで回路を構成しなければならない。
　ＣＭＯＳ技術を用いて論理ゲート（ＮＯＴ、ＮＯＲ、ＮＡＮＤなど）を構成する場合、最も簡単な論理ゲートであるＮＯＴ回路（インバータ素子）は、例えば図１に示す接続構成を採る。
　このインバータ素子は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成される直列回路の両端を電源端子ＤＤと接地端子ＧＮＤに接続し、入力端子ＩＮから各ゲート電極に共通の入力信号を印加する。そして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの接続中点が接続される出力端子ＯＵＴから入力信号の反転出力を出力する。この回路構成により、小面積、低電力動作、高速動作を同時に満たすインバータ素子が実現される。一方、ＮＭＯＳのみでインバータ素子を構成する方式には、抵抗負荷型（図２Ａ）や飽和負荷型（図３Ａ）と呼ばれる回路構成が知られている。
　例えば多結晶シリコン薄膜トランジスタを用いる半導体装置の場合、多結晶シリコンへの不純物注入技術により、所望の抵抗値を有する抵抗素子を得ることができる。このため、小面積、低電力動作、高速動作を並立する抵抗負荷型のインバータ素子を作製することができ、当該インバータ素子を用いた論理回路が既に実用化されている。
　しかし、金属酸化物半導体の場合、抵抗値を自由に制御する不純物注入技術が未だ確立されていない。そのため、抵抗負荷型のインバータ素子の作製においては、チャネル層と同一の抵抗率を持つ、すなわち非常に抵抗率の高い半導体膜を負荷抵抗に用いる必要がある。そこで、抵抗負荷型のインバータにおいては、図２Ｂに示すように、駆動トランジスタの面積に対して負荷抵抗の面積が大きい構造を採用する必要がある。その結果、インバータ素子全体の面積が非常に大きくなる。なお、図２Ｂは概念図であり、実際の寸法を正確に反映しているわけではない。実際には、ＷＬ／ＷＤの比は２５程度になる。
　一方、酸化物薄膜トランジスタを用いて飽和負荷型のインバータを作製する場合、負荷トランジスタが大きな電流を流す。このため、駆動トランジスタについても、駆動能力の大きいものを用いる必要がある。すなわち、駆動トランジスタが、負荷トランジスタに対して十分に大きい駆動力を持つ必要がある。そこで、飽和負荷型のインバータにおいては、図３Ｂに示すように、駆動トランジスタの面積が、負荷トランジスタの面積に比して大きい構成を採用する必要がある。その結果、インバータ素子全体の面積が非常に大きくなる。なお、図３Ｂは概念図であり、実際の寸法を正確に反映しているわけではない。実際には、ＷＬ／ＷＤの比は１／２５程度になる。
　さらに、インバータ素子の動作電力、動作速度に関しては、以下のような問題がある。例えばＲＦＩＤ（Radio Frequency Identification）タグのような無線回路への応用を考える場合、その動作電力は無線により供給を受けることになる。このため、チップ全体を１ｍＷ程度以下で動作させなければならない。従って、ＲＦＩＤ機能を実現する１０００論理ゲート規模の回路の場合、１論理ゲート当たり１μＷ以下で動作させる必要がある。また、市販のリーダ（読取装置）により、ＲＦＩＤタグから情報を読み取るには、論理回路を数ｋＨｚ以上のクロック周波数で動かさなければならない。すなわち、クロック生成回路を論理ゲート１０段程度で構成すると想定すると、論理ゲート１段当たりの動作周波数は、１０ｋＨｚ程度以上でなければならない。
　しかし、図４に示す通り、抵抗負荷型インバータや飽和負荷型インバータでは、これらの仕様の両方を同時に満たすことが難しい。この計測結果は、薄膜トランジスタのチャネル層ＣＨＮに酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を用い、電源電圧ＶＤＤを５Ｖ、チャネル長を現在一般的な薄膜トランジスタプロセスの最小加工寸法程度（２μｍ）とする場合について求めている。なお、チャネル幅の最小値は、同プロセスで確実に形状を形成できる程度の寸法（４μｍ）である。
　前述の説明は、酸化物薄膜トランジスタを用いて構成した論理回路を、ＲＦＩＤに適用する場合について具体的に説明したが、この種の論理回路はアクティブマトリクス型ディスプレイの周辺回路（ゲート線駆動回路など）にも応用される。この周辺回路における要求仕様は、ＲＦＩＤの要求仕様と同一ではない。しかし、小面積、低電力動作、高速動作の３要素は、ＲＦＩＤの場合と同様に強く求められる。
　以上の通り、本発明が解決しようとする課題は、薄膜トランジスタにより構成され、小面積、低電力動作、高速動作が同時に満たす論理ゲートを提供することである。
　本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、薄膜トランジスタにより構成され、小面積、低電力動作、高速動作を同時に満たす論理ゲートを含む半導体装置の構成を提供することにある。特に、金属酸化物半導体をチャネル層に用いた薄膜トランジスタにより構成され、小面積、低電力動作、高速動作を同時に満たす論理ゲートを含む半導体装置の構成を提供することにある。
　本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の特徴を有する論理ゲートを含む。
　論理ゲートは、２つ以上の薄膜トランジスタにより構成される。各薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と半導体層を配置した構成を有し、半導体層に接続するようにソース電極とドレイン電極が配置される。
　論理ゲートを構成する２つ以上の薄膜トランジスタのうち、少なくとも第一の薄膜トランジスタは、ゲート電極が電気的に浮遊（floating）状態にあり、かつ、そのチャネル層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第１の重なり領域とゲート電極とドレイン電極により挟まれる第２の重なり領域を有している。
　論理ゲートを構成する２つ以上の薄膜トランジスタのうち、少なくとも第二の薄膜トランジスタは、ゲート電極が入力端子に接続され、かつ、そのチャネル層は基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第１の重なり領域とゲート電極とドレイン電極により挟まれる第２の重なり領域を有している。
　第一の薄膜トランジスタのドレイン電極は電源線に接続され、第二の薄膜トランジスタのドレイン電極は第一の薄膜トランジスタのソース電極に接続される。また、第一の薄膜トランジスタのソース電極と第二の薄膜トランジスタのドレイン電極が出力端子に接続される。
（２）本願において開示される発明のうち、別の代表的な実施の形態に示される半導体装置は、以下の特徴を有する論理ゲートを含む。
　論理ゲートは、２つ以上の薄膜トランジスタにより構成される。各薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と半導体層を配置した構成を有し、半導体層に接続するようにソース電極とドレイン電極が配置される。
　論理ゲートを構成する２つ以上の薄膜トランジスタのうち、少なくとも第一の薄膜トランジスタは、そのチャネル層内のソース電極とドレイン電極を結ぶ電流経路中に基板面に対して垂直方向においてゲート電極とソース電極とドレイン電極のいずれとも重ならず、かつ、ドレイン電極と電気的に接続される第１のオフセット領域と、ゲート電極とソース電極とドレイン電極のいずれとも重ならず、かつ、ソース電極と電気的に接続される第２のオフセット領域を有している。
　論理ゲートを構成する２つ以上の薄膜トランジスタのうち、少なくとも第二の薄膜トランジスタは、そのチャネル層が基板面に対して垂直方向について、ゲート電極とソース電極により挟まれる第１の重なり領域とゲート電極とドレイン電極により挟まれる第２の重なり領域を有している。
　第一の薄膜トランジスタのゲート電極とドレイン電極は電源線に接続され、第二の薄膜トランジスタのドレイン電極は第一の薄膜トランジスタのソース電極に接続される。また、第二の薄膜トランジスタのゲート電極は入力端子に接続される。さらに、第一の薄膜トランジスタのソース電極と第二の薄膜トランジスタのドレイン電極が出力端子に接続される。
　本願において開示される発明によれば、小面積、低電力動作、高速動作を同時に満たす半導体装置を実現することができる。
ＣＭＯＳインバータの構成を示す等価回路図である。 抵抗負荷型インバータの構成を示す等価回路図である。 抵抗負荷型インバータの構成を示す要部平面図である。 飽和負荷型インバータの構成を示す等価回路図である。 飽和負荷型インバータの構成を示す要部平面図である。 論理ゲートへの要求仕様と各種方式で構成したインバータの実力をまとめた表である。 実施の形態１の半導体装置を構成するインバータの構成を示す等価回路図である。 実施の形態１の半導体装置を構成するインバータの構成を示す要部平面図である。 実施の形態１の半導体装置を構成するインバータの一部分を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの別の構成を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ａに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｂに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｃに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｄに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｅに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｆに続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９Ｇに続く工程を示す要部断面図である。 薄膜トランジスタのドレイン電流のゲート電圧依存性を示す図である。 各種インバータの出力電圧の入力電圧依存性を示す図である。 実施の形態１の半導体装置を構成するＮＯＲ回路の構成を示す等価回路図である。 実施の形態１の半導体装置を構成するＮＡＮＤ回路の構成を示す等価回路図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態１の半導体装置を構成するインバータの一部分における別の構成を示す要部断面図である。 実施の形態２の半導体装置を構成するインバータの構成を示す等価回路図である。 実施の形態２の半導体装置を構成するインバータの構成を示す要部平面図である。 実施の形態２の半導体装置を構成するインバータの構成を示す要部断面図である。 薄膜トランジスタのドレイン電流のオフセット長依存性を示す図である。 アクティブマトリクス駆動方式に対応したアレイ基板の構成を示す要部回路図である。 アクティブマトリクス駆動方式に対応したアレイ基板の画素構成を示す要部平面図である。 ＲＦＩＤタグの構成を示すブロック図である。
　以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記の数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には、同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は、同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図５～図１１は、本実施の形態の半導体装置の構成、動作原理、製造工程を示す要部等価回路図、要部平面図、要部断面図、電気特性データである。なお、図６及び図９Ａ～Ｈの要部断面図は図５ＢのＡ’－Ａ”部に対応し、図７の要部断面図は図５ＢのＡ－Ａ”部に対応する。
　[構造説明]
　まず、本実施の形態の半導体装置の等価回路図（図５Ａ）、平面図（図５Ｂ）、断面図（図６、図７）、別の平面図（図８）を参照しつつ、本実施の形態の半導体装置の特徴的な構成を説明する。
　本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート／トップコンタクトのチャネルエッチ構造薄膜トランジスタである。ボトムゲート構造とは、チャネル層を形成する半導体膜（チャネル層ＣＨＮ）よりも下層にゲート電極ＧＥが配置されている構造をいう。トップコンタクト構造とは、チャネル層ＣＨＮよりも上層にソース電極ＳＥおよびドレイン電極ＤＥが配置されている構造をいう。チャネルエッチ構造とは、ソース電極ＳＥとドレイン電極ＤＥを加工するエッチングの際に、ソース電極ＳＥとドレイン電極ＤＥ間の開口部を通してチャネル層ＣＨＮがエッチングにさらされる構造をいう。
　本実施の形態に係る論理ゲート（インバータ）においては、図５Ａに示すように、負荷トランジスタＬＴＦＴのゲート電極ＧＥが電気的に浮遊（floating）した状態となるように形成されている。駆動トランジスタＤＴＦＴのゲート電極ＧＥは、入力端子ＩＮを兼ねており、信号線に接続されている。
　図５Ｂ及び図６に示すように、電源端子電極ＤＤＥは、負荷トランジスタＬＴＦＴのドレイン電極ＤＥを兼ねており、出力端子電極ＯＵＴＥは、負荷トランジスタＬＴＦＴのソース電極及び駆動トランジスタＤＴＦＴのドレイン電極を兼ねている。
　さらに、図５Ｂ及び図６に示すように、チャネル層ＣＨＮには、基板面に対して垂直方向において、浮遊状態のゲート電極（浮遊ゲート電極）ＧＥとソース電極ＳＥにより挟まれる重なり領域（ソース側オーバラップＯＬＳ）と、浮遊ゲート電極ＧＥとドレイン電極ＤＥにより挟まれる重なり領域（ドレイン側オーバラップＯＬＤ）が形成されている。
　これらのオーバラップ領域に形成される容量を、それぞれＣＯＬＳ及びＣＯＬＤとすると、浮遊ゲート電極ＧＥの電位ＶＦＧは、次式に従い制御される。
ＶＦＧ＝
（０×ＣＯＬＳ＋ＶＤＤ／２×Ｌ＋ＶＤＤ×ＣＯＬＤ）／（ＣＯＬＳ＋Ｌ＋ＣＯＬＤ）…（１）
　ここで、Ｌはチャネル長を表わす。（１）式に従えば、例えばＣＯＬＳ＝ＣＯＬＤのとき、ＶＦＧは、ＶＤＤ／２となる。
　図６に示すように、本実施の形態に係る論理ゲートは、基板ＳＵＢの主表面に配置される。具体的には、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜であるチャネル層ＣＨＮと、その上に配置されたソース電極ＳＥ及びドレイン電極ＤＥと、それらを被覆する形で配置された保護膜ＰＡＳを有する。
　ソース電極ＳＥ及びドレイン電極ＤＥは、ゲート電極ＧＥとチャネル層ＣＨＮが基板面に対して垂直方向に重なっている領域範囲において、ゲート電極の幅方向に所定の間隔だけ離れて配置される。この所定の間隔の長さがチャネル長Ｌである。また、ゲート電極ＧＥとソース電極ＳＥが基板面に対して垂直方向に対向する（重なっている）領域部分が、ソース側オーバラップＯＬＳである。また、ゲート電極ＧＥとドレイン電極ＤＥが基板面に対して垂直方向に対向する（重なっている）領域部分が、ドレイン側オーバラップＯＬＤである。
　図５ＢのＡ－Ａ”断面は、例えば図７のようになる。図７に示すように、駆動トランジスタＤＴＦＴも負荷トランジスタＬＴＦＴと同じ断面構造を有している。すなわち、駆動トランジスタＤＴＦＴも、ソース側オーバラップＯＬＳ、ドレイン側オーバラップＯＬＤを有している。
　因みに、駆動トランジスタＤＴＦＴのチャネル長Ｌ、ソース側オーバラップＯＬＳの長さ、ドレイン側オーバラップＯＬＤの長さは、いずれも負荷トランジスタＬＴＦＴのチャネル長Ｌ、ソース側オーバラップＯＬＳの長さ、ドレイン側オーバラップＯＬＤの長さと同一でも良いし、必要に応じて変更しても良い。
　図５Ｂに示す平面構造の場合、インバータを構成する負荷トランジスタＬＴＦＴのチャネル幅ＷＬと駆動トランジスタＤＴＦＴのチャネル幅ＷＤを最小にでき、理想的である。しかし、ゲート電極ＧＥとソース電極ＳＥの間及びゲート電極ＧＥとドレイン電極ＤＥの間に合わせずれが生じると、ソース側オーバラップＯＬＳ及びドレイン側オーバラップＯＬＤに形成される容量が設計値からずれてしまう。すなわち、浮遊ゲート電極ＧＥの電位ＶＦＧが、設計値からずれてしまう。例えばマスクがチャネル長方向にずれる場合、一方のオーバラップ長が長くなり、他方のオーバラップ長は短くなる。この結果、各オーバラップ領域の容量値が設計値からずれてしまう。
　そこで、ゲート電極ＧＥとソース電極ＳＥの間及びゲート電極ＧＥとドレイン電極ＤＥの間のマスク合わせが難しい場合に備え、負荷トランジスタＬＴＦＴとして図８に示すような構造を提案する。
　図８に示す構造は、ソース電極ＳＥとドレイン電極ＤＥを、それぞれチャネル幅方向に細長いパターンとして形成し、その引き出し線の線幅を電極パターンのチャネル幅方向の長さよりも狭く形成する。ここで、引き出し線とは、図６に示す断面図において、チャネル層ＣＨＮの両端部分に形成される段差を跨ぐように延びる配線をいう。または、図８においてｙ方向に延びる配線をいう。
　図８の場合、引き出し線は、各電極パターンの中央付近に接続されており、電極パターンと引き出し線がＴ字を形成している。もっとも、電極パターンと引き出し線の接続パターンは任意であり、電極パターンと引き出し線がＬ字やその他の形状を形成しても良い。
　この電極構造を採用する場合、ゲート電極ＧＥとソース電極ＳＥの間の重なり領域の長さとゲート電極ＧＥとドレイン電極ＤＥの重なり領域の長さは、常に、電極パターンのうちチャネル長方向の長さ（短辺の長さ）として規定される。すなわち、図８の構造の場合、マスクが基板面（ｘｙ平面）内でいずれの方向にずれたとしても、ゲート電極ＧＥとソース電極ＳＥのオーバラップ領域の面積とゲート電極ＧＥとドレイン電極ＤＥの間のオーバラップ領域の面積はいずれも変化を受け難くなる。このため、浮遊ゲート電極ＧＥの電位ＶＦＧが設計値からずれ難くなる。
　なお、論理ゲートの各部位を構成する材料などについては、以下の「製造方法説明」の欄において詳細に説明する。
　[製造方法説明]
　次いで、本実施の形態の半導体装置の製造工程を示す断面図（図９Ａ～図９Ｈ）を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。
　まず、基板ＳＵＢとして、例えばガラス基板を準備する。基板ＳＵＢには、ガラスの他、例えば石英、サファイア等からなる基板を用いることもできる。また、プラスチックフィルムや絶縁物で表面をコーティングされた金属フィルム等よりなる、いわゆるフレキシブル基板を用いてもよい。また、必要に応じ、ゲート電極ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。
　次いで、基板ＳＵＢ上に、ゲート電極材料として導電性膜ＣＤ１を、例えばスパッタリング法などで堆積する（図９Ａ）。この後、導電性膜ＣＤ１を所定の形状にパターニングし、ゲート電極ＧＥを形成する（図９Ｂ）。導電性膜ＣＤ１には、例えばモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち数種の金属を合金として用いてもよい。また、前述した金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ：Ｉｎ－Ｓｎ－Ｏ：Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、前述した金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。
　この導電性膜ＣＤ１の成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長：Chemical Vapor Deposition）法などを用いることができる。また、パターニングは、フォトリソグラフィ技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
　ここでは、例えばスパッタリング法によって、厚さ１００ｎｍ程度のモリブデン（Ｍｏ）膜を成膜した後、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によりモリブデン膜をパターニングし、基板ＳＵＢ上にゲート電極ＧＥを形成する。
　ゲート電極ＧＥの形状（上面から見た平面形状）は、例えば図５Ｂに示すように、略矩形状をなす。
　次いで、ゲート電極ＧＥの上面に、ゲート絶縁膜ＧＩＦとして酸化シリコン（ＳｉＯｘ）膜を形成する（図９Ｃ）。ゲート絶縁膜ＧＩＦの形成には、例えばＣＶＤ法などを使用する。この形態例の場合、酸化シリコン膜を１００ｎｍ程度堆積する。酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜等の他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜、パリレンなどの有機絶縁膜を用いてもよい。もっとも、前述した酸化物膜を用いる方が、無機や有機の絶縁膜を用いる場合よりも好ましい。また、ゲート絶縁膜ＧＩＦの成膜方法には、前述したＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。
　次いで、ゲート絶縁膜ＧＩＦ上に、金属酸化物半導体膜ＯＳＣを形成する（図９Ｄ）。ここでは、例えば酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）膜を、例えばスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。金属酸化物半導体膜ＯＳＣには、前述した酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）の他、酸化亜鉛（Ｚｎ－Ｏ）、酸化亜鉛すず（Ｚｎ－Ｓｎ－Ｏ）、酸化インジウム（Ｉｎ－Ｏ）、酸化ガリウム（Ｇａ－Ｏ）、ＩＴＯ（Ｉｎ－Ｓｎ－Ｏ）、酸化すず（Ｓｎ－Ｏ）、酸化インジウム亜鉛（Ｉｎ－Ｚｎ－Ｏ）、酸化ガリウム亜鉛（Ｇａ－Ｚｎ－Ｏ）、酸化インジウムガリウム（Ｉｎ－Ｇａ－Ｏ）、酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などのＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌのいずれか、または複数を含有する酸化物、およびそれらと他の金属の複合酸化物を用いることができる。金属酸化物半導体膜ＯＳＣはアモルファスまたは多結晶構造を有する。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、塗布法、印刷法などを用いることができる。なお、前述した金属酸化物材料は、スパッタリング法などによる成膜の際に酸素分圧を制御することにより、形成した膜において、導電性と半導体特性のどちらを顕在化させるかを制御することができる。すなわち、酸素分圧を増加させることにより膜中の酸素量が増え（従って、キャリア電子量が減り）、連続的に導電性から半導体特性に移行する。酸素分圧を減少させて導電性を高めた場合、前述したゲート電極ＧＥや後述するソース電極ＳＥ、ドレイン電極ＤＥの材料として使用可能となる。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していない。しかしながら、これらの組成比については、所望の特性、例えば半導体膜であれば半導体特性、導電成膜であれば導電性を有する組成比であればよい。
　次いで、金属酸化物半導体膜ＯＳＣを素子分離のため島状に加工する（図９Ｅ）。例えば金属酸化物半導体膜ＯＳＣ上にフォトレジスト膜を形成した後、露光、現像処理（フォトリソグラフィ）を施し、所望の形状のフォトレジスト膜のみ残存させる。次いで、前述したフォトレジスト膜をマスクに、金属酸化物半導体膜ＯＳＣをウェットエッチング又はドライエッチングすることにより、所望の形状の金属酸化物半導体膜ＯＳＣを残存させ、チャネル層ＣＨＮを形成する。このチャネル層ＣＨＮの形状（上面から見た平面形状）は、例えば図５Ｂに示すように略矩形状に形成する。また、前述したチャネル層ＣＨＮは、ゲート電極ＧＥと重なる領域を有する形状に形成される。
　次いで、チャネル層ＣＨＮ上に導電性膜ＣＤ２を形成する（図９Ｆ）。導電性膜ＣＤ２は、例えばモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち数種の金属を合金として用いてもよい。また、前述した金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ（Ｉｎ－Ｓｎ－Ｏ）：Indium Tin Oxide）や酸化アルミニウム亜鉛（Ａｌ－Ｚｎ－Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、前述した金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。この導電性膜ＣＤ２の成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長：Chemical Vapor Deposition）法などを用いることができる。
　次いで、導電性膜ＣＤ２を、パターニングすることによりソース電極ＳＥおよびドレイン電極ＤＥを形成する（図９Ｇ）。このパターニングにおいては、フォトリソグラフィ技術を用いてフォトレジスト膜をソース電極ＳＥおよびドレイン電極ＤＥの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングまたはウェットエッチングにより行うことができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、前述した所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。このソース電極ＳＥおよびドレイン電極ＤＥの形状（上面から見た平面形状）は、例えば図５Ｂに示すように、それぞれ略矩形状であり、前述した重なり領域上において所定の間隔を置いて配置されている。
　次いで、ソース電極ＳＥ、ドレイン電極ＤＥ上に保護膜ＰＡＳを形成する（図９Ｈ）。この保護膜ＰＡＳには、例えばＣＶＤ法などにより形成した厚さ２００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を用いる。酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜、パリレンなどの有機絶縁膜を用いてもよいが、前述した酸化膜を用いることがより好ましい。また、成膜方法としては、前述したＣＶＤ法の他、スパッタリング法や蒸着法、塗布法などを用いてもよい。
　以上の工程により、本実施の形態の薄膜トランジスタが略完成する。
　なお、上述のように負荷トランジスタＬＴＦＴのゲート電極ＧＥの電位、すなわち負荷トランジスタＬＴＦＴを流れる電流は、チャネル長Ｌ、ソース側オーバラップＯＬＳの長さ、ドレイン側オーバラップＯＬＤの長さにより決まる。それらのパラメータは、ゲート電極ＧＥ、チャネル層ＣＨＮ、ソース電極ＳＥ、ドレイン電極ＤＥの加工に用いるフォトマスク上のレイアウトにより決まる。すなわち、これらのパラメータを適切に設計し、作製したフォトマスクを用いて製造することで所望の半導体装置が得られる。
　[効果の説明]
　次いで、本発明者の検討事項に基づき、本実施の形態の効果を詳細に説明する。
　ここでは、ＴＦＴのチャネル層ＣＨＮに酸化インジウムガリウム亜鉛（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を用い、電源電圧ＶＤＤを５Ｖとした場合の検討結果を例に用いて説明する。まず、従来方式である飽和負荷型インバータ（図３Ａ、Ｂ）について説明する。
　この方式の場合、負荷トランジスタＬＴＦＴのゲート電極ＧＥとドレイン電極ＤＥを接続する。このため、両電極の電位は、電源電圧のＶＤＤと等しくなる。例えば負荷トランジスタＬＴＦＴのチャネル長Ｌを２μｍ、負荷トランジスタＬＴＦＴのチャネル幅ＷＬを４μｍとする場合、負荷トランジスタＬＴＦＴのソース電極ＳＥとドレイン電極ＤＥの間に流れる電流は１．１μＡ程度となる（図１０）。すなわち、論理ゲート１段当たり、５．５μＷ（＝５Ｖ×１．１μＡ）程度の電力を消費する。また、負荷トランジスタＬＴＦＴを流れる電流値が大きくなる。
　このため、図１１に示すように、負荷トランジスタＬＴＦＴのチャネル幅ＷＬと駆動トランジスタＤＴＦＴのチャネル幅ＷＤが同一（すなわち、ＷＬ／ＷＤ＝１）である場合、入力電圧ＶＩＮが５Ｖになったとしても出力電圧ＶＯＵＴを０Ｖとすることができず、緩やかなインバータ特性（ＶＩＮ－ＶＯＵＴ特性）しか得られない。
　同じく、図１１に示す通り、飽和負荷型インバータにおいては、急峻なインバータ特性を得るためには、ＷＬ／ＷＤ＜１／２５としなければならない。すなわち、負荷トランジスタＬＴＦＴのチャネル幅ＷＬを最小寸法の４μｍとしても、駆動トランジスタＤＴＦＴのチャネル幅ＷＤは１００μｍ以上になってしまう（図４）。これは、前述したように、負荷トランジスタＬＴＦＴに流れる電流が大きいためである。入力電圧ＶＩＮが５Ｖの場合に出力電圧ＶＯＵＴを０Ｖにするには、この負荷トランジスタＬＴＦＴよりも電流駆動力の大きい駆動トランジスタＤＴＦＴを用いなければならない。
　これに対し、本実施の形態に係るインバータ（浮遊ゲート型の負荷トランジスタを用いるインバータ。以下、「浮遊ゲート型インバータ」ともいう。）においては、例えばソース側オーバラップＯＬＳの長さとドレイン側オーバラップＯＬＤの長さを同一にする場合、浮遊ゲート電極ＧＥの電位ＶＦＧは、（１）式に従い、２．５Ｖ（＝ＶＤＤ／２）程度になる。例えば負荷トランジスタＬＴＦＴのチャネル長Ｌを２μｍ、負荷トランジスタＬＴＦＴのチャネル幅ＷＬを４μｍとする場合、負荷トランジスタＬＴＦＴのソース電極ＳＥとドレイン電極ＤＥの間を流れる電流は、１７０ｎＡと程度となる（図１０）。よって、消費電力は８５０ｎＷ（＝５Ｖ×１７０ｎＡ）程度となる（図４）。
　また、負荷トランジスタＬＴＦＴを流れる電流が小さくなる結果、ＷＬ／ＷＤ＝１とした場合でも、本実施の形態に係るインバータは、良好なインバータ特性を得ることができる（図１１）。さらに、負荷トランジスタＬＴＦＴのチャネル幅ＷＬと駆動トランジスタＤＴＦＴのチャネル幅ＷＤの両方が４μｍと小さくなった結果、負荷トランジスタＬＴＦＴおよび駆動トランジスタＤＴＦＴを通して充放電すべき容量も小さくなる。この結果、本実施の形態に係るインバータは、論理ゲート１段当たりの動作周波数を８４０ｋＨｚ程度まで高めることができる（図４）。
　以上述べたように、本実施の形態の浮遊ゲート型インバータの場合には、負荷トランジスタＬＴＦＴのゲート電極ＧＥを電気的に浮遊状態に形成し、ゲート電極ＧＥとドレイン電極ＤＥの間の容量結合とゲート電極ＧＥとソース電極ＳＥの間の容量結合により、このゲート電極ＧＥの電位を制御することにより、負荷トランジスタＬＴＦＴを流れる電流値を適切な値に制御することができる。これにより、小面積な構成でインバータ（ＮＯＴ）のＶＩＮ－ＶＯＵＴ特性を急峻に変化させることができる上、低電力動作、高速動作を同時に満たすことが可能になる。
　以上の説明では、最も基本的な論理ゲートであるインバータ（ＮＯＴ）を用いたが、例えば図１２Ａに示すようにＮＯＲ回路を構成したり、図１２Ｂに示すようにＮＡＮＤ回路を構成することもできる。これらの回路においても、本実施の形態の適用により、インバータの場合と全く同様の効果を得ることができる。
　なお、上述の説明の場合には、ボトムゲート／トップコンタクトのチャネルエッチ構造ＴＦＴを用いたが、図１３に示すボトムゲート／トップコンタクトのチャネルプロテクト構造ＴＦＴ、図１４に示すボトムゲート／ボトムコンタクト構造ＴＦＴを用いても良い。
　ここで、チャネルプロテクト構造とは、チャネル層ＣＨＮの上面に絶縁膜よりなるチャネルプロテクト層ＰＲＯが存在し、ソース電極ＳＥとドレイン電極ＤＥを加工するエッチングの際にソース電極ＳＥとドレイン電極ＤＥの間の開口部を通してチャネル層ＣＨＮがエッチングにさらされない構造のＴＦＴのことをいう。また、ボトムコンタクトとは、チャネル層ＣＨＮよりも下層にソース電極ＳＥとドレイン電極ＤＥが配置されている構造をいう。
　また、図１５に示すトップゲート／トップコンタクトのチャネルエッチ構造ＴＦＴ、図１６に示すトップゲート／トップコンタクトのチャネルプロテクト構造ＴＦＴ、図１７に示すトップゲート／ボトムコンタクト構造ＴＦＴを用いても良い。
　ここで、トップゲート構造とは、チャネル層ＣＨＮよりも上層にゲート電極ＧＥが配置されている構造をいう。図１５～１７では、保護膜ＰＡＳを省略しているが、他の構造と同様に保護膜ＰＡＳを設けてもよい。
　また、図１８及び図１９に示すように、ソース電極ＳＥとドレイン電極ＤＥがチャネル層ＣＨＮと同一膜内に存在する構造を用いても良い。図１８はボトムゲート構造の場合、図１９はトップゲート構造の場合である。これらの構造においては、金属酸化物半導体膜ＯＳＣの一部領域のキャリア濃度を高めて低抵抗化し、ソース電極ＳＥとドレイン電極ＤＥを形成する。その方法としては、例えば不純物の注入、プラズマや高エネルギー粒子照射による酸素欠損の形成、水素の導入などが挙げられる。
　なお、これらの構造の製造方法は「製造方法説明」の欄において、図９を用いて説明したボトムゲート／トップコンタクトのチャネルエッチ構造の製造方法より容易に類推できるため、詳細の説明は省略する。
　さらに、以上の説明では、ＴＦＴのチャネル層ＣＨＮに金属酸化物半導体材料を適用した例を用いて説明したが、チャネル層ＣＨＮに用いる材料はその他の半導体材料であってもよい。例えばアモルファスシリコンや多結晶シリコンを用いても、全く同様の効果を得ることができる。多結晶シリコンを用いた場合については、ＣＭＯＳを用いることなく、ＮＭＯＳトランジスタのみ又はＰＭＯＳトランジスタのみで小面積、低電力、高速を同時に満たす論理ゲートを構成することができる。このため、製造工程をより簡略化することができる。
　また、チャネル層ＣＨＮの材料に有機半導体材料を用いても、全く同様の効果を得ることができる。有機半導体材料においては、Ｐ型材料、Ｎ型材料の両方の開発が進んでおり、２種類の材料を用いればＣＭＯＳ論理ゲートを構成することも可能ではある。ただし、現状では、Ｐ型材料に比べてＮ型材料の性能（移動度など）が劣っている、このため、負荷トランジスタＬＴＦＴと駆動トランジスタＤＴＦＴのサイズを同程度にすることが難しい。また、Ｐ型材料とＮ型材料の２種類を用いる場合、半導体材料の成膜工程が２回になり、工程数が増加するという問題もある。すなわち、本実施の形態の論理ゲートを用いれば、有機半導体材料を用いた場合においても、工程数を増加することなく、小面積、低電力、高速を同時に満足する論理ゲートを構成することができる。
　有機半導体材料は、高性能を目指し様々なものが開発中である。アセン類（ペンタセン系化合物、アントラセン系化合物など）、チオフェン系化合物（オリゴチオフェン、ジナフトチエノチオフェンなど）、パイ共役ポリマー類などが現在代表的なものとして知られており、チャネル層ＣＨＮにはこれらの材料を用いればよい。
　薄膜トランジスタのチャネル層ＣＨＮに有機半導体材料を用いる場合、ボトムコンタクト構造を採用し、有機半導体材料の成膜に蒸着法、塗布法、印刷法などを用いることが多い。もっとも、本実施の形態は、これらの構造、成膜方法に限定されるものではない。また、ゲート絶縁膜ＧＩＦや保護膜ＰＡＳは、[製造方法説明]の欄で述べた通りの材料、成膜方法を用いてもよいが、有機系絶縁膜材料を用い、塗布法などで成膜してもよい。
　なお、本実施の形態において、チャネル層ＣＨＮに金属酸化物半導体材料を用いる場合、ＮＭＯＳトランジスタのみで論理ゲートを構成するが、チャネル層ＣＨＮに多結晶シリコンや有機半導体材料を用いる場合は、ＰＭＯＳトランジスタのみで論理ゲートを構成することもできる。その場合、等価回路図、平面図、断面図は上述のものと同じであるが、使用電圧の極性が反対になる。
　（実施の形態２）
　以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図２０及び２１は、本実施の形態の半導体装置の構成、動作原理を示す要部等価回路図、要部平面図、要部断面図である。なお、図２１の要部断面図は、図２０ＢのＢ－Ｂ’部に対応する。
　[構造説明]
　本実施の形態の半導体装置の等価回路図（図２０Ａ）、平面図（図２０Ｂ）、断面図（図２１）を参照しつつ、本実施の形態の半導体装置の特徴的な構成について説明する。
　本実施の形態の半導体装置は、ＴＦＴを有する。このＴＦＴは、いわゆるボトムゲート／トップコンタクトのチャネルエッチ構造ＴＦＴである。
　図２０Ａに示すように、本実施の形態の構成では、負荷トランジスタＬＴＦＴと出力端子ＯＵＴ、負荷トランジスタＬＴＦＴと電源端子ＤＤとの間に抵抗素子が挿入される。この抵抗素子は、図２０Ｂに示すように、負荷トランジスタＬＴＦＴのゲート電極ＧＥと出力端子電極ＯＵＴＥとの間にソース側オフセットＯＳＳを設け、ゲート電極ＧＥと電源線電極ＤＤＥとの間にドレイン側オフセットＯＳＤを設けることにより実現される。
　図２１に示すように、出力端子電極ＯＵＴＥは負荷トランジスタＬＴＦＴのソース電極ＳＥを兼ねており、電源線電極ＤＤＥは負荷トランジスタＬＴＦＴのドレイン電極ＤＥを兼ねている。また、負荷トランジスタＬＴＦＴのゲート電極ＧＥは、電源線電極ＤＤＥと接続される。
　オフセット領域ＯＳＳは、基板面に対して垂直方向について、ゲート電極ＧＥとソース電極ＳＥとドレイン電極ＤＥのいずれとも重なっておらず、かつ、ソース電極ＳＥと電気的に接続されるチャネル領域の一部分をいう。一方、オフセット領域ＯＳＤは、基板面に対して垂直方向について、ゲート電極ＧＥとソース電極ＳＥとドレイン電極ＤＥのいずれとも重なっておらず、かつ、ドレイン電極ＤＥと電気的に接続されるチャネル領域の一部分をいう。
　この構成において、オフセット領域ＯＳＳ及びＯＳＤは、電源電圧ＶＤＤが印加されたゲート電極ＧＥの直上のチャネル領域に比べて高抵抗であり、抵抗素子として機能する。その結果、オフセット領域ＯＳＳ及びＯＳＤが存在しない場合に比べ、負荷トランジスタＬＴＦＴを流れる電流を小さくすることができる。なお、ソース側オフセットＯＳＳの長さとドレイン側オフセットＯＳＤの長さは同一であってもよいし、必要に応じて一方を他方よりも大きくしてもよいし、或いは一方しか設けなくてもよい。
　ソース電極ＳＥよりもドレイン電極ＤＥの方が電極の電位が高い。このため、ドレイン電極ＤＥの近傍の半導体材料の抵抗値の方が、ソース電極ＳＥの近傍の半導体材料の抵抗値よりも小さくなる。すなわち、ソース側オフセットＯＳＳの長さとドレイン側オフセットＯＳＤの長さが同一であったとしても、ドレイン側オフセットＯＳＤの抵抗値の方が小さくなる。従って、負荷トランジスタＬＴＦＴを流れる電流をあまり小さくしたくない場合は、例えばソース側オフセットＯＳＳは設けず、ドレイン側オフセットＯＳＤのみで調整を行なうこともできる。
　インバータのＢ－Ｂ’断面は、例えば図２１のようになり、本実施の形態の論理ゲートは、基板ＳＵＢの主表面に配置される。具体的には、基板ＳＵＢ上に配置されたゲート電極ＧＥと、ゲート電極ＧＥ上にゲート絶縁膜ＧＩＦを介して配置された半導体膜であるチャネル層ＣＨＮと、その上に配置されたソース電極ＳＥおよびドレイン電極ＤＥと、それらを被覆する形で配置された保護膜ＰＡＳを有する。
　負荷トランジスタＬＴＦＴのソース電極ＳＥ及びドレイン電極ＤＥは、チャネル層ＣＨＮ上において、所定の間隔を置いて配置されている。この所定の間隔の内、ゲート電極ＧＥの直上の長さがチャネル長Ｌ、ゲート電極ＧＥとソース電極ＳＥとのオフセットがソース側オフセットＯＳＳ、ゲート電極ＧＥとドレイン電極ＤＥとのオフセットがドレイン側オフセットＯＳＤである。
　駆動トランジスタＤＴＦＴは、実施の形態１と同様、ゲート電極ＧＥとソース電極ＳＥ、ゲート電極ＧＥとドレイン電極ＤＥの間にオーバラップ領域ＯＬＤ及びＯＬＳを有する通常の構造のＴＦＴである。
　なお、論理ゲートの各部位を構成する材料や製造方法については、実施の形態１の「製造方法説明」の欄と同一であるため、説明を省略する。
　[効果の説明]
　次いで、本発明者の検討事項に基づき本実施の形態の効果を詳細に説明する。
　例えば電源電圧ＶＤＤを５Ｖとする場合、負荷トランジスタＬＴＦＴを流れる電流とオフセット長との関係を図２２に示す。縦軸が電流量であり、横軸がオフセット長である。ここでは、チャネル層ＣＨＮにＩｎ－Ｇａ－Ｚｎ－Ｏを用い、ソース側オフセットＯＳＳとドレイン側オフセットＯＳＤの長さが同一であるものとする。
　図２２に示すように、オフセット長の制御により、負荷トランジスタＬＴＦＴに流れる電流値を制御することができる。従って、実施の形態１の場合と全く同様に、負荷トランジスタＬＴＦＴのチャネル幅ＷＬと駆動トランジスタＤＴＦＴのチャネル幅ＷＤの両方を４μｍ程度としても、インバータなどの論理ゲートの入力電圧ＶＩＮ－出力電圧ＶＯＵＴ特性を急峻に変化させることができる上、小面積、低電力動作、高速動作を同時に満たすことが可能になる。
　なお、上述の説明では、ボトムゲート／トップコンタクトのチャネルエッチ構造ＴＦＴを用いる場合について説明したが、図１３に示すボトムゲート／トップコンタクトのチャネルプロテクト構造ＴＦＴ、図１４に示すボトムゲート／ボトムコンタクト構造ＴＦＴを用いても良い。また、図１５に示すトップゲート／トップコンタクトのチャネルエッチ構造ＴＦＴ、図１６に示すトップゲート／トップコンタクトのチャネルプロテクト構造ＴＦＴ、図１７に示すトップゲート／ボトムコンタクト構造ＴＦＴを用いても良い。図１５～１７では、保護膜ＰＡＳを省略しているが、他の構造と同様、保護膜ＰＡＳを設けてもよい。
　また、図１８及び図１９に示すように、ソース電極ＳＥ、ドレイン電極ＤＥがチャネル層ＣＨＮと同一膜内に存在する構造を用いても良い。図１８がボトムゲート構造の場合であり、図１９がトップゲート構造の場合である。これらの構造においては、金属酸化物半導体膜ＯＳＣの一部領域のキャリア濃度を高めて低抵抗化し、ソース電極ＳＥ、ドレイン電極ＤＥを形成する。その方法には、例えば不純物を注入する方法、プラズマや高エネルギー粒子を照射して酸素欠損を形成する方法、水素を導入する方法などが挙げられる。
なお、これらの構造の製造方法は「製造方法説明」の欄において、図９を用いて説明したボトムゲート／トップコンタクトのチャネルエッチ構造の製造方法より容易に類推できるため、詳細の説明は省略する。
　さらに、以上の説明では、ＴＦＴのチャネル層ＣＨＮに金属酸化物半導体材料を適用した例を用いて説明したが、チャネル層ＣＨＮに用いる材料はその他の半導体材料であってもよい。例えばアモルファスシリコンや多結晶シリコンを用いても、全く同様の効果を得ることができる。多結晶シリコンを用いる場合には、ＣＭＯＳトランジスタを用いることなく、ＮＭＯＳトランジスタのみ又はＰＭＯＳトランジスタのみで小面積、低電力、高速を並立する論理ゲートを構成できるため、製造工程を簡略化することができる。
　また、チャネル層ＣＨＮの材料に有機半導体材料を用いても、全く同様の効果を得ることができる。有機半導体材料においては、Ｐ型材料、Ｎ型材料の両方の開発が進んでおり、２種類の材料を用いれば、ＣＭＯＳ論理ゲートを構成することも可能である。
　ただし、現状では、Ｐ型材料に比べてＮ型材料の性能（移動度など）が劣っているため、負荷トランジスタＬＴＦＴと駆動トランジスタＤＴＦＴのサイズを同程度にすることが難しい。また、Ｐ型材料とＮ型材料の２種類を用いる場合、半導体材料の成膜工程が２回になり、工程数が増加するという問題もある。
　すなわち、本実施の形態の論理ゲートを用いれば、有機半導体材料を用いた場合においても、工程数を増加することなく、小面積、低電力、高速を同時に満たす論理ゲートを構成することができる。有機半導体材料は、高性能を目指し様々なものが開発中である。アセン類（ペンタセン系化合物、アントラセン系化合物など）、チオフェン系化合物（オリゴチオフェン、ジナフトチエノチオフェンなど）、パイ共役ポリマー類などが現在代表的なものとして知られており、チャネル層ＣＨＮにはこれらの材料を用いればよい。
　薄膜トランジスタのチャネル層ＣＨＮに有機半導体材料を用いる場合、ボトムコンタクト構造を採用し、有機半導体材料の成膜に蒸着法、塗布法、印刷法などを用いることが多いが、本実施の形態はこれらの構造、成膜方法に限定されるものではない。また、ゲート絶縁膜ＧＩＦや保護膜ＰＡＳは、[製造方法説明]の欄で述べた通りの材料、成膜方法を用いてもよいが、有機系絶縁膜材料を用い、塗布法などで成膜してもよい。
　なお、本実施の形態において、チャネル層ＣＨＮに金属酸化物半導体材料を用いる場合には、ＮＭＯＳトランジスタのみで論理ゲートを構成するが、チャネル層ＣＨＮに多結晶シリコンや有機半導体材料を用いる場合は、ＰＭＯＳトランジスタのみで論理ゲートを構成することもできる。その場合、等価回路図、平面図、断面図は上述のものと同じであるが、使用電圧の極性が反対となる。
　（実施の形態３）
　上述の実施の形態１及び２で説明した薄膜トランジスタの適用例に制限はないが、例えば液晶表示装置などの電気光学装置に用いられるアクティブマトリクス駆動方式に対応した基板（アレイ基板）に適用することができる。
　図２３は、アクティブマトリクス駆動方式に対応したアレイ基板の構成を示す要部回路図である。また、図２４は、アクティブマトリクス駆動方式に対応したアレイ基板の画素構成を示す要部平面図である。
　図２３に示すように、アレイ基板上には、表示部（表示領域）内のｙ方向に延びる複数のデータ線ＤＬ（ソース線）と、ｘ方向に延びる複数のゲート線ＧＬとが形成されている。各画素は、データ線ＤＬとゲート線ＧＬの各交点にマトリクス状に複数配置される。図２３の画素は、画素電極ＰＥと薄膜トランジスタＴＦＴを有している。例えばデータ線ＤＬは、データ線駆動回路ＤＤＣ（Ｘドライバ）により駆動され、また、ゲート線ＧＬは、ゲート線駆動回路ＧＤＣ（Ｙドライバ）により駆動される。
　図２４に示すように、例えば、薄膜トランジスタＴＦＴのゲート電極部は、Ｘ方向に延在するゲート線ＧＬと接続される。ここでは、ゲート電極ＧＥとゲート線ＧＬが一体となっている。ゲート電極ＧＥ部の上層には、ゲート絶縁膜ＧＩＦを介して半導体チャネル層ＣＨＮ膜が配置され、このチャネル層ＣＨＮの図中左側にソース電極ＳＥ、図中右側にドレイン電極ＤＥが配置されている。
　ソース電極ＳＥは、Ｙ方向に延在するデータ線ＤＬと接続され、ドレイン電極ＤＥは、画素電極ＰＥと接続されている。なお、データ線ＤＬとソース電極ＳＥを一体としてもよい。図２４中の薄膜トランジスタＴＦＴには、一例としてボトムゲート／トップコンタクトのチャネルエッチ構造の薄膜トランジスタを用いているが、他の構造を用いてもよい。
　このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。
　液晶表示装置においては、ゲート線ＧＬに走査信号が供給されると、薄膜トランジスタＴＦＴがオンし、このオンされた薄膜トランジスタＴＦＴを通して、図中ｙ方向に延在するデータ線ＤＬからの映像信号（画素信号）が画素電極ＰＥに供給される。よって、ゲート線ＧＬとデータ線ＤＬによって選択された画素部が、映像信号に応じた透過レベルの表示状態となる。
　なお、本実施の形態では、画素を構成する薄膜トランジスタＴＦＴに前述した実施の形態１又は実施の形態２で説明した駆動トランジスタＤＴＦＴと同構造の薄膜トランジスタを適用し、前述のデータ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣ中の論理回路に、実施の形態１又は実施の形態２の論理ゲートを使用する。データ線駆動回路ＤＤＣやゲート線駆動回路ＧＤＣは、複数の論理ゲートを含んで構成される。
　アレイ基板は、液晶表示装置のみならず、有機ＥＬ（Electro Luminescence）表示装置などの他の表示装置にも広く適用可能である。また、アレイ基板の構成において画素電極ＰＥを記憶素子（例えばキャパシタ）とし、記憶装置として用いてもよい。
　（実施の形態４）
　前述の実施の形態１又は実施の形態２で説明した薄膜トランジスタの適用例に制限はない。当該薄膜トランジスタは、例えばＲＦＩＤ（Radio Frequency Identification）タグに適用することができる。
　図２５は、ＲＦＩＤタグの構成を示すブロック図である。図２５に示すように、ＲＦＩＤタグは、アンテナ共振回路ＡＲ、整流回路ＲＣＴ、論理回路ＬＯＧ及び変調回路ＭＯＤを有している。この構成を有するＲＦＩＤタグは、リーダライタＲＷとの間で、例えば周波数が１３．５６ＭＨｚの送受信信号のやり取りを行なう。
　例えばリーダライタＲＷから送信されたＡＣ送信信号は、ＲＦＩＤタグのアンテナ共振回路ＡＲで受信された後、整流回路ＲＣＴでＤＣ信号に変換される。その後、整流回路ＲＣＴで変換されたＤＣ信号は論理回路ＬＯＧで処理され、処理結果が論理回路ＬＯＧ内にあるメモリに保存される。この手順により、リーダライタＲＷは、ＲＦＩＤタグに情報を書き込む。
　一方、リーダライタＲＷがＲＦＩＤタグに記憶されている情報を読み出す場合、論理回路ＬＯＧ内のメモリにアクセスし、当該メモリに記憶されている情報を取り出す。取り出された情報は、変調回路ＭＯＤに与えられる。変調回路ＭＯＤは、取り出された情報によりアンテナ共振回路ＡＲのインピーダンスを変化させ、アンテナ共振回路ＡＲから信号を送信する。この送信信号がリーダライタＲＷにより受信されることで、ＲＦＩＤタグに記憶されている情報が読み出される。
　本実施の形態では、このＲＦＩＤタグの特に論理回路ＬＯＧを、前述の実施の形態１又は実施の形態２で説明した論理ゲートを用いて構成する。その結果、論理回路ＬＯＧが小面積、低電力、高速になり、ＲＦＩＤタグの特性向上を図ることができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　本発明は、半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果薄膜トランジスタを有する半導体装置に適用して有効である。
ＡＲ　　　アンテナ共振回路、
ＣＨＮ　　チャネル層、
ＤＤ　　　電源端子、
ＤＤＣ　　データ線駆動回路、
ＤＤＥ　　電源端子電極、
ＤＥ　　　ドレイン電極、
ＤＬ　　　データ線、
ＤＴＦＴ　駆動トランジスタ
ＧＤＣ　　ゲート線駆動回路、
ＧＥ　　　ゲート電極、
ＧＩＦ　　ゲート絶縁膜、
ＧＬ　　　ゲート線、
ＧＮＤ　　グランド端子
ＧＮＤＥ　グランド端子電極、
ＩＮ　　　入力端子、
ＩＮ１　　入力端子、
ＩＮ２　　入力端子、
Ｌ　　　　チャネル長、
ＬＯＧ　　論理回路
ＬＲＥＳ　負荷抵抗、
ＬＴＦＴ　負荷トランジスタ、
ＭＯＤ　　変調回路、
ＣＤ１　　金属膜、
ＣＤ２　　金属膜、
ＮＭＯＳ　Ｎ型電界効果トランジスタ、
ＯＬＤ　　ドレイン側オーバラップ、
ＯＬＳ　　ソース側オーバラップ、
ＯＳＤ　　ドレイン側オフセット、
ＯＳＳ　　ソース側オフセット、
ＯＵＴ　　出力端子、
ＯＵＴＥ　出力端子電極、
ＰＡＳ　　保護膜、
ＰＥ　　　画素電極、
ＰＭＯＳ　Ｐ型電界効果トランジスタ
ＲＣＴ　　整流回路、
ＲＥＳ　　抵抗体、
ＲＷ　　　リーダライタ、
ＳＥ　　　ソース電極、
ＳＵＢ　　基板、
ＴＦＴ　　薄膜トランジスタ、
ＷＤ　　　駆動トランジスタのチャネル幅、
ＷＬ　　　負荷トランジスタのチャネル幅

Claims (12)

  1. 　基板上にゲート絶縁膜を介してゲート電極と半導体層が配置され、前記半導体層に接続してソース電極とドレイン電極が配置される薄膜トランジスタを２つ以上含み、
    　少なくとも第一の薄膜トランジスタにおいて、前記ゲート電極が電気的に浮遊状態にあり、かつ、前記半導体層は前記基板面に対して垂直方向について、前記ゲート電極と前記ソース電極により挟まれる第１の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第２の重なり領域を有し、
    　少なくとも第二の薄膜トランジスタにおいて、前記ゲート電極が入力端子に接続され、かつ、前記半導体層は前記基板面に対して垂直方向について、前記ゲート電極と前記ソース電極により挟まれる第１の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第２の重なり領域を有し、
    　前記第一の薄膜トランジスタの前記ドレイン電極が電源線に接続され、前記第二の薄膜トランジスタの前記ドレイン電極が前記第一の薄膜トランジスタの前記ソース電極に接続され、
    　前記第一の薄膜トランジスタの前記ソース電極及び前記第二の薄膜トランジスタの前記ドレイン電極が出力端子に接続される論理ゲートを含む
    　ことを特徴とする半導体装置。
  2. 　前記ゲート電極が前記半導体層よりも前記基板に近い側に配置され、
    　前記ソース電極および前記ドレイン電極が前記半導体層よりも前記基板から遠い側に配置される
    　ことを特徴とする請求項１記載の半導体装置。
  3. 　前記ソース電極及び前記ドレイン電極は、チャネル幅方向に細長いパターンとして形成され、かつ、前記パターンからの引き出し線の線幅が、前記パターンのチャネル幅方向のパターン幅よりも狭い
    　ことを特徴とする請求項１記載の半導体装置。
  4. 　前記半導体層が金属酸化物材料よりなる
    　ことを特徴とする請求項１記載の半導体装置。
  5. 　前記半導体層がＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌのいずれか、または複数を含有する金属酸化物材料よりなる
    　ことを特徴とする請求項１記載の半導体装置。
  6. 　前記半導体層が、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ－Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ－Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ－Ｏ）、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ－Ｓｎ－Ｏ）、すず（Ｓｎ）元素および酸素元素を含む膜（Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ－Ｚｎ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｏ）、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ－Ｚｎ－Ｏ）から選択されるいずれかの膜である
    　ことを特徴とする請求項１記載の半導体装置。
  7. 　基板上にゲート絶縁膜を介してゲート電極と半導体層が配置され、前記半導体層に接続してソース電極とドレイン電極とが配置される薄膜トランジスタを２つ以上含み、
    　少なくとも第一の薄膜トランジスタにおいて、前記半導体層は前記ソース電極と前記ドレイン電極を結ぶ電流経路中に、前記基板面に対して垂直な方向について、前記ゲート電極と前記ソース電極と前記ドレイン電極のいずれとも重ならず、かつ、前記ドレイン電極と電気的に接続される第１のオフセット領域を有し、
    　少なくとも第二の薄膜トランジスタにおいて、前記半導体層は基板面に対して垂直な方向について、前記ゲート電極と前記ソース電極により挟まれる第１の重なり領域と前記ゲート電極と前記ドレイン電極により挟まれる第２の重なり領域を有し、
    　前記第一の薄膜トランジスタの前記ゲート電極と前記ドレイン電極が電源線に接続され、前記第二の薄膜トランジスタの前記ドレイン電極が前記第一の薄膜トランジスタの前記ソース電極に接続され、
    　前記第二の薄膜トランジスタの前記ゲート電極が入力端子に接続され、前記第一の薄膜トランジスタの前記ソース電極及び前記第二の薄膜トランジスタの前記ドレイン電極が出力端子に接続される論理ゲートを含む
    　ことを特徴とする半導体装置。
  8. 　前記第一の薄膜トランジスタは、前記半導体層内の前記ソース電極と前記ドレイン電極を結ぶ電流経路中に前記ゲート電極と前記ソース電極と前記ドレイン電極のいずれとも重ならず、かつ、前記ソース電極と電気的に接続される第２のオフセット領域を更に有する
    　ことを特徴とする請求項７記載の半導体装置。
  9. 　前記ゲート電極が前記半導体層よりも前記基板に近い側に配置され、
    　前記ソース電極および前記ドレイン電極が前記半導体層よりも前記基板から遠い側に配置される
    　ことを特徴とする請求項７記載の半導体装置。
  10. 　前記半導体層が金属酸化物材料よりなる
    　ことを特徴とする請求項７記載の半導体装置。
  11. 　前記半導体層がＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌのいずれか、または複数を含有する金属酸化物材料よりなることを特徴とする請求項７記載の半導体装置。
  12. 　前記半導体層が、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｚｎ－Ｏ）、亜鉛（Ｚｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｚｎ－Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素および酸素元素を含む膜（Ｉｎ－Ｏ）、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｇａ－Ｏ）、インジウム（Ｉｎ）元素、すず（Ｓｎ）元素および酸素元素を含む膜（Ｉｎ－Ｓｎ－Ｏ）、すず（Ｓｎ）元素および酸素元素を含む膜（Ｓｎ－Ｏ）、インジウム（Ｉｎ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｉｎ－Ｚｎ－Ｏ）、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ｇａ－Ｚｎ－Ｏ）、インジウム（Ｉｎ）元素、ガリウム（Ｇａ）元素および酸素元素を含む膜（Ｉｎ－Ｇａ－Ｏ）、アルミニウム（Ａｌ）元素、亜鉛（Ｚｎ）元素および酸素元素を含む膜（Ａｌ－Ｚｎ－Ｏ）から選択されるいずれかの膜である
    　ことを特徴とする請求項７記載の半導体装置。
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