JPS63301565A

JPS63301565A - 薄膜集積回路

Info

Publication number: JPS63301565A
Application number: JP13607987A
Authority: JP
Inventors: Takahiro Nishikura; 西倉　孝弘; Kosuke Ikeda; 光佑池田; Noboru Yoshigami; 由上　登
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-05-30
Filing date: 1987-05-30
Publication date: 1988-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、薄膜大型イメージセンサ、ＥＬ表示装置、液
晶表示パネルや液晶テレビ等の走査回路に用いられる薄
膜トランジスタからなる薄膜集積回路に関するものであ
る。

（従来の技術）従来、この種の薄膜トランジスタ（以下ＴＰＴと略す）
を用いた薄膜集積回路において、第６図に示すように、
駆動用ＴＦＴＩＩと負荷とで構成されたインバータが基
本構成として用いられる。例えば、ｎ型ＣｄＳｅ薄膜を
用いたＴＰＴでは、ゲート電圧が正のときにドレイン電
流が流れるエンハンスメント型（以下Ｅ型と略す）動作
をするため、インバータを実現するための負荷として、
同図（ａ）。

（ｂ）に示すように、抵抗器ＲＬ１２負荷またはＥ型Ｔ
ＦＴのドレインとゲートを短絡して、Ｅ型ＴＦＴ負荷１
３としたＥ／Ｅ型インバータとなっている。

また、抵抗器ＲＬ１２負荷の場合には、Ｃｒ−５ｉＯ等
のサーメット薄膜を形成する必要があった。

（発明が解決しようとする問題点）上記、従来の構成のＴＰＴでインバータ回路等の薄膜集
積回路を実現するには、Ｃｒ−５ｉＯサーメツト薄膜を
別のプロセスで形成する必要があり、ＴＰＴの特性ある
いはプロセス条件が困難であった。

さらに、インバータ出力Ｖ。ｕｔの立ち上がり特性は、
抵抗器ＲＬ１２と負荷容量ＣＬ１４との積で決まるが、
抵抗器ＲＬ１２は、高速スイッチング動作および高０Ｎ
１０ＦＦ比を得るために、通常大きな値を必要とし、逆
に立ち上がり時間が遅くなってしまうという相反する結
果となる。また、Ｅ／Ｅ型インバータでは、駆動用ＴＦ
ＴＩＩの入力ｖｃがＯＦＦのとき、Ｅ型ＴＦＴ負荷１３
のしきい値電圧のために電源電圧ｖＤＤまで出力電圧Ｖ
。ｕｔが上昇せず、信号振幅も小さくなる。さらに、ス
イッチング特性において、駆動ＴＦＴＩＩの入力ｖｃを
ＯＮからＯＦＦに変えた場合、Ｅ型ＴＦＴ負荷１３の抵
抗器ＲＬ１２を通して負荷容量ＣＬ１４を充電するが、
Ｅ型ＴＦＴ負荷１３の特性は非線型であるため、出力電
圧Ｖ。ｕｔが高くなるにしたがい抵抗値が高くなり、立
ち上がり時間が抵抗負荷時より悪くなってしまう欠点が
あった。

本発明の目的は、従来の欠点を解消し、半導体層の面積
を変えることによってＥ型からディプレッション型（以
下り型と略す）に変えつるＴＰＴを薄膜集積回路に用い
ることにより、プロセス上の問題も、Ｅ／Ｅ型インバー
タによる欠点も同時に解決できる薄膜集積回路を提供す
ることである。

（問題点を解決するための手段）本発明の薄膜集積回路は、ゲート電極と、ゲート絶縁層
と、半導体層と、ソース電極およびドレイン電極とを基
本要素とし、半導体層の面積を変化させることにより、
Ｄ型またはＥ型に各々調整された複数の薄膜トランジス
タを混在させて集積化したものであり、半導体層が■−
■族化合物半導体、あるいはそれらの固溶体膜からなっ
たものであり、また、半導体層がＣｄＳ、　ＣｄＳｅ、
　ＣｄＴｅのうち少なくとも２種の構成成分からなった
ものであり、また、半導体層がＩＩ、ＩＩＩ、ＶＩＩ広
原子のｎ型不純物およびＩ、Ｖ、Ｖｌ族原子のｐ型不純
物を含有するか、あるいはそれらの雰囲気中で熱処理さ
れたものであり、また、半導体層が少量のＣｕ、ＡＱ。

Ａｇ、　Ｉｎ、　Ｓｂ、　Ｂｉのうち１種以上を含有す
るものであり、さらに、半導体層がＣｌ、　Ｏｒ、　Ｃ
ｄ、　Ｓｅ、　Ｉのいずれかを含む雰囲気中で熱処理さ
れたものである。

（作　用）半導体層として、ＩＩ−Ｖｌ族化合物半導体、あるいは
それらの固溶体膜にｎ型、ｐ型の不純物を添加し、熱処
理を行うことにより゛、半導体層の面積によってＥ型、
Ｄ型の両タイプのＴＰＴができることによるものである
。

（実施例）本発明の一実施例を第１図ないし第５図に基づいて説明
する。第１図はＴＰＴの構成を示す模式正面図（ａ）と
模式断面図（ｂ）である。同図において、Ｃｒ、　Ａｌ
、　Ｔａ等のゲート電極１をガラス基板２上に形成した
のち、Ａｌ、Ｏ，、Ｔａ２Ｏ５，Ｓｉ、Ｎ４等のゲート
絶縁層３を形成する。次に、例えばＣｄ５−ＣｄＳｅを
６：４にした固溶体に、Ｃｕを不純物として含有した膜
４を蒸着法等で形成し、　ＣａＣＯ２等のＣＱ雰囲気中
４００℃ないし６００℃で熱処理する。最後に、所定の
間隔に設けられたソース電極５およびドレイン電極！極
６を、Ｎ、　Ｃｕ、　Ａｕ、　Ｉｎ、　Ａｇ等で形成す
ることにより、ＴＰＴが完成する。

ここで、半導体層の面積は、第１図（ａ）に示すＬＸＷ
によって示される。

上記のような処理により、得られたゲート電圧■ｏに対
するドレイン電流工。特性と、しきい値電圧ｖ０を得る
ためのドレイン電流ＩＯとの関係を第２図に示す、この
ＴＰＴのＬ／Ｗは１５０μｍ／２００μｍであり、この
ときのソースドレイン電極はＩＯＶであった。

次に、第３図に半導体層面積（ＬＸＷ）と、第２図と同
様にして求めたしきい値電圧Ｖｔｈとの関係を示す。こ
のように、同図から、しきい値電圧ＶＩｈが半導体層面
積（ＬＸＷ）に強く依存して変化することがわかった。

また、第３図から１面積の大きなものはＤ型ＴＦＴとな
り、面積の小さいものはＥ型ＴＦＴとなることがわかる
。

第３図はＣｄＳ、、、Ｓｓ、、４：　Ｃｕ固溶体を用い
、膜厚３３００人、ＣＱ雰囲気処理温度５２０℃におい
て得られたものであり、膜の組成、膜厚や処理温度によ
って変化する。

次に、上記Ｅ型、Ｄ型ＴＦＴを用いて構成したＥ／Ｄ型
インバータの正面図および模式回路図を、第４図（ａ）
および（ｂ）に示す。このように、Ｄ型ＴＦＴ負荷７と
することによって、入力ｖｃ８がＯＦＦのとき、出力電
圧Ｖ。ｕｔは電源電圧ｖｎｏまで上昇するとともに、ス
イッチング特性における立ち上がり特性も、出力電圧■
。ｕｔがＯＮからＯＦＦに変わるときでも、Ｄ型ＴＦＴ
負荷７は定電流特性を示すために、Ｅ／Ｅ型インバータ
のような時間遅れを生じない。この特性を第５図に示す
。

同図はＤ型およびＥ型Ｔ　Ｆ　Ｔの半導体層の面積を２
００／１５０および６０／６０で構成したときのもので
ある。

上記のように、半導体層にＩＩ−ＶＩ族化合物半導体層
の固溶体膜を用い、Ｄ型、ｎ型不純物を添加し、熱処理
することによって、半導体層の面積を変えるだけで、Ｅ
型およびＤ型のＴＦＴからなる簿膜集積回路を作製する
ことができるため、プロセス上の増加も困難さもなく、
容易にできる。また、容易にＥ／Ｄ型インバータを作製
することができるため、高速な集積回路や、大型イメー
ジセンサ等の走査回路が得られる。

（発明の効果）本発明によれば、薄膜トランジスタの半導体層の面積を
変えるだけで、Ｄ型、Ｅ型ＴＦＴからなる薄膜集積回路
を形成することができ、他の条件は全て同様であるため
、プロセス上のメリットおよび利用範囲の広いものであ
り、その実用上の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例による薄膜集積回路における
薄膜トランジスタの構造を示す模式正面図（ａ）および
模式断面図（ｂ）、第２図は本発明の薄膜トランジスタ
の特性図、第３図は同薄膜トランジスタの半導体層面積
としきい値電圧との関係図、第４図は同薄膜集積回路の
基本構成図、第５図は同インバータ特性図、第６図は従
来の薄膜集積回路におけるインバータ構成図である。１・・・ゲート電極、　２・・・ガラス基板、　　３・
・・ゲート絶縁層、　４・・・膜、　５・・・ソース電
極、　　６・・・ドレイン電極、　　７・・・Ｄ型ＴＦ
Ｔ負荷、　　８・・・入力Ｖ。。特許出願人　松下電器産業株式会社第１図（ａ）ど１　　ケ゛＝ｙｔ身ケ　　　　２　ゲク人基４株、　　
　　　３　ケ゛−ト純秀ゑ層４　　）丈　　　　５　ソ
ー又電極　　　６　トレイン電陸第２図デート電圧　Ｖ（１（Ｖ）第３図第４図（ａ）（ｂ）第５図

Claims

【特許請求の範囲】

（１）ゲート電極と、ゲート絶縁層と、半導体層と、ソ
ース電極およびドレイン電極とを基本要素とし、前記半
導体層の面積を変化することにより、ディプレッション
型またはエンハンスメント型に各々調整された複数の薄
膜トランジスタを混在させて集積化したことを特徴とす
る薄膜集積回路。
（２）半導体層が、II−VI族化合物半導体あるいはそれ
らの固溶体膜からなることを特徴とする特許請求の範囲
第（１）項記載の薄膜集積回路。
（３）半導体層が、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅのうち
少なくとも２種の構成成分からなることを特徴とする特
許請求の範囲第（１）項および第（２）項のいずれかに
記載の薄膜集積回路。
（４）半導体層が、II、III、VII族原子のｎ型不純物お
よび I 、Ｖ、VI族原子のｐ型不純物を含有するか、あ
るいはそれらの雰囲気中で熱処理されたことを特徴とす
る特許請求の範囲第（１）項ないし第（３）項のいずれ
かに記載の薄膜集積回路。
（５）半導体層が、少量のＣｕ、Ａｌ、Ａｇ、Ｉｎ、Ｓ
ｂ、Ｂｉのうち１種以上を含有することを特徴とする特
許請求の範囲第（１）項ないし第（４）項のいずれかに
記載の薄膜集積回路。
（６）半導体層が、Ｃｌ、Ｂｒ、Ｃｄ、Ｓｅ、Ｉのいず
れかを含む雰囲気中で熱処理されたことを特徴とする特
許請求の範囲第（１）項ないし第（５）項のいずれかに
記載の薄膜集積回路。