JPH0494165A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0494165A JPH0494165A JP21140790A JP21140790A JPH0494165A JP H0494165 A JPH0494165 A JP H0494165A JP 21140790 A JP21140790 A JP 21140790A JP 21140790 A JP21140790 A JP 21140790A JP H0494165 A JPH0494165 A JP H0494165A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
絶縁膜上に成長させた半導体層を用いて電極抵抗、トラ
ンジスタなどの回路素子を形成した半導体集積回路装置
およびその製造方法に関し各回路素子の特性の安定性を
損なうことなく縮小化することを可能にすることを目的
とし第1の絶縁膜上に、各回路素子の動作領域の形状を
持った第2の絶縁膜を形成し、全面に半導体層を形成し
、該半導体層の前記第1の絶縁膜上の部分を回路素子の
電極引き出し領域とし、前記第2の絶縁膜上の部分を回
路素子の動作領域とするようにバターニングすることに
より、各回路素子の動作領域直下の絶縁膜が第1の厚さ
に形成され。
ンジスタなどの回路素子を形成した半導体集積回路装置
およびその製造方法に関し各回路素子の特性の安定性を
損なうことなく縮小化することを可能にすることを目的
とし第1の絶縁膜上に、各回路素子の動作領域の形状を
持った第2の絶縁膜を形成し、全面に半導体層を形成し
、該半導体層の前記第1の絶縁膜上の部分を回路素子の
電極引き出し領域とし、前記第2の絶縁膜上の部分を回
路素子の動作領域とするようにバターニングすることに
より、各回路素子の動作領域直下の絶縁膜が第1の厚さ
に形成され。
各回路素子の電極引き出し領域直下の絶縁膜が第1の厚
さより薄い第2の厚さに形成されるように構成する。
さより薄い第2の厚さに形成されるように構成する。
[産業上の利用分野]
本発明は、半導体集積回路装置およびその製造方法、特
に絶縁膜上に成長させた半導体層を用いて各回路素子を
形成した半導体集積回路装置およびその製造方法に関す
る。
に絶縁膜上に成長させた半導体層を用いて各回路素子を
形成した半導体集積回路装置およびその製造方法に関す
る。
絶縁膜上に成長させた半導体層を用いて各回路素子を形
成した半導体集積回路装置は、その高速性、高集積性、
耐放射線性などの利点を持つので。
成した半導体集積回路装置は、その高速性、高集積性、
耐放射線性などの利点を持つので。
次世代を担う半導体デバイスとして期待され、盛んに研
究・開発が行われている。
究・開発が行われている。
[従来の技術]
第6図は1従来例を示す図である。
同図において、21はシリコン基板、22は第1siO
□@23は第1ポリシリコン層、24は第2SiO□膜
、25は第2ポリノリコン層26は第33 i O2膜
、27はアルミニウム電極である。
□@23は第1ポリシリコン層、24は第2SiO□膜
、25は第2ポリノリコン層26は第33 i O2膜
、27はアルミニウム電極である。
図中点々を付した部分は、イオン注入した不純物イオン
をアニールによって活性化した領域を示す。
をアニールによって活性化した領域を示す。
本従来例は、第1siO□@22として示した絶縁膜上
に、半導体集積回路装置を構成する回路素子の例として
、第1ポリシリコン層23aから成る電極、第1ポリシ
リコン1i23bの両端にコンタクト領域28a、28
bを形成し、その間を動作領域29とする抵抗、および
、第1ポリシリコン層23cの一端にソース領域30を
形成し他端にドレイン領域3Xを形成し、その間を動作
領域32とし、第2SiOz膜24をゲート酸化膜とし
、第2ポリシリコン層25bをゲート電極とするトラン
ジスタを形成したものである。
に、半導体集積回路装置を構成する回路素子の例として
、第1ポリシリコン層23aから成る電極、第1ポリシ
リコン1i23bの両端にコンタクト領域28a、28
bを形成し、その間を動作領域29とする抵抗、および
、第1ポリシリコン層23cの一端にソース領域30を
形成し他端にドレイン領域3Xを形成し、その間を動作
領域32とし、第2SiOz膜24をゲート酸化膜とし
、第2ポリシリコン層25bをゲート電極とするトラン
ジスタを形成したものである。
本従来例において、半導体集積回路装置を高集積化する
ために、電極、抵抗、トランジスタなどの各回路素子の
表面積を縮小する場合、活性化9■域から動作領域へ不
純物の拡散法がりを抑制する必要がある。そうしないと
1例えば抵抗の場合第1ポリシリコン層23bの両端に
形成したコンタクト領域28aおよび28bから動作領
域29中に不純物が拡散して行くと、極端な場合コンタ
クト領域28aおよび28bが接触してしまい抵抗とし
ての機能を失う。また2例えばトランジスタの場合、第
1ポリシリコン層23cの一端に形成したソース領域3
0および他端に形成したドレイン領域31から動作領域
32中に不純物が拡散して行くと、ソース領域30およ
びドレイン領域31が接触してしまい、トランジスタと
しての機能を失う。
ために、電極、抵抗、トランジスタなどの各回路素子の
表面積を縮小する場合、活性化9■域から動作領域へ不
純物の拡散法がりを抑制する必要がある。そうしないと
1例えば抵抗の場合第1ポリシリコン層23bの両端に
形成したコンタクト領域28aおよび28bから動作領
域29中に不純物が拡散して行くと、極端な場合コンタ
クト領域28aおよび28bが接触してしまい抵抗とし
ての機能を失う。また2例えばトランジスタの場合、第
1ポリシリコン層23cの一端に形成したソース領域3
0および他端に形成したドレイン領域31から動作領域
32中に不純物が拡散して行くと、ソース領域30およ
びドレイン領域31が接触してしまい、トランジスタと
しての機能を失う。
ヘビードープの活性化領域からノンドープあるいはライ
トドープの動作領域への不純物の拡散法がりは、不可避
の現象である。そこで、これを極力抑制するために、従
来、 RTA (Rapid ThermaI Ann
eal)などの熱処理低減法を用いていた。
トドープの動作領域への不純物の拡散法がりは、不可避
の現象である。そこで、これを極力抑制するために、従
来、 RTA (Rapid ThermaI Ann
eal)などの熱処理低減法を用いていた。
[発明が解決しようとする課題]
従来、絶縁膜上に形成した半導体集積回路装置を高集積
化するために5電極、抵抗5 トランジスタなどの各回
路素子の表面積を縮小する場合、活性化領域から動作領
域へ不純物の拡散法がりを抑制するために熱処理低減法
を用いていた。
化するために5電極、抵抗5 トランジスタなどの各回
路素子の表面積を縮小する場合、活性化領域から動作領
域へ不純物の拡散法がりを抑制するために熱処理低減法
を用いていた。
しかし、上述したように、ヘビードープの活性化領域か
らノンドープあるいはライトドープの動作領域への不純
物の拡散法がりは、不可避の現象であるから、熱処理低
減法を用いる回路素子の表面積の縮小化には自ずから限
界が存在する。
らノンドープあるいはライトドープの動作領域への不純
物の拡散法がりは、不可避の現象であるから、熱処理低
減法を用いる回路素子の表面積の縮小化には自ずから限
界が存在する。
以上述べたように、従来の技術には1絶縁膜上に形成し
た半導体集積回路装置の高集積化に対する限界が存在す
る。という問題があった。
た半導体集積回路装置の高集積化に対する限界が存在す
る。という問題があった。
本発明は、この問題点を解決して、各回路素子の特性の
安定性を損なうことなく縮小化することを可能にした半
導体集積回路装置およびその製造方法、特に絶縁膜上に
成長させた半導体層を用いて各回路素子を形成した半導
体集積回路装置およびその製造方法を提供することを目
的とする。
安定性を損なうことなく縮小化することを可能にした半
導体集積回路装置およびその製造方法、特に絶縁膜上に
成長させた半導体層を用いて各回路素子を形成した半導
体集積回路装置およびその製造方法を提供することを目
的とする。
〔課題を解決するための手段)
上記の目的を達成するために2本発明に係る半導体集積
回路装置は、絶縁膜上に成長させた半導体層を用いて電
極2抵抗、トランジスタなどの回路素子を形成した半導
体集積回路装置において。
回路装置は、絶縁膜上に成長させた半導体層を用いて電
極2抵抗、トランジスタなどの回路素子を形成した半導
体集積回路装置において。
各回路素子の動作領域直下の絶縁膜は第1の厚さに形成
され、各回路素子の電極引き出し領域直下の絶縁膜は第
1の厚さより薄い第2の厚さに形成されていることを特
徴とするように構成する。
され、各回路素子の電極引き出し領域直下の絶縁膜は第
1の厚さより薄い第2の厚さに形成されていることを特
徴とするように構成する。
本発明に係る半導体集積回路装置の製造方法は絶縁膜上
に成長させた半導体層を用いて電極、抵抗、トランジス
タなどの回路素子を形成した半導体集積回路装置の製造
方法において、第1の絶縁膜上に、各回路素子の動作領
域の形状を持った第2の絶縁膜を形成する工程と、全面
に半導体層を形成する工程と、該半導体層の前記第1の
絶縁膜上の部分を回路素子の電極引き出し領域とし、前
記第2の絶縁膜上の部分を回路素子の動作領域とするよ
うにパターニングする工程とを含むように構成する。
に成長させた半導体層を用いて電極、抵抗、トランジス
タなどの回路素子を形成した半導体集積回路装置の製造
方法において、第1の絶縁膜上に、各回路素子の動作領
域の形状を持った第2の絶縁膜を形成する工程と、全面
に半導体層を形成する工程と、該半導体層の前記第1の
絶縁膜上の部分を回路素子の電極引き出し領域とし、前
記第2の絶縁膜上の部分を回路素子の動作領域とするよ
うにパターニングする工程とを含むように構成する。
[作 用]
本発明の原理を1本発明の一実施例を示す第1図を藉っ
て説明する。
て説明する。
本発明の半導体集積回路装置は1絶縁膜(2および3)
上に成長させた半導体層(6)を用いて電極、抵抗、ト
ランジスタなどの回路素子を形成した構造を有する。
上に成長させた半導体層(6)を用いて電極、抵抗、ト
ランジスタなどの回路素子を形成した構造を有する。
電極を構成する半導体層(6a)のうち、動作領域直下
には厚めの絶U膜(4a)が形成されており、電極引き
出し領域直下は絶縁膜(2および3)に接している。
には厚めの絶U膜(4a)が形成されており、電極引き
出し領域直下は絶縁膜(2および3)に接している。
抵抗を構成する半導体層(6b)のうち、動作領域直下
には厚めの絶縁膜(4b)が形成されており、コンタク
ト領域(12a、12b)直下は絶縁膜(2および3)
に接している。
には厚めの絶縁膜(4b)が形成されており、コンタク
ト領域(12a、12b)直下は絶縁膜(2および3)
に接している。
トランジスタを構成する半導体Jim(6c)のうち、
動作領域直下には厚めの絶縁膜(4c)が形成されてお
り、ソース領域(13)直下およびドレイン領域(14
)直下は絶縁膜(2および3)に接している。
動作領域直下には厚めの絶縁膜(4c)が形成されてお
り、ソース領域(13)直下およびドレイン領域(14
)直下は絶縁膜(2および3)に接している。
本発明に係る半導体集積回路装置では、高集積化するた
めに、電極、抵抗、トランジスタなどの各回路素子の表
面積を縮小する場合、ヘビードープの活性化領域(抵抗
にあってはコンタクト領域12a、12b、)ランジス
タにあってはソース領域13およびドレイン領域14)
からノンドープあるいはライトドープの動作領域への不
純物の拡散法がりを考慮する必要がない。
めに、電極、抵抗、トランジスタなどの各回路素子の表
面積を縮小する場合、ヘビードープの活性化領域(抵抗
にあってはコンタクト領域12a、12b、)ランジス
タにあってはソース領域13およびドレイン領域14)
からノンドープあるいはライトドープの動作領域への不
純物の拡散法がりを考慮する必要がない。
なぜなら5ヘビードープの活性化領域からノンドープあ
るいはライトドープの動作領域への不純物の拡散法がり
は、不可避の現象であるから2本発明に係る半導体集積
回路装置においても当然生じる。しかし1本発明では、
動作領域の直下に厚めの絶縁膜を形成しているので、動
作領域は活性化領域よりも高い場所に位置しているから
、活性化領域から不純物の拡散法がりが起こっても動作
領域にまでは到達しないからである。
るいはライトドープの動作領域への不純物の拡散法がり
は、不可避の現象であるから2本発明に係る半導体集積
回路装置においても当然生じる。しかし1本発明では、
動作領域の直下に厚めの絶縁膜を形成しているので、動
作領域は活性化領域よりも高い場所に位置しているから
、活性化領域から不純物の拡散法がりが起こっても動作
領域にまでは到達しないからである。
したがって、xiの低抵抗化、抵抗やトランジスタの特
性の安定化を図りながら、これらの回路素子を縮小化す
ることか可能となる。
性の安定化を図りながら、これらの回路素子を縮小化す
ることか可能となる。
〔実 施 例]
(半導体集積回路装置の実施例)
第1図は5本発明の一実施例を示す図である。
同図において、■はシリコン基板、2は第1S10、膜
33はSiN膜、4は第23i○2膜6は第1ポリシリ
コン層、7は第33 iO□膜8は第2ポリシリコン層
、10は第43 i O2膜11はアルミニウム電極で
ある。
33はSiN膜、4は第23i○2膜6は第1ポリシリ
コン層、7は第33 iO□膜8は第2ポリシリコン層
、10は第43 i O2膜11はアルミニウム電極で
ある。
図中点々を付した部分は、イオン注入した不純物イオン
をアニールによって活性化した領域を示す。
をアニールによって活性化した領域を示す。
本実施例の半導体集積回路装置は、第1SiO□膜2上
に堆積したSiN膜3上に成長させた第1ポリシリコン
層6を用いて電極、抵抗5 トランジスタなどの回路素
子を形成した構造を有する。
に堆積したSiN膜3上に成長させた第1ポリシリコン
層6を用いて電極、抵抗5 トランジスタなどの回路素
子を形成した構造を有する。
電極を構成する第1ポリシリコン層6aのウジ5動作領
域直下には厚めの第2 S i Oz膜4aが形成され
ており、電極引き出し頭載直下は5iNll!J3に接
している。
域直下には厚めの第2 S i Oz膜4aが形成され
ており、電極引き出し頭載直下は5iNll!J3に接
している。
抵抗を構成する第1ポリシリコン層6bのうち動作領域
直下には厚めの第23iO2膜4bが形成されており、
コンタクト領域12a、12b直下はS’i’N膜3に
接している。
直下には厚めの第23iO2膜4bが形成されており、
コンタクト領域12a、12b直下はS’i’N膜3に
接している。
トランジスタを構成する第1ポリシリコン層6Cのうち
、動作領域直下には厚めの第2SiOz膜4cが形成さ
れており、ソース領域13直下およびドレイン領域14
直下はSiN膜3に接している。。
、動作領域直下には厚めの第2SiOz膜4cが形成さ
れており、ソース領域13直下およびドレイン領域14
直下はSiN膜3に接している。。
トランジスタは、上述の構造に加えて、ゲート酸化膜と
しての第3SiO,膜7c、ゲート電極としての第2ポ
リシリコン層8cを備えている。
しての第3SiO,膜7c、ゲート電極としての第2ポ
リシリコン層8cを備えている。
(半導体集積回路装置の製造方法の実施例)第2図〜第
5図および第1回を用いて1本発明に係る半導体集積回
路装置の製造方法を工程順に説明する。
5図および第1回を用いて1本発明に係る半導体集積回
路装置の製造方法を工程順に説明する。
1)工程1(第2回参照)
シリコン基板1上に、5000〜10000人厚の第1
SiOz膜2,500〜700人厚ノsiN膜3.およ
び30oo〜5ooo人厚の第23iO□膜4を順次積
層した。
SiOz膜2,500〜700人厚ノsiN膜3.およ
び30oo〜5ooo人厚の第23iO□膜4を順次積
層した。
表面にレジスト5を塗布した後、電極、抵抗。
およびトランジスタの動作領域となるべき部分5a、5
ti、5cが残るように、バターニングした。
ti、5cが残るように、バターニングした。
2)工程2(第2図、第3図参照)
レジスト5a、5b、5cをマスクとして第1S iO
z膜4をエツチングすることによって、電極、抵抗、お
よびトランジスタの動作領域となるべき部分の直下に、
第1SiO,膜4a、4b4cを残した。
z膜4をエツチングすることによって、電極、抵抗、お
よびトランジスタの動作領域となるべき部分の直下に、
第1SiO,膜4a、4b4cを残した。
レジスト5a、5b、5cを剥離した。
表面に、第1ポリシリコン層6を10.00〜2000
人の厚さに成長させた。
人の厚さに成長させた。
表面に、トランジスタのゲート酸化膜となる100〜2
00人厚の第3SiO□膜7を熱酸化によって形成した
。
00人厚の第3SiO□膜7を熱酸化によって形成した
。
3)工程3(第4図参照)
表面に、第2ポリシリコン層8を1000〜2000人
の厚さに成長させた後2フォトリソグラフィ技術によっ
て、抵抗およびトランジスタを形成すべき部分8a、8
b以外を除去した。
の厚さに成長させた後2フォトリソグラフィ技術によっ
て、抵抗およびトランジスタを形成すべき部分8a、8
b以外を除去した。
全面に、加速エネルギー40keV、 ドーズ量1
’X I O”−I X 10”/、cm”の条件でA
s’をイオン注入した。図中×で示した部分がAs’イ
オン注入領域である。図かられかるように、第2ポリシ
リコン層8a、8bが存在する部分にはそこにイオン注
入され、第2ポリシリコン層8が存在しない部分には第
1ポリシリコン層6中にイオン注入された。
’X I O”−I X 10”/、cm”の条件でA
s’をイオン注入した。図中×で示した部分がAs’イ
オン注入領域である。図かられかるように、第2ポリシ
リコン層8a、8bが存在する部分にはそこにイオン注
入され、第2ポリシリコン層8が存在しない部分には第
1ポリシリコン層6中にイオン注入された。
4)工程4(第5図参照)
電機、抵抗、およびトランジスタの両端部に電極引き出
し領域9を残すように、第3SiO□膜7および第1ポ
リシリコン層6をフォトリソグラフィ技術によってバタ
ーニングした。
し領域9を残すように、第3SiO□膜7および第1ポ
リシリコン層6をフォトリソグラフィ技術によってバタ
ーニングした。
5)工程5(第1図参照)
全面に2表面保護膜としての第4SiO□膜lOを形成
した後、熱処理を行い、工程3(第4図)においてイオ
ン注入したAs”イオンを活性化させた。この状態を図
中に点々を付した領域として示す。
した後、熱処理を行い、工程3(第4図)においてイオ
ン注入したAs”イオンを活性化させた。この状態を図
中に点々を付した領域として示す。
第4SiO,膜10および第33 io□WX7を開口
してコンタクト窓を形成した後、全面にアルミニウムを
堆積し、バターニングしてアルミニウム電極11を形成
した。
してコンタクト窓を形成した後、全面にアルミニウムを
堆積し、バターニングしてアルミニウム電極11を形成
した。
以上の各工程を経て2本発明に係る半導体集積回路装置
を作製した。
を作製した。
本実施例では、イオン注入の際にn型不純物イオンとし
てAs”イオンを用いたが P゛イオン用いてもよい。
てAs”イオンを用いたが P゛イオン用いてもよい。
また、n型化イオン注入の代わりにp型化イオン注入を
適用することもできる。
適用することもできる。
さらに、レジストマスクを用いてイオン注入を行えば、
n型領域およびp型頭域の両方を混在させることもでき
る。
n型領域およびp型頭域の両方を混在させることもでき
る。
本実施例では、抵抗およびトランジスタの動作SJi域
がノンドープの場合について説明したが、n型またはP
型のライトドープを行い、特性の最適化を図ることもで
きる。
がノンドープの場合について説明したが、n型またはP
型のライトドープを行い、特性の最適化を図ることもで
きる。
(発明の効果]
本発明によれば、絶縁膜上に成長させた半導体層を用い
て各回路素子を形成した半導体集積回路装置を構成する
各回路素子をその特性の安定性をt員なうことなく縮小
化することが可能になる。
て各回路素子を形成した半導体集積回路装置を構成する
各回路素子をその特性の安定性をt員なうことなく縮小
化することが可能になる。
したがって、半導体集積回路装置の高集積化に寄与する
ところが大きい。
ところが大きい。
第1図は本発明の一実施例を示す同
第2図〜第5図は本発明に係る半導体集積回路装置の製
造方法の各工程を示す図 第6図は従来例を示す図 である。 第1図において 1;シリコン基板 2:第1SiOz膜 3:SiN膜 4:第2SiOzll! :第1ポリンリコン層 第33+Oz膜 :第2ポリシリコン層 :第43i○2膜 アルミニウム電極
造方法の各工程を示す図 第6図は従来例を示す図 である。 第1図において 1;シリコン基板 2:第1SiOz膜 3:SiN膜 4:第2SiOzll! :第1ポリンリコン層 第33+Oz膜 :第2ポリシリコン層 :第43i○2膜 アルミニウム電極
Claims (2)
- (1)絶縁膜上に成長させた半導体層を用いて電極、抵
抗、トランジスタなどの回路素子を形成した半導体集積
回路装置において、 各回路素子の動作領域直下の絶縁膜は第1の厚さに形成
され、 各回路素子の電極引き出し領域直下の絶縁膜は第1の厚
さより薄い第2の厚さに形成されていることを特徴とす
る半導体集積回路装置。 - (2)絶縁膜上に成長させた半導体層を用いて電極、抵
抗、トランジスタなどの回路素子を形成した半導体集積
回路装置の製造方法において、第1の絶縁膜上に、各回
路素子の動作領域の形状を持った第2の絶縁膜を形成す
る工程と、全面に半導体層を形成する工程と、 該半導体層の前記第1の絶縁膜上の部分を回路素子の電
極引き出し領域とし、前記第2の絶縁膜上の部分を回路
素子の動作領域とするようにパターニングする工程 とを含むことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21140790A JPH0494165A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21140790A JPH0494165A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0494165A true JPH0494165A (ja) | 1992-03-26 |
Family
ID=16605448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21140790A Pending JPH0494165A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0494165A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04214633A (ja) * | 1990-12-13 | 1992-08-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
WO2013027512A1 (ja) * | 2011-08-23 | 2013-02-28 | 株式会社日立製作所 | 半導体装置 |
-
1990
- 1990-08-09 JP JP21140790A patent/JPH0494165A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04214633A (ja) * | 1990-12-13 | 1992-08-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
WO2013027512A1 (ja) * | 2011-08-23 | 2013-02-28 | 株式会社日立製作所 | 半導体装置 |
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