JPS6318642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6318642A JPS6318642A JP16330586A JP16330586A JPS6318642A JP S6318642 A JPS6318642 A JP S6318642A JP 16330586 A JP16330586 A JP 16330586A JP 16330586 A JP16330586 A JP 16330586A JP S6318642 A JPS6318642 A JP S6318642A
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既要〕
表面に段差のある半導体基板上に、高：濃度に不純物を
含むドープドポリＳｉと低ン農度のノンドープド７１ξ
すＳｒのパターンを同時に形成する工程において、ノン
ドープドポリＳｉの被膜の、ドープしてはならない領域
のみマスクして不純物のイオン注入を行い、パターニン
グするもので、ポリＳ１の側壁残及びパターン細りを減
少することが出来る。
含むドープドポリＳｉと低ン農度のノンドープド７１ξ
すＳｒのパターンを同時に形成する工程において、ノン
ドープドポリＳｉの被膜の、ドープしてはならない領域
のみマスクして不純物のイオン注入を行い、パターニン
グするもので、ポリＳ１の側壁残及びパターン細りを減
少することが出来る。
本発明はポリＳｉのパターン形成方法に係わり、詳しく
は段差のある半導体表面上に、ドープドポリＳｉパター
ンとノンドープドポリＳｉパターンを形成する方法に関
する。
は段差のある半導体表面上に、ドープドポリＳｉパター
ンとノンドープドポリＳｉパターンを形成する方法に関
する。
半導体基板の表面は一般に段差があるのが普通であり、
この上にポリＳｉのパターンを形成し、この一部のもの
は不純物ノンドープの高抵抗に、−部のものは高ン農度
に不純物をドープして低１ｆｆ；抗にすることがγある
。
この上にポリＳｉのパターンを形成し、この一部のもの
は不純物ノンドープの高抵抗に、−部のものは高ン農度
に不純物をドープして低１ｆｆ；抗にすることがγある
。
例えばＭＯＳ ＳＲＡＭ （＋１０Ｓ ５ｔａｔｉｃ
Ｒａｎｄｕｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）で、メモリ
セルとしてＭＯＳＴｒ４個と抵抗２個で構成する高抵抗
負荷方式のものがある。
Ｒａｎｄｕｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）で、メモリ
セルとしてＭＯＳＴｒ４個と抵抗２個で構成する高抵抗
負荷方式のものがある。
これは高抵抗部をノンドープのポリＳｉで形成し、ドレ
イン、ソースのコンタクト電極や中間層の配線には不純
物を高濃度にドープしたポリＳｉで形成する。
イン、ソースのコンタクト電極や中間層の配線には不純
物を高濃度にドープしたポリＳｉで形成する。
従来のポリＳｉパターン形成方法によると、ノンドープ
のポリＳｉ膜を被着し、後工程でドープドポリＳｉのパ
ターンを形成する領域のみに不純物イオンを注入し、エ
ツチングで除去してしまう部分まではイオン注入してい
なかった。
のポリＳｉ膜を被着し、後工程でドープドポリＳｉのパ
ターンを形成する領域のみに不純物イオンを注入し、エ
ツチングで除去してしまう部分まではイオン注入してい
なかった。
このため、ポリＳｉのパターニングを異方性エツチング
により行ったとき、段差部の側壁にポリＳｉがへ留する
、所謂“ポリＳｉ側壁残”ができたり、或いはこれを取
り除こうとするとパターン部がオーハエソチングになっ
て“パターン細り”を生ずる不具合があった。
により行ったとき、段差部の側壁にポリＳｉがへ留する
、所謂“ポリＳｉ側壁残”ができたり、或いはこれを取
り除こうとするとパターン部がオーハエソチングになっ
て“パターン細り”を生ずる不具合があった。
本発明は、このようなポリＳｉパターン形成にあたり、
より安定したパターン形成方法を提供しようとするもの
である。
より安定したパターン形成方法を提供しようとするもの
である。
第２図（ａ）〜（ｄ）は従来例のポリＳｉパターン形成
工程を説明するための断面模式図である。
工程を説明するための断面模式図である。
第２図（ａ）はポリＳｉにイオン注入する状態を示す。
この図において、Ｓｉ基板１の表面に５ｉｎ２膜２を挟
んでポリＳｉ３のパターンを形成し、さらにこの上に５
ｉ０２膜２形成し、結果的に表面は段差のある絶縁膜た
るＳｉＯ□膜２で被覆されている。この上にＣＶＤ法で
ノンドープのポリＳｉ５の膜層を約２０００〜３０００
大破着する。
んでポリＳｉ３のパターンを形成し、さらにこの上に５
ｉ０２膜２形成し、結果的に表面は段差のある絶縁膜た
るＳｉＯ□膜２で被覆されている。この上にＣＶＤ法で
ノンドープのポリＳｉ５の膜層を約２０００〜３０００
大破着する。
この上にフォトレジスト６を塗布し、ついでこのフォト
レジスト６に通常のフォトプロセスを用いてドープドポ
リＳｉパターンを形成する領域の上のみ開口４を形成し
、ドーズｍ ｌＸｌ０”〜Ｉ Ｘ １０” ／ｃｍ”
でＰ”（リン）のイオン注入を行う。
レジスト６に通常のフォトプロセスを用いてドープドポ
リＳｉパターンを形成する領域の上のみ開口４を形成し
、ドーズｍ ｌＸｌ０”〜Ｉ Ｘ １０” ／ｃｍ”
でＰ”（リン）のイオン注入を行う。
第２図（ｂ）はポリＳｉバターニング用フォトレジスト
マスクを形成した状態を示す。
マスクを形成した状態を示す。
この図で、フォトレジスト６を除去し、あらたにフォト
レジストを塗布し、ドープドポリＳｉパターンを形成す
る領域にフォトレジスト７Ａを、ノンドープドポリＳｉ
パターンを形成する領域にフォトレジスト７Ｂをマスク
として形成する。
レジストを塗布し、ドープドポリＳｉパターンを形成す
る領域にフォトレジスト７Ａを、ノンドープドポリＳｉ
パターンを形成する領域にフォトレジスト７Ｂをマスク
として形成する。
第２図（ｃ）はポリＳｉに対して異方性エツチングを行
った状態を示す。
った状態を示す。
ポリＳｉに対して、ガス： ＣＣｌ４＋ ０２ 、圧カ
ニ〇、１５ Ｔｏｒｒ 、パワー： ３００ Ｗの条件
で反応性イオンエツチング法により約２０００〜３００
０人の異方性エツチングを行い、フォトレジスト７Ａの
下には、ドープドポリＳｉパターン５Ｄを、フォトレジ
スト７Ｂ の下にはノンドープドポリＳｉパターン５
Ｎを形成する。このエンチングによりＳｉＯ□ＪＩ９２
の平坦面上のポリＳｉ５はなくなるが、段差部の側壁に
はノンドープドポリＳｉの側壁残５Ｓを残す。
ニ〇、１５ Ｔｏｒｒ 、パワー： ３００ Ｗの条件
で反応性イオンエツチング法により約２０００〜３００
０人の異方性エツチングを行い、フォトレジスト７Ａの
下には、ドープドポリＳｉパターン５Ｄを、フォトレジ
スト７Ｂ の下にはノンドープドポリＳｉパターン５
Ｎを形成する。このエンチングによりＳｉＯ□ＪＩ９２
の平坦面上のポリＳｉ５はなくなるが、段差部の側壁に
はノンドープドポリＳｉの側壁残５Ｓを残す。
第２図（ｄ）は等方性エツチングを行った状態を示す。
ガス二〇Ｆ４＋０２、圧カニ ０．４ Ｔｏｒｒ 、パ
ワー：１５０Ｗの条件で等方性エツチングを行いノンド
ープドポリＳｉの側壁残５Ｓを除去する。
ワー：１５０Ｗの条件で等方性エツチングを行いノンド
ープドポリＳｉの側壁残５Ｓを除去する。
つぎに、図示していないが、この後、フォトレジスト７
八、７Ｂを除去した後、０２中で８００〜９５０°Ｃで
熱処理してイオン注入領域の活性化と安定化を行う。
八、７Ｂを除去した後、０２中で８００〜９５０°Ｃで
熱処理してイオン注入領域の活性化と安定化を行う。
しかしこの方法によれば、ポリＳｉ側壁残５Ｓを除去す
るため、等方性エツチングするときドープドポリＳｉは
ノンドープドポリＳｉよりもエンチングレートが大きい
ため、フォトレジスト７Ａの下のドープドポリＳｉパタ
ーン５Ｄは大きく決れて細くなってしまう。
るため、等方性エツチングするときドープドポリＳｉは
ノンドープドポリＳｉよりもエンチングレートが大きい
ため、フォトレジスト７Ａの下のドープドポリＳｉパタ
ーン５Ｄは大きく決れて細くなってしまう。
また一方、このドープドポリＳｉパターン５Ｄの細るの
を恐れてエツチングを控えると、ポリＳｉ側壁残を残す
ことになり好ましくない。不用意にボリＳｉ側壁残を残
すと、これによりショートを起こしたり、あるいは拡散
領域形成のためのイオン注入の妨害となったりすること
があるので、出来前る限り除去する必要がある。
を恐れてエツチングを控えると、ポリＳｉ側壁残を残す
ことになり好ましくない。不用意にボリＳｉ側壁残を残
すと、これによりショートを起こしたり、あるいは拡散
領域形成のためのイオン注入の妨害となったりすること
があるので、出来前る限り除去する必要がある。
従来例におけるポリＳｉ側壁残およびパターン細りを極
力減少させる。
力減少させる。
上記問題点の解決は、その表面が段差をもつ絶縁膜（２
）を有する半導体基板（１）の上にノンドープのポリシ
リコン（ポリＳｉ） （５）の膜層を被着する工程と
、このポリＳｉ（５）のノンドープドポリＳｉパターン
（５Ｎ）を形成する領域のみフォトレジスト（６）を被
覆し、他のドープドポリＳｉパターン （５Ｄ）を形成
する領域および前記両パターン形成時除去するポリＳｉ
（５）の領域はフォトレジスト （６）を被覆せずに
、ポリＳｉ（５）に不純物をイオン注入する工程と、前
記フォトレジスト（６）を除去後、ポリＳｉ（５）のノ
ンドープドポリＳｉパターン（５：ｌ）を形成する領域
と、ドープドポリＳｉパターン（５Ｄ）を形成する領域
上に夫々フォトレジスト（７Ｂ） 、（７Ａ）のマスク
を形成し、異方性エツチングと等方性エツチングにより
ノンドープドポリＳｉパターン（５Ｎ）およびドープド
ポリＳｉパターン（５Ｄ）を形成する工程を含む本発明
による半導体装置の製造方法により達成される。
）を有する半導体基板（１）の上にノンドープのポリシ
リコン（ポリＳｉ） （５）の膜層を被着する工程と
、このポリＳｉ（５）のノンドープドポリＳｉパターン
（５Ｎ）を形成する領域のみフォトレジスト（６）を被
覆し、他のドープドポリＳｉパターン （５Ｄ）を形成
する領域および前記両パターン形成時除去するポリＳｉ
（５）の領域はフォトレジスト （６）を被覆せずに
、ポリＳｉ（５）に不純物をイオン注入する工程と、前
記フォトレジスト（６）を除去後、ポリＳｉ（５）のノ
ンドープドポリＳｉパターン（５：ｌ）を形成する領域
と、ドープドポリＳｉパターン（５Ｄ）を形成する領域
上に夫々フォトレジスト（７Ｂ） 、（７Ａ）のマスク
を形成し、異方性エツチングと等方性エツチングにより
ノンドープドポリＳｉパターン（５Ｎ）およびドープド
ポリＳｉパターン（５Ｄ）を形成する工程を含む本発明
による半導体装置の製造方法により達成される。
本発明は、段差のある表面上に形成した高濃度に不純物
を含むドープドポリＳｉと低濃度のノンドープポリＳｉ
のパターンを同時に形成する工程において、ノンドープ
を必要とする領域のみマスクしてイオン注入を行い、パ
ターニングするもので、ポリＳｉ側壁残がエツチングレ
ートが大きいドープドポリＳｉであるため容易に等方性
エツチングで除去され、その結果ポリＳｉの側壁残およ
びパターン細りをなくすることが出来る。
を含むドープドポリＳｉと低濃度のノンドープポリＳｉ
のパターンを同時に形成する工程において、ノンドープ
を必要とする領域のみマスクしてイオン注入を行い、パ
ターニングするもので、ポリＳｉ側壁残がエツチングレ
ートが大きいドープドポリＳｉであるため容易に等方性
エツチングで除去され、その結果ポリＳｉの側壁残およ
びパターン細りをなくすることが出来る。
第１図（ａ）〜（ｄ）は本発明のポリＳｉパターン形成
工程を説明するための断面模式図である。
工程を説明するための断面模式図である。
第１図（ａ）はポリＳｉにイオン注入する状態を示す。
この図において、第２図と同じ名称のものは同し符号で
示す。
示す。
図において、Ｓｉ基板１の表面にＳ：Ｏ２膜２を挟んで
ポリＳｉ３のパターンを形成し、さらにこの上にＳｉＯ
□膜２形成し、結果的に表面は段差のある絶縁膜たる５
ｉＯｚ膜２で被覆されている。この上にＣＶＤ法でノン
ドープのポリＳｉ５の膜層を約２０００〜３０００大破
着する。
ポリＳｉ３のパターンを形成し、さらにこの上にＳｉＯ
□膜２形成し、結果的に表面は段差のある絶縁膜たる５
ｉＯｚ膜２で被覆されている。この上にＣＶＤ法でノン
ドープのポリＳｉ５の膜層を約２０００〜３０００大破
着する。
この上にフォトレジスト６を塗布し、ついでこのフォト
レジスト６に通常のフォトプロセスを用いて開口を形成
するが、従来例と異なりドーピングを行ってはならない
領域のみを残す。
レジスト６に通常のフォトプロセスを用いて開口を形成
するが、従来例と異なりドーピングを行ってはならない
領域のみを残す。
即ち、］♀来ドープドポリＳｉバクーンを形成する領域
と、パターンを形成しない工・ンチングで除去してしま
う領域も開口し、ドーズ量１×１０１３〜１ Ｘ １０
Ｉｔｈ／ｃｍ２ でＰ” （’） ７） ノイオン注
入ヲ行う。
と、パターンを形成しない工・ンチングで除去してしま
う領域も開口し、ドーズ量１×１０１３〜１ Ｘ １０
Ｉｔｈ／ｃｍ２ でＰ” （’） ７） ノイオン注
入ヲ行う。
第１図（ｂ）はポリＳｉバターニング用フォトレジスト
マスクを形成した状態を示す。
マスクを形成した状態を示す。
この図において、フォトレジスト６を除去し、新たにフ
ォトレジストを塗布し、ドープドポリＳｉパターンを形
成する領域にフォトレジスト７Ａを、ノンドープドポリ
Ｓｉパターンを形成する領域にフォトレジスト７Ｂをマ
スクとして形成する。
ォトレジストを塗布し、ドープドポリＳｉパターンを形
成する領域にフォトレジスト７Ａを、ノンドープドポリ
Ｓｉパターンを形成する領域にフォトレジスト７Ｂをマ
スクとして形成する。
第１図（ｃ）はポリＳｉに対して異方性エツチングを行
った状態を示す。
った状態を示す。
ポリＳｉに対して、ガス： ｃｃ＋４．＋ ０□、圧力
＝０．１５ Ｔｏｒｒ 、パワー： ３００ Ｗの条件
で反応性イオンエツチング法により約２０００〜．３０
００人の異方性エツチングを行い、フォトレジスト７Ａ
の下にはドープドポリＳｉパターン５Ｄを、フソトレジ
ス１７Ｂの下にはノンドープドポリＳｉバク−７５Ｎを
形成する。このエツチングにより５ｉＯｚ膜２の平坦面
上のポリＳｉ５はなくなるが、段差部の側壁にはドープ
ドポリＳｉの側壁残５ＤＳとノンドープトポリＳｉの側
壁基５Ｓを残す。
＝０．１５ Ｔｏｒｒ 、パワー： ３００ Ｗの条件
で反応性イオンエツチング法により約２０００〜．３０
００人の異方性エツチングを行い、フォトレジスト７Ａ
の下にはドープドポリＳｉパターン５Ｄを、フソトレジ
ス１７Ｂの下にはノンドープドポリＳｉバク−７５Ｎを
形成する。このエツチングにより５ｉＯｚ膜２の平坦面
上のポリＳｉ５はなくなるが、段差部の側壁にはドープ
ドポリＳｉの側壁残５ＤＳとノンドープトポリＳｉの側
壁基５Ｓを残す。
ドープドポリＳｉの側壁基５ＤＳが殆どとなり、ノンド
ープドポリＳｉの側壁基５ＳはノンドープドポリＳｉパ
ターン５Ｎの付近にのみ形成されるものである。
ープドポリＳｉの側壁基５ＳはノンドープドポリＳｉパ
ターン５Ｎの付近にのみ形成されるものである。
第１図（ｄ）は等方性エツチングを行った状態を示す。
ガス： ＣＦ４ ＋ ｏｚ 、圧カニ ０．４ Ｔｏｒ
ｒ 、パワー：１５０Ｗの条件で等方性エツチングを行
い、ドープドポリＳｉの側壁基５ＤＳを除去する。ノン
ドープポリＳｉはエツチングレートが小さいのでノンド
ープドポリＳｉの側壁基５Ｓは完全には除去出来ず若干
残存する。
ｒ 、パワー：１５０Ｗの条件で等方性エツチングを行
い、ドープドポリＳｉの側壁基５ＤＳを除去する。ノン
ドープポリＳｉはエツチングレートが小さいのでノンド
ープドポリＳｉの側壁基５Ｓは完全には除去出来ず若干
残存する。
この場合フォトレジスト７Δの下のドープドポリＳｉパ
ターン５Ｄの細りはせいぜいポリＳｉの月り厚程度に止
めることが出来る。また、ノンドープドポリＳｉパター
ン５Ｎは抵抗等であり、この付近にポリＳｉ側壁残があ
っても支障のない設計のものが多い。
ターン５Ｄの細りはせいぜいポリＳｉの月り厚程度に止
めることが出来る。また、ノンドープドポリＳｉパター
ン５Ｎは抵抗等であり、この付近にポリＳｉ側壁残があ
っても支障のない設計のものが多い。
フォトレジスト７Ａ、 ７Ｂの除去、イオン注入領域の
活性化、安定化は従来例と同様に行う。
活性化、安定化は従来例と同様に行う。
以上詳細に説明したように、本発明によるドープドポリ
ＳｉとノンドープドポリＳｉのパターンを同時に形成す
る工程によれば、ポリＳｉの側壁基およびパターン細り
を減少することが出来る。
ＳｉとノンドープドポリＳｉのパターンを同時に形成す
る工程によれば、ポリＳｉの側壁基およびパターン細り
を減少することが出来る。
第１図（ａ）〜（ｄ）は本発明のポリＳｉパターン形成
工程を説明するための断面模式図、 第２図（ａ）〜（ｄ）は従来例のポリＳｉパターン形成
工程を説明するための断面模式図である。 この図において、 １はＳｉ基板、 ２は絶縁膜（ＳｉＯｘ膜）、 ３．５はポリシリコン（ポリＳｉ）、 ５ＤはドープドポリＳｉパターン、 ５ＮはノンドープドポリＳｉパターン、５Ｓはノンドー
プドポリＳｉの側壁基、５ＤＳはドープドポリＳｉの側
壁基 ６．７Ａ、７Ｂはフォトレジスト、 末イＩｇ月ｆポリＳ’ｌパターノ月シ成工牙ア２さジ５
目Ｈ１ろ、’Ｅｉ５ば今ロカ不呵式ｐ］ゐ１ 図
工程を説明するための断面模式図、 第２図（ａ）〜（ｄ）は従来例のポリＳｉパターン形成
工程を説明するための断面模式図である。 この図において、 １はＳｉ基板、 ２は絶縁膜（ＳｉＯｘ膜）、 ３．５はポリシリコン（ポリＳｉ）、 ５ＤはドープドポリＳｉパターン、 ５ＮはノンドープドポリＳｉパターン、５Ｓはノンドー
プドポリＳｉの側壁基、５ＤＳはドープドポリＳｉの側
壁基 ６．７Ａ、７Ｂはフォトレジスト、 末イＩｇ月ｆポリＳ’ｌパターノ月シ成工牙ア２さジ５
目Ｈ１ろ、’Ｅｉ５ば今ロカ不呵式ｐ］ゐ１ 図
Claims (1)
- 【特許請求の範囲】 その表面が段差をもつ絶縁膜（２）を有する半導体基板
（１）の上にノンドープのポリシリコン（ポリＳｉ）（
５）の膜層を被着する工程と、このポリＳｉ（５）のノ
ンドープドポリＳｉパターン（５Ｎ）を形成する領域の
みフォトレジスト（６）を被覆し、他のドープドポリＳ
ｉパターン（５Ｄ）を形成する領域および前記両パター
ン形成時除去するポリＳｉ（５）の領域はフォトレジス
ト（６）を被覆せずに、ポリＳｉ（５）に不純物をイオ
ン注入する工程と、 前記フォトレジスト（６）を除去後、ポリＳｉ（５）の
ノンドープドポリＳｉパターン（５Ｎ）を形成する領域
と、ドープドポリＳｉパターン（５Ｄ）を形成する領域
上に夫々フォトレジスト（７Ｂ）、（７Ａ）のマスクを
形成し、異方性エッチングと等方性エッチングによりノ
ンドープドポリＳｉパターン（５Ｎ）およびドープドポ
リＳｉパターン（５Ｄ）を形成する工程を 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330586A JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330586A JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318642A true JPS6318642A (ja) | 1988-01-26 |
| JPH0415617B2 JPH0415617B2 (ja) | 1992-03-18 |
Family
ID=15771301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16330586A Granted JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568295U (ja) * | 1992-02-28 | 1993-09-17 | 昭和アルミニウム株式会社 | 解凍装置 |
| JPH0588294U (ja) * | 1992-05-07 | 1993-12-03 | 昭和アルミニウム株式会社 | 段積み可能な解凍部材 |
-
1986
- 1986-07-11 JP JP16330586A patent/JPS6318642A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568295U (ja) * | 1992-02-28 | 1993-09-17 | 昭和アルミニウム株式会社 | 解凍装置 |
| JPH0588294U (ja) * | 1992-05-07 | 1993-12-03 | 昭和アルミニウム株式会社 | 段積み可能な解凍部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415617B2 (ja) | 1992-03-18 |
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