JP2000100970A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、極性の異なるポリシリコンゲート形
成において、薄膜ゲート酸化膜においてもゲート電極形
成が安定して行える半導体装置を提供することを目的と
する。 【解決手段】本発明では、極性の異なるポリシリコンゲ
ートの形成においてＮ型ポリシリコンとＰ型ポリシリコ
ンのエッチング時間差に相当する酸化膜をＮ型ポリシリ
コン上に形成し、エッチング時間差をなくすことでＮ型
ポリシリコン側のゲート酸化膜抜けを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、異極ポリシリコンゲートの
形成に関する。

【０００２】

【従来の技術】これまで極性の異なるポリシリコンゲー
トを形成する際に、ゲート酸化膜を形成後ポリシリコン
をＣＶＤ法によりデポし、基板全面にＰ型不純物をイオ
ン注入し、その後、酸化膜をデポし、フォトリソグラフ
ィ工程、エッチング工程によりＰ型ポリシリコンゲート
を形成したい領域のみ酸化膜を残す。次に熱処理により
酸化膜でマスクされていない領域にＮ型不純物であるリ
ンを拡散させる。この際、酸化膜でマスクされていると
ころはリンが拡散されない。またマスクしていた酸化膜
はＮ型不純物の拡散後に発生するリンガラスを除去する
際に、同時に除去する。

【０００３】その後フォトリソグラフィ工程、エッチン
グ工程によりＮ型ポリシリコンゲート、Ｐ型ポリシリコ
ンゲートを同一工程で形成していた。

【０００４】

【発明が解決しようとする課題】これまでＮ型ポリシリ
コンゲート、Ｐ型ポリシリコンゲートをエッチングで同
時に形成していた。Ｎ型ポリシリコンとＰ型ポリシリコ
ンではＰ型ポリシリコンのシート抵抗がＮ型ポリシリコ
ンのシート抵抗に比べ高いために、エッチングレートが
Ｐ型ポリシリコンの方が遅くなってしまう。そのため同
一工程のエッチングでＮ型ポリシリコンゲートとＰ型ポ
リシリコンゲートを形成する場合、エッチング時間をエ
ッチングレートの遅いＰ型ポリシリコンに合わせる必要
がある。Ｐ型ポリシリコンにエッチング時間を合わせる
とＮ型ポリシリコンは所望のエッチング時間に対して長
くなってしまう。そのためＮ型ポリシリコンゲート側の
ゲート酸化膜が厚い場合（３００オングストローム以
上）は特に問題にならないが、ゲート酸化膜が薄膜化さ
れたときにゲート酸化膜が抜けてエッチングがシリコン
基板まで達してしまう恐れがあり、ゲート酸化膜の薄膜
化が困難である。

【０００５】本発明は、これら問題を解決するもので、
異極のポリシリコンゲートの形成においてゲート酸化膜
の薄膜化に対応可能である半導体装置を提供することを
目的とする。

【０００６】

【課題を解決するための手段】そこで本発明では、半導
体基板上にゲート酸化膜、ポリシリコンを形成後、イオ
ン注入により極性の異なるポリシリコンを形成し、Ｎ型
ポリシリコンとＰ型ポリシリコンのエッチング時間差に
相当する酸化膜をＮ型ポリシリコン上に形成し、フォト
リソグラフィ、エッチング工程により極性の異なるポリ
シリコンゲートを形成している。

【０００７】

【作用】本発明によれば、極性の異なるポリシリコンゲ
ートを形成する際に、Ｎ型ポリシリコン上にＰ型ポリシ
リコンとのエッチングレート差に相当する酸化膜を形成
することでＮ型ポリシリコン、Ｐ型ポリシリコンのエッ
チングレート差によるＮ型ポリシリコンゲート側のゲー
ト酸化膜の抜けを防ぎ、かつゲート酸化膜の薄膜化を可
能とすることができる。

【０００８】すなわち、極性の異なるポリシリコンゲー
トを形成する際にＮ型ポリシリコンゲート上に薄膜を成
膜することでＮ型ポリシリコンゲートとＰ型ポリシリコ
ンゲートのエッチング時間をほぼ同じに設定できるた
め、従来に比べ相対的にＮ型ポリシリコン側のゲート酸
化膜抜けを防止できる。

【０００９】なおこの方法を第１の発明に適用すれば、
極性の異なるポリシリコンゲートの形成においてゲート
酸化膜の薄膜化が可能となる。

【００１０】

【発明の実施の形態】以下、本発明の実施例について図
面を参照しつつ詳細に説明する。

【００１１】シリコン基板１上にゲート酸化膜２を熱酸
化により１００〜２００オングストローム、さらにその
上にポリシリコン３をＣＶＤ法により３０００〜４００
０オングストローム形成する。この状態を示すのが図１
である。

【００１２】その後全面にＮ型不純物を１Ｅ１３〜１４
打ち込み、全体をＮ型ポリシリコン４にする。その後Ｎ
型ポリシリコン４上に酸化膜５をＣＶＤ法により１００
０〜２０００オングストローム形成し、最終的にＰ型ゲ
ートにする部分のみ酸化膜を除去する。この段階を示す
のが図２である。

【００１３】次に酸化膜をマスクとしてＰ型不純物を１
Ｅ１５程度打ち込み、Ｐ型ポリシリコン６とする。さら
にＮ型ポリシリコン４上の酸化膜５を５０〜１００オン
グストローム程度残る状態までエッチングする。この状
態を示すのが図３である。

【００１４】その後フォトリソグラフィおよびエッチン
グによりゲート電極のパターニングを行う。この状態を
示すのが図４である。この場合Ｎ型ゲート上には酸化膜
４が残るが次工程でゲート電極形成でのゲート酸化膜ダ
メージを回復させるために８５０〜９００℃の酸化処理
を行うためいずれにしろ全体が酸化膜で覆われることに
なるため、Ｎ型ポリシリコンゲート上の酸化膜４をゲー
ト電極形成のためのエッチング後に除去する必要はな
い。

【００１５】また事前にＰ型ポリシリコンとＮ型ポリシ
リコンのエッチングレートを調査しておき、エッチング
時間差に相当する酸化膜をＮ型ポリシリコン上に残すよ
うにする。

【００１６】なお、本発明は前述した実施例に限定され
るものではない。

【００１７】前記実施例では、Ｎ型ポリシリコン上にエ
ッチング時間差に相当する酸化膜を形成したが、別の方
法としてＮ型ポリシリコンとＰ型ポリシリコンをイオン
注入により形成した後、Ｎ型ポリシリコンをレジストで
マスクし、Ｐ型ポリシリコンをわずかにエッチングした
後にレジストを剥離し、次にゲート電極形成のためのフ
ォトリソグラフィ、エッチングを行ってもよい。

【００１８】その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。

【００１９】

【発明の効果】以上説明してきたように、本発明によれ
ば、極性が異なるポリシリコンゲートを形成する工程に
おいて、Ｎ型ポリシリコン上にＰ型ポリシリコンとのエ
ッチング時間差に相当する酸化膜を形成することによ
り、Ｎ型ポリシリコンとＰ型ポリシリコンのエッチング
時間をほぼ同一とし、従来懸念されていたＮ型ポリシリ
コンゲート側のゲート酸化膜の抜けを防止でき、かつゲ
ート酸化膜の薄膜化を行うことが出来る。

【図面の簡単な説明】

【図１】本発明のゲート酸化膜およびポリシリコンを形
成した状態を示す図。

【図２】本発明の最終的にＮ型ポリシリコンとなる領域
のみに酸化膜を残した状態を示す図。

【図３】本発明のＮ型ポリシリコン上にＰ型ポリシリコ
ンとのエッチング時間差に相当する酸化膜を残した状態
を示す図。

【図４】本発明のゲート電極をパターニングした状態を
示す図。

【符号の説明】

１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン ４ Ｎ型ポリシリコン ５ 酸化膜 ６ Ｐ型ポリシリコン

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上のゲート酸化膜上に極性の異
   なるポリシリコンゲートを形成する工程において、基板
   全面にゲート酸化膜形成後、ポリシリコンをＣＶＤ法に
   よりデポし、Ｎ型ポリシリコン、Ｐ型ポリシリコンをイ
   オン注入により形成し、その後Ｎ型ポリシリコン上のみ
   に極薄の酸化膜を形成し、フォトリソグラフィ、エッチ
   ングを行うことによりＮ型ポリシリコンとＰ型ポリシリ
   コンとのエッチング時間差をなくし、ゲート酸化膜抜け
   をおこさない異極ポリシリコンゲートを形成することを
   特徴とする半導体装置の製造方法。
2. 【請求項２】半導体基板上に極性の異なるポリシリコン
   ゲートを形成する工程において、基板全面にゲート酸化
   膜形成後、ポリシリコンをＣＶＤ法によりデポし、Ｎ型
   ポリシリコン、Ｐ型ポリシリコンをイオン注入により形
   成し、Ｎ型ポリシリコン領域をフォトレジストでマスク
   し、Ｐ型ポリシリコンをわずかにエッチングし、レジス
   ト剥離する。その後、再度フォトリソグラフィ、エッチ
   ングによりゲートのパターニングを行うことにより、Ｎ
   型ポリシリコンとＰ型ポリシリコンとのエッチング時間
   差をなくし、ゲート酸化膜抜けをおこさない異極ポリシ
   リコンゲートを形成することを特徴とする半導体装置の
   製造方法。