JPH0713958B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0713958B2 JPH0713958B2 JP23145586A JP23145586A JPH0713958B2 JP H0713958 B2 JPH0713958 B2 JP H0713958B2 JP 23145586 A JP23145586 A JP 23145586A JP 23145586 A JP23145586 A JP 23145586A JP H0713958 B2 JPH0713958 B2 JP H0713958B2
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- JP
- Japan
- Prior art keywords
- film
- etching
- semiconductor substrate
- polycrystalline silicon
- conductive film
- Prior art date
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- Expired - Lifetime
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に、半導体基
板表面上及び絶縁膜表面上にシリコンを主成分とする導
電膜のパターンを同時に形成する方法に関する。
板表面上及び絶縁膜表面上にシリコンを主成分とする導
電膜のパターンを同時に形成する方法に関する。
ゲート電極や配線に用いられるシリコンを主成分とする
導電膜のパターン、例えば多結晶シリコン膜パターン又
はポリサイド膜パターンは、通常ゲート酸化膜、フィー
ルド酸化膜、層間絶縁膜等の絶縁膜表面上に形成される
が、必要により部分的に半導体基板表面に直接に形成さ
れることがある。後者の部分ではパターン形成のために
所定領域以外の多結晶シリコン膜又はポリサイド膜をプ
ラズマエッチング法でエッチング除去すると半導体基板
が露出する。従来、このように半導体基板表面上と絶縁
膜表面上との両方に多結晶シリコン膜又はポリサイド膜
のパターンを形成する場合は、半導体基板表面上のパタ
ーン形成は絶縁膜表面上のみに多結晶シリコン膜又はポ
リサイド膜のパターン形成する場合と全く同じ条件で行
なわれていた。
導電膜のパターン、例えば多結晶シリコン膜パターン又
はポリサイド膜パターンは、通常ゲート酸化膜、フィー
ルド酸化膜、層間絶縁膜等の絶縁膜表面上に形成される
が、必要により部分的に半導体基板表面に直接に形成さ
れることがある。後者の部分ではパターン形成のために
所定領域以外の多結晶シリコン膜又はポリサイド膜をプ
ラズマエッチング法でエッチング除去すると半導体基板
が露出する。従来、このように半導体基板表面上と絶縁
膜表面上との両方に多結晶シリコン膜又はポリサイド膜
のパターンを形成する場合は、半導体基板表面上のパタ
ーン形成は絶縁膜表面上のみに多結晶シリコン膜又はポ
リサイド膜のパターン形成する場合と全く同じ条件で行
なわれていた。
第３図を参照して従来技術を説明する。まず、半導体基
板10表面上の所定領域に絶縁膜11が有り、絶縁膜11の表
面をふくむ半導体基板の表面上に多結晶シリコン膜12を
形成し、半導体基板10表面及び絶縁膜11表面の多結晶シ
リコン膜上にそれぞれ形成された所定形状のフォトレジ
スト13をマスクとして反応性イオンエッチング法で多結
晶シリコン膜12をエッチング除去する。この時、絶縁膜
11上に多結晶シリコンの残渣が出ないように適度のオー
バーエッチングを行なう。この結果が第３図に示されて
いる。
板10表面上の所定領域に絶縁膜11が有り、絶縁膜11の表
面をふくむ半導体基板の表面上に多結晶シリコン膜12を
形成し、半導体基板10表面及び絶縁膜11表面の多結晶シ
リコン膜上にそれぞれ形成された所定形状のフォトレジ
スト13をマスクとして反応性イオンエッチング法で多結
晶シリコン膜12をエッチング除去する。この時、絶縁膜
11上に多結晶シリコンの残渣が出ないように適度のオー
バーエッチングを行なう。この結果が第３図に示されて
いる。
上述した従来のシリコンを主成分とする導電膜の反応性
イオンエッチング法では、ジャストエッチングの時点で
エッチングを終了すると絶縁膜上での残渣や段部でのエ
ッチング残りが出るため適度なオーバーエッチングが必
要とされる。また、絶縁膜上では、適度のオーバーエッ
チングではサイドエッチングは起らない。ところが、半
導体基板に直接に接したシリコンを主成分とする導電膜
の部分（以下これをダイレクトコンタクト部という）で
は、ジャストエッチング以後サイドエッチングが急速に
進む傾向があり、絶縁膜上の残渣を取り除くために必要
なオーバーエッチングを行うとダイレクトコンタクト部
では第３図に示されるように異常なサイドエッチングを
起りやすいという大きな欠点がある。
イオンエッチング法では、ジャストエッチングの時点で
エッチングを終了すると絶縁膜上での残渣や段部でのエ
ッチング残りが出るため適度なオーバーエッチングが必
要とされる。また、絶縁膜上では、適度のオーバーエッ
チングではサイドエッチングは起らない。ところが、半
導体基板に直接に接したシリコンを主成分とする導電膜
の部分（以下これをダイレクトコンタクト部という）で
は、ジャストエッチング以後サイドエッチングが急速に
進む傾向があり、絶縁膜上の残渣を取り除くために必要
なオーバーエッチングを行うとダイレクトコンタクト部
では第３図に示されるように異常なサイドエッチングを
起りやすいという大きな欠点がある。
本発明の半導体装置の製造方法は、半導体基板の一主面
に部分的に絶縁膜を設ける工程と、基板全面にシリコン
を主成分とする導電膜を設ける工程と、前記導電膜上の
少なくとも前記絶縁膜とは重ならない領域に前記半導体
基板がオーバーエッチングされない程度の厚さの膜を設
ける工程と、前記膜を設けた導電膜と前記膜を設けてい
ない導電膜上にマスクパターンを形成し、前記マスクパ
ターンを介して同時にドライエッチングすることによ
り、前記基板表面及び前記絶縁膜表面上に同時かつ選択
的に前記導電膜パターンを形成するこを特徴とする。
に部分的に絶縁膜を設ける工程と、基板全面にシリコン
を主成分とする導電膜を設ける工程と、前記導電膜上の
少なくとも前記絶縁膜とは重ならない領域に前記半導体
基板がオーバーエッチングされない程度の厚さの膜を設
ける工程と、前記膜を設けた導電膜と前記膜を設けてい
ない導電膜上にマスクパターンを形成し、前記マスクパ
ターンを介して同時にドライエッチングすることによ
り、前記基板表面及び前記絶縁膜表面上に同時かつ選択
的に前記導電膜パターンを形成するこを特徴とする。
なお、上記シリコンを主成分とする導電膜は、多結晶シ
リコン膜、シリサイド膜の他に多結晶シリコン膜上にシ
リサイド膜を積層したポリサイド膜等の積層導電膜もふ
くむものとする。
リコン膜、シリサイド膜の他に多結晶シリコン膜上にシ
リサイド膜を積層したポリサイド膜等の積層導電膜もふ
くむものとする。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｄ）は本発明の第１の実施例の工程順の縦断
面図である。シリコン基板１の表面が露出した部分（以
下、この露出したシリコン基板表面上の部分をダイレク
トコンタクト部２という。）と表面に酸化膜３が形成さ
れた部分を有する半導体基板全面に多結晶シリコン膜４
を形成する。通常、この多結晶シリコン膜にリン等が拡
散される（第１図（ａ））。次いで、多結晶シリコン膜
４の表面上に全面に酸化膜５を形成し、ダイレクトコン
タクト部２上の酸化膜表面にフォトレジスト膜６を形成
する。ここで酸化膜５の膜厚は、多結晶シリコン膜４を
反応性イオンエッチングする際のオーバーエッチング時
間でこの酸化膜５がエッチング除去される量に等しくす
る。例えば、多結晶シリコン膜のエッチングでジャスト
エッチング以後のオーバーエッチング時間を２分とし、
この反応性イオンエッチングでの酸化膜５のエッチング
率を60Å/minとすれば、形成すべき酸化膜厚は120Åと
する（第１図（ｂ））。次いで、フォトレジスト膜６を
マスクとして酸化膜５をエッチング除去し、フォトレジ
スト膜６を除去する（第１図（ｃ））。次いで、所望の
フォトレジスト膜７を形成し、これをマスクとして、多
結晶シリコン膜４を反応性イオンエッチングする。ダイ
レクトコンタクト部２上の多結晶シリコン膜４は酸化膜
５のため、酸化膜３の表面上に形成された多結晶シリコ
ン膜４をオーバーエッチングする時間だけ多結晶シリコ
ン膜のエッチングの開始がおくれるから、ほぼジャスト
エッチングでとめることができ、サイドエッチングをな
くすことができる。もちろん、酸化膜３上では適量のオ
ーバーエッチングが施されているから残渣はない（第１
図（ｄ））。
（ａ）〜（ｄ）は本発明の第１の実施例の工程順の縦断
面図である。シリコン基板１の表面が露出した部分（以
下、この露出したシリコン基板表面上の部分をダイレク
トコンタクト部２という。）と表面に酸化膜３が形成さ
れた部分を有する半導体基板全面に多結晶シリコン膜４
を形成する。通常、この多結晶シリコン膜にリン等が拡
散される（第１図（ａ））。次いで、多結晶シリコン膜
４の表面上に全面に酸化膜５を形成し、ダイレクトコン
タクト部２上の酸化膜表面にフォトレジスト膜６を形成
する。ここで酸化膜５の膜厚は、多結晶シリコン膜４を
反応性イオンエッチングする際のオーバーエッチング時
間でこの酸化膜５がエッチング除去される量に等しくす
る。例えば、多結晶シリコン膜のエッチングでジャスト
エッチング以後のオーバーエッチング時間を２分とし、
この反応性イオンエッチングでの酸化膜５のエッチング
率を60Å/minとすれば、形成すべき酸化膜厚は120Åと
する（第１図（ｂ））。次いで、フォトレジスト膜６を
マスクとして酸化膜５をエッチング除去し、フォトレジ
スト膜６を除去する（第１図（ｃ））。次いで、所望の
フォトレジスト膜７を形成し、これをマスクとして、多
結晶シリコン膜４を反応性イオンエッチングする。ダイ
レクトコンタクト部２上の多結晶シリコン膜４は酸化膜
５のため、酸化膜３の表面上に形成された多結晶シリコ
ン膜４をオーバーエッチングする時間だけ多結晶シリコ
ン膜のエッチングの開始がおくれるから、ほぼジャスト
エッチングでとめることができ、サイドエッチングをな
くすことができる。もちろん、酸化膜３上では適量のオ
ーバーエッチングが施されているから残渣はない（第１
図（ｄ））。
第２図（ａ）〜（ｃ）は本発明の第２の実施例の工程順
縦断面図である。第１の実施例と同様にシリコン基板１
の表面が露出した部分（ダイレクトコンタクト部２）
と、表面に酸化膜３が形成された部分とを有する半導体
基板の全面に多結晶シリコン膜４を形成する。次いで、
この多結晶シリコン膜４上全面に窒化ケイ素膜８を形成
し、ダイレクトコンタクト部２上の窒化ケイ素膜８をフ
ォトレジスト膜６で被覆する。窒化ケイ素膜８の膜厚
は、多結晶シリコン膜４を反応性イオンエッチングする
際のオーバーエッチング時間でこの窒化ケイ素膜がエッ
チング除去される量に等しくする。例えば、オーバーエ
ッチング時間を２分とし、この反応性イオンエッチング
での窒化ケイ素膜のエッチング率を80Å/minとすれば形
成すべき窒化ケイ素膜厚は160Åとする（第２図
（ａ））。次いで、フォトレジスト膜６をマスクとして
窒化ケイ素膜８を反応性イオンエッチング除去し、次い
で、フォトレジスト膜を除去する（第２図（ｂ））。次
いで、所望のフォトレジスト膜７を用いて多結晶シリコ
ン膜４を反応性イオンエッチング除去する（第２図
（ｃ））。
縦断面図である。第１の実施例と同様にシリコン基板１
の表面が露出した部分（ダイレクトコンタクト部２）
と、表面に酸化膜３が形成された部分とを有する半導体
基板の全面に多結晶シリコン膜４を形成する。次いで、
この多結晶シリコン膜４上全面に窒化ケイ素膜８を形成
し、ダイレクトコンタクト部２上の窒化ケイ素膜８をフ
ォトレジスト膜６で被覆する。窒化ケイ素膜８の膜厚
は、多結晶シリコン膜４を反応性イオンエッチングする
際のオーバーエッチング時間でこの窒化ケイ素膜がエッ
チング除去される量に等しくする。例えば、オーバーエ
ッチング時間を２分とし、この反応性イオンエッチング
での窒化ケイ素膜のエッチング率を80Å/minとすれば形
成すべき窒化ケイ素膜厚は160Åとする（第２図
（ａ））。次いで、フォトレジスト膜６をマスクとして
窒化ケイ素膜８を反応性イオンエッチング除去し、次い
で、フォトレジスト膜を除去する（第２図（ｂ））。次
いで、所望のフォトレジスト膜７を用いて多結晶シリコ
ン膜４を反応性イオンエッチング除去する（第２図
（ｃ））。
以上説明したように本発明は、プラズマエッチング法を
用いて半導体基板表面上と絶縁膜表面上にシリコンを主
成分とする導電膜のパターンを同時に形成するにあた
り、半導体基板表面に直接に接しているダイレクトコン
タクト部のシリコンを主成分とする導電膜上にエッチン
グ可能な所定厚さの膜を形成することにより、ダイレク
トコンタクト部上のシリコンを主成分とする導電膜のエ
ッチング開始をおくらせ、サイドエッチングを防ぐ。こ
れにより、半導体基板表面上の導電膜はジャストエッチ
ングされるのでサイドエッチングのないパタン形成がで
き、かつ、絶縁膜表面上では、導電膜は適量のオーバー
エッチングがされるので残渣のないパタン形成ができる
効果がある。
用いて半導体基板表面上と絶縁膜表面上にシリコンを主
成分とする導電膜のパターンを同時に形成するにあた
り、半導体基板表面に直接に接しているダイレクトコン
タクト部のシリコンを主成分とする導電膜上にエッチン
グ可能な所定厚さの膜を形成することにより、ダイレク
トコンタクト部上のシリコンを主成分とする導電膜のエ
ッチング開始をおくらせ、サイドエッチングを防ぐ。こ
れにより、半導体基板表面上の導電膜はジャストエッチ
ングされるのでサイドエッチングのないパタン形成がで
き、かつ、絶縁膜表面上では、導電膜は適量のオーバー
エッチングがされるので残渣のないパタン形成ができる
効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の工程順
縦断面図、第２図（ａ）〜（ｃ）は本発明の第２の実施
例の工程順縦断面図、第３図は従来方法を示す縦断面図
である。 １…シリコン基板、２…ダイレクトコンタクト部、3,5
…酸化膜、4,12…多結晶シリコン膜、6,7,13…フォトレ
ジスト膜、８…窒化ケイ素膜、10…半導体基板、11…絶
縁膜。
縦断面図、第２図（ａ）〜（ｃ）は本発明の第２の実施
例の工程順縦断面図、第３図は従来方法を示す縦断面図
である。 １…シリコン基板、２…ダイレクトコンタクト部、3,5
…酸化膜、4,12…多結晶シリコン膜、6,7,13…フォトレ
ジスト膜、８…窒化ケイ素膜、10…半導体基板、11…絶
縁膜。
Claims (1)
- 【請求項１】半導体基板の一主面に部分的に絶縁膜を設
ける工程と、基板全面にシリコンを主成分とする導電膜
を設ける工程と、前記導電膜上の少なくとも前記絶縁膜
とは重ならない領域に前記半導体基板がオーバーエッチ
ングされない程度の厚さの膜を設ける工程と、前記膜を
設けた導電膜と前記膜を設けていない導電膜上にマスク
パターンを形成し、前記マスクパターンを介して同時に
ドライエッチングすることにより、前記基板表面及び前
記絶縁膜表面上に同時かつ選択的に前記導電膜パターン
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145586A JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145586A JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384118A JPS6384118A (ja) | 1988-04-14 |
| JPH0713958B2 true JPH0713958B2 (ja) | 1995-02-15 |
Family
ID=16923784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23145586A Expired - Lifetime JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713958B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140412A (ja) * | 1993-09-24 | 1995-06-02 | Ebara Corp | ポリゴンミラーの取付構造 |
| JPH08262361A (ja) * | 1995-03-17 | 1996-10-11 | Ebara Corp | ポリゴンミラーの取付構造 |
-
1986
- 1986-09-29 JP JP23145586A patent/JPH0713958B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384118A (ja) | 1988-04-14 |
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