JPS6384118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6384118A JPS6384118A JP23145586A JP23145586A JPS6384118A JP S6384118 A JPS6384118 A JP S6384118A JP 23145586 A JP23145586 A JP 23145586A JP 23145586 A JP23145586 A JP 23145586A JP S6384118 A JPS6384118 A JP S6384118A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- etched
- conductive
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 230000003111 delayed effect Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229920005591 polysilicon Polymers 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、半導体基
板表面上及び絶縁膜表面上にシリコンを主取分とする導
電膜のパターンを同時に形成する方法に関する。
板表面上及び絶縁膜表面上にシリコンを主取分とする導
電膜のパターンを同時に形成する方法に関する。
ゲート電極や配線に用いられるシリコンを主取分とする
導電膜のパターン、例えば多結晶シリコン膜パターン又
はポリサイド展パターンは、通常ゲート酸化膜、フィー
ルド酸化膜、層間絶縁膜等の絶縁膜表面上に形成される
が、必要によ９部分的に半導体基板表面に直接に形成さ
れることがある。後者の部分ではパターン形成のために
所定領域以外の多結晶シリコン膜又はポリサイド族をプ
ラズマエツチング法でエツチング除去すると半導体基板
が露出する。従来、この工すに半導体基板表面上と絶縁
膜表面上との両方に多結晶シリコン膜又はポリサイド膜
のパターンを形成する場合は、半導体基板表面上のパタ
ーン形成は絶縁膜表面上のみに多結晶シリコン膜又はポ
リサイド膜のパターン形成する場合と全く同じ条件で行
なわれてい７′Ｆ−０ 第３図を参照して従来技術を説明する。ます、半導体基
板１０表面上の所定領域に絶縁膜１１が有り、絶縁膜１
１の表面をふくむ半導体基板の表面上に多結晶シリコン
膜１２を形成し、半導体基板１０表面及び絶縁膜１１表
面の多結晶シリコン膜上にそれぞれ形成された所定形状
の７オトレジスト１３をマスクとして反応性イオンエツ
チング法で多結晶シリコン膜１２ｔ１″エツチング除去
する。
導電膜のパターン、例えば多結晶シリコン膜パターン又
はポリサイド展パターンは、通常ゲート酸化膜、フィー
ルド酸化膜、層間絶縁膜等の絶縁膜表面上に形成される
が、必要によ９部分的に半導体基板表面に直接に形成さ
れることがある。後者の部分ではパターン形成のために
所定領域以外の多結晶シリコン膜又はポリサイド族をプ
ラズマエツチング法でエツチング除去すると半導体基板
が露出する。従来、この工すに半導体基板表面上と絶縁
膜表面上との両方に多結晶シリコン膜又はポリサイド膜
のパターンを形成する場合は、半導体基板表面上のパタ
ーン形成は絶縁膜表面上のみに多結晶シリコン膜又はポ
リサイド膜のパターン形成する場合と全く同じ条件で行
なわれてい７′Ｆ−０ 第３図を参照して従来技術を説明する。ます、半導体基
板１０表面上の所定領域に絶縁膜１１が有り、絶縁膜１
１の表面をふくむ半導体基板の表面上に多結晶シリコン
膜１２を形成し、半導体基板１０表面及び絶縁膜１１表
面の多結晶シリコン膜上にそれぞれ形成された所定形状
の７オトレジスト１３をマスクとして反応性イオンエツ
チング法で多結晶シリコン膜１２ｔ１″エツチング除去
する。
この時、絶縁膜ｌｌ上に多結晶シリコンの残渣が出ない
工うに適度のオーバーエツチングを行なう。
工うに適度のオーバーエツチングを行なう。
この結果が第３図に示されている。
イオンエツチング方法では、ジャストエツチングの時点
でエツチングを終了すると絶縁膜上での残渣や段部での
エツチング残りが出るため適度なオーバーエツチングが
必要とされる。また、絶縁膜上では、適度のオーバーエ
ツチングではサイドエツチングは起らない。ところが、
半導体基板に直接に接したシリコンを主成分とする４に
膜の部分（以下これをダイレクトコンタクト部といり）
では、ジャストエツチング以後サイドエツチングが急速
に進む傾向があり、絶縁膜上の残渣を取ジ除く九めに必
要なオーバーエツチングを行うとダイレクトコンタクト
部では第３図に示される工りに異常なサイドエツチング
が起りやすいといっ大きな欠点がある。
でエツチングを終了すると絶縁膜上での残渣や段部での
エツチング残りが出るため適度なオーバーエツチングが
必要とされる。また、絶縁膜上では、適度のオーバーエ
ツチングではサイドエツチングは起らない。ところが、
半導体基板に直接に接したシリコンを主成分とする４に
膜の部分（以下これをダイレクトコンタクト部といり）
では、ジャストエツチング以後サイドエツチングが急速
に進む傾向があり、絶縁膜上の残渣を取ジ除く九めに必
要なオーバーエツチングを行うとダイレクトコンタクト
部では第３図に示される工りに異常なサイドエツチング
が起りやすいといっ大きな欠点がある。
本発明の半導体装置の製造方法は、−主表面の所定領域
に絶Ｒ膜を有する半導体基板の全面に形成されたシリコ
ンを主取分とする導電膜をドライエツチング法によりエ
ツチングし、前記基板表面上及び前記絶縁膜表面上に同
時に前記４電膜を選択的に残す半導体装置の製造方法に
おいて、前記基板表面上の前記４電膜表面にエツチング
可能な所定膜厚を有する膜を予め設けて前記エツチング
を行うことを特徴とするものである。
に絶Ｒ膜を有する半導体基板の全面に形成されたシリコ
ンを主取分とする導電膜をドライエツチング法によりエ
ツチングし、前記基板表面上及び前記絶縁膜表面上に同
時に前記４電膜を選択的に残す半導体装置の製造方法に
おいて、前記基板表面上の前記４電膜表面にエツチング
可能な所定膜厚を有する膜を予め設けて前記エツチング
を行うことを特徴とするものである。
なお、上記シリコンを主成分とする導電膜は、多結晶シ
リコン膜、シリサイド膜の他に多結晶シリコン膜上にシ
リサイド膜を積層したポリサイド膜等の積層４電膜もふ
くむものとする。
リコン膜、シリサイド膜の他に多結晶シリコン膜上にシ
リサイド膜を積層したポリサイド膜等の積層４電膜もふ
くむものとする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄｌは本発明の第］の実施例の工程順
の縦断面図である。シリコン基板１の表面が露出し九部
分（以下、この露出したシリコン基板表面上の部分をダ
イレクトコンタクト部２という。）と表面に酸化膜３が
形成された部分を有する半導体基板全面に多結晶シリコ
ン膜４を形成する。通常、この多結晶シリコン膜にリン
等が拡散される（第１図（ａ））。次いで、多結晶シリ
コン膜４の表面上に全面に酸化膜５を形成し、ダイレク
トコンタクを反応性イオンエツチングする際のオーバー
エツチング時間でこの酸化膜５がエツチング除去される
量に等しくする。例えば、多結晶シリコン膜のエツチン
グでジャストエツチング以後のオーバーエツチング時間
を２分とし、この反応性イオンエツチングでの酸化膜５
のエツチング率を６０１ｍ１ ｎとすれば、形成すべき
酸化膜厚は１２０Ａとする（第１図（ｂ） ）。次いで
、フォトレジスト膜６をマスクとして酸化膜５をエツチ
ング除去し、フォトレジスト膜６を除去する（第１図（
Ｃ））。次いで、所望の７オトレジスト膜７全形成し、
これをマスクとして、多結晶シリコン膜４を反応性イオ
ンエツチングする。ダイレクトコンタクト部２上の多結
晶シリコン膜４は酸化膜５のｔめ、酸化膜３■表面上に
形成され之多結晶シリコン腹４をオーバーエツチングす
る時間だけ多結晶シリコン膜のエツチングの開始がおく
れるから、はぼジャストエツチングでとめることができ
、サイドエツチングをなくすことができる。もちろん、
酸化膜３上では適量のオーバーエツチングが施されてい
るから残渣はない（第１因（ｄ））。
の縦断面図である。シリコン基板１の表面が露出し九部
分（以下、この露出したシリコン基板表面上の部分をダ
イレクトコンタクト部２という。）と表面に酸化膜３が
形成された部分を有する半導体基板全面に多結晶シリコ
ン膜４を形成する。通常、この多結晶シリコン膜にリン
等が拡散される（第１図（ａ））。次いで、多結晶シリ
コン膜４の表面上に全面に酸化膜５を形成し、ダイレク
トコンタクを反応性イオンエツチングする際のオーバー
エツチング時間でこの酸化膜５がエツチング除去される
量に等しくする。例えば、多結晶シリコン膜のエツチン
グでジャストエツチング以後のオーバーエツチング時間
を２分とし、この反応性イオンエツチングでの酸化膜５
のエツチング率を６０１ｍ１ ｎとすれば、形成すべき
酸化膜厚は１２０Ａとする（第１図（ｂ） ）。次いで
、フォトレジスト膜６をマスクとして酸化膜５をエツチ
ング除去し、フォトレジスト膜６を除去する（第１図（
Ｃ））。次いで、所望の７オトレジスト膜７全形成し、
これをマスクとして、多結晶シリコン膜４を反応性イオ
ンエツチングする。ダイレクトコンタクト部２上の多結
晶シリコン膜４は酸化膜５のｔめ、酸化膜３■表面上に
形成され之多結晶シリコン腹４をオーバーエツチングす
る時間だけ多結晶シリコン膜のエツチングの開始がおく
れるから、はぼジャストエツチングでとめることができ
、サイドエツチングをなくすことができる。もちろん、
酸化膜３上では適量のオーバーエツチングが施されてい
るから残渣はない（第１因（ｄ））。
第２図ｔａ）〜ｔｃ）は本発明の第２の実施例の工程順
縦断面図である。第１の実施例と同様にシリコン基板ｌ
の表面が露出した部分（ダイレクトコンタクト部２）と
、表面に酸化膜３が形成された部分とを有する半導体基
板の全面に多結晶シリコン膜４を形成する。次いで、こ
の多結晶シリコン膜４上全面に窒化ケイ素膜８を形成し
、ダイレクトコンタクト部２上の窒化ケイ素膜８を７オ
トレジスト膜６で被覆する。窒化ケイ素膜８の膜厚は、
多結晶シリコン膜４を反応性イオンエツチングする際の
オーバーエツチング時間でこの窒化ケイ素膜がエツチン
グ除去される量に等しくする。例えば、オーバーエツチ
ング時間を２分とし、この反応性イオンエツチングでの
窒化ケイ素膜の工、チング率を８０Ａ／ｍｉｎとすれば
形成すべき窒化ケイ素膜厚は１６０Ａとする（第２図（
ａ））。次いで、フォトレジスト膜６をマスクとして窒
化ケイ素膜８を反応性イオンエツチング除去し、次いで
フォトレジスト膜を除去する（第２１ｍ（ｂ））。次い
で、所望の７オトレジスト膜７を用いて多結晶シリコン
膜４を反応性イオンエツチング除去する（第２図（Ｃ）
）。
縦断面図である。第１の実施例と同様にシリコン基板ｌ
の表面が露出した部分（ダイレクトコンタクト部２）と
、表面に酸化膜３が形成された部分とを有する半導体基
板の全面に多結晶シリコン膜４を形成する。次いで、こ
の多結晶シリコン膜４上全面に窒化ケイ素膜８を形成し
、ダイレクトコンタクト部２上の窒化ケイ素膜８を７オ
トレジスト膜６で被覆する。窒化ケイ素膜８の膜厚は、
多結晶シリコン膜４を反応性イオンエツチングする際の
オーバーエツチング時間でこの窒化ケイ素膜がエツチン
グ除去される量に等しくする。例えば、オーバーエツチ
ング時間を２分とし、この反応性イオンエツチングでの
窒化ケイ素膜の工、チング率を８０Ａ／ｍｉｎとすれば
形成すべき窒化ケイ素膜厚は１６０Ａとする（第２図（
ａ））。次いで、フォトレジスト膜６をマスクとして窒
化ケイ素膜８を反応性イオンエツチング除去し、次いで
フォトレジスト膜を除去する（第２１ｍ（ｂ））。次い
で、所望の７オトレジスト膜７を用いて多結晶シリコン
膜４を反応性イオンエツチング除去する（第２図（Ｃ）
）。
以上説明し九工９に本発明は、プラズマエツチング法を
用いて半導体基板表面上と絶縁＠表面上にシリコンを主
成分とする導電膜のパターンを同時に形成するにあたり
、半導体基板表面に直接に接しているダイレクトコンタ
クト部のシリコンを主取分とする導電膜上にエツチング
可能な所足厚さの膜を形成することにより、ダイレクト
コンタクト部上のシリコンを主成分とする導電膜のエツ
チング開始をおくらせ、サイドエツチングを防ぐ。
用いて半導体基板表面上と絶縁＠表面上にシリコンを主
成分とする導電膜のパターンを同時に形成するにあたり
、半導体基板表面に直接に接しているダイレクトコンタ
クト部のシリコンを主取分とする導電膜上にエツチング
可能な所足厚さの膜を形成することにより、ダイレクト
コンタクト部上のシリコンを主成分とする導電膜のエツ
チング開始をおくらせ、サイドエツチングを防ぐ。
これにエフ、半導体基板表面上の導１！膜はジャストエ
ツチングされるのでサイドエツチングのないバタン形成
ができ、かつ、絶縁膜表面上では、導’？！膜Ｈ適量の
オーバーエツチングがされるので残渣のないバタン形成
ができる効果がある。
ツチングされるのでサイドエツチングのないバタン形成
ができ、かつ、絶縁膜表面上では、導’？！膜Ｈ適量の
オーバーエツチングがされるので残渣のないバタン形成
ができる効果がある。
第１図（ａ）〜（ｄ−）は本発明の第１の実施例の工程
順縦断面図、第２図（ａ）〜（Ｃ）は本発明の第２の実
施例の工程順縦断面図、第３図は従来方法を示す縦断面
図でろる。 １・・・シリコン基板、２・・・ダイレクトコンタクト
部、３．５・・・散化膜、４．１２・・・多結晶シリコ
ン膜、６，７．１３・・・フォトレジスト膜、８・・・
窒化ケイ素膜、ｌＯ・・・半導体基板、１１・・・絶縁
膜。 ２グイ１−７トプシタ７ト音？ ＄ ｌ 図 代理人 弁理士 内 原 晋 ・、′、−□ 井 ２Ｉ！Ｉ 茅 ３ 団
順縦断面図、第２図（ａ）〜（Ｃ）は本発明の第２の実
施例の工程順縦断面図、第３図は従来方法を示す縦断面
図でろる。 １・・・シリコン基板、２・・・ダイレクトコンタクト
部、３．５・・・散化膜、４．１２・・・多結晶シリコ
ン膜、６，７．１３・・・フォトレジスト膜、８・・・
窒化ケイ素膜、ｌＯ・・・半導体基板、１１・・・絶縁
膜。 ２グイ１−７トプシタ７ト音？ ＄ ｌ 図 代理人 弁理士 内 原 晋 ・、′、−□ 井 ２Ｉ！Ｉ 茅 ３ 団
Claims (1)
- 一主表面の所定領域に絶縁膜を有する半導体基板の全面
に形成されたシリコンを主成分とする導電膜をドライエ
ッチング法によりエッチングし、前記基板表面上及び前
記絶縁膜表面上に同時に前記導電膜を選択的に残す半導
体装置の製造方法において、前記基板表面上の前記導電
膜表面にエッチング可能な所定膜厚を有する膜を予め設
けて前記エッチングを行うことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145586A JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23145586A JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384118A true JPS6384118A (ja) | 1988-04-14 |
| JPH0713958B2 JPH0713958B2 (ja) | 1995-02-15 |
Family
ID=16923784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23145586A Expired - Lifetime JPH0713958B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713958B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598291A (en) * | 1993-09-24 | 1997-01-28 | Ebara Corporation | Polygon mirror mounting structure |
| US5716036A (en) * | 1995-03-17 | 1998-02-10 | Ebara Corporation | Mounting structure for mounting a polygon mirror |
-
1986
- 1986-09-29 JP JP23145586A patent/JPH0713958B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598291A (en) * | 1993-09-24 | 1997-01-28 | Ebara Corporation | Polygon mirror mounting structure |
| US5716036A (en) * | 1995-03-17 | 1998-02-10 | Ebara Corporation | Mounting structure for mounting a polygon mirror |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713958B2 (ja) | 1995-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633555B2 (ja) | 半導体装置の製造方法 | |
| JPS6384118A (ja) | 半導体装置の製造方法 | |
| JPH10233392A (ja) | 半導体装置の製造方法 | |
| JP3097338B2 (ja) | コンタクトホールの形成方法 | |
| JP3065153B2 (ja) | 半導体集積回路装置のグリッドライン製造方法 | |
| JPS6286715A (ja) | 半導体装置の製造方法 | |
| JPH02117153A (ja) | 半導体素子の形成方法 | |
| JPH01208831A (ja) | 半導体装置の製造方法 | |
| KR100312379B1 (ko) | 반도체소자의다중금속배선형성방법 | |
| JP2712450B2 (ja) | 半導体装置の製造方法 | |
| KR950014268B1 (ko) | 콘택형성방법 | |
| JPS5933252B2 (ja) | 半導体装置の製造方法 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPS59193061A (ja) | 半導体装置 | |
| JPS61210661A (ja) | 半導体装置の製造方法 | |
| JPH04109625A (ja) | 半導体集積回路の製造方法 | |
| JPH02206115A (ja) | 半導体装置の製造方法 | |
| JPS63284861A (ja) | 半導体装置の製造方法 | |
| JPS60785B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS62137848A (ja) | 多層配線の形成方法 | |
| JPS5982723A (ja) | 半導体装置の製造方法 | |
| JPH0745591A (ja) | 配線形成方法 | |
| JPH0831599B2 (ja) | 半導体装置 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPH0414851A (ja) | 半導体装置の製造方法 |