JP3065153B2 - 半導体集積回路装置のグリッドライン製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サブミクロンのコンタ
クトホールに自己整合的にシリサイド層を形成する工程
を有する半導体集積回路装置のグリッドライン製造方法
に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３及び図４
は従来の半導体集積回路装置のグリッドライン製造工程
断面図である。

【０００３】（１）まず、図３（ａ）に示すように、シ
リコン基板１００に周知のＬＯＣＯＳ技術を用いてフィ
ールド酸化膜１０１を設け、素子領域１０２とグリッド
ライン領域１０３をそれぞれ形成したウエハ１０４を用
意する。ここで、グリッドライン領域１０３は、ウエハ
１０４が集積回路として完成後、チップに分割する際ダ
イヤモンドソー（カッター）でカッティングするための
領域であり、一般的に１００μｍ前後の幅が準備され
る。

【０００４】（２）次に、図３（ｂ）に示すように、ウ
エハ１０４に素子を形成した後、素子間の配線のために
ＣＶＤ技術で形成した絶縁膜１０５と、それに先立ち絶
縁膜１０５の不純物の流入を阻止するための熱酸化膜１
０６を形成する。 （３）次に、図３（ｃ）に示すように、絶縁膜１０５に
コンタクトホール１０７とグリッドライン１０８を同時
に形成する。ここで、グリッドライン１０８について、
図５を用いて説明する。図５はウエハの集積回路が完成
し、ダイヤモンドソー（カッター）にてカッティング処
理後のウエハ表面のグリッドライン部分であり、ＣＶＤ
酸化膜が残留したままカッティング処理した場合に起こ
る、不良の一例である。

【０００５】図５に示すように、グリッドライン領域１
０３に絶縁膜１０５が残留しており、グリッドライン中
央には、一般に２０μｍ幅のダイヤモンドソー（カッタ
ー）にて形成した溝１０９がある。ところが、グリッド
ライン領域１０３にＣＶＤ酸化膜があると、溝１０９よ
りチッピングと呼ばれるクラック１１０が１００μｍ以
上走り、ワイヤボンディングパッド１１１に到達する本
数が増加し、このためワイヤボンディングパッド１１１
は、パットリーク等電気特性不良が発生し、チップ歩留
まりが極度に低下する。そのため一般にグリッドライン
領域にはＣＶＤ生成膜を残さず、また配線用の金属膜も
ダイヤモンドソー（カッター）の寿命を極度に縮めるた
め、グリッドライン領域に残すことはできず、グリッド
ライン領域はシリコン基板の表面を露出させている。こ
のように、コンタクトホール形成の工程では同時にグリ
ッドライン１０８を形成する。

【０００６】（４）次に、図３（ｄ）に示すように、サ
ブミクロンのコンタクトホールでのコンタクト抵抗の削
減とアロイスパイク防止のため、シリサイド層形成の高
融点金属、例えば白金をスパッタ後５００〜６００℃の
熱処理を行なったもので、絶縁膜１０５上の白金１１２
は未反応として残り、コンタクトホール１０７とグリッ
ドライン１０８に各々白金シリサイドが形成される。

【０００７】（５）次に、図３（ｅ）に示すように、ウ
エハ１０４を王水処理を行なったもので、絶縁膜１０５
上の未反応の白金１１２は除去され、耐王水性のある白
金シリサイドはコンタクトホール１０７には白金シリサ
イド１１３とグリッドライン１０８には白金シリサイド
１１４が各々形成される。 （６）次に、図３（ｆ）に示すように、上記ウエハ１０
４に配線膜としてバリアメタル１１５と、アルミニウム
膜１１６とサブミクロン幅の配線形成で必要な反射防止
膜として、アモルファス−Ｓｉ膜１１７をスパッタ技術
にて生成し、周知のホトリソ技術にてレジストパターン
１１８を形成後、ドライエッチ技術にてアモルファス−
Ｓｉ膜１１７及びアルミニウム膜１１６、バリアメタル
１１５の順にエッチングを行なう。ここで、グリッドラ
イン１０８には配線膜等は残していない。

【０００８】（７）次に、図４（ａ）に示すように、不
要となった配線上のアモルファス−Ｓｉ膜１１７をドラ
イエッチングで除去したもので、一層配線膜１１９が形
成される。エッチングの際グリッドライン１０８の白金
シリサイド膜１１４の表面はドライエッチのプラズマに
よってアタックされ、また、前工程図３（ｆ）でもバリ
アメタル１１５のドライエッチングでのオーバーエッチ
ステップでも、白金シリサイド膜１１４の表面はプラズ
マによってアタックされる。

【０００９】（８）次に、図４（ｂ）に示すように、ウ
エハ１０４に多層配線の層間絶縁膜１２０をＣＶＤ技術
にて生成したもので、グリッドライン１０８にも成膜さ
れている。 （９）次に、図４（ｃ）に示すように、周知のホトリソ
技術にて、ここでは図示していないが、一層配線膜１１
９と二層配線膜をつなぐビァホールパターンとグリッド
ラインを含むレジスト１２１を形成し、ドライエッチン
グを行なったところであり、再度グリッドライン１０８
を形成する。したがって、この工程でもオーバーエッチ
ング工程にて白金シリサイド膜１１４はプラズマにより
アタックを受ける。

【００１０】（１０）次に、図４（ｄ）に示すように、
上記ウエハ１０４のレジスト１２１を除去し、二層配線
膜１２２をスパッタ技術にて生成し、周知のホトリソ技
術にてレジスト１２３を形成し、ドライエッチングにて
グリッドライン１０８と二層配線１２２を形成したもの
である。また、この工程でもオーバーエッチング工程で
白金シリサイド膜１１４はプラズマのアタックを受け
る。

【００１１】（１１）次に、図４（ｅ）に示すように、
上記ウエハ１０４のレジスト１２３を除去し、パッシベ
ーション膜１２４をＣＶＤ技術にて生成し、ここでは図
示していないが、ボンディングパッドが開口しているパ
ターンと、グリッドラインが開口しているレジスト１２
５を周知のホトリソ技術で形成し、ドライエッチングで
ボンディングパッドとグリッドライン１０８を形成す
る。前工程と同様にオーバーエッチング工程にてグリッ
ドライン１０８の白金シリサイド膜１１４はプラズマに
よりアタックを受けることとなる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法では、コンタクトホール形成工程にて
同時にグリッドラインを形成していることから、本来コ
ンタクトホールのみ形成の必要のあるシリサイド膜がグ
リッドラインにも形成されることにより、次のような問
題点があった。

【００１３】（１）一層・二層配線膜のドライエッチン
グでのオーバーエッチング工程にてグリッドラインのシ
リサイド膜がエッチングされるが、フッ素ラジカルでの
エッチレートが遅く（特に白金シリサイド）生成物の沸
点が高いことから、メタル専用ドライエッチング装置に
汚染やパーティクルの増加が見られ、装置の専用化とメ
ンテ周期の短縮が必要である。

【００１４】（２）一層配線膜の反射防止膜とゲートポ
リシリコンのドライエッチや、ビァホールのドライエッ
チングとＬＤＤサイドウォールのエッチバックや、パッ
シベーションのドライエッチングとＬＯＣＯＳのＳｉ₃
Ｎ₄ のエッチングにおいて、各々シリコンエッチャー・
酸化膜エッチャー・窒化膜エッチャーが汚染の問題より
共通化できず装置の専用化が必要である。

【００１５】（３）一層配線より多層配線までの繰り返
しのドライエッチングにてシリサイド膜エッチよりシリ
コン基板がエッチングされており、ウェット洗浄（ＨＦ
系）でシリサイド膜の剥離が発生する。 （４）アッセンブリー工程でグリッドラインのシリサイ
ド膜が剥離し、ワイヤ／基板間ショート不良が発生す
る。

【００１６】（５）グリッドラインにシリサイド膜の形
成を防止するためにＣＶＤ膜を残すと、アッセンブリー
工程のダイシングにてチップ歩留まりが低下する。つま
り、チッピング不良が発生する。 以上のような問題点があり、技術的に満足できるものは
得られなかった。本発明は、上記問題点を除去し、工程
数の増加がなく、グリッドラインにシリサイド膜の形成
を防止し、しかも、グリッドラインのＣＶＤ膜を全て除
去できる、優れた半導体集積回路装置のグリッドライン
製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、コンタクトホール内に自己整合でシリサ
イド層を形成する工程を有する半導体集積回路装置のグ
リッドライン製造方法において、グリッドライン領域の
少なくともアライメントマーク形成予定領域に高融点金
属とは反応しない膜を形成する工程と、素子と配線膜を
絶縁する絶縁膜を生成する工程と、コンタクトホール形
成工程と、グリッドライン領域の絶縁膜を除去する工程
と、シリサイドを形成するための高融点金属膜を生成す
る工程と、コンタクトホールの基板と高融点金属膜とを
反応させる熱処理工程と、未反応の高融点金属膜を除去
する工程とを施すようにしたものである。

【００１８】

【作用】アライメントマーク形成予定領域に形成された
膜はコンタクトホールのシリサイド化の時、グリッドラ
インのシリサイド化を防止するよう作用する。

【００１９】したがって、コンタクトホール形成工程で
グリッドライン領域の絶縁膜をエッチングしてグリッド
ラインを形成しても、コンタクトホールに自己整合的に
シリサイド層形成工程でグリッドラインにはシリサイド
層は形成しない。

【００２０】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１及び図２は本発明の第１の実
施例を示す半導体集積回路装置のグリッドライン製造工
程断面図である。なお、従来例と同一部分については同
じ符号を付与している。

【００２１】（１）まず、図１（ａ）に示すように、シ
リコン基板１００に周知のＬＯＣＯＳ技術を用いてフィ
ールド酸化膜１０１を設け、素子領域１０２とグリッド
ライン領域１０３をそれぞれ形成する。グリッドライン
領域１０３はウエハ１０４が集積回路として完成後、チ
ップに分割する際ダイヤモンドソー（カッター）でカッ
ティングするための領域であり、一般的に１００μｍ前
後の幅が準備される。

【００２２】（２）次に、図１（ｂ）に示すように、こ
のウエハ１０４にゲート酸化を行ない、膜厚として１０
０〜２００Åのゲート酸化膜１０を形成し、減圧ＣＶＤ
法にてポリシリコン膜１１を１５００〜２０００Å生成
し、更にスパッタ法によりタングステンシリサイド膜
（以下、ＷＳｉｘという）１２を２０００〜２５００Å
生成後、周知のホトリソ・エッチング技術を用いて、こ
こでは省略したが、素子ゲートパターンとグリッドライ
ンを残し、パターン１３を形成する。下層に不純物とし
てリンをシート抵抗で１０〜２０Ω／□添加したポリシ
リコン膜１１と上層としてＷＳｉｘ１２で構成されてい
る。

【００２３】（３）次に、図１（ｃ）に示すように、上
記ウエハ１０４にここでは省略したが、ゲート以降の素
子形成工程が終了後、素子間の配線のためＣＶＤ技術で
形成した絶縁膜１０５と、それに先立ち絶縁膜１０５の
不純物の流入を阻止するための熱酸化膜１０６を形成し
たもので、その後、周知のホトリソ・エッチング技術を
用いて、コンタクトホール１０７とグリッドライン１０
８を形成する。

【００２４】（４）次に、図１（ｄ）に示すように、上
記ウエハ１０４に白金１１２を２００〜１０００Åスパ
ッタ法を用いて成膜後、５００〜６００℃で２０分不活
性雰囲気中で熱処理を行なう。コンタクトホール１０７
には白金シリサイドが形成される。一方、グリッドライ
ン１０８では表面がＷＳｉｘであるため白金シリサイド
は形成されない。

【００２５】（５）次に、図１（ｅ）に示すように、上
記ウエハを王水エッチ処理を行なう。絶縁膜１０５上と
グリッドライン１０８上の白金１１２は除去され、耐王
水性のある白金シリサイドであるコンタクトホール１０
７には白金シリサイド膜１１３が形成される。 （６）次に、図１（ｆ）に示すように、ウエハ１０４に
配線膜としてバリアメタル（Ｔｉ／Ｗ）１１５を１００
０〜２０００Åと、アルミニウム膜１１６を５０００〜
６０００Åと、サブミクロン幅の配線形成に必要な、反
射防止膜としてアモルファス−Ｓｉ膜１１７を５００Å
程度スパッタ技術にて生成し、周知のホトリソ技術にて
レジストパターン１１８を形成後、ドライエッチング技
術にて、アモルファス−Ｓｉ膜１１７及びアルミニウム
膜１１６の順にエッチングを行ない、バリアメタル１１
５はＳＦ₆ ＋ＣＨＣｌ₃ 系のプラズマドライエッチを５
０％程度のオーバーエッチを行なったもので、グリッド
ライン１０８のＷＳｉｘ１２は除去される。

【００２６】（７）次に、図２（ａ）に示すように、上
記ウエハ１０４のレジストパターン１１８を除去し、Ｃ
Ｆ₄ ＋Ｏ₂ 系プラズマエッチングを行なったもので、ア
モルファス−Ｓｉのエッチングに対し１００％のオーバ
ーエッチを行なうことで、ポリシリコン膜１１が除去さ
れたグリッドライン１０８と一層配線膜１１９を形成す
る。

【００２７】（８）次に、図２（ｂ）に示すように、上
記ウエハ１０４に多層配線の層間絶縁膜１２０をＣＶＤ
技術とＳＯＧ（スピンオングラス）技術にて１μｍの膜
厚を生成したもので、グリッドライン１０８はゲート酸
化膜と層間絶縁膜１２０とで構成された膜となってい
る。 （９）次に、図２（ｃ）に示すように、周知のホトリソ
技術にてここでは示していないが、一層配線膜１１９と
二層配線膜をつなぐビァホールパターンとグリッドライ
ンを含むレジスト１２１を形成し、ドライエッチングを
オーバーエッチ５０％行なったものであり、グリッドラ
イン１０８の全てのＣＶＤ膜と熱酸化膜は除去できる。

【００２８】（１０）次に、図２（ｄ）に示すように、
上記ウエハ１０４のレジスト１２１を除去し、二層配線
膜１２２をスパッタ技術にて生成し、周知のホトリソ技
術にてレジスト１２３を形成し、ドライエッチングにて
グリッドライン１０８と二層配線膜１２２を形成する。 （１１）次に、図２（ｅ）に示すように、上記ウエハ１
０４のレジスト１２３を除去し、パッシベーション膜１
２４をＣＶＤ技術にて生成し、ここでは図示していない
が、ボンディングパッドが開口しているパターンと、グ
リッドラインが開口しているレジスト１２５を周知のホ
トリソ技術で形成し、ドライエッチングでボンディング
パッドとグリッドライン１０８を形成したものである。

【００２９】第１の実施例では、グリッドラインの表面
がＷＳｉｘであるためであると推定され、（１）ＷＳｉ
ｘの表面は通常のシリコン基板の表面より自然酸化膜の
生成速度が二倍以上あり、スパッタ前洗浄終了後、素早
くシリサイド反応に影響する酸化膜が生成している。
（２）シリサイド反応の温度は６００℃どまりで処理時
間は２０分程度であるため、ＰｔはＷＳｉｘ中を移動で
きず、ＷＳｉｘより供給できるＳｉもごく少量と考えら
れ、その結果ＰｔとＷＳｉｘ界面にできる白金シリサイ
ドは薄いＰｔリッチの膜で、かつ、シリサイド膜下には
Ｗ膜の構成となっており、王水エッチングで溶解してい
る。以上の２点より白金シリサイドは生成しないと考え
ている。このことから白金汚染は皆無となるため、エッ
チング装置の専用化の必要性やシリサイド膜の剥離の問
題点もなくなった。

【００３０】また、一層配線のバリアメタルにＴｉＷを
使用していることと、そのエッチングにＳＦ₆ ＋ＣＨＣ
ｌ₃ 系のプラズマを使用しているため、エッチングレー
トにおいて、ＷＳｉｘ／ＴｉＷが二倍以上あり、ＴｉＷ
のオーバーエッチング工程で５０％程度のエッチングで
グリッドラインのＷＳｉｘは除去される。続いて一層配
線上のアモルファス−Ｓｉのエッチングにおいては、ア
モルファス−Ｓｉを完全に除去する必要性よりオーバー
エッチング工程において１００％程度のエッチングを行
なっているため、グリッドラインはリンを多量に含有し
たポリシリコン膜であり、ゲート酸化膜を残しポリシリ
コンは除去される。そしてビァホールエッチにおいて、
層間絶縁膜は１μｍあり、グリッドラインの酸化膜はわ
ずかなオーバーエッチ時間の追加で除去することができ
る。

【００３１】図６〜図８は本発明の第２の実施例を示す
半導体集積回路装置の平面図及び工程断面図である。な
お、第１の実施例と同一部分については同じ符号を付与
している。

【００３２】図６は第２の実施例の平面図であり、第２
の実施例の工程断面図である図７及び図８の説明のため
に示してある。図６において、素子領域１０２は隣のチ
ップの素子領域１０２ａとグリッドライン１０３によっ
て分離されている。グリッドライン１０３には、アライ
メント領域１２８が素子領域１０２，１０２ａ間に設け
られている。図７及び図８は素子領域１０２及びグリッ
ドライン１０３の断面図であるＡ−Ａ′線断面図（図７
（ａ１）〜（ｆ１）及び図８（ａ１）〜（ｅ１））及び
アライメント領域１２８の断面図であるＢ−Ｂ′線断面
図（図７（ａ２）〜（ｆ２）及び図８（ａ２）〜（ｅ
２））であり、以下これらの図を用いて本発明の第２の
実施例を説明する。

【００３３】まず、図７（ａ１）に示すようにシリコン
基板１００に周知のＬＯＣＯＳ技術を用いてフィード酸
化膜１０１を設け、素子領域１０２とグリッドライン領
域１０３をそれぞれ形成したウエハ１０４を用意する。
グリッドライン領域１０３はウエハ１０４が集積回路と
して完成後、チップに分割するさいダイヤモンドソーカ
ッターでカッティングするための領域であり一般的に１
００μｍ前後の幅を有する。一方図７（ａ２）に示すよ
うにアライメントマーク領域１２８は全域にフィールド
酸化膜１０１が形成されている。

【００３４】次に、図７（ｂ１）に示すように、上記ウ
エハ１０４に本断面図では省略したが、素子の形成工程
を行なった後、素子間の配線のためのＣＶＤ技術で形成
したＳｉＯ₂ を主とした絶縁膜１０５を５０００〜７０
００Åの膜と、それに先立ち絶縁膜１０５の不純物の流
入を阻止するための熱酸化膜１０６を２００Å形成す
る。また図７（ｂ２）に示すように、アライメントマー
ク領域１２８にも絶縁膜１０５がフィールド酸化膜１０
１上に形成される。その後、周知のホトリソ・エッチン
グ技術を用いて、図７（ｃ１）に示すようにコンタクト
ホール１０７を形成し、グリッドライン領域１０３には
絶縁膜１０５をそのまま残す。また図７（ｃ２）に示す
ようにアライメントマーク領域１２８においてもホトリ
ソでアライメントを行うためのアライメントマーク領域
のグリッドライン（以後第２グリッドラインと表記す
る。）１２９が形成される。

【００３５】次に、上記ウエハ１０４に白金１１２を２
００〜１０００Åスパッタ法を用いて成膜後、５００〜
６００℃で２０分不活性雰囲気中で熱処理を行う。この
熱処理により、コンタクトホール１０７には白金シリサ
イドが形成される。一方グリッドライン領域１０３では
白金１１２が酸化膜の絶縁膜１０５上に形成されている
ため白金シリサイドは形成されない。同様に図７（ｄ
２）に示すように第２グリッドライン１２９にも白金シ
リサイドは形成されない。

【００３６】この後、ウエハ１０４に王水エッチ処理を
行ない、絶縁膜１０５上と第２グリッドライン１２９上
の白金１１２は除去され、コンタクトホール１０７には
耐王水エッチ性のある白金シリサイド膜１１３が残され
る（図７（ｅ１），（ｅ２））。さらに、図１（ｆ
１），（ｆ２）に示すようにウエハ１０４に配線膜とし
てバリアメタルＴｉ／Ｗ１１５を１０００〜２０００
Å、アルミニュウム膜１１６を５０００〜６０００Å、
サブミクロン幅の配線形成に必要な、反射防止膜として
α−Ｓｉ膜１１７を５００Å程度スパッタ技術にて生成
する。周知のホトリソ技術にてレジストパターン１１８
をα−Ｓｉ膜１１７上に形成後Ｄｒｙエッチ技術にて、
α−Ｓｉ膜１１７及びアルミニュウム膜１１６の順にエ
ッチングを行なう。バリアメタル１１５のプラズマＤｒ
ｙエッチを５０％程度のオーバーエッチを行なってもグ
リッドライン領域１０３と第２グリッドライン１２９に
は白金シリサイドは無く、汚染を生じる事はない。

【００３７】次に、図８（ａ１），（ａ２）に示すよう
に、レジストパターン１１８を除去した後、ＣＦ₄ ＋Ｏ
₂ 系プラズマエッチを行なうことにより、アルミニュウ
ム膜１１６上のα−Ｓｉ膜１１７を除去して、一層配線
膜１１９を形成する。α−Ｓｉ膜１１７のエッチングを
オーバーエッチで行なっても第２グリッドライン１２９
を含め白金汚染は無い。この後図８（ｂ１）に示すよう
に、多層配線の層間絶縁膜１２０をＣＶＤ技術とＳＯＧ
（スピンオングラス）技術にて１μｍの膜厚生成するこ
とにより、グリッドライン領域１０３には絶縁膜１０５
と層間絶縁膜１２０とで構成された複合膜が形成され
る。一方、図８（ｂ２）に示すように第２グリッドライ
ン１２９にはフィールド酸化膜１０１と層間絶縁膜１２
０とで構成された複合膜が形成される。

【００３８】さらに、周知のホトリソ技術にて本断面図
には示していないが、一層配線膜１１９と二層配線膜を
つなぐビァホールパターンとグリッドラインパターンを
含むレジスト１２１を層間絶縁膜１２０上に形成し、Ｃ
Ｆ₄ ＋ＣＨＦ₃ ガス系を用いて、ナローギャプ平行平板
型ＲＩＥでエッチングをオーバーエッチ５０〜１００％
で行なう。グリッドライン１０８の全てのＣＶＤ膜即
ち、層間絶縁膜１２０及び絶縁膜１０５と熱酸化膜１０
６は除去できる（図８（ｃ１））。一方、第２グリッド
ライン１２９でもレジスト１２１をマスクに層間絶縁膜
１２０と絶縁膜１０５の半分程度の膜厚であるフィール
ド酸化膜１０１が（本エッチング条件での熱酸化膜のエ
ッチングレートはＣＶＤ膜の７０％程度である）同様に
エッチング除去され、グリッドライン１０８が形成され
る（図８（ｃ２））。

【００３９】さらに、図８（ｄ１），（ｄ２）に示すよ
うに、レジスト１２１を除去し、二層配線膜１２２をス
パッタ技術にて生成し、周知のホトリソ技術にてレジス
ト１２３を形成し、Ｄｒｙエッチにて二層配線材料が残
留していないグリッドライン１０８と二層配線１２２を
形成する。最後に、図８（ｅ１），（ｅ２）に示すよう
に、レジスト１２３を除去し、パッシベーション膜１２
４をＣＶＤ技術にて生成し、本断面図には示していない
がボンディングパッドが開口しているパターンとグリッ
ドラインが開口しているレジスト１２５を周知のホトリ
ソ技術で形成し、Ｄｒｙエッチでボンディングパッドと
グリッドライン１０８を形成する。

【００４０】以上説明したように、第２の実施例では、
多層配線の層間絶縁膜にＣＶＤ酸化膜を用いており、そ
して一層配線と二層配線とを結合するためのビァホール
のエッチングにＣＦ₄ ＋ＣＨＦ₃ ガス系ナローギャプ平
行平板型ＲＩＥを用いてオーバーエッチ５０〜１００％
でグリッドラインのエッチングを行なっているため、層
間絶縁膜下の絶縁膜と熱酸化膜はグリッドラインより除
去され、またビァホールの側壁はエッチング時、デポ膜
で保護されるためオーバーエッチ時にビァホールの側壁
形状が樽型に変形される事も無い。又、ビァホール直下
はアルミニュウム配線でありエッチレートが極めて低い
ため多層配線の性能を損なう事は無い。

【００４１】図９（ａ），（ｂ）は本発明の第３の実施
例を示す断面図で、単層配線（一層配線）の場合を示す
ものである。図９（ａ），（ｂ）は第２の実施例の図８
（ａ１），（ａ２）の工程より一層配線１１９、絶縁膜
１０５及び第２グリッドライン１２９のフィールド酸化
膜１０１上にパッシベーション膜であるＰＳＧ膜１２６
をＣＶＤ法にて１０００〜３０００Åとプラズマ励起生
成窒化膜１２７を１μｍ程度生成後、ボンディングパッ
ドとグリッドライン１０８のパターンのあるレジスト１
２５を形成し、ＣＦ₄ 系プラズマエッチを行なったもの
である。その後第１の実施例のビァホールエッチング条
件と同様の方法でグリッドライン１０８の基板１００が
現われるまでエッチングを行ないレジスト１２５を除去
する事でグリッドライン領域１０３と第２グリッドライ
ン１２９に同時にグリッドライン１０８が形成される。

【００４２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。

【００４３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、グリッドライン領域の少なくともアライメント
マーク形成予定領域に高融点金属と反応しない膜を形成
するようにしたので、コンタクトホール形成工程でグリ
ッドライン領域の絶縁膜をエッチングしてグリッドライ
ンを形成しても、コンタクトホールに自己整合的にシリ
サイド層形成工程でグリッドラインにはシリサイド層は
形成しない。

【００４４】以上説明したように、グリッドラインのＣ
ＶＤ膜等はすべて除去されるので、アッセンブリー工程
のダイシングでのチップ歩留まりの低下も、工程数が増
加することもなく、半導体集積回路装置のグリッドライ
ンを効率的に製造することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す半導体集積回路装置のグ
リッドライン製造工程断面図（その１）

【図２】本発明の実施例を示す半導体集積回路装置のグ
リッドライン製造工程断面図（その２）

【図３】従来の半導体集積回路装置のグリッドライン製
造工程断面図（その１）

【図４】従来の半導体集積回路装置のグリッドライン製
造工程断面図（その２）

【図５】従来技術の問題点説明図

【図６】本発明の第２の実施例の断面説明図

【図７】本発明の第２の実施例の工程断面図（その１）

【図８】本発明の第２の実施例の工程断面図（その２）

【図９】本発明の第３の実施例の断面図

【符号の説明】

１０ ゲート酸化膜 １１ ポリシリコン膜 １２ タングステンシリサイド膜（ＷＳｉｘ） １３ グリッドライン残しパターン １００ シリコン基板 １０１ フィールド酸化膜 １０２ 素子領域 １０３ グリッドライン領域 １０４ ウエハ １０５ 絶縁膜 １０６ 熱酸化膜 １０７ コンタクトホール １０８ グリッドライン １１２ 白金 １１３ 白金シリサイド膜 １１５ バリアメタル（Ｔｉ／Ｗ） １１６ アルミニウム膜 １１７ アモルファス−Ｓｉ膜 １１８ レジストパターン １１９ 一層配線膜 １２０ 層間絶縁膜 １２１，１２３，１２５ レジスト １２２ 二層配線膜 １２４ パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 H01L 21/324 H01L 21/3065

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ポリサイドゲートを有する集積回路でコ
   ンタクトホール内に自己整合でシリサイド層を形成する
   工程を有する半導体集積回路装置のグリッドライン製造
   方法において （ａ）グリッドライン領域にポリサイド膜を形成する工
   程と、 （ｂ）素子と配線膜を絶縁する絶縁膜を生成する工程
   と、 （ｃ）コンタクトホール形成工程と、 （ｄ）グリッドライン領域の絶縁膜を除去する工程と、 （ｅ）ポリサイド膜を構成している第一のシリサイドと
   は異なる第二のシリサイドを形成するための高融点金属
   膜を生成する工程と、 （ｆ）コンタクトホールの基板と高融点金属膜とを反応
   させる熱処理工程と、 （ｇ）未反応の高融点金属膜を除去する工程とを含む半
   導体集積回路のグリッドライン製造方法。
2. 【請求項２】 半導体基板のアクティブ領域を囲む領域
   及びグリッドラインのアライメントマーク形成領域にフ
   ィールド酸化膜を形成する工程と、 半導体基板に形成された素子と配線層とを絶縁する絶縁
   膜を形成する工程と、 この絶縁膜の前記アライメントマーク形成領域上及び前
   記アクティブ領域上の一部を除去することにより、前記
   アクティブ領域上に前記基板が露出したコンタクトホー
   ルを形成する工程と、 この後、全面に高融点金属を形成し、熱処理することに
   よりコンタクトホールの露出した基板と高融点金属とを
   反応させる工程と、 前記未反応の高融点金属を除去する工程とを有する半導
   体集積回路のグリッドライン製造方法。