JP3997554B2

JP3997554B2 - 半導体装置の製造方法

Info

Publication number: JP3997554B2
Application number: JP12957396A
Authority: JP
Inventors: 孝好成瀬; 良彦磯部; 俊隆金丸
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 2007-10-24
Anticipated expiration: 2016-05-24
Also published as: JPH09321051A

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路等からなる半導体装置を製造する場合の製造方法を改良した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
配線ホトリソプロセスにおいて配線パターンを作成する場合、配線の微細化や多層配線化を行うと、ハレーションが発生し、これに起因して線幅細りが生ずるという問題があった。この問題を解消する方法として、配線層の上に反射防止膜（例えばＴｉＮの膜）を形成する方法が採用されており、これにより上記ハレーションの発生を防止するようにしている。
【０００３】
一方、上記反射防止膜が半導体装置のパッド部に残っていると、パッド部が変色したり、ボンディング強度が低下したりするという不具合が発生するため、反射防止膜を除去する必要があった。この場合、パッド部においては、保護膜の下に反射防止膜がある。そこで、従来構成においては、保護膜（例えばプラズマＳｉＮの膜）のうちのパッド部に対応する部分をプラズマドライエッチングにより除去する工程において、上記保護膜の除去に連続して上記反射防止膜を一緒に除去するようにしていた。
【０００４】
【発明が解決しようとする課題】
上記従来構成では、プラズマドライエッチングのエッチングレート条件を低く設定しており、２つの膜（のうちのパッド部に対応する部分）を除去するまでにかなり長い時間がかかっていた。換言すると、エッチング処理のスループットが悪かった。この場合、保護膜はエッチングレートが早い膜（即ち、第１の薄膜）であるので、保護膜の除去にはそれほど時間がかからない。これに対して、反射防止膜はエッチングレートが遅い膜（即ち、第２の薄膜）であるので、反射防止膜の除去にかなり長い時間がかかっていた。そこで、上記２つの膜の除去時間を短縮するために、プラズマドライエッチングのエッチングレート条件を高く設定することが考えられる。
【０００５】
具体的には、プラズマドライエッチングの例えばＲＦパワーを大きくしてエッチングレート条件を高くすると、２つの膜の除去時間は低いエッチングレート条件の場合よりも短くなる。しかし、エッチングの進行に伴ってウエハの温度が上昇するため、エッチングの途中でレジストの耐熱温度を越えてしまうという問題点が発生した。これは、保護膜の除去時間は、エッチングレート条件が高くなっても、エッチングレート条件が低い場合とほとんど同じである（それほど短縮されない）ため、エッチングの最初からエッチングレート条件が高いと、エッチングの途中で温度がレジストの耐熱温度を越えてしまうのである。このため、レジストの破損防止の点から、実際にはエッチングレート条件を高くすることができず、２つの膜の除去時間が長いままであり、その改善が求められていた。
【０００６】
そこで、本発明の目的は、第１の薄膜と第２の薄膜を除去するのにかかる時間を短縮することができ、しかも、プラズマドライエッチングの途中で温度がレジストの耐熱温度を越えることを防止できる半導体装置の製造方法を提供するにある。
【０００７】
【課題を解決するための手段】
請求項１の発明によれば、第１の薄膜の厚み方向の全てまたは大部分を、低いエッチングレート条件でプラズマドライエッチングする第１の工程と、この第１の工程を実行した後、ＲＦパワーを変更することにより、第１の薄膜が残っていればその残り及び第２の薄膜を、高いエッチングレート条件でプラズマドライエッチングする第２の工程とを備え、前記第１及び前記第２の工程において温度がレジストの耐熱温度まで上昇することがない構成とした。これによって、第１の工程により第１の薄膜の全てまたは大部分が除去され、しかも、温度がレジスト耐熱温度まで上昇することもない。次に、第２の工程により、第１の薄膜の残り及び第２の薄膜が短い時間で除去される。このとき、エッチングレート条件を高くしているので、温度が上昇するが、第２の工程の実行時間が短いから、温度がレジスト耐熱温度まで上昇することはない。従って、第１の薄膜と第２の薄膜を除去するのにかかる時間を短縮することができ、しかも、プラズマドライエッチングの途中で温度がレジスト耐熱温度を越えることがない。
【０００８】
請求項２の発明の場合、プラズマドライエッチングのエッチングレート条件を２段階に変更する代わりに、上記エッチングレート条件を徐々に高く変更するように構成し、温度がレジストマスクの耐熱温度を超えない構成とした。この構成の場合も、第２の薄膜をエッチングするときは、エッチングレート条件が高くなるから、第２の薄膜を短い時間で除去することができる。そして、エッチングレート条件を高くした状態は、短い時間となるから、プラズマドライエッチングの途中で温度がレジスト耐熱温度を越えることはない。
【００１０】
また、請求項３の発明のように、第１の薄膜がプラズマＳｉＮ膜であると共に、第２の薄膜がＴｉＮ膜である場合に、上記した各方法でプラズマドライエッチングを行うように構成することが好ましい。この構成によれば、上記２つの薄膜を除去するのに要する時間を大幅に短縮することができ、また、レジストが壊れることもない。
【００１１】
【発明の実施の形態】
以下、本発明を集積回路の製造方法に適用した第１の実施例について図１ないし図１３を参照しながら説明する。まず、図１は集積回路１のパッド部２周辺の概略縦断面構成を示す図である。この図１に示すように、集積回路１のシリコン基板３の上には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４が形成され、このＬＯＣＯＳ酸化膜４の上にＢＰＳＧ（Boron-doped Phosphor-Silicate Glass ）膜５が形成されている。
【００１２】
上記ＢＰＳＧ膜５の上には、アルミニウムからなる第１配線層６及び層間絶縁膜７が形成されている。そして、第２配線層８が層間絶縁膜７に形成されたビア７ａ部分で第１配線層６にコンタクトするように成膜されている。この第２配線層８は、Ｔｉ膜９とＡｌＳｉＣｕ膜１０と反射防止膜１１とから構成されている。上記反射防止膜１１は、ＴｉＮ膜から構成されており、そのうちのパッド部２に対応する部分には開口部１１ａが形成されており、ＡｌＳｉＣｕ膜１０が露出するようになっている。尚、反射防止膜１１の膜厚は、例えば３００オングストロームとなるように設定されている。また、この反射防止膜１１が本発明の第２の薄膜、即ち、エッチングレートの遅い第２の薄膜を構成している。
【００１３】
更に、集積回路１の上部には、プラズマＳｉＮ膜からなる保護膜１２が形成されている。この保護膜１２のうちのパッド部２に対応する部分には、開口部１２ａが形成されており、ＡｌＳｉＣｕ膜１０が露出するように構成されている。この構成の場合、ＡｌＳｉＣｕ膜１０の露出部分にワイヤ（ＣｕやＡｌ等の細線）をボンディングする構成となっている。尚、上記パッド部２は、集積回路１のチップの上面周縁部に多数設けられている。また、上記保護膜１２の膜厚は、例えば１６０００オングストロームとなるように構成されている。そして、この保護膜１２が本発明の第１の薄膜、即ち、エッチングレートの早い第１の薄膜を構成している。更に、この第１の薄膜（保護膜１２）の下側に前記第２の薄膜（反射防止膜１１）が設けられる構成となっている。
【００１４】
次に、上記した構成の集積回路１（のパッド部２）を製造する工程について図２ないし図１３を参照して説明する。まず、シリコン基板３上に、ＬＯＣＯＳ酸化膜４、ＢＰＳＧ膜５並びに図示しないトランジスタやコンタクトホールを予め形成しておく。
【００１５】
そして、図２に示すように、このシリコン基板３のＢＰＳＧ膜５上に例えばＡｌ製の第１配線層６を形成する。この場合、Ａｌ膜をスパッタ法で成膜した後、レジストマスク（図示しない）を使ってマイクロ波ドライエッチングプロセスでエッチングすることにより、所定のパターン形状の第１配線層６を形成するように構成されている。
【００１６】
続いて、図３に示すように、ＢＰＳＧ膜５及び第１配線層６の上に、プラズマＣＶＤ法により層間絶縁膜７を形成する。更に、図４に示すように、層間絶縁膜７に上層配線とのコンタクトのためのビアホール７ａを形成するために、レジストマスクにイオン反応性プラズマエッチングすることにより層間絶縁膜７をエッチングする。このエッチングによりビアホール７ａが形成される。この後、図５に示すように、層間絶縁膜７の上に第２配線層８をスパッタ法で成膜する。この第２配線層８は、Ｔｉ膜９と、ＡｌＳｉＣｕ膜１０と、ＴｉＮ膜からなる反射防止膜１１とをこの順に積層して構成されている。
【００１７】
そして、図６に示すように、第２配線層８が所定のパターン形状となるようにパターン形成する。この場合、レジストマスク（図示しない）を使ってマイクロ波ドライエッチングすることにより、パターン形成する構成となっている。尚、上記工程（即ち、配線ホトリソプロセス）において、レジストマスクを形成する際に、第２配線層８の反射防止膜１１によってハレーションの発生を防止し、もって、上記ハレーションによる第２配線層８に線幅細りが生ずることを防止している。
【００１８】
続いて、図７に示すように、第２配線層８及び層間絶縁膜７の上に、プラズマＳｉＮ膜からなる保護膜１２をプラズマＣＶＤ法で形成する。そして、図８に示すように、保護膜１２の上に、保護膜エッチングのためのレジストマスク１３をホトリソプロセスによりパターン成形する。これにより、保護膜１２の上に形成されたレジストマスク１３に、所定のパターンの開口部１３ａが形成される。尚、レジストマスク１３の膜厚は、例えば２μｍとなるように構成されている。
【００１９】
次に、図９に示すように、レジストマスク１３で保護膜１２をプラズマドライエッチングすることにより、保護膜１２のうちのレジストマスク１３の開口部１３ａに対応する部分が全て除去される。これにより、保護膜１２に開口部１２ａが形成される。尚、上記プラズマドライエッチングは等方的に実行される。この場合、保護膜１２を上記プラズマドライエッチングする工程が本発明の第１の工程を構成している。そして、この第１の工程のプラズマドライエッチングは、下記の表１の条件で実行されるように構成されている。この表１の条件は、低いエッチングレート条件に相当している。尚、上記した膜厚が１６０００オングストローム程度の保護膜１２は、表１の条件でプラズマドライエッチングすると、約８０秒程度で図９に示す状態まで（即ち、厚み方向の全てが）除去される。
【００２０】
【表１】

【００２１】
この後、プラズマドライエッチングのエッチングレート条件を高いエッチングレート条件、具体的には、下記の表２の条件に変える。この場合、プラズマドライエッチングの例えばＲＦパワー（高周波出力）を３００Ｗから５００Ｗに変更している。そして、この表２の条件で反射防止膜１１をプラズマドライエッチングすることにより、図１０に示すように、反射防止膜１１のうちのレジストマスク１３の開口部１３ａ（即ち、保護膜１２の開口部１２ａ）に対応する部分を除去する。これにより、反射防止膜１１に開口部１１ａが形成される。
【００２２】
【表２】

【００２３】
この場合、反射防止膜１１を上記表２の条件でプラズマドライエッチングする工程が本発明の第２の工程を構成している。また、この第２の工程のプラズマドライエッチングのエッチングレート条件、即ち、表２の条件は、高いエッチングレート条件に相当している。尚、上記した膜厚が３００オングストローム程度の反射防止膜１１は、表２の条件でプラズマドライエッチングすると、約５０秒程度で図１０に示す状態まで除去される。また、第２配線層８のＡｌＳｉＣｕ膜１０は、上記したプラズマドライエッチングではほとんどエッチングされることがない。
【００２４】
そしてこの後、図１１に示すように、Ｏ_２プラズマアッシングと有機レジスト剥離液とでレジストマスク１３を除去する。これにより集積回路１のパッド部２の製造が完了する。
【００２５】
このような構成の本実施例によれば、集積回路１のパッド部２の製造時において、保護膜１２及び反射防止膜１１をエッチングにより除去する場合に、保護膜１２（第１の薄膜）の厚み方向の全てを低いエッチングレート条件（表１の条件）でプラズマドライエッチングする第１の工程と、反射防止膜１１（第２の薄膜）を高いエッチングレート条件（表２の条件）でプラズマドライエッチングする第２の工程とを備えた。これによって、第１の工程により保護膜１２の全てが短い時間、具体的には約８０秒程度で除去される。そしてこの場合、エッチングレート条件が低いから、温度がレジスト耐熱温度まで上昇することもない。
【００２６】
次に、第２の工程により、反射防止膜１１が短い時間、具体的には約５０秒程度で除去される。このとき、エッチングレート条件を高くしているので、ウエハの温度が上昇するが、第２の工程の実行時間が短いから、温度がレジスト耐熱温度まで上昇することはない。従って、保護膜１２と反射防止膜１１をプラズマドライエッチングして除去するのにかかる時間を従来構成に比べて短縮することができ（即ち、スループットを向上させることができ）、しかも、プラズマドライエッチングの途中で温度がレジスト耐熱温度を越えることがない。
【００２７】
ここで、反射防止膜（ＴｉＮ膜）１１のエッチングレートとプラズマドライエッチングのＲＦパワーとの関係を図１２の曲線Ａで示す。また、保護膜（ＳｉＮ膜）１２のエッチングレートとプラズマドライエッチングのＲＦパワーとの関係を図１２の曲線Ｂで示す。上記図１２から、ＲＦパワーを高くすると、反射防止膜１１のエッチングレートが高くなること、即ち、反射防止膜１１をプラズマドライエッチングして除去するのにかかる時間を短縮できることが分かる。これに対して、ＲＦパワーを高くしても、保護膜１２のエッチングレートはそれほど変化しない（高くならない）こと、即ち、保護膜１２をプラズマドライエッチングして除去するのにかかる時間をそれほど短縮できないことが分かる。
【００２８】
また、ＲＦパワーが５００Ｗのときの、プラズマドライエッチングの実行時間と、ウエハの温度との関係を図１３の曲線Ｃで示す。この図１３から、ＲＦパワーが５００Ｗであると、プラズマドライエッチングの実行時間が１００秒を少し越えたぐらいで、ウエハの温度がレジスト耐熱温度（１２５℃）に達することがわかる。これにより、上記第２の工程を１００秒以内の適当な設定時間だけ実行するように構成しても、問題ないことがわかる。
【００２９】
ところで、従来構成においては、表１のエッチングレート条件で保護膜１２と反射防止膜１１をプラズマドライエッチングしていた。そして、この場合、保護膜１２をプラズマドライエッチングするのに約８０秒程度かかり、更に、反射防止膜１１をプラズマドライエッチングするのに約２００秒程度かかっており、合わせて２８０秒程度かかっていた。
【００３０】
これに対して、上記実施例の場合、保護膜１２をプラズマドライエッチングするのに約８０秒程度かかり、反射防止膜１１をプラズマドライエッチングするのに約５０秒程度かかるだけであるから、合わせて１３０秒程度となる。従って、２つの膜１２、１１をプラズマドライエッチングするのに要する時間を、従来構成に比べて大幅に短縮することができる。
【００３１】
尚、比較例として、２つの膜１２、１１を表２の条件でプラズマドライエッチングした場合は、保護膜１２をプラズマドライエッチングするのに約８０秒程度かかり、反射防止膜１１をプラズマドライエッチングするのに約５０秒程度かかるから、合わせて１３０秒程度となる。このため、図１３から、ウエハ温度がレジスト耐熱温度を越えてしまうことがわかる。
【００３２】
また、上記実施例では、プラズマドライエッチングのエッチングレート条件を高くするのに当たって、ＲＦパワーを高くするように構成した。これにより、エッチングレート条件を速やかに高く変更することができるから、エッチングに要する作業時間の短縮に寄与させることができる。更に、上記実施例では、第１の工程で、保護膜１２の厚み方向の全てをエッチングして除去する構成としたので、工程の管理が容易である。
【００３３】
図１４及び図１５は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同じ部分には、同じ符号を付している。上記第２の実施例では、第１の工程において、図１４に示すように、保護膜１２（第１の薄膜）の厚み方向の大部分を低いエッチングレート条件（前記表１の条件）でプラズマドライエッチングするようにしている。これにより、第１の工程が完了した状態では、保護膜１２に残り部分１２ｂが残る。この構成の場合、保護膜１２の残り部分１２ｂの厚み寸法を測定器により測定しながら、エッチングするように構成すれば良い。また、エッチング時間を細かくコントロールすることにより、保護膜１２に残り部分１２ｂが一部残るようにエッチングしても良い。
【００３４】
この後、第２の工程では、図１５に示すように、保護膜１２の残り部分１２ｂ及び反射防止膜１１（第２の薄膜）を高いエッチングレート条件（前記表２の条件）でプラズマドライエッチングするようにしている。尚、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
【００３５】
尚、上記各実施例では、エッチングレート条件を変更するに際して、ＲＦパワーを変えるように構成したが、これに限られるものではなく、温度またはガス比を変えるように構成しても良い。この場合、ＲＦパワー、温度またはガス比のいずれか一つを変更しても良いし、いずれか２つを変更しても良いし、３つを変更しても良い。
【００３６】
また、上記各実施例では、エッチングレート条件を２段階に変更する構成としたが、これに代えて、プラズマドライエッチングの実行時にエッチングレート条件を多段階に変更する、例えばエッチングの進行に伴って徐々に高く変更する構成としても良い。
【００３７】
更にまた、パッド部２にワイヤをボンディングするとき（フリップチップを含む）に、パッド部２に反射防止膜１１が存在しないように構成すれば良いのであるから、保護膜１２をプラズマドライエッチングする工程の実行後、ワイヤをボンディングする工程の実行前の間の適当な時期に、反射防止膜１１をプラズマドライエッチングする工程を設けるように構成しても良い。また、上記実施例では、集積回路を製造する場合に適用したが、これに限られるものではなく、トランジスタやサイリスタ等を製造する場合に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す集積回路のパッド部周辺の縦断面図
【図２】パッド部を製造する工程を説明するための縦断面図
【図３】パッド部を製造する工程を説明するための縦断面図
【図４】パッド部を製造する工程を説明するための縦断面図
【図５】パッド部を製造する工程を説明するための縦断面図
【図６】パッド部を製造する工程を説明するための縦断面図
【図７】パッド部を製造する工程を説明するための縦断面図
【図８】パッド部を製造する工程を説明するための縦断面図
【図９】パッド部を製造する工程を説明するための縦断面図
【図１０】パッド部を製造する工程を説明するための縦断面図
【図１１】パッド部を製造する工程を説明するための縦断面図
【図１２】反射防止膜のエッチングレート及び保護膜とプラズマドライエッチングのＲＦパワーとの各関係を示す図
【図１３】ＲＦパワーが５００Ｗのときの、プラズマドライエッチングの実行時間と、ウエハの温度との関係を示す図
【図１４】本発明の第２の実施例を示す図９相当図
【図１５】図１０相当図
【符号の説明】
１は集積回路（半導体装置）、２はパッド部、３はシリコン基板、４はＬＯＣＯＳ酸化膜、５はＢＰＳＧ膜、６は第１配線層、７は層間絶縁膜、８は第２配線層、９はＴｉ膜、１０はＡｌＳｉＣｕ膜、１１は反射防止膜（第２の薄膜）、１２は保護膜（第１の薄膜）、１３はレジストマスクを示す。

Claims

エッチングレートの早い第１の薄膜とこの第１の薄膜の下側に設けられ前記第１の薄膜よりもエッチングレートの遅い第２の薄膜を、レジストをマスクとして形成した状態でプラズマドライエッチングする工程を備えて成る半導体装置の製造方法において、
前記工程を、
前記第１の薄膜の厚み方向の全てまたは大部分を、低いエッチングレート条件でプラズマドライエッチングする第１の工程と、
この第１の工程を実行した後、ＲＦパワーを変更することにより、前記第１の薄膜が残っていればその残り及び前記第２の薄膜を、高いエッチングレート条件でプラズマドライエッチングする第２の工程とから構成し、
前記第１及び前記第２の工程において温度が前記レジストの耐熱温度まで上昇することがないことを特徴とする半導体装置の製造方法。
エッチングレートの早い第１の薄膜とこの第１の薄膜の下側に設けられ前記第１の薄膜よりもエッチングレートの遅い第２の薄膜を、レジストマスクでプラズマドライエッチングする工程を備えて成る半導体装置の製造方法において、
前記工程の実行時に、ＲＦパワーを変更することにより、プラズマドライエッチングのエッチングレート条件を徐々に高く変更するように構成し、温度が前記レジストマスクの耐熱温度を超えないことを特徴とする半導体装置の製造方法。
前記第１の薄膜をプラズマＳｉＮ膜から構成すると共に、前記第２の薄膜をＴｉＮ膜から構成したことを特徴とする請求項１または２記載の半導体装置の製造方法。