JP2005101287A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2005101287A JP2005101287A JP2003333303A JP2003333303A JP2005101287A JP 2005101287 A JP2005101287 A JP 2005101287A JP 2003333303 A JP2003333303 A JP 2003333303A JP 2003333303 A JP2003333303 A JP 2003333303A JP 2005101287 A JP2005101287 A JP 2005101287A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- protective film
- insulating protective
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 フューズ上の層間絶縁膜の膜厚の制御とメタルパッド部の開孔を同時に行うことができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板上に形成された第1の層間絶縁膜1の所定領域に第1の金属配線2を形成する工程と、第1の層間絶縁膜1及び第1の金属配線2上に第2の層間絶縁膜3を形成する工程と、第2の層間絶縁膜3上に所定パターンの第2の金属配線4を形成する工程と、第2の層間絶縁膜3及び第1の金属配線4上に、第1の絶縁保護膜5、第2の絶縁保護膜6を順次形成する工程と、第2の絶縁保護膜6の、第1の金属配線上2及び第2の金属配線4上の所定領域に、第1の絶縁保護膜3に到達する開孔部を形成する工程と、開孔部底部の第1の絶縁保護膜5を除去する工程を備える。
【選択図】 図1
【解決手段】 半導体基板上に形成された第1の層間絶縁膜1の所定領域に第1の金属配線2を形成する工程と、第1の層間絶縁膜1及び第1の金属配線2上に第2の層間絶縁膜3を形成する工程と、第2の層間絶縁膜3上に所定パターンの第2の金属配線4を形成する工程と、第2の層間絶縁膜3及び第1の金属配線4上に、第1の絶縁保護膜5、第2の絶縁保護膜6を順次形成する工程と、第2の絶縁保護膜6の、第1の金属配線上2及び第2の金属配線4上の所定領域に、第1の絶縁保護膜3に到達する開孔部を形成する工程と、開孔部底部の第1の絶縁保護膜5を除去する工程を備える。
【選択図】 図1
Description
本発明は、不良回路切断を目的としたフューズを有する半導体装置の製造方法及び半導体装置に関する。
一般に高集積化された半導体装置においては、不良回路が発生した際に代替する冗長回路が設けられている。不良回路にはフューズが接続されており、フューズにレーザーを照射して切断(フューズブロー)することにより、不良回路が切断される。このようなフューズの構造を図8に示す。図に示すように、層間絶縁膜11、13、絶縁保護膜16が順次積層されており、層間絶縁膜13の下にフューズが形成されている。そして、フューズ12上の絶縁保護膜16には、層間絶縁膜13に到達する開孔部が設けられている。すなわち、フューズ12上には層間絶縁膜13が形成されており、確実にフューズブローするためには、この層間絶縁膜13の膜厚dをレーザー装置能力により制限される膜厚規格内に制御する必要がある。
図9、10にこのようなフューズを有する半導体装置の製造工程を示す。先ず、図9に示すように、素子領域の形成された半導体基板(図示せず)上に形成された層間絶縁膜11の所定領域に、フューズとなるメタル配線層を形成する溝を形成する。そして、スパッタ法によりTaN膜12a、Cu膜12bを順次堆積し、さらにメッキ法によりCu膜12cを堆積した後、溝部分以外の金属膜を除去し、フューズ12を形成する。
次いで、図10に示すように、層間絶縁膜13を形成し、所定領域に外部リードと接続するメタルパッド14を形成した後、全面にパッシベーション膜となる絶縁保護膜16を形成する。そして、RIE(Reactive Ion Etching)法によりフューズ12上のパッシベーション膜16を除去し、層間絶縁膜13を、所定の膜厚となるように加工するとともに、メタルパッド14上のパッシベーション膜16を除去し、メタルパッド14を露出させる。
このように、フューズを有する半導体装置において、フューズ上のパッシベーション膜/層間絶縁膜のRIE加工と、メタルパッド上のパッシベーション膜のRIE除去は、一括加工され、工程数削減が図られている。
一方、フューズ上のパッシベーション膜/層間絶縁膜のRIE加工において、層間絶縁膜成膜時の膜厚やRIE加工時のウエーハ面内でのばらつき、エッチングレートの変動などにより、全てのフューズ上の層間絶縁膜の膜厚にはばらつきがあり、エッチング量としても、メタルパッド上のパッシベーション膜のRIE除去におけるそれとは異なっている。
これまでは、加工時のばらつき、エッチング量の差異があっても、プロセスマージンが比較的大きく、通常の工程管理でも対応可能であったが、微細化が進み、プロセスマージンが小さくなると、双方の規格を満たすように一括加工行うことは困難となってきた。例えば、メタルパッド14上のパッシベーション膜16を除去する条件でRIEを行うと、フューズ12上の層間絶縁膜厚d’が規格を外れてしまい、フューズブロー時のエネルギが強くなりすぎるなど、歩留り低下の要因となる。
そこで、本発明は、従来の問題を取り除き、フューズ上の層間絶縁膜の膜厚の制御とメタルパッド部の開孔を同時に行うことができる半導体装置の製造方法及び半導体装置を提供することを目的とするものである。
本発明の一態様によれば、半導体基板上に形成された第1の層間絶縁膜の所定領域に第1の金属配線を形成する工程と、前記第1の層間絶縁膜及び前記第1の金属配線上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜上に所定パターンの第2の金属配線を形成する工程と、前記第2の層間絶縁膜及び前記第2の金属配線上に、第1の絶縁保護膜、第2の絶縁保護膜を順次形成する工程と、前記第2の絶縁保護膜の、前記第1の金属配線上及び前記第2の金属配線上の所定領域に、前記第1の絶縁保護膜に到達する開孔部を形成する工程と、前記開孔部底部の前記第1の絶縁保護膜を除去する工程を備えることを特徴とする半導体装置の製造方法が提供される。
また、本発明の一態様によれば、半導体基板上に形成された第1の層間絶縁膜の所定領域に形成されたフューズと、前記第1の層間絶縁膜及び前記フューズ上に形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上の所定領域に形成されたメタルパッドと、前記第2の層間絶縁膜及び前記メタルパッド上に形成された第1の絶縁保護膜と、前記第1の絶縁保護膜上に形成され、前記フューズ及び前記メタルパッド上に開孔部を有し、所定条件下における前記第1の絶縁保護膜に対するエッチング選択比が10以上である第2の絶縁保護膜を備えることを特徴とする半導体装置が提供される。
本発明の一実施態様によれば、フューズ上の層間絶縁膜の膜厚の制御とメタルパッド部の開孔を同時に行うことができる半導体装置の製造方法及び半導体装置を提供することができる。
以下本発明の実施形態について、図を参照して説明する。
図1に本発明の半導体装置を示す。素子領域の形成された半導体基板(図示せず)上に形成された層間絶縁膜1の表面領域にTaN膜2a/Cu膜2b/Cu膜2cからなるフューズ2が形成されており、これらの上に層間絶縁膜3が形成されている。この層間絶縁膜3上には、メタルパッド4が形成されており、フューズ2上とメタルパッド4上を除く領域にストッパー膜となる絶縁保護膜5、パッシベーション膜となるTEOS膜6a/SiN膜6bからなる絶縁保護膜6が形成されている。
このような半導体装置は以下のように形成される。先ず、図2に示すように、半導体基板上に形成された層間絶縁膜1上に、フューズとなる金属配線用の溝2’を通常のリソグラフィ法、RIE法を用いて形成する。溝内部を含む全面に、スパッタ法によりTaN膜2aを10nm、Cu膜2bを50nm順次堆積し、さらにメッキ法によりCu膜2cを700nm堆積する。そして、図3に示すように、CMP(Chemical Mechanical Polishing)法により、溝以外の部分に堆積された金属膜(TaN膜/Cu膜/Cu膜)を除去し、TaN膜2a/Cu膜2b/Cu膜2cからなる金属配線(フューズ2)を形成する。
次いで、図4に示すように、層間絶縁膜3として例えばTEOS膜をCVD(Chemical Vapor Deposit)法により600nm堆積した後、例えばAlをスパッタ法により1.0μm堆積し、通常のリソグラフィ、RIE法によりパターニングしてメタルパッド4を形成する。
そして、図5に示すように、それぞれCVD法により、ストッパー膜となるSiN膜(絶縁保護膜5)を70nm形成する。次いで、図6に示すように、パッシベーション膜となるTEOS膜6a/SiN膜6b(絶縁保護膜6)を、順次300nm/600nm形成する。尚、SiN膜に対するTEOS膜のエッチング選択比は所定条件下で10以上が得られる。そして、レジスト7を塗布し、通常のリソグラフィによりフューズ2上及びメタルパッド4上のそれぞれ開孔部を形成する領域をパターニングする。
次いで、図7に示すように、RIE法により同時に、フューズ2上及びメタルパッド4上の絶縁保護膜6に開孔部を形成する。このとき、先ず、例えば、C4F8/CO/O2/Arのガス種を用いて、圧力55mtorrにてRIEによりSiN膜6bを除去しておく。次いで、第1のエッチングの条件として、CHF3/CO/O2のガス種を用いて、圧力55mtorrにてRIEを行うことにより、SiN膜に対するTEOS膜のエッチング選択比を10以上とすることができるため、図6に示すように、確実にSiN膜(絶縁保護膜5)中でエッチングを止めることができる。そして引き続き、第1のエッチング条件とは異なる第2のエッチング条件として、例えば、ガス種をC4F8/CO/O2/Arに切り替え、圧力55mtorrにてRIEを行うことにより、露出したメタルパッド4上、フューズ2上のSiN膜(絶縁保護膜5)を除去するとともに、フューズ2上の層間絶縁膜3の膜厚が200〜400nmとなるように加工して、図1に示すような半導体装置を形成する。
このように、一旦ストッパー膜となる絶縁保護膜5中でエッチングを止めることにより、層間絶縁膜の膜厚やRIE加工時のばらつき、エッチングレートの変動などが生じていても、全ての開孔部を絶縁保護膜5中で一旦ほぼ同じ高さに揃えることができ、その後、絶縁保護膜5を除去することにより、メタルパッド4上には確実に開孔部を形成することができるとともに、さらにオーバーエッチングすることにより、フューズ2上の層間絶縁膜3の膜厚を所定の範囲に制御することが可能になる。
このとき、絶縁保護膜5中でエッチングを止めるためには、絶縁保護膜5に対する直上層保護絶縁膜(本実施形態においてはTEOS膜6a)のエッチング選択比が10以上であれば良い。この絶縁保護膜5には例えばSiN、SiOCなどの膜を用いることが可能であり、その膜厚は、4nm以上100nm以下とすることが好ましい。
本実施形態において、絶縁保護膜6を2層としたが、特に限定されるものではなく、1層又は3層以上でも可能である。また、フューズ2上に形成された絶縁保護膜5は、必ずしも完全に除去されている必要はなく、フューズブローが可能な程度であれば、残存していても良い。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
1、3、11、13 層間絶縁膜
2、12 フューズ
2’ 溝
2a、12a TaN膜
2b、12b Cu膜
2c、12c Cu膜
4、14 メタルパッド
5 絶縁保護膜(SiN膜)
6、16 絶縁保護膜(パッシベーション膜)
6a TEOS膜
6b SiN膜
7 レジスト
2、12 フューズ
2’ 溝
2a、12a TaN膜
2b、12b Cu膜
2c、12c Cu膜
4、14 メタルパッド
5 絶縁保護膜(SiN膜)
6、16 絶縁保護膜(パッシベーション膜)
6a TEOS膜
6b SiN膜
7 レジスト
Claims (5)
- 半導体基板上に形成された第1の層間絶縁膜の所定領域に第1の金属配線を形成する工程と、
前記第1の層間絶縁膜及び前記第1の金属配線上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜上に所定パターンの第2の金属配線を形成する工程と、
前記第2の層間絶縁膜及び前記第2の金属配線上に、第1の絶縁保護膜、第2の絶縁保護膜を順次形成する工程と、
前記第2の絶縁保護膜の、前記第1の金属配線上及び前記第2の金属配線上の所定領域に、前記第1の絶縁保護膜に到達する開孔部を形成する工程と、
前記開孔部底部の前記第1の絶縁保護膜を除去する工程を備えることを特徴とする半導体装置の製造方法。 - 前記開孔部を形成する工程は、前記第2の絶縁保護膜の所定領域を選択的に第1のエッチング条件でエッチングし、前記第1の絶縁保護膜に到達して自己制御的にエッチングを止める工程を備え、
前記第1の絶縁保護膜を除去する工程は、前記第1のエッチング条件と異なる第2のエッチング条件で前記第1の絶縁保護膜をエッチング除去する工程を備えることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第1の金属配線は、フューズであり、前記第2の金属配線はメタルパッドであることを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記第1の絶縁保護膜は、シリコン窒化膜、シリコンオキシカーバイド膜のいずれかであることを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 半導体基板上に形成された第1の層間絶縁膜の所定領域に形成されたフューズと、
前記第1の層間絶縁膜及び前記フューズ上に形成された第2の層間絶縁膜と、
前記第2の層間絶縁膜上の所定領域に形成されたメタルパッドと、
前記第2の層間絶縁膜及び前記メタルパッド上に形成された第1の絶縁保護膜と、
前記第1の絶縁保護膜上に形成され、前記フューズ及び前記メタルパッド上に開孔部を有し、所定条件下における前記第1の絶縁保護膜に対するエッチング選択比が10以上である第2の絶縁保護膜を備えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003333303A JP2005101287A (ja) | 2003-09-25 | 2003-09-25 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003333303A JP2005101287A (ja) | 2003-09-25 | 2003-09-25 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005101287A true JP2005101287A (ja) | 2005-04-14 |
Family
ID=34461343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003333303A Pending JP2005101287A (ja) | 2003-09-25 | 2003-09-25 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005101287A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011091426A (ja) * | 2010-12-20 | 2011-05-06 | Renesas Electronics Corp | 半導体装置の製造方法 |
CN104022103A (zh) * | 2014-06-12 | 2014-09-03 | 上海先进半导体制造股份有限公司 | 芯片及其制造方法 |
-
2003
- 2003-09-25 JP JP2003333303A patent/JP2005101287A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011091426A (ja) * | 2010-12-20 | 2011-05-06 | Renesas Electronics Corp | 半導体装置の製造方法 |
CN104022103A (zh) * | 2014-06-12 | 2014-09-03 | 上海先进半导体制造股份有限公司 | 芯片及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5178983B2 (ja) | 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法 | |
JP2005109145A (ja) | 半導体装置 | |
JP2003045964A (ja) | 半導体装置及びその製造方法 | |
JP2009135518A (ja) | 相互接続の製造方法 | |
US6717240B2 (en) | Fabrication method and wafer structure of semiconductor device using low-k film | |
US7510914B2 (en) | Semiconductor devices having fuses and methods of forming the same | |
US6017824A (en) | Passivation etching procedure, using a polysilicon stop layer, for repairing embedded DRAM cells | |
JP4634180B2 (ja) | 半導体装置及びその製造方法 | |
US20040099632A1 (en) | Thinning of fuse passivation after C4 formation | |
US6797630B1 (en) | Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach | |
US20030186534A1 (en) | Method for manufacturing semiconductor device using dual-damascene techniques | |
US6687973B2 (en) | Optimized metal fuse process | |
JP2005101287A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3670552B2 (ja) | 半導体装置及びその製造方法 | |
JPH11214389A (ja) | 半導体装置の製造方法 | |
JP2001308179A (ja) | 半導体装置の製造方法 | |
JP2002110641A (ja) | 半導体装置の製造方法 | |
US6287752B1 (en) | Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device | |
US6734047B1 (en) | Thinning of fuse passivation after C4 formation | |
KR100356791B1 (ko) | 반도체 소자의 퓨즈 형성 방법 | |
KR100285757B1 (ko) | 반도체장치및그제조방법 | |
US9922876B1 (en) | Interconnect structure and fabricating method thereof | |
JP2003051542A (ja) | 半導体装置及びその製造方法 | |
KR100859491B1 (ko) | 반도체 소자 제조방법 | |
JP2003264228A (ja) | 半導体装置の製造方法 |